CN103915407A - 集成电路的可配置电路和网状结构 - Google Patents

集成电路的可配置电路和网状结构 Download PDF

Info

Publication number
CN103915407A
CN103915407A CN201410007118.7A CN201410007118A CN103915407A CN 103915407 A CN103915407 A CN 103915407A CN 201410007118 A CN201410007118 A CN 201410007118A CN 103915407 A CN103915407 A CN 103915407A
Authority
CN
China
Prior art keywords
semiconductor layer
configurable
input
output
bypass
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201410007118.7A
Other languages
English (en)
Other versions
CN103915407B (zh
Inventor
维什哈·古普塔
普涅特·多德加
汉斯·拉杰·辛格
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NXP USA Inc
Original Assignee
Freescale Semiconductor Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Freescale Semiconductor Inc filed Critical Freescale Semiconductor Inc
Publication of CN103915407A publication Critical patent/CN103915407A/zh
Application granted granted Critical
Publication of CN103915407B publication Critical patent/CN103915407B/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G06F30/39—Circuit design at the physical level
    • G06F30/394—Routing
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G06F30/34—Circuit design for reconfigurable circuits, e.g. field programmable gate arrays [FPGA] or programmable logic devices [PLD]
    • G06F30/347—Physical level, e.g. placement or routing
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G06F30/39—Circuit design at the physical level
    • G06F30/392—Floor-planning or layout, e.g. partitioning or placement
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
    • G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
    • H03K19/177—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G06F30/34—Circuit design for reconfigurable circuits, e.g. field programmable gate arrays [FPGA] or programmable logic devices [PLD]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/118—Masterslice integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
    • H03K19/177—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form
    • H03K19/17736—Structural details of routing resources

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Theoretical Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computing Systems (AREA)
  • Mathematical Physics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Geometry (AREA)
  • Evolutionary Computation (AREA)
  • Computational Mathematics (AREA)
  • Pure & Applied Mathematics (AREA)
  • Architecture (AREA)
  • Mathematical Optimization (AREA)
  • Mathematical Analysis (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

本发明涉及集成电路的可配置电路和网状结构。集成电路（IC）设计包括在网状结构中被布置以便于在设计内的不同平台或逻辑块之间路由信号的可配置电路。每一个可配置电路具有半导体元件，其带有在第一半导体层中的输入和输出端子、在第二半导体层中与网状结构的方向相对应的输入/输出（I/O）端口、允许信号在第一方向上行进以被接收的可配置输入通孔以及允许输出信号在第二方向上从所述可配置电路输出的可配置输出通孔。

Description

集成电路的可配置电路和网状结构
技术领域
本发明通常涉及集成电路，并且更具体地说，涉及带有网状结构和可配置缓冲电路的集成电路。
背景技术
集成电路（IC）包括用于在电路元件之间路由信号的多个金属层、以及电源和接地。金属层与通孔互连。在制作之前，IC被设计和布置。布置设计过程具有两个阶段，预掩膜阶段和后掩膜阶段。预掩膜阶段包括在生成与IC布置相对应的光掩膜之前的IC布置设计。后掩膜阶段包括在生成光掩膜之后的IC布置设计。一个光掩膜可以包括60-80个独立掩膜。晶体管掩膜具有最小特征尺寸，因此是最昂贵的，而金属层掩膜具有大特征尺寸，因此比较便宜。
工程更改指令（ECO）是在预掩膜阶段和后掩膜阶段期间实现的最终设计更改以纠正在测试期间发现的设计误差。ECO通常使用IC布置中的备用单元通过将一些备用单元与可操作单元相连接来实现，当然这也需要在备用单元和可操作单元之间路由信号。可操作单元和备用单元可存在于单个半导体平台中，或者它们可以存在于不同平台中。如在此所使用的，术语平台指逻辑块或具有定义的边界的预定义电路，诸如处理器核心或存储器（例如，DDR存储器）。
当用于ECO的可操作单元和备用单元处于相同平台中的时候，路由连接相对容易。然而，当用于实现ECO的可操作单元和备用单元位于不同平台中的时候，在平台之间路由信号将需要更多的路由资源。
具有便于通过较少的金属层在平台之间路由信号的IC布置将是有利的。
附图说明
当结合附图阅读时，将更好地理解本发明优选实施例的以下详细描述。本发明借助于例子被说明，并且不受附图的限制，在附图中，相同的参考符号表示相同的元件。
图1是根据本发明的实施例的IC布置的示意图；
图2是根据本发明的实施例的可配置电路的示意图；
图3是根据本发明的实施例的被配置用于从西向北路由第一信号以及从东向南路由第二信号的可配置电路的示意图；以及
图4是根据本发明的另一实施例的被配置用于从北向南路由第一信号以及从西向东路由第二信号的可配置电路的示意图。
具体实施方式
附图的详细描述旨在作为本发明当前优选实施例的说明书，而并非旨在表示可以实施本发明的唯一形式。应了解，相同或等价功能可通过旨在被包括在本发明的精神和范围之内的不同实施例来实现。
在本发明的实施例中，提供了一种集成电路（IC）布置。该集成电路布置包括多个半导体器件，所述多个半导体器件包括源半导体器件和目标半导体器件的。多个可配置电路在网状结构中被连接在所述源半导体器件和所述目标半导体器件之间以用于将信号从所述源半导体器件路由到所述到目标半导体器件。每一个可配置电路包括第一半导体层、形成于第一半导体层上的第二半导体层以及形成于第一半导体层中的半导体元件。所述半导体元件包括用于接收信号的输入端子和用于输出输出信号的输出端子。多个双向输入/输出（I/O）端口——包括第一、第二、第三和第四双向I/O端口——形成于第二半导体层中，其中所述第一、第二、第三和第四双向I/O端口分别表示所述网状结构的第一、第二、第三和第四方向。所述可配置电路进一步包括至少一个输入导电环。所述输入导电环包括基本平行且形成于所述第一半导体层中的第一和第二输入导电路径。所述至少一个输入导电环进一步包括基本平行且形成于所述第二半导体层中的第三和第四输入导电路径，其中所述第三和第四输入导电路径正交于所述第一和第二输入导电路径。第一、第二、第三和第四固定通孔从所述第一半导体层延伸到所述第二半导体层并且连接所述第一、第二、第三和第四输入导电路径。所述可配置电路进一步包括至少一个输出导电环。所述输出导电环包括基本平行且形成于所述第一半导体层中的第一和第二输出导电路径。所述至少一个输出导电环包括基本平行且形成于所述第二半导体层中的第三和第四输出导电路径，其中所述第三和第四输出导电路径正交于所述第一和第二输出导电路径。第一、第二、第三和第四固定通孔从所述第一半导体层延伸到所述第二半导体层并且连接所述第一、第二、第三和第四输出导电路径。第一和第二可配置输入通孔从所述第一半导体层延伸到所述第二半导体层并且分别有选择地连接所述第一和第二双向I/O端口与所述第一输入导电路径。第三和第四可配置输入通孔从所述第一半导体层延伸到所述第二半导体层并且分别有选择地连接所述第三和第四双向I/O端口与所述第二输入导电路径。第一和第二可配置输出通孔从所述第一半导体层延伸到所述第二半导体层并且分别有选择地连接所述第一和第二双向I/O端口与所述第一输出导电路径。第三和第四可配置输出通孔从所述第一半导体层延伸到所述第二半导体层并且分别有选择地连接所述第三和第四双向I/O端口与所述第二输出导电路径。所述第一、第二、第三和第四可配置输入通孔被配置使得借助于所述第一、第二、第三和第四双向I/O端口中的一个从所述第一、第二、第三和第四方向中的一个在所述输入端子处从所述源器件接收所述信号，以及所述第一、第二、第三和第四可配置输出通孔被配置使得所述输出信号借助于所述第一、第二、第三和第四双向I/O端口中的一个在所述第一、第二、第三和第四方向中的一个上的从所述输出端子被路由到所述目标半导体器件。
在本发明的另一实施例中，提供了一种多个可配置电路的网状结构。所述多个可配置电路被连接在IC布置的多个半导体器件的源半导体器件和目标半导体器件之间。网状结构的至少一个可配置电路被配置成将信号从所述源半导体器件路由到所述目标半导体器件。每一个可配置电路包括第一半导体层、形成于第一半导体层上的第二半导体层以及形成于第一半导体层中的半导体元件。所述半导体元件包括用于接收信号的输入端子和用于输出输出信号的输出端子。包括第一、第二、第三和第四双向I/O端口的多个双向输入/输出（I/O）端口形成于第二半导体层中，其中所述第一、第二、第三和第四双向I/O端口分别表示所述网状结构的第一、第二、第三和第四方向。所述至少一个输入导电环包括基本平行且形成于所述第一半导体层中的第一和第二输入导电路径。所述至少一个输入导电环进一步包括基本平行且形成于所述第二半导体层中的第三和第四输入导电路径，其中所述第三和第四输入导电路径正交于所述第一和第二输入导电路径。第一、第二、第三和第四固定通孔从所述第一半导体层延伸到所述第二半导体层并且连接所述第一、第二、第三和第四输入导电路径。至少一个输出导电环包括基本平行且形成于所述第一半导体层中的第一和第二输出导电路径。第三和第四输出导电路径基本平行且形成于所述第二半导体层中。所述第三和第四输出导电路径正交于所述第一和第二输出导电路径。第一、第二、第三和第四固定通孔从所述第一半导体层延伸到所述第二半导体层并且连接所述第一、第二、第三和第四输出导电路径。第一和第二可配置输入通孔从所述第一半导体层延伸到所述第二半导体层并且分别有选择地连接所述第一和第二双向I/O端口与所述第一输入导电路径。第三和第四可配置输入通孔从所述第一半导体层延伸到所述第二半导体层并且分别有选择地连接所述第三和第四双向I/O端口与所述第二输入导电路径。第一和第二可配置输出通孔从所述第一半导体层延伸到所述第二半导体层并且分别有选择地连接所述第一和第二双向I/O端口与所述第一输出导电路径。第三和第四可配置输出通孔从所述第一半导体层延伸到所述第二半导体层并且分别有选择地连接所述第三和第四双向I/O端口与所述第二输出导电路径。所述第一、第二、第三和第四可配置输入通孔被配置使得借助于所述第一、第二、第三和第四双向I/O端口中的一个从所述第一、第二、第三和第四方向中的一个在所述输入端子处从所述源器件接收所述信号，以及所述第一、第二、第三和第四可配置输出通孔被配置使得所述输出信号借助于所述第一、第二、第三和第四双向I/O端口中的一个在所述第一、第二、第三和第四方向上从所述输出端子被路由到所述目标半导体器件。
本发明的各种实施例提供了一种集成电路布置，该集成电路布置包括多个半导体器件和在网状结构中连接的多个可配置电路。源自源半导体器件的信号借助于所述多个可配置电路被路由到目标半导体器件。每一个可配置电路包括半导体元件、与网状结构的北南东西方向相对应的4个双向I/O端口、多个固定通孔、多个可配置通孔以及形成于两个金属层中的多个导电路径。可配置通孔被配置使得借助于所述第一、第二、第三和第四双向I/O端口中的一个从所述北南东西方向中的一个从所述源半导体元件接收所述信号，以及输出信号借助于所述第一、第二、第三和第四双向I/O端口中的一个在所述北南东西方向中的一个上从所述半导体元件被路由到目标半导体器件。每一个可配置电路最多利用两个金属层以用于将信号从源半导体器件路由到目标半导体器件，因此相比于现有IC布置的金属层使用和周转时间，明显节省了金属层使用和周转时间。可配置电路的网状结构在从任何方向/位置接收信号方面很有用，并且以最小努力和最少改变路由路径系统地将信号路由到IC内的任何位置/方向。本发明的IC布置是有效的并且在预掩膜和后掩膜阶段期间以最小的设计开销支持ECO的实现。
0015现在参照图1，图1是根据本发明的实施例的图示集成电路的布置100的示意图。布置100可以包括微处理器、微控制器单元（MCU）、片上系统（SoC）或专用集成电路（ASIC）的布置。在附图中，布置100包括第一至第四半导体器件102a-102d（统称为半导体器件102）和在网状结构106中连接的第一至第六可配置电路104a-104f（统称为可配置电路104）。网状结构106意味着每一个可配置电路104被配置成从相邻的可配置电路104接收信号并将信号发送到相邻的可配置电路104。虽然示出了4个半导体器件102a-102d和6个可配置电路104a-104f，但是对于本领域所属技术人员来说将很明显，IC布置100可以包括很多半导体器件102和可配置电路104。
半导体器件102可以包括标准单元，每一个标准单元被配置成提供布林逻辑函数。半导体器件102经由可配置电路104彼此通信。例如，源自半导体器件102a（以下被称为第一源器件）的信号借助于可配置电路104a、104b和104c被路由到半导体器件102d（以下被称为第一目标器件）。类似地，源自半导体器件102c（以下被称为第二源器件）的信号借助于可配置电路104d、104b和104e被路由到半导体器件102b（以下被称为第二目标器件）。
如在下面更详细地解释的，可配置电路104可以包括彼此相邻形成但被配置成在不同方向上路由信号的逻辑电路。在附图中，指南针上的北、南、东、西点被用于指定方向。在本发明的一个实施例中，可配置电路可以充当中继器和连接两者。因此，例如，如果信号从半导体器件102a被发送到半导体器件102d，则该信号从器件102a行进到可配置电路104a，然后到可配置电路104b，然后到可配置电路104c，并且从可配置电路104c到半导体器件102d。对于这个例子，如箭头所示，当从西向东传送信号的时候，可配置电路104a被配置成充当中继器；但如箭头所示，当从南向北传送信号的时候，可配置电路104b被配置充当中继器。然而，由于电路104b也将信号从电路104a传递到电路104c，所以在这种情况下，电路104b充当简单的连接。电路104c被配置为中继器以将信号从电路104b传送到半导体器件102d。
如前面提到的，每一个可配置电路104被配置成从相邻的可配置电路104接收信号并将信号发送到相邻的可配置电路104。因此重复进行上述例子，可配置电路104a从第一源器件102a接收信号并将该信号路由到位于可配置电路104a东边的可配置电路104b。可配置电路104b从可配置电路104a接收信号并将该信号路由到位于可配置电路104b东边的可配置电路104c。可配置电路104c从可配置电路104b接收信号并将该信号路由到位于可配置电路104c南边的第一目标器件102d。
在本发明的示例性实施例中，IC布置100包括多个半导体平台，并且第一和第二源器件102a和102c形成于第一半导体平台中，以及第一和第二目标器件102d和102b形成于第二半导体平台中。第一和第二目标器件102d和102b是备用单元，并且连同网状结构106被用于在IC布置设计的预掩膜和后掩膜阶段期间在IC布置100中实现ECO。
现在参照图2，图2示出了根据本发明的实施例的可配置电路104的示意图。可配置电路104包括形成于第一半导体层中的半导体元件200和第一至第四双向I/O端口206a-206d（统称为双向I/O端口206）。如在此所使用的，术语半导体层指的是半导体器件在其上形成的多个层，这对本领域所属技术人员是众所周知的。例如，IC可以包括由绝缘层隔开的多个金属层，其中金属层与通孔互连。在本发明的实施例中，第一、第二、第三和第四双向I/O端口206a-206d在半导体元件200的周围形成，并表示网状结构106的西、北、南和东方向，并且以下分别被简称西、北、南和东I/O端口。西端口206a被配置成从位于其西边的相邻器件（102、104）接收信号并将信号发送到相邻器件（102、104）；东端口206d被配置成从位于其东边的相邻器件（102、104）接收信号并将信号发送到相邻器件（102、104）；南端口206c被配置成从位于其南边的相邻器件（102、104）接收信号并将信号发送到相邻器件（102、104）；以及北端口被配置成从位于其北边的相邻器件（102、104）接收信号并将信号发送到相邻器件（102、104）。
半导体元件200具有用于接收输入信号的输入端子202和用于生成输出信号的输出端子204。在本发明的各种实施例中，半导体元件200是变频器、缓冲器、多路转换器和中继器中的一个。当半导体元件200是变频器、缓冲器或多路转换器的时候，输入端子202从其中西、北、南和东端口206中的一个接收输入信号，而输出端子204将输出信号发送到西、北、南和东I/O端口206中的另一个。当半导体元件200是多输入单输出多路转换器的时候，它可以从所有四个方向接收输入信号并在四个方向的任何一个上输出输出信号。例如，两输入多路复用器从任何两个方向接收输入并在其它两个方向提供输出信号。
可配置电路104进一步包括由第一至第四输入导电路径216a-216d（统称为输入导电路径216）形成的输入导电环。第一输入导电路径216a从输入端子202延伸以用于配置第一输入导电环以传导在输入端子202输入的信号。
第一和第二输入导电路径216a和216b彼此基本平行且形成于所述第一半导体层中。第三和第四输入导电路径216c和216d彼此基本平行且形成于所述第二半导体层中。第三和第四输入导电路径216c和216d基本正交于所述第一和第二输入导电路径216a和216b。输入导电路径216借助于从所述第一半导体层延伸到所述第二半导体层的第一至第四固定输入通孔218a-218d（统称为固定输入通孔218）被互联。所述第一和第二半导体层分别表示IC布置100的第一和第二间隔开的平行平面。
可配置电路104进一步包括由第一至第四输出导电路径220a-220d（统称为输出导电路径220）形成的输出导电环。第二输出导电路径220b从输出端子204延伸以用于配置第一输出导电环以传导从输出端子204输出的信号。
第一和第二输出导电路径220a和220b彼此基本平行且形成于所述第一半导体层中。第三和第四输出导电路径220c和220d彼此基本平行且形成于所述第二半导体层中。第三和第四输出导电路径220c和220d基本正交于所述第一和第二输出导电路径220a和220b。输出导电路径220借助于从所述第一半导体层延伸到所述第二半导体层的第一至第四固定输出通孔222a-222d（统称为固定输出通孔222）被互联。
可配置电路104进一步包括由第一至第四旁路导电路径224a-224d（统称为旁路导电路径224）形成的旁路导电环。第一和第二旁路导电路径224a和224b彼此基本平行且形成于所述第一半导体层中，以及第三和第四旁路导电路径224c和224d彼此基本平行且形成于所述第二半导体层中。第三和第四旁路导电路径224c和224d基本正交于所述第一和第二旁路导电路径224a和224b。旁路导电路径226a-226d借助于从所述第一半导体层延伸到所述第二半导体层的第一至第四固定旁路通孔226a-226d（统称为固定旁路通孔226）被互联。
第一和第二输入导电路径216a和216b、第一和第二输出导电路径220a和220b以及第一和第二旁路导电路径224a和224b形成于IC布置100的第一金属层中。第三和第四输入导电路径216c和216d、第三和第四输出导电路径220c和220d以及第三和第四旁路导电路径224c和224d形成于IC布置100的第二金属层中。因此，可配置电路104可以仅仅使用两个金属层被形成以用于在双向I/O端口206之间路由信号。
可配置电路104进一步包括从所述第一半导体层延伸到所述第二半导体层的第一至第四可配置输入通孔228a-228d（统称为可配置输入通孔228）。第一和第二可配置输入通孔228a和228b有选择性地将西和北端口206a和206b与第一输入导电路径216a相连接。类似地，第三和第四可配置输入通孔228c和228d有选择性地将南和东端口206c和206d与第二输入导电路径216b相连接。换句话说，西、北、南、东端口206经由可配置输入通孔228a-228d可以有选择性地分别被连接到输入导电环。
可配置电路104进一步包括从所述第一半导体层延伸到所述第二半导体层的第一至第四可配置输出通孔230a-230d（统称为可配置输出通孔230）。第一和第二可配置输出通孔230a和230b有选择性地分别将西和北端口206a和206b与第一输出导电路径220a相连接。类似地，第三和第四可配置输出通孔230c和230d有选择性地将分别南和东端口206c和206d与第二输出导电路径220b相连接。换句话说，输出导电环利用可配置输出通孔230a-230d可以有选择性地分别被连接到西、北、南、东端口206a-206d。
在本发明的实施例中，可配置电路104进一步包括从所述第一半导体层延伸到所述第二半导体层的第一至第四可配置旁路通孔232a-232d（统称为可配置旁路通孔232）。第一和第二可配置旁路通孔232a和232b有选择性地分别将西和北端口206a和206b与第一旁路导电路径224a相连接。类似地，第三和第四可配置旁路通孔232c和232d有选择性地分别将南和东端口206c和206d与第二旁路导电路径224b相连接。换句话说，西、北、南和东端口206使用可配置旁路通孔232a-232d可以有选择性地分别被连接到旁路导电环。
可配置输入通孔228、可配置输出通孔230以及可配置旁路通孔232被布置使得在第一方向上行进的输入信号在输入端子202处被接收以及输出信号从输出端口204在四个方向（北、南、东或西）中的任何一个方向上被路由。用于确定输出信号的方向的过程将结合图3和图4进行详细解释。
现在参照图3，图3示出了根据本发明的实施例的被配置用于从西端口206a到北端口206b路由第一信号以及从东端口206d到南端口206b路由第二信号的可配置电路104的示意图。
可配置电路104从相邻的半导体器件102或位于其西边的相邻的可配置电路104接收第一输入信号，并且借助于半导体元件200将第一输出信号路由到另一个相邻的半导体器件102或位于其南边的另一个相邻的可配置电路104。可配置电路104的西端口206a被配置成借助于可配置输入通孔228a通过将西端口206a连接到输入导电环216来接收第一输入信号。半导体元件200然后接收第一输入信号并且生成第一输出信号。北端口206b借助于可配置输出通孔230b被连接到输出导电环220。
可配置电路104进一步被配置成从另一个相邻的半导体器件102或位于其东边的另一个相邻的可配置电路104接收第二输入信号，并且将第二输出信号绕过半导体元件200路由到另一个相邻的半导体器件102或位于其南边的另一个相邻的可配置电路104。更特别地，东端口206d被配置成借助于可配置旁路通孔232d通过将东端口206d连接到旁路导电环224b来接收第二输入信号。南端口206c输出第二输出信号，这是因为旁路导电环224b借助于可配置输出通孔232c被连接到南端口206c。
信号图300图示了第一和第二信号通过网状结构106中的可配置电路104穿过的路径。第一信号借助于半导体元件200从西端口206a向北端口206b行进，因此从网状结构106的西边向北边方向行进。第二信号从东端口206d绕过半导体元件200向南端口206c行进，因此从网状结构106的东边向南边方向行进。
现在参照图4，图4示出了根据本发明的实施例的被配置用于从北端口206b向南端口206c路由第一信号以及从西端口206a向东端口206d路由第二信号的可配置电路104的示意图。
可配置电路104从相邻的半导体器件102或与其北边相邻形成的相邻的可配置电路104接收第一输入信号，并且借助于半导体元件200将第一输出信号提供给另一个相邻的半导体器件102或位于其南边的另一个相邻的可配置电路104。北端口206b接收第一输入信号并借助于输入导电环216a和可配置输入通孔228b将输入信号传递到半导体元件200。半导体元件200接收第一输入信号并生成第一输出信号。南端口206c输出第一输出信号，这是因为南端口206c借助于可配置输出通孔230c被连接到输出导电环220b。
可配置电路104还被配置用于从另一个相邻的半导体器件102或位于其西边的另一个相邻的可配置电路104接收第二输入信号，并且将第二输出信号没有经过半导体元件200，即绕过半导体元件200，路由到又一个半导体器件102或位置与其东边相邻的可配置电路104。西端口206a接收第二输入信号并借助于旁路导电环224和通孔232a、226a、226b以及232d将其提供给东端口206d。
信号图400图示了第一和第二信号通过网状结构106中的可配置电路104穿过的路径。第一信号借助于半导体元件200从北端口206b向南端口206c行进，因此从网状结构106的北边向南边方向行进。另一方面，第二信号从西端口206a不经过半导体元件200向东端口206d行进，因此从网状结构106的西边向东边方向行进。
对于本领域所属技术人员来说将很明显的是，基于输入、输出和旁路可配置通孔，来自一个方向的信号可以通过半导体元件200或通过绕过半导体元件被路由到任何其它方向。只有可配置输入、输出和旁路通孔228、230和232需要被配置用于在第一方向行进的信号改变到另一个方向，并且仅仅需要使用两个金属层。仅仅使用两个金属层来路由信号缩短了信号在半导体器件102之间的总路由时间。
虽然已说明和描述了本发明的各种实施例，但将清楚的是，本发明并不仅仅限于这些实施例。在不偏离如在权利要求中所描述的本发明的精神和范围的情况下，很多修改、改变、变化、替换和等同物对于那些本领域所属技术人员来说将是显而易见的。

Claims (17)

1.一种集成电路（IC）布置，包括：
多个半导体器件，所述多个半导体器件包括源器件和目标器件；以及
多个可配置电路，所述多个可配置电路在网状结构内被连接在所述源器件和目标器件之间以用于将信号从所述源器件路由到所述到目标器件，其中每一个可配置电路包括：
半导体元件，所述半导体元件形成于第一半导体层中并且具有用于接收所述信号的输入端子和用于输出输出信号的输出端子；
第一、第二、第三和第四双向I/O端口，所述第一、第二、第三和第四双向I/O端口形成于第二半导体层中，其中所述第一、第二、第三和第四双向I/O端口分别表示所述网状结构的第一、第二、第三和第四方向；
输入导电环，包括：
第一和第二输入导电路径，所述第一和第二输入导电路径基本平行且形成于所述第一半导体层中；
第三和第四输入导电路径，所述第三和第四输入导电路径基本平行且形成于所述第二半导体层中，其中所述第三和第四输入导电路径正交于所述第一和第二输入导电路径；以及
第一、第二、第三和第四固定输入通孔，所述第一、第二、第三和第四固定输入通孔从所述第一半导体层延伸到所述第二半导体层并且连接所述第一、第二、第三和第四输入导电路径；输出导电环，包括：
第一和第二输出导电路径，所述第一和第二输出导电路径基本平行且形成于所述第一半导体层中；
第三和第四输出导电路径，所述第三和第四输出导电路径基本平行且形成于所述第二半导体层中，其中所述第三和第四输出导电路径正交于所述第一和第二输出导电路径；以及
第一、第二、第三和第四固定输出通孔，所述第一、第二、
第三和第四固定输出通孔从所述第一半导体层延伸到所述第二半导体层且连接所述第一、第二、第三和第四输出导电路径；
第一和第二可配置输入通孔，所述第一和第二可配置输入通孔从所述第一半导体层延伸到所述第二半导体层并且分别有选择地将所述第一和第二双向I/O端口与所述第一输入导电路径相连接；
第三和第四可配置输入通孔，所述第三和第四可配置输入通孔从所述第一半导体层延伸到所述第二半导体层并且分别有选择地将所述第三和第四双向I/O端口与所述第二输入导电路径相连接；
第一和第二可配置输出通孔，所述第一和第二可配置输出通孔从所述第一半导体层延伸到所述第二半导体层并且分别有选择地将所述第一和第二双向I/O端口与所述第一输出导电路径相连接；以及
第三和第四可配置输出通孔，所述第三和第四可配置输出通孔从所述第一半导体层延伸到所述第二半导体层并且分别有选择地将所述第三和第四双向I/O端口与所述第二输出导电路径相连接；
其中，所述第一、第二、第三和第四可配置输入通孔被配置使得借助于所述第一、第二、第三和第四双向I/O端口中的一个从所述第一、第二、第三和第四方向中的一个在所述输入端子处从所述源器件接收所述信号，以及所述第一、第二、第三和第四可配置输出通孔被配置使得所述输出信号借助于所述第一、第二、第三和第四双向I/O端口中的一个在所述第一、第二、第三和第四方向中的一个上从所述输出端子被路由到所述目标器件。
2.根据权利要求1所述的IC布置，其中每一个可配置电路进一步包括旁路导电环，其中所述旁路导电环包括：
第一和第二旁路导电路径，所述第一和第二旁路导电路径基本平行且形成于所述第一半导体层中；
第三和第四旁路导电路径，所述第三和第四旁路导电路径基本平行且形成于所述第二半导体层中，其中所述第三和第四旁路导电路径正交于所述第一和第二旁路导电路径；
第一、第二、第三和第四固定旁路通孔，所述第一、第二、第三和第四固定旁路通孔从所述第一半导体层延伸到所述第二半导体层并且连接所述第一、第二、第三和第四旁路导电路径；
第一和第二可配置旁路通孔，所述第一和第二可配置旁路通孔从所述第一半导体层延伸到所述第二半导体层并且分别有选择地将所述第一和第二双向I/O端口与所述第一旁路导电路径相连接；以及
第三和第四可配置旁路通孔，所述第三和第四可配置旁路通孔从所述第一半导体层延伸到所述第二半导体层并且分别有选择地将所述第三和第四双向I/O端口与所述第二旁路导电路径相连接；
其中，所述第一、第二、第三和第四可配置旁路通孔被配置使得第二信号借助于所述第一、第二、第三和第四双向I/O端口中的一个在所述第一、第二、第三和第四方向中的一个上被路由到第二目标器件，所述第二信号是借助于所述第一、第二、第三和第四双向I/O端口中的一个从所述第一、第二、第三和第四方向中的一个从第二源器件接收到的，并且其中所述第二信号旁路了所述半导体元件。
3.根据权利要求2所述的IC布置，其中所述第一和第二半导体层包括第一和第二金属层。
4.根据权利要求1所述的IC布置，其中所述可配置电路是电子设计自动化（EDA）工具的单元库的一部分。
5.根据权利要求1所述的IC布置，其中所述半导体元件是缓冲器、中继器、多路转换器和变频器中的至少一个。
6.根据权利要求1所述的IC布置，其中所述源器件是源单元，以及所述目标器件是所述IC布置的备用单元。
7.根据权利要求6所述的IC布置，其中所述源单元和所述备用单元位于所述IC布置的不同半导体平台中。
8.一种集成电路（IC）布置，包括：
多个半导体器件，所述多个半导体器件包括源器件和目标器件；以及
多个可配置电路，所述多个可配置电路在网状结构内被连接在所述源器件和所述目标器件之间以用于将信号从所述源器件路由到所述到所述目标器件，其中每一个可配置电路包括：
半导体元件，所述半导体元件形成于第一半导体层中并且具有用于接收所述信号的输入端子和用于输出输出信号的输出端子；
第一、第二、第三和第四双向I/O端口，所述第一、第二、第三和第四双向I/O端口形成于第二半导体层中，其中所述第一、第二、第三和第四双向I/O端口分别表示所述网状结构的第一、第二、第三和第四方向；
输入导电环，包括：
第一和第二输入导电路径，所述第一和第二输入导电路径基本平行且形成于所述第一半导体层中；
第三和第四输入导电路径，所述第三和第四输入导电路径基本平行且形成于所述第二半导体层中，其中所述第三和第四输入导电路径正交于所述第一和第二输入导电路径；以及
第一、第二、第三和第四固定输入通孔，所述第一、第二、第三和第四固定输入通孔从所述第一半导体层延伸到所述第二半导体层并且连接所述第一、第二、第三和第四输入导电路径；输出导电环，包括：
第一和第二输出导电路径，所述第一和第二输出导电路径基本平行且形成于所述第一半导体层中；
第三和第四输出导电路径，所述第三和第四输出导电路径基本平行且形成于所述第二半导体层中，其中所述第三和第四输出导电路径正交于所述第一和第二输出导电路径；以及
第一、第二、第三和第四固定输出通孔，所述第一、第二、第三和第四固定输出通孔从所述第一半导体层延伸到所述第二半导体层并且连接所述第一、第二、第三和第四输出导电路径；旁路导电环包括：
第一和第二旁路导电路径，所述第一和第二旁路导电路径基本平行且形成于所述第一半导体层中；
第三和第四旁路导电路径，所述第三和第四旁路导电路径基本平行且形成于所述第二半导体层中，其中所述第三和第四旁路导电路径正交于所述第一和第二旁路导电路径；
第一、第二、第三和第四固定旁路通孔，所述第一、第二、第三和第四固定旁路通孔从所述第一半导体层延伸到所述第二半导体层并且连接所述第一、第二、第三和第四旁路导电路径；
第一和第二可配置输入通孔，所述第一和第二可配置输入通孔从所述第一半导体层延伸到所述第二半导体层且分别有选择地将所述第一和第二双向I/O端口与所述第一输入导电路径相连接；
第三和第四可配置输入通孔，所述第三和第四可配置输入通孔从所述第一半导体层延伸到所述第二半导体层并且分别有选择地将所述第三和第四双向I/O端口与所述第二输入导电路径相连接；
第一和第二可配置输出通孔，所述第一和第二可配置输出通孔从所述第一半导体层延伸到所述第二半导体层并且分别有选择地将所述第一和第二双向I/O端口与所述第一输出导电路径相连接；
第三和第四可配置输出通孔，所述第三和第四可配置输出通孔从所述第一半导体层延伸到所述第二半导体层并且分别有选择地将所述第三和第四双向I/O端口与所述第二输出导电路径相连接；
第一和第二可配置旁路通孔，所述第一和第二可配置旁路通孔从所述第一半导体层延伸到所述第二半导体层并且分别有选择地将所述第一和第二双向I/O端口与所述第一旁路导电路径相连接；以及
第三和第四可配置旁路通孔，所述第三和第四可配置旁路通孔从所述第一半导体层延伸到所述第二半导体层并且分别有选择地将所述第三和第四双向I/O端口与所述第二旁路导电路径相连接；
其中所述第一、第二、第三和第四可配置输入通孔被配置使得借助于所述第一、第二、第三和第四双向I/O端口中的一个从所述第一、第二、第三和第四方向中的一个在所述输入端子处从所述源器件接收所述信号，以及所述第一、第二、第三和第四可配置输出通孔被配置使得所述输出信号借助于所述第一、第二、第三和第四双向I/O端口中的一个在所述第一、第二、第三和第四方向中的一个上从所述输出端子被路由到所述目标器件，以及
其中所述第一、第二、第三和第四可配置旁路通孔被配置使得第二信号借助于所述第一、第二、第三和第四双向I/O端口中的一个在所述第一、第二、第三和第四方向中的一个上被路由到第二目标器件，所述第二信号是借助于所述第一、第二、第三和第四双向I/O端口中的一个从所述第一、第二、第三和第四方向中的一个从第二源器件接收到的，并且其中所述第二信号旁路了所述半导体元件。
9.根据权利要求8所述的IC布置，其中所述第一和第二半导体层包括第一和第二金属层。
10.根据权利要求8所述的IC布置，其中所述半导体元件是缓冲器、中继器、多路转换器和变频器中的至少一个。
11.根据权利要求8所述的IC布置，其中所述源器件是源单元，以及所述目标器件是备用单元。
12.根据权利要求11所述的IC布置，其中所述源单元和所述备用单元位于所述IC布置的不同半导体平台中。
13.根据权利要求8所述的IC布置，其中所述可配置电路是电子设计自动化（EDA）工具的单元库的一部分。
14.一种用于在第二方向路由在第一方向行进的第一输入信号，以及在第四方向路由在第三方向行进的第二输入信号的可配置电路，所述可配置电路包括：
半导体元件，所述半导体元件形成于第一半导体层中并且具有用于接收所述第一输入信号的输入端子和用于输出第一输出信号的输出端子；
第一、第二、第三和第四双向输入/输出（I/O）端口，所述第一、第二、第三和第四双向输入/输出（I/O）端口形成于第二半导体层中，其中所述第一、第二、第三和第四双向I/O端口分别被配置在相应的北、南、东和西方向上；
输入导电环，包括：
第一和第二输入导电路径，所述第一和第二输入导电路径基本平行且形成于所述第一半导体层中；
第三和第四输入导电路径，所述第三和第四输入导电路径基本平行且形成于所述第二半导体层中，其中所述第三和第四输入导电路径正交于所述第一和第二输入导电路径；以及
第一、第二、第三和第四固定输入通孔，所述第一、第二、第三和第四固定输入通孔从所述第一半导体层延伸到所述第二半导体层并且连接所述第一、第二、第三和第四输入导电路径；输出导电环，包括：
第一和第二输出导电路径，所述第一和第二输出导电路径基本平行且形成于所述第一半导体层中；
第三和第四输出导电路径，所述第三和第四输出导电路径基本平行且形成于所述第二半导体层中，其中所述第三和第四输出导电路径正交于所述第一和第二输出导电路径；以及
第一、第二、第三和第四固定输出通孔，所述第一、第二、第三和第四固定输出通孔从所述第一半导体层延伸到所述第二半导体层并且连接所述第一、第二、第三和第四输出导电路径；
第一和第二可配置输入通孔，所述第一和第二可配置输入通孔从所述第一半导体层延伸到所述第二半导体层并且分别有选择地将所述第一和第二双向I/O端口与所述第一输入导电路径相连接；
第三和第四可配置输入通孔，所述第三和第四可配置输入通孔从所述第一半导体层延伸到所述第二半导体层并且分别有选择地将所述第三和第四双向I/O端口与所述第二输入导电路径相连接；
第一和第二可配置输出通孔，所述第一和第二可配置输出通孔从所述第一半导体层延伸到所述第二半导体层并且分别有选择地将所述第一和第二双向I/O端口与所述第一输出导电路径相连接；
第三和第四可配置输出通孔，所述第三和第四可配置输出通孔从所述第一半导体层延伸到所述第二半导体层并且分别有选择地将所述第三和第四双向I/O端口与所述第二输出导电路径相连接；
其中所述第一输入信号被输入到所述第一至第四I/O端口的具有与所述第一方向相一致的方向的一个，并且所述第一、第二、第三和第四可配置输入通孔被配置使得所述第一至第四I/O端口中的所述一个被连接到所述半导体元件的所述输入端子，以及
其中所述第一、第二、第三和第四可配置输出通孔被配置使得所述半导体元件的所述输出端子被连接到所述第一至第四I/O端口的具有与所述第二方向相一致的方向的所述一个。
15.根据权利要求14所述的可配置电路，进一步包括：
旁路导电环，所述旁路导电环包括：
第一和第二旁路导电路径，所述第一和第二旁路导电路径基本平行且形成于所述第一半导体层中；
第三和第四旁路导电路径，所述第三和第四旁路导电路径基本平行且形成于所述第二半导体层中，其中所述第三和第四旁路导电路径正交于所述第一和第二旁路导电路径；
第一、第二、第三和第四固定旁路通孔，所述第一、第二、第三和第四固定旁路通孔从所述第一半导体层延伸到所述第二半导体层并且连接所述第一、第二、第三和第四旁路导电路径；
第一和第二可配置旁路通孔，所述第一和第二可配置旁路通孔从所述第一半导体层延伸到所述第二半导体层并且分别有选择地将所述第一和第二双向I/O端口与所述第一旁路导电路径相连接；以及
第三和第四可配置旁路通孔，所述第三和第四可配置旁路通孔从所述第一半导体层延伸到所述第二半导体层并且分别有选择地将所述第三和第四双向I/O端口与所述第二旁路导电路径相连接；
其中所述第一、第二、第三和第四可配置输入通孔被配置使得从所述第一、第二、第三和第四双向I/O端口的、具有与所述第三方向相一致的方向的一个来接收所述第二信号，并且借助于所述第一、第二、第三和第四双向I/O端口的、具有与所述第四方向相一致的方向的一个来路由所述第二信号，并且其中通过借助于所述旁路导电路径来路由，所述第二输入信号旁路了所述半导体元件。
16.根据权利要求14所述的可配置电路，其中所述半导体元件是缓冲器、中继器、多路转换器和变频器中的至少一个。
17.根据权利要求14所述的可配置电路，其中所述第一和第二半导体层包括第一和第二金属层。
CN201410007118.7A 2013-01-07 2014-01-07 集成电路的可配置电路和网状结构 Expired - Fee Related CN103915407B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US13/735,053 US8645892B1 (en) 2013-01-07 2013-01-07 Configurable circuit and mesh structure for integrated circuit
US13/735,053 2013-01-07

Publications (2)

Publication Number Publication Date
CN103915407A true CN103915407A (zh) 2014-07-09
CN103915407B CN103915407B (zh) 2017-12-22

Family

ID=50001845

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201410007118.7A Expired - Fee Related CN103915407B (zh) 2013-01-07 2014-01-07 集成电路的可配置电路和网状结构

Country Status (3)

Country Link
US (1) US8645892B1 (zh)
JP (1) JP2014132659A (zh)
CN (1) CN103915407B (zh)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9859891B1 (en) * 2016-06-24 2018-01-02 Qualcomm Incorporated Standard cell architecture for reduced parasitic resistance and improved datapath speed
US9892966B1 (en) * 2016-12-14 2018-02-13 Nxp B.V. Metal only post-mask ECO for integrated circuit
CN109428587B (zh) 2017-08-31 2023-10-27 恩智浦美国有限公司 电平移位器备用单元
US10664642B1 (en) 2018-11-30 2020-05-26 International Business Machines Corporation Constructing via meshes for high performance routing on silicon chips

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6292018B1 (en) * 1992-11-05 2001-09-18 Xilinx, Inc. Configurable cellular array
US7135888B1 (en) * 2004-07-22 2006-11-14 Altera Corporation Programmable routing structures providing shorter timing delays for input/output signals
CN101506972A (zh) * 2006-07-21 2009-08-12 密克罗奇普技术公司 具有至少一个接合垫与可选择的多个输入输出功能的集成电路装置

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5212652A (en) * 1989-08-15 1993-05-18 Advanced Micro Devices, Inc. Programmable gate array with improved interconnect structure
US5317698A (en) * 1992-08-18 1994-05-31 Actel Corporation FPGA architecture including direct logic function circuit to I/O interconnections
US5502404A (en) 1995-04-28 1996-03-26 Texas Instruments Incorporated Gate array cell with predefined connection patterns
US6034540A (en) * 1997-04-08 2000-03-07 Altera Corporation Programmable logic integrated circuit architecture incorporating a lonely register
US5894565A (en) * 1996-05-20 1999-04-13 Atmel Corporation Field programmable gate array with distributed RAM and increased cell utilization
US6071314A (en) * 1997-09-29 2000-06-06 Xilinx, Inc. Programmable I/O cell with dual boundary scan
US6120551A (en) * 1997-09-29 2000-09-19 Xilinx, Inc. Hardwire logic device emulating an FPGA
US6181163B1 (en) * 1999-01-21 2001-01-30 Vantis Corporation FPGA integrated circuit having embedded SRAM memory blocks and interconnect channel for broadcasting address and control signals
US7137094B2 (en) 2004-04-16 2006-11-14 Taiwan Semiconductor Manufacturing Company Method for reducing layers revision in engineering change order
IT1392501B1 (it) 2008-12-30 2012-03-09 St Microelectronics Pvt Ltd Cella di base per implementazione di un ordine di modifica o engineering change order (eco)
US7986166B1 (en) 2010-01-12 2011-07-26 Freescale Semiconductor, Inc. Clock buffer circuit

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6292018B1 (en) * 1992-11-05 2001-09-18 Xilinx, Inc. Configurable cellular array
US7135888B1 (en) * 2004-07-22 2006-11-14 Altera Corporation Programmable routing structures providing shorter timing delays for input/output signals
CN101506972A (zh) * 2006-07-21 2009-08-12 密克罗奇普技术公司 具有至少一个接合垫与可选择的多个输入输出功能的集成电路装置

Also Published As

Publication number Publication date
JP2014132659A (ja) 2014-07-17
US8645892B1 (en) 2014-02-04
CN103915407B (zh) 2017-12-22

Similar Documents

Publication Publication Date Title
US10747933B2 (en) Channel-less integrated circuit layout wiring for chips including a plurality of partitions
US20070157144A1 (en) ASIC design using clock and power grid standard cell
US10812079B2 (en) Integrated circuit layout wiring for multi-core chips
US6820248B1 (en) Method and apparatus for routing interconnects to devices with dissimilar pitches
CN103915407A (zh) 集成电路的可配置电路和网状结构
US11734481B2 (en) Metal cut optimization for standard cells
CN106170741B (zh) 集成电路
CN107463724B (zh) 用于设计和制造半导体器件的方法以及相应的半导体器件
TW202219808A (zh) 具有背側電力軌的單元架構
CN103794597A (zh) 可选择连接或断开待测目标芯片的测试方法
US20180004885A1 (en) Hierarchically aware interior pinning for large synthesis blocks
US10579773B2 (en) Layouting of interconnect lines in integrated circuits
Pangracious et al. Three-Dimensional Design Methodologies for Tree-based FPGA Architecture
CN102541234A (zh) 计算机主板及计算机主板电源布线方法
CN111463182A (zh) 用于使用外部互连来路由管芯信号的方法和装置
JP2017163031A (ja) 半導体装置および半導体装置の設計方法
US11967551B2 (en) Standard cell architecture
US6516458B1 (en) Layout structure for integrated circuit, method and system for generating layout for CMOS circuit
CN107390112A (zh) 检测有源区软连接节点的方法
CN112398742B (zh) 一种ptn业务路径的灵活编排装置
JP2011222895A (ja) 半導体集積回路の設計方法
JP2007027314A (ja) 半導体集積回路装置
JP2007034918A (ja) 半導体集積回路設計装置および半導体集積回路設計方法
JPH0221634A (ja) 半導体集積回路のマスクレイアウト方法
US20080141186A1 (en) Semiconductor integrated circuit and design method for semiconductor integrated circuit

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant
TR01 Transfer of patent right

Effective date of registration: 20180222

Address after: texas

Patentee after: NXP America Co Ltd

Address before: Texas in the United States

Patentee before: Fisical Semiconductor Inc.

TR01 Transfer of patent right
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20171222

Termination date: 20210107

CF01 Termination of patent right due to non-payment of annual fee