CN107390112A - 检测有源区软连接节点的方法 - Google Patents

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Abstract

本发明提供的一种检测有源区软连接节点的方法，包括：获取电路版图，所述电路版图包括阱区、位于阱区中的有源区及位于阱区上的多个节点，多个节点之间通过所述有源区电性连接；建立多个节点上的金属互连线的连接关系，将所述节点与直接连接的第一层金属互连线定义为单向导通；将所述电路版图与电路进行比对，显示出浮空的金属互连线，将连接有两个及两个以上浮空的金属互连线的有源区定义为软连接节点。本发明中，在版图与电路对比的同时，根据连接数据就可以检查版图中通过有源区进行的软连接。不需要增加其他步骤来检测，极大地节约了检查时间，并且，本发明的检测方法逻辑简洁，易于实现。

Description

检测有源区软连接节点的方法
技术领域
本发明涉及半导体集成电路技术领域，尤其涉及一种检测有源区软连接节点的方法。
背景技术
电子设计自动化(Electronic Design Automation，EDA)意指使用计算机来设计及仿真集成电路上的电子电路的性能，EDA已经进展到可处理苛求复杂的半导体集成电路设计工作。在已设计出的集成电路且实体上已将该电路布局好之后，需测试验证该集成电路是否正确地工作。现有的集成电路设计中，可以通过EDA检测出电路各部件之间的连接关系。现有的版图设计过程中，通常采用有源区实现阱区中节点的软连接，电路检查时，首先需要将该软连接的节点检测出来。
发明内容
本发明的目的在于，提供一种检测有源区软连接节点的方法，便于对版图进行分析。
为解决上述技术问题，本发明提供一种检测有源区软连接节点的方法，包括：
获取电路版图，所述电路版图包括阱区、位于阱区中的有源区及位于阱区上的多个节点，多个节点之间通过所述有源区电性连接；
建立多个节点上的金属互连线的连接关系，将所述节点与直接连接的第一层金属互连线定义为单向导通；
将所述电路版图与电路进行比对，显示出浮空的金属互连线，将连接有两个及两个以上浮空的金属互连线的有源区定义为软连接节点。
可选的，所述阱区为N型掺杂阱区。
可选的，所述单向导通为第一层金属互连线至所述节点的单向导通。
可选的，所述第一层金属互连线通过通孔结构与所述节点电性连接。
可选的，所述有源区中形成有源区、漏区，第一层金属互连线与所述源区或漏区相连。
可选的，所述节点上具有3～6层金属互连线，相邻层的金属互连线之间通过通孔结构电性连接。
可选的，相邻层的金属互连线之间的连接为双向导通。
与现有技术相比，本发明的的检测有源区软连接节点的方法中，包括：获取电路版图，所述电路版图包括阱区、位于阱区中的有源区及位于阱区上的多个节点，多个节点之间通过所述有源区电性连接；建立多个节点上的金属互连线的连接关系，将所述节点与直接连接的第一层金属互连线定义为单向导通；将所述电路版图与电路进行比对，显示出浮空的金属互连线，将连接有两个及两个以上浮空的金属互连线的有源区定义为软连接节点。本发明中，在版图与电路对比的同时，根据连接数据就可以检查版图中通过有源区进行的软连接。不需要增加其他步骤来检测，极大地节约了检查时间，并且，本发明的检测方法逻辑简洁，易于实现。
附图说明
图1为本发明一实施例中检测有源区软连接节点的方法流程图；
图2为本发明一实施例中电路板图的示意图；
图3为本发明一实施例中阱区上的金属互连线的连接示意图。
具体实施方式
下面将结合示意图对本发明的检测有源区软连接的方法进行更详细的描述，其中表示了本发明的优选实施例，应该理解本领域技术人员可以修改在此描述的本发明，而仍然实现本发明的有利效果。因此，下列描述应当被理解为对于本领域技术人员的广泛知道，而并不作为对本发明的限制。
为了清楚，不描述实际实施例的全部特征。在下列描述中，不详细描述公知的功能和结构，因为它们会使本发明由于不必要的细节而混乱。应当认为在任何实际实施例的开发中，必须做出大量实施细节以实现开发者的特定目标，例如按照有关系统或有关商业的限制，由一个实施例改变为另一个实施例。另外，应当认为这种开发工作可能是复杂和耗费时间的，但是对于本领域技术人员来说仅仅是常规工作。
在下列段落中参照附图以举例方式更具体地描述本发明。根据下面说明和权利要求书，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
本发明的核心思想在于，提供的检测有源区软连接节点的方法中，包括：获取电路版图，所述电路版图包括阱区、位于阱区中的有源区及位于阱区上的多个节点，多个节点之间通过所述有源区电性连接；建立多个节点上的金属互连线的连接关系，将所述节点与直接连接的第一层金属互连线定义为单向导通；将所述电路版图与电路进行比对，显示出浮空的金属互连线，将连接有两个及两个以上浮空的金属互连线的有源区定义为软连接节点。本发明中，在版图与电路对比的同时，根据连接数据就可以检查版图中通过有源区进行的软连接。不需要增加其他步骤来检测，极大地节约了检查时间，并且，本发明的检测方法逻辑简洁，易于实现。
以下结合附图1～3对本发明的检测有源区软连接节点的方法进行具体说明，图1为电路版图示意图，图2为检测方法的流程图，图3为金属互连线的连接示意图，本发明的检测方法包括如下步骤：
执行步骤S1，参考图2所示，获取电路版图，所述电路版图包括阱区，本实施例中，以所述阱区为N型掺杂阱区NW为例进行说明。电路版图还包括位于阱区中的有源区ACT、形成于有源区中的源区和漏区(图中未示出)及位于阱区上的多个节点NTAP(图中未示出)，多个节点之间通过所述有源区ACT电性连接。
执行步骤S2，参考图3所示，建立多个节点上的金属互连线的连接关系，所述节点上具有3～6层金属互连线，相邻层的金属互连线之间通过通孔结构电性连接。例如，节点NTAP上具有M1、M2、M3、M4、M5共五层金属互连线，每层金属互连线之间通过通孔结构MV1、MV2、MV3、MV4电性连接，并且，第一层金属互连线M1通过通孔结构CONTACT与衬底中的节点NTAP连接。同样的，在电路版图中找出NATP’上的金属互连线，例如具有M1’、M2’、M3’、M4’、M5’共五层金属互连线，每层金属互连线M1’、M2’、M3’、M4’、M5’之间通过通孔结构MV1’、MV2’、MV3’、MV4’连接，并且，第一层金属互连线M1’通过通孔结构CONTACT’与衬底中的节点NTAP’连接。在检测过程中，将所述节点NTAP、NTAP’与直接连接的第一层金属互连线M1、M1’定义为单向导通，所述单向导通为第一层金属互连线M1、M1’至所述节点NTAP、NTAP’的单向导通，然而相邻层的金属互连线M1、M2、M3、M4、M5及M1’、M2’、M3’、M4’、M5’之间的连接为双向导通。此外，所述有源区ACT中形成有源区、漏区，第一层金属互连线M1、M1’与所述源区或漏区相连。
应当理解的是，各节点通过CONTACT、CONTACT连接金属互连线，可降低连接各节点之间的阻抗；如通过有源区连接，阻抗较大，即为软连接，相当于电路上又串接了个大电阻，会影响电路整体的性能。
执行步骤S3，继续参考图3所示，将所述电路版图与电路进行比对(LVS)，显示出浮空(Floating)的金属互连线，将连接有两个及两个以上浮空的金属互连线的有源区定义为软连接节点。例如，本发明中，金属互连线M1、M1’为浮空的金属互连线，与该金属互连线M1、M1’连接的有源区软为软连接节点。本发明中，在版图与电路对比的同时，根据连接数据就可以检查版图中通过有源区进行的软连接。不需要增加其他步骤来检测，极大地节约了检查时间，并且，本发明的检测方法逻辑简洁，易于实现。
综上所述，本发明提供的检测有源区软连接节点的方法中，包括：获取电路版图，所述电路版图包括阱区、位于阱区中的有源区及位于阱区上的多个节点，多个节点之间通过所述有源区电性连接；建立多个节点上的金属互连线的连接关系，将所述节点与直接连接的第一层金属互连线定义为单向导通；将所述电路版图与电路进行比对，显示出浮空的金属互连线，将连接有两个及两个以上浮空的金属互连线的有源区定义为软连接节点。本发明中，在版图与电路对比的同时，根据连接数据就可以检查版图中通过有源区进行的软连接。不需要增加其他步骤来检测，极大地节约了检查时间，并且，本发明的检测方法逻辑简洁，易于实现。
显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。

Claims (7)

1.一种检测有源区软连接节点的方法，其特征在于，包括：
获取电路版图，所述电路版图包括阱区、位于阱区中的有源区及位于阱区上的多个节点，多个节点之间通过所述有源区电性连接；
建立多个节点上的金属互连线的连接关系，将所述节点与直接连接的第一层金属互连线定义为单向导通；
将所述电路版图与电路进行比对，显示出浮空的金属互连线，将连接有两个及两个以上浮空的金属互连线的有源区定义为软连接节点。
2.如权利要求1所述的检测有源区软连接节点的方法，其特征在于，所述阱区为N型掺杂阱区。
3.如权利要求1所述的检测有源区软连接节点的方法，其特征在于，所述单向导通为第一层金属互连线至所述节点的单向导通。
4.如权利要求1所述的检测有源区软连接节点的方法，其特征在于，所述第一层金属互连线通过通孔结构与所述节点电性连接。
5.如权利要求1所述的检测有源区软连接节点的方法，其特征在于，所述有源区中形成有源区、漏区，第一层金属互连线与所述源区或漏区相连。
6.如权利要求1所述的检测有源区软连接节点的方法，其特征在于，所述节点上具有3～6层金属互连线，相邻层的金属互连线之间通过通孔结构电性连接。
7.如权利要求1所述的检测有源区软连接节点的方法，其特征在于，相邻层的金属互连线之间的连接为双向导通。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2023206706A1 (zh) * 2022-04-24 2023-11-02 长鑫存储技术有限公司 设计规则检查方法及设备

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0637183A (ja) * 1992-07-16 1994-02-10 Matsushita Electric Ind Co Ltd レイアウト設計検証方法及びレイアウト設計検証装置
JP2002251424A (ja) * 2001-02-22 2002-09-06 Nec Corp レイアウト設計方法、装置、プログラム及び記録媒体
CN102142383A (zh) * 2010-02-03 2011-08-03 中芯国际集成电路制造(上海)有限公司 阱区位置检测方法
CN102306210A (zh) * 2011-07-05 2012-01-04 上海宏力半导体制造有限公司 用于版图原理图一致性验证的mos晶体管建模方法
CN102569116B (zh) * 2010-12-30 2014-04-16 中芯国际集成电路制造(上海)有限公司 适于源漏导通检测的检测结构及其检测方法
CN105844012A (zh) * 2016-03-22 2016-08-10 中国科学院微电子研究所 一种分立器件的版图比对原理图验证方法及装置

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0637183A (ja) * 1992-07-16 1994-02-10 Matsushita Electric Ind Co Ltd レイアウト設計検証方法及びレイアウト設計検証装置
JP2002251424A (ja) * 2001-02-22 2002-09-06 Nec Corp レイアウト設計方法、装置、プログラム及び記録媒体
CN102142383A (zh) * 2010-02-03 2011-08-03 中芯国际集成电路制造(上海)有限公司 阱区位置检测方法
CN102569116B (zh) * 2010-12-30 2014-04-16 中芯国际集成电路制造(上海)有限公司 适于源漏导通检测的检测结构及其检测方法
CN102306210A (zh) * 2011-07-05 2012-01-04 上海宏力半导体制造有限公司 用于版图原理图一致性验证的mos晶体管建模方法
CN105844012A (zh) * 2016-03-22 2016-08-10 中国科学院微电子研究所 一种分立器件的版图比对原理图验证方法及装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2023206706A1 (zh) * 2022-04-24 2023-11-02 长鑫存储技术有限公司 设计规则检查方法及设备

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