CN102142383A - 阱区位置检测方法 - Google Patents

Abstract

本发明提供了一种阱区位置检测方法，其包括步骤：提供半导体衬底；在所述半导体衬底上形成P阱区和N阱区，所述N阱区和P阱区之间具有距离；在所述N阱区中形成PMOS晶体管，在P阱区中形成NMOS晶体管，所述N阱区及其中的PMOS晶体管，所述P阱区及其中的NMOS晶体管构成测试结构；测量所述测试结构的电学特性，得到所述距离和所述电学特性之间的对应关系；测量待测试器件的电学特性，利用所述距离和所述电学特性之间的对应关系得到所述待测试器件中N阱区和P阱区之间的距离。本发明可以对器件中阱区的位置检测。

Description

阱区位置检测方法

技术领域

本发明涉及半导体制造技术领域，特别涉及一种阱区位置检测方法。

背景技术

目前，在集成电路制造中，在同一半导体衬底上，通常需要同时制造NMOS晶体管和PMOS晶体管。由于NMOS晶体管和PMOS晶体管的导电沟道的导电类型相反，因此在同一半导体衬底上制造NMOS晶体管和PMOS晶体管之前通常要要在半导体衬底上形成N阱区和P阱区。

例如在专利申请号为“200410084780.9”的专利文献中公开了“互补金属-氧化物-半导体器件P/N阱区浅深度互隔离方法”，其中应用了P阱区和N阱区工艺。

随着器件尺寸的减小，例如工艺制程缩小到65nm及以下，在形成阱区时，阱区的位置的确定也越来越困难，一旦在形成阱区的时候出现偏移，就可以造成隔离失效，例如在CMOS工艺中，形成N阱区时，如果出现偏移，使得N阱区距离P阱区太近，就会使得N型有源区到P阱区之间的距离太近，这样使得N型有源区到P阱区之间存在较大的漏电流，所以随着工艺尺寸的减小，N阱区和P阱区之间的隔离变得越来越困难，而现有技术中没有有效的对阱区位置进行检测的方法，因此在器件制造中良率较低。

发明内容

本发明解决的技术问题是提供一种阱区位置检测方法，从而可以对器件中阱区的位置检测。

为了解决上述问题，本发明提供了一种阱区位置检测方法，其包括步骤：

提供半导体衬底；

在所述半导体衬底上形成P阱区和N阱区，所述N阱区和P阱区之间具有距离；

在所述N阱区中形成PMOS晶体管，在P阱区中形成NMOS晶体管，所述N阱区及其中的PMOS晶体管，所述P阱区及其中的NMOS晶体管构成测试结构；

测量所述测试结构的电学特性，得到所述距离和所述电学特性之间的对应关系；

测量待测试器件的电学特定，利用所述距离和所述电学特性之间的对应关系得到所述待测试器件中N阱区和P阱区之间的距离。

可选的，在所述测试结构包括两个P阱区和一个N阱区，所述两个P阱区之间的距离和所述N阱区的宽度相同，所述两个P阱区包括第一P阱区和第二P阱区，且所述N阱区位于两个P阱区之间。

可选的，所述位于第一P阱区中包括第一NMOS晶体管和第二NMOS晶体管，第二P阱区中包括第三NMOS晶体管和第四NMOS晶体管，N阱区中包括第五NMOS晶体管和第六NMOS晶体管；

第一NMOS晶体管的源极耦接第二NMOS晶体管的漏极，第二NMOS晶体管的漏极耦接第五PMOS晶体管的漏极，第五PMOS晶体管的源极耦接第六PMOS晶体管的源极，第六PMOS晶体管的漏极耦接第三NMOS晶体管的漏极，第三NMOS晶体管的漏极耦接第四NMOS晶体管的漏极，第一NMOS晶体管的栅极耦接第四NMOS晶体管的栅极，第二NMOS晶体管的漏极耦接第三NMOS晶体管的栅极，第五PMOS晶体管的栅极耦接第六PMOS晶体管的漏极。

可选的，晶体管的源极区、漏极区及沟道区构成有源区，所述第一NMOS晶体管和第二NMOS晶体管的有源区为连贯的条带状；所述第三NMOS晶体管和第四NMOS晶体管的有源区为连贯的条带状；所述第五PMOS晶体管的有源区为条带状；第六PMOS晶体管的有源区为条带状；并且第一NMOS晶体管和第二NMOS晶体管的有源区，第三NMOS晶体管和第四NMOS晶体管的有源区以及第五P MOS晶体管的有源区，第六PMOS晶体管的有源区平行排列，且所述条带状的方向沿垂直于N阱区至P阱区方向。

可选的，所述电学特性包括N阱区内的有源区至P阱区之间的漏电流。

可选的，所述电学特性包括P阱区内的有源区至N阱区之间的漏电流。

可选的，所述电学特性包括第二NMOS晶体管、第五PMOS晶体管以及第四NMOS晶体管的开启电压、饱和电流和漏电流。

可选的，所述N阱区和P阱区之间的距离为-20nm至20nm。

与现有技术相比，本发明主要具有以下优点：

本发明通过制造存在阱区偏移缺陷的测试结构，并且对测试结构进行测试，从而得到阱区的偏移距离和测试结构电学特性之间的对应关系，然后对正常生产完成的和测试结构相同的待测试器件的电学特性进行测试，从而利用该对应关系可以得到生产完成的待测试器件的阱区偏移情况，从而可以对待测试器件的生产过程中阱区的制造进行调整，提高阱区位置的精确度。

附图说明

通过附图中所示的本发明的优选实施例的更具体说明，本发明的上述及其它目的、特征和优势将更加清晰。在全部附图中相同的附图标记指示相同的部分。并未刻意按实际尺寸等比例缩放绘制附图，重点在于示出本发明的主旨。

图1为本发明的阱区位置检测方法的流程图；

图2至图4为本发明的阱区位置检测方法一实施例的示意图；

图5为本发明的阱区位置检测方法另一实施例的示意图。

具体实施方式

由背景技术可知，在现有的半导体制造工艺中，通常需要形成N阱区(Nwell)和P阱区(Pwell)，随着器件尺寸的减小，例如工艺制程缩小到65nm及以下，在形成阱区时，阱区的位置的确定也越来越困难，一旦在形成阱区的时候出现偏移，就可以造成隔离失效，例如在CMOS工艺中，形成N阱区时，如果出现偏移，使得N阱区距离P阱区太近，就会使得N型有源区到P阱区之间的距离太近，这样使得N型有源区到P阱区之间存在较大的漏电流，所以随着工艺尺寸的减小，N阱区和P阱区之间的隔离变得越来越困难。

另外，在一些集成电路器件中，需要形成N阱区与两侧的P阱区背靠背的形式，对于这种结构如果N阱区发生偏移，就可能使得N阱区和一侧的P阱区距离很远，而和另一侧的P阱区距离过近，从而造成隔离失效。但是，这种阱区的偏移的缺陷往往无法进行检测。

本发明的发明人经过大量的实验，得到了一种阱区位置检测方法，从而可以首先根据常出现的阱区偏移的缺陷，形成存在阱区偏移缺陷的测试结构，接着针对该测试结构测试，得到测试结构的阱区位置偏移程度和电学特性之间的对应关系，从而利用该对应关系可以对生产完成的器件进行测试，由电学特性可以得到器件中阱区偏移程度。

为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。在下面的描述中阐述了很多具体细节以便于充分理解本发明。但是本发明能够以很多不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本发明内涵的情况下做类似推广，因此本发明不受下面公开的具体实施的限制。

其次，本发明利用示意图进行详细描述，在详述本发明实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是实例，其在此不应限制本发明保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。

图1为本发明的阱区位置检测方法的流程图；图2至图4为本发明的阱区位置检测方法的示意图，下面结合图1至图4对本发明的一实施例进行详细说明，其包括下列步骤：

步骤S10，提供半导体衬底。

参考图2，具体的，提供半导体衬底100，所述的半导体衬底100可以是单晶硅、多晶硅或非晶硅；所述半导体衬底100也可以是硅、锗、砷化镓或硅锗化合物；该半导体衬底100还可以具有外延层或绝缘层上硅结构；所述的半导体衬底100还可以是其它半导体材料，这里不再一一列举。

步骤S20，在所述半导体衬底上形成P阱区和N阱区，所述N阱区和P阱区之间具有距离。

继续参考图2，具体的，所述P阱区和N阱区可以用本领域技术人员所习知的方法形成，例如，在半导体衬底100上先通过光刻工艺定义出形成P阱区的区域，然后进行离子注入，形成P阱区，注入的离子为P型离子，例如硼离子。所述N阱区注入的离子为N型离子，例如磷离子。

例如先定位P阱区在半导体衬底上的位置，然后再定位N阱区在半导体衬底上的位置。其中在现有技术中，制造半导体器件结构的时候，例如制造如图4所示的半导体器件的时候，通常在半导体衬底上形成两个P阱区和一个N阱区，所述两个P阱区之间的距离和所述N阱区的宽度相同，所述两个P阱区包括第一P阱区110和第二P阱区130，且所述N阱区120位于两个P阱区的中间，并且N阱区120的两侧分别邻接第一P阱区110和第二P阱区130。但是，由于随着器件尺寸的减小，例如工艺制程缩小到65nm及以下，在形成阱区时，阱区的位置的确定也越来越困难，因此容易出现N阱区和P阱区重叠或者远离，而不能使得N阱区恰好位于两个P阱区中间，这样在N阱区和P阱区中形成晶体管，例如完成图4所示的器件结构之后，往往由于N阱区和P阱区之间不能很好的隔离，使得器件的性能受到影响，例如晶体管开启电压(Vt)的变化，饱和电流(Idsat)、漏电流(Ioff)的变化以及N阱区中的有源区(MOS晶体管的源极区、漏极区以及导电沟道够构成有源区)至P阱区之间的漏电流的变化(NAA to Pwelljunction leakage)，P阱区中的有源区至N阱区的漏电流的变化(PAA toNwell junction leakage)。

在本实施例中，先制造存在较容易出现的缺陷的测试结构，例如N阱区偏移或者P阱区偏移是较常出现的缺陷。本实施例中，首先形成第一P阱区和第二P阱区，然后在第一P阱区和第二P阱区之间形成N阱区，但是N阱区不是恰好位于第一P阱区和第二P阱区中间，和第一P阱区和第二P阱区相邻，而是朝一侧的P阱区偏移特定距离。所述特定距离为-20nm至20nm，例如为-15nm，-10nm，-5nm，5nm，10nm，15nm，上述特定距离为负数即N阱和P阱重叠。

参考图5，在另一实施例中，也可以首先形成第一P阱区，然后形成N阱区，但是N阱区不是恰好和第一P阱区相邻(背靠背)，而是和第一P阱区之间具有距离，该距离可以为负数或者正数，负数时第一阱区和N阱区重叠，例如N阱区和第一P阱区之间间隔距离为-20nm至20nm，例如为-15nm，-10nm，-5nm，5nm，10nm，15nm。

步骤S30，在所述N阱区中形成PMOS晶体管，在P阱区中形成NMOS晶体管，所述N阱区及其中的PMOS晶体管，所述P阱区及其中的NMOS晶体管构成测试结构。

参考图3，具体的，在第一P阱区110中形成第一NMOS晶体管111和第二NMOS晶体管113，第二P阱区130中形成第三NMOS晶体管131和第四NMOS晶体管133，N阱区120中形成第五PMOS晶体管121和第六PMOS晶体管123。

其中，第一NMOS晶体管111的源极耦接第二NMOS晶体管113的漏极，第二NMOS晶体管113的漏极耦接第五PMOS晶体管121的漏极，第五PMOS晶体管121的源极耦接第六PMOS晶体管123的源极，第六PMOS晶体管123的漏极耦接第三NMOS晶体管131的漏极，第三NMOS晶体管131的漏极耦接第四NMOS晶体管133的漏极，第一NMOS晶体管111的栅极耦接第四NMOS晶体管133的栅极，第二NMOS晶体管113的漏极耦接第三NMOS晶体管131的栅极，第五PMOS晶体管121的栅极耦接第六PMOS晶体管的漏极。形成的器件结构的等效电路如图4所示。

其中，可选的，晶体管的源极区、漏极区及沟道区构成有源区，所述第一NMOS晶体管111和第二NMOS晶体管113的有源区为连贯的条带状；所述第三NMOS晶体管131和第四NMOS晶体管133的有源区为连贯的条带状；所述第五P MOS晶体管121的有源区为条带状；第六PMOS晶体管123的有源区为条带状；并且第一NMOS晶体管111和第二NMOS晶体管113的有源区，第三NMOS晶体管131和第四NMOS晶体管133的有源区以及第五P MOS晶体管121的有源区，第六PMOS晶体管123的有源区平行排列，且所述条带状的方向沿垂直于N阱区至P阱区方向，即有源区条带状方向为图3中自上至下。这样便于后续测量Nwell中的有源区和Pwell间的漏电流，也便于测量Pwell中的有源区和Nwell间的漏电流，但测试结构的形状不仅限于此，还可以为其它结构。

继续参考图5，在另一实施例中，在第一P阱区110中形成第一NMOS晶体管111，N阱区120中形成第六PMOS晶体管123。所述第一NMOS晶体管111和所述第六PMOS晶体管123之间的栅极相连。

步骤S40，测量所述测试结构的电学特性，得到所述距离和所述电学特性之间的对应关系。

具体的，参考图3和图4，测试N阱区内的有源区至第二P阱区之间的漏电流(NAA to Pwell junction leakage)，测试第二P阱区内的有源区至N阱区之间的漏电流(PAA to Nwell junction leakage)。当然，也可以测试N阱区内的有源区至第一P阱区之间的漏电流，以及测试第一P阱区内的有源区至N阱区之间的漏电流。

测试第二NMOS晶体管、第五PMOS晶体管以及第四NMOS晶体管的开启电压、饱和电流和漏电流。

具体的，在完成一次步骤S10至步骤S40的测试结构制造至测试之后，再进行新的测试结构制造和测试，在制造新的测试结构时，每一N阱区和P阱区之间的距离都不同，例如第一次N阱区距离第一P阱区5nm，距离第二P阱区重叠5nm，而第二次N阱区距离第一P阱区10nm，距离第二P阱区重叠10nm，而第三次N阱区距离第一P阱区15nm，距离第二P阱区重叠15nm，第四次N阱区距离第一P阱区20nm，距离第二P阱区重叠20nm，同样还可以使N阱区向靠近第一P阱区一侧偏移，例如N阱区距离第二P阱区5nm，距离第一P阱区重叠5nm，N阱区距离第二P阱区10nm，距离第一P阱区重叠10nm，N阱区距离第二P阱区15nm，距离第一P阱区重叠15nm，N阱区距离第二P阱区20nm，距离第一P阱区重叠20nm。具体步骤可以参考步骤S10至步骤S40。

然后得到测试的电学特性的结果和阱区偏移的位置之间的关系，例如N阱区向第二P阱区方向偏移了5nm就可能使N阱区中的有源区至P阱区之间的漏电流增大了8pA。

继续参考图5，在另一实施例中，可以测试第一NMOS晶体管111的有源区到N阱之间的漏电流，以及第六PMOS晶体管123的有源区到第一P阱之间的漏电流，然后得到所述距离和所述电学特性之间的对应关系。

步骤S50，测量待测试器件的电学特性，利用所述距离和所述电学特性之间的对应关系得到所述待测试器件中N阱区和P阱区之间的距离。

具体的，在进行半导体器件的正常生产后(参考步骤S10至步骤S30)，不同在于正常生产时，形成背靠背的N阱区和P阱区时，尽量将N阱区和P阱区相邻，而不是有意将N阱区和P阱区间隔特定距离，这样在形成图4所述的器件时，尽量使N阱区位于第一P阱区和第二P阱区的中间，两侧分别和第一P阱区、第二P相邻。但是由于受到工艺条件的限制，形成N阱区或P阱区时可能会发生位置的偏移，例如形成的N阱区靠向第二P阱区，而远离第一P阱区。在形成图4所示的待测试器件之后，对器件的电学特性进行测试，测试N阱区内的有源区至第二P阱区之间的漏电流，测试第二P阱区内的有源区至N阱区之间的漏电流。当然，也可以测试N阱区内的有源区至第一P阱区之间的漏电流，以及测试第一P阱区内的有源区至N阱区之间的漏电流。测试第二NMOS晶体管、第五PMOS晶体管以及第四NMOS晶体管的开启电压、饱和电流和漏电流。

例如在正常的一个如图3或图4所示的SRAM产品中我们发现它的N阱区中的有源区至P阱区之间的漏电流突然大了5～10pA，那我们可以对应找到在上述测试结构中如果N阱区向靠近第二P阱区方向偏移了5nm就可能使N阱区中的有源区至P阱区之间的漏电流增大8pA。那我们就有可能怀疑产品的制程中可能N阱区发生了偏移，从而可以快速发现制程中的问题。

继续参考图5，在另一实施例中，可以在正常生产得到如图5所示的产品后，测试其第一NMOS晶体管111的有源区到N阱之间的漏电流，以及第六PMOS晶体管123的有源区到第一P阱之间的漏电流。然后将该漏电流带入预先测试得到的N阱和P阱之间的距离和所述电学特性之间的对应关系，就可以得到正常生产的产品的N阱和P阱之间的距离。

上述的测试结构以及待测试器件的结构仅仅是举例说明，本发明还可以用在其它具有Nwell和Pwell的半导体器件中，对Nwell或者Pwell的位置进行检测，不同仅在于制造的测试结构不同，但是都可以通过将测试结构形成具有和待测试器件的阱区位置缺陷相同的缺陷，从而可以测得阱区位置缺陷和电学特性之间的对应关系，从而进一步的利用该对应关系和容易检测到的电学特性就可以计算得到生产完成的待检测器件的阱区位置，N阱区和P阱区之间的距离。

以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制。任何熟悉本领域的技术人员，在不脱离本发明技术方案范围情况下，都可利用上述揭示的方法和技术内容对本发明技术方案作出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。

Claims (8)

1.一种阱区位置检测方法，其特征在于，包括步骤：

提供半导体衬底；

在所述半导体衬底上形成P阱区和N阱区，所述N阱区和P阱区之间具有距离；

在所述N阱区中形成PMOS晶体管，在P阱区中形成NMOS晶体管，所述N阱区及其中的PMOS晶体管，所述P阱区及其中的NMOS晶体管构成测试结构；

测量所述测试结构的电学特性，得到所述距离和所述电学特性之间的对应关系；

测量待测试器件的电学特性，利用所述距离和所述电学特性之间的对应关系得到所述待测试器件中N阱区和P阱区之间的距离。

2.根据权利要求1所述的阱区位置检测方法，其特征在于，在所述测试结构包括两个P阱区和一个N阱区，所述两个P阱区之间的距离和所述N阱区的宽度相同，所述两个P阱区包括第一P阱区和第二P阱区，且所述N阱区位于两个P阱区之间。

3.根据权利要求2所述的阱区位置检测方法，其特征在于，所述位于第一P阱区中包括第一NMOS晶体管和第二NMOS晶体管，第二P阱区中包括第三NMOS晶体管和第四NMOS晶体管，N阱区中包括第五NMOS晶体管和第六NMOS晶体管；

第一NMOS晶体管的源极耦接第二NMOS晶体管的漏极，第二NMOS晶体管的漏极耦接第五PMOS晶体管的漏极，第五PMOS晶体管的源极耦接第六PMOS晶体管的源极，第六PMOS晶体管的漏极耦接第三NMOS晶体管的漏极，第三NMOS晶体管的漏极耦接第四NMOS晶体管的漏极，第一NMOS晶体管的栅极耦接第四NMOS晶体管的栅极，第二NMOS晶体管的漏极耦接第三NMOS晶体管的栅极，第五PMOS晶体管的栅极耦接第六PMOS晶体管的漏极。

4.根据权利要求3所述的阱区位置检测方法，其特征在于，晶体管的源极区、漏极区及沟道区构成有源区；

所述第一NMOS晶体管和第二NMOS晶体管的有源区为连贯的条带状；所述第三NMOS晶体管和第四NMOS晶体管的有源区为连贯的条带状；所述第五P MOS晶体管的有源区为条带状；第六PMOS晶体管的有源区为条带状；

第一NMOS晶体管和第二NMOS晶体管的有源区，第三NMOS晶体管和第四NMOS晶体管的有源区以及第五PMOS晶体管的有源区，第六PMOS晶体管的有源区平行排列，且所述条带状的方向沿垂直于N阱区至P阱区方向。

5.根据权利要求4所述的阱区位置检测方法，其特征在于，所述电学特性包括第二NMOS晶体管、第五PMOS晶体管以及第四NMOS晶体管的开启电压、饱和电流和漏电流。

6.根据权利要求4所述的阱区位置检测方法，其特征在于，所述电学特性包括N阱区内的有源区至P阱区之间的漏电流。

7.根据权利要求4所述的阱区位置检测方法，其特征在于，所述电学特性包括P阱区内的有源区至N阱区之间的漏电流。

8.根据权利要求1所述的阱区位置检测方法，其特征在于，所述N阱区和P阱区之间的距离为-20nm至20nm。

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