CN103258813B - 部分耗尽soi mosfet的测试结构及其形成方法 - Google Patents

Abstract

一种部分耗尽SOI MOSFET的测试结构及其形成方法，该测试结构包括：测试用MOSFET、多个测试接触区，及第一隔离结构。测试用MOSFET包括：具有顶层硅的SOI半导体衬底；位于顶层硅上方的T型栅，包括“一”型部及“|”型部；位于顶层硅内的源区、漏区及体接触区。多个测试接触区沿“|”型部的延伸方向间隔排列，并位于源区的远离“|”型部的一侧的顶层硅内。第一隔离结构的深度不小于所述顶层硅的厚度，并位于相邻两个测试接触区之间。利用该测试结构可以间接测量出待检测的MOSFET在不同体区位置的局部体区电势，有助于MOSFET找到避免浮体效应的关键沟道尺寸，以此来进一步优化MOSFET的结构。

Description

部分耗尽SOI MOSFET的测试结构及其形成方法

技术领域

本发明属于半导体技术领域，特别是涉及一种部分耗尽SOI MOSFET的测试结构及其形成方法。

背景技术

绝缘体上硅(SOI)结构与常规的体硅衬底(bulk substrate)相比有诸多优点，例如：消除了闩锁效应，减小了器件的短沟道效应，改善了抗辐照能力等等。因此，很多半导体芯片制造商采用SOI衬底来制作MOSFET。

SOI MOSFET可分为全耗尽SOI MOSFET(即FDSOI MOSFET)和部分耗尽SOI MOSFET(即PDSOI MOSFET)。SOI技术带来器件和电路性能提高的同时也不可避免地带来了不利的影响，其中最大的问题在于部分耗尽SOI器件的浮体效应(floating body effect)。当器件顶层硅膜的厚度大于最大耗尽层的宽度时，由于结构中埋入氧化层(BOX)的隔离作用，器件开启后一部分没有被耗尽的硅膜将处于电学浮空的状态，这种浮体结构会给器件特性带来显著的影响，称之为浮体效应。浮体效应会引起科克(kink)效应、漏击穿电压降低、反常亚阈值斜率等现象，从而影响器件性能。

由于浮体效应对器件性能带来不利的影响，如何抑制浮体效应的研究，一直是SOI器件研究的热点。针对浮体效应的解决措施分为两类，一类是采用体接触方式使积累的空穴得到释放，一类是从工艺的角度出发采取源漏工程或衬底工程减轻浮体效应。所谓体接触，就是使埋入氧化层上方、硅膜底部处于电学浮空状态的体区和外部相接触，导致空穴不可能在该区域积累，因此这种结构可以成功地克服部分耗尽SOI MOSFET的浮体效应。

基于上述体接触方式的原理，人们采取了很多结构来抑制部分耗尽SOIMOSFET的浮体效应。于2001年11月13日公开、公开号为US6316808B1的美国专利公开了一种T型栅的部分耗尽SOI MOSFET。图1是该部分耗尽SOI MOSFET的俯视图，图2是沿图1中AA截面的剖面图，结合图1及图2所示，所述T型栅的部分耗尽SOI MOSFET包括：半导体衬底1，其由下至上依次包括硅基板11、埋入氧化层12、顶层硅13，半导体衬底1内形成有浅沟槽隔离结构2，以使该部分耗尽SOI MOSFET与形成在半导体衬底1上的其它器件电隔离开来；位于顶层硅13上方的T型栅4，其中，T型栅4由垂直相交的“一”型部及“|”型部构成构成，故T型栅4将顶层硅13划分为三个部分，所述三个部分分别用于形成位于顶层硅13内的源区51、漏区52以及体接触区53，其中，源区51和漏区52的掺杂类型与顶层硅13的掺杂类型相反，体接触区53的掺杂类型与顶层硅13的掺杂类型相同。此外，该部分耗尽SOI MOSFET的源区51、漏区52、体接触区53以及T型栅4分别通过不同的接触孔6被引出。

对于上述T型栅的部分耗尽SOI MOSFET，因浮体效应积累在顶层硅13(即为体区)中的空穴可以经由接地的体接触区53释放掉，从而抑制部分耗尽SOI MOSFET的浮体效应。

然而，上述T型栅的部分耗尽SOI MOSFET仅包含有一个体接触区，且所述体接触区仅位于器件的一端，导致只能将体区中所积累的部分空穴释放掉，其中，体区中越远离体接触区的空穴越难被释放掉、越靠近体接触区的空穴越容易被释放掉，因此，沿着逐渐靠近体接触区的方向即图1中的BB方向，体区中所积累的空穴越来越少，体区电势逐渐减小，换言之，不同体区位置的局部体区电势不同。

测量T型栅的部分耗尽SOI MOSFET的不同体区位置的局部体区电势具有非常重要的意义。因此，亟需一种能够测量T型栅的部分耗尽SOI MOSFET在不同体区位置的局部体区电势的测试结构。

发明内容

本发明的目的是提供一种能够测量T型栅的部分耗尽SOI MOSFET在不同体区位置的局部体区电势的测试结构。

具体地，本发明所提供的部分耗尽SOI MOSFET的测试结构包括：

测试用MOSFET、多个测试接触区，及第一隔离结构；

所述测试用MOSFET包括：具有顶层硅的SOI半导体衬底；位于所述顶层硅上方的T型栅，包括“一”型部及“|”型部；位于所述顶层硅内的源区、漏区及体接触区；

所述多个测试接触区沿所述“|”型部的延伸方向间隔排列，并位于所述源区的远离所述“|”型部的一侧的顶层硅内；

所述第一隔离结构的深度不小于所述顶层硅的厚度，并位于相邻两个所述测试接触区之间。

可选的，还包括：多个第二隔离结构，位于所述多个测试接触区和所述源区之间，所述第二隔离结构的深度小于所述顶层硅的厚度，且所述第一隔离结构也位于相邻两个第二隔离结构之间。

可选的，所述测试接触区为掺杂区，所述掺杂区的掺杂类型和顶层硅的掺杂类型相同。

可选的，所述源区和漏区的掺杂类型为N型，所述顶层硅、体接触区及测试接触区的掺杂类型为P型。

可选的，根据权利要求1所述的测试结构，其特征在于，还包括：位于所述测试接触区上方的接触孔。

本发明还提供了一种部分耗尽SOI MOSFET的测试结构的形成方法，包括：

提供SOI半导体衬底，所述衬底包括顶层硅；

在所述衬底内形成第一隔离结构；

形成所述第一隔离结构之后，在所述顶层硅上方形成T型栅；

形成T型栅之后，在所述顶层硅内形成源区和漏区；

形成T型栅之后，在所述顶层硅内形成体接触区和多个间隔排列的测试接触区。

可选的，在所述顶层硅内形成体接触区和测试接触区的方法包括：

形成图形化光刻胶层；

以所述图形化光刻胶层为掩模进行离子注入，以在所述顶层硅内同时形成体接触区和测试接触区。

可选的，所述离子注入的工艺参数包括：注入离子为硼，注入离子剂量为1E13/cm²～1E15/cm²，注入离子能量为5keV～15keV。

可选的，形成T型栅之前，还包括在所述衬底内形成多个第二隔离结构的步骤，所述多个第二隔离结构位于所述多个测试接触区和所述源区之间，且深度小于所述顶层硅的厚度，所述第一隔离结构位于相邻两个第二隔离结构之间。

可选的，在所述衬底内形成第一隔离结构及多个第二隔离结构的方法包括：

在所述衬底上形成第一图形化光刻胶层；

去除未被第一图形化光刻胶层覆盖住的顶层硅，以形成沟槽，所述沟槽的深度小于顶层硅的厚度；

去除第一图形化光刻胶层之后，在所述顶层硅及沟槽上形成第二图形化光刻胶层，所述第二图形化光刻胶层暴露出部分所述沟槽，所述沟槽的被所述第二图形化光刻胶层覆盖住的部分定义为第二沟槽；

去除未被第二图形化光刻胶层覆盖住的沟槽下方的顶层硅，以形成第一沟槽，所述第一沟槽的深度不小于顶层硅的厚度；

在所述第一沟槽及第二沟槽内形成绝缘层，以形成所述第一隔离结构及第二隔离结构。

与现有技术相比，本发明的技术方案具有以下优点：

利用本发明所提供的测试结构可以测量测试用MOSFET在不同体区位置的局部体区电势，具体做法是：施加电压以使测试用MOSFET开启，且将具有测量电势功能的装置与测试接触区电连接，这样，所述测试结构与所述装置构成了测试电路。借由测试结构中的测试接触区可以测量体区中与测试接触区位置对应的局部体区电势。由于多个测试接触区间隔排列，且相邻两个测试接触区被第一隔离结构隔离开来，故可以同时获得测试用MOSFET在多个不同体区位置的局部体区电势。由于测试用MOSFET与待检测的部分耗尽SOI MOSFET相同，因而可以间接测量出待检测的部分耗尽SOI MOSFET在不同体区位置的局部体区电势。测量出待检测的部分耗尽SOI MOSFET在不同体区位置的局部体区电势具有非常重要的意义，例如有助于部分耗尽SOIMOSFET找到避免浮体效应的关键沟道尺寸，以此来进一步优化部分耗尽SOIMOSFET的结构。

附图说明

图1是现有一种T型栅的部分耗尽SOI MOSFET的俯视图；

图2是沿图1中AA截面的剖面图；

图3是本发明的一个实施例中部分耗尽SOI MOSFET的测试结构的俯视图；

图4是沿图3中AA截面的剖面图；

图5是沿图3中CC截面的剖面图；

图6是本发明的一个实施例中部分耗尽SOI MOSFET的测试结构的制作流程图；

图7至图9是本发明的一个实施例中部分耗尽SOI MOSFET的测试结构在各个制作阶段的结构示意图。

具体实施方式

为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。

本发明所提供部分耗尽SOI MOSFET的测试结构包括：测试用MOSFET；多个间隔排列的测试接触区；第一隔离结构。

其中，所述测试用MOSFET与待检测的部分耗尽SOI MOSFET相同，相邻两个测试接触区被第一隔离结构隔开。

利用该测试结构可以测量出测试用MOSFET在不同体区位置的局部体区电势，由于所述测试用MOSFET与待检测的部分耗尽SOI MOSFET相同，因而可以间接测量出待检测的部分耗尽SOI MOSFET在不同体区位置的局部体区电势。

如图3至图5所示，其中，图4是沿图3中AA截面的剖面图，图5是沿图3中CC截面的剖面图，所述测试结构中的测试用MOSFET包括：SOI半导体衬底100，包括顶层硅103；位于顶层硅103上方的T型栅132，包括“一”型部及“|”型部；位于顶层硅103内的源区140、漏区150及体接触区160。其中：

SOI半导体衬底100还包括硅基板101及位于硅基板101和顶层硅103之间的埋入氧化层102。在本实施例中，顶层硅103的掺杂类型为P型，其掺杂离子为硼，掺杂后顶层硅103的电阻率为8.5ohm·cm～11.5ohm·cm。

在本实施例中，T型栅132包括多晶硅和栅介质层，“一”型部及“|”型部垂直相交。另外，T型栅132上方设有接触孔180。

源区140、漏区150、体接触区160被T型栅132相互隔开。换言之，T型栅132将顶层硅103划分为三个部分，源区140、漏区150、体接触区160分别位于所述三个部分内。其中，T型栅132的“|”型部位于源区140和漏区150之间，T型栅132的“一”型部位于体接触区160和源区140及漏区150之间。

源区140及漏区150的掺杂类型与顶层硅103的掺杂类型相反，体接触区160的掺杂类型与顶层硅103的掺杂类型相同。在本实施例中，源区140及漏区150的掺杂类型为N型，体接触区160的掺杂类型为P型。在一个具体的实施例中，源区140及漏区150是利用注入离子为砷、注入离子剂量为1E15/cm²～1E16/cm²、注入离子能量为40keV～80keV的离子注入工艺形成。

在本实施例中，源区140、漏区150及体接触区160上设有接触孔180。

所述测试结构中的多个测试接触区170位于顶层硅103内，且多个测试接触区170位于源区140的远离T型栅132的“|”型部的一侧，换言之，源区140位于T型栅132的“|”型部和多个测试接触区170之间。多个测试接触区170沿T型栅132的“|”型部的延伸方向间隔排列，以测量出多个不同体区位置的局部体区电势。

在本实施例中，测试接触区170为掺杂区，该掺杂区的掺杂类型和顶层硅103的掺杂类型相同，均为P型。在一个具体的实施例中，测试接触区170是利用注入离子为硼、注入离子剂量为1E13/cm²～1E15/cm²、注入离子能量为5keV～15keV的离子注入工艺形成。在其它实施例中，测试接触区170也可以为其它导电结构。

在本实施例中，测试接触区170上方还设有接触孔180。

所述测试结构中的第一隔离结构110位于半导体衬底100内，且第一隔离结构110的深度不小于顶层硅103的厚度，换言之，第一隔离结构110至少延伸至顶层硅103和埋入氧化层102之间的界面处。相邻两个测试接触区170被第一隔离结构110隔开，以测量出多个不同体区位置的局部体区电势。另外，第一隔离结构110还可以将所述测试结构与形成在同一半导体衬底100上的其它器件隔离开来。

在本实施例中，第一隔离结构110为浅沟槽隔离结构。另外，第一隔离结构110刚好延伸至顶层硅103和埋入氧化层102之间的界面处。在其它实施例中，第一隔离结构110还可以延伸至埋入氧化层102内。

在本实施例中，所述测试结构还包括位于顶层硅103内的多个第二隔离结构120。第二隔离结构120的深度小于顶层硅103的厚度，且多个第二隔离结构120位于源区140和多个测试接触区170之间，相邻两个第二隔离结构120被第一隔离结构110隔开。多个第二隔离结构120沿T型栅132的“|”型部的延伸方向间隔排列，以测量出多个不同体区位置的局部体区电势。

在本实施例中，第二隔离结构120为浅沟槽隔离结构。在其它实施例中，第二隔离结构120也可以为其它隔离结构，如场氧化隔离结构。在其它实施例中，也可以不在所述测试结构中设置第二隔离结构120。第二隔离结构120的作用之一是：防止源区140内的掺杂剂和测试接触区170内的掺杂剂相互扩散。

如前所述，所述测试用MOSFET开启之后，由于体接触区160仅位于器件的一端，导致只能将体区(即顶层硅103)中所积累的部分空穴释放掉，其中，体区中越远离体接触区160的空穴越难被释放掉、越靠近体接触区160的空穴越容易被释放掉，因此，沿着逐渐靠近体接触区的方向即图3中的BB方向，体区中所积累的空穴越来越少，使得沿着逐渐靠近体接触区160的方向即图3中的BB方向，体区电势逐渐减小。

在利用所述测试结构测量测试用MOSFET在不同体区位置的局部体区电势时，施加电压以使测试用MOSFET开启，且将具有测量电势功能的装置(如电压表、万用表等等)与测试接触区170电连接，这样，所述测试结构与所述装置构成了测试电路。在测试时由于浮体效应的影响，体区(即顶层硅103)的靠近源区140及埋入氧化层102的位置积累有空穴，一部分空穴借由接地的体接触区160被释放，另一部分空穴继续残留在体区内，致使局部体区电势升高，借由测试接触区170可以测量体区中与测试接触区170位置对应(图3中虚线区域所示)的局部体区电势。由于多个测试接触区170间隔排列，且相邻两个测试接触区170被第一隔离结构110隔离开来，故可以同时获得测试用MOSFET在多个不同体区位置的局部体区电势。

为了能准确测量出各个体区位置的局部体区电势，需尽可能减小测试接触区170的电阻。

由于所述测试结构中测试用MOSFET与待检测的部分耗尽SOI MOSFET相同，因而可以间接测量出待检测的部分耗尽SOI MOSFET在不同体区位置的局部体区电势。

测量出T型栅的部分耗尽SOI MOSFET在不同体区位置的局部体区电势具有非常重要的意义，例如有助于部分耗尽SOI MOSFET找到避免浮体效应的关键沟道尺寸(图3中平行于BB方向上的尺寸)，以此来进一步优化部分耗尽SOI MOSFET的结构。具体来讲，部分耗尽SOI MOSFET的体区与源区、漏区可以构成一个三极管，其中，体区相当于基极，漏区相当于发射极，源区相当于集电极。如前所述，体区电势往往不为零。当体区电势达到一定值时，则该三极管会开启，由于三极管的电流放大作用，该电流会被增大，使浮体效应进一步恶化。

根据部分耗尽SOI MOSFET的具体制程，很容易获得当体区电势达到多大时该寄生三极管会开启，在本实施例中，当该体区电势为0.7V时该寄生三极管就会开启。获得致使该三极管开启的体区电势值之后，我们就可以将测量出的多个不同体区位置的局部体区电势与所述体区电势值进行比较：当测量出的某个体区位置的局部体区电势大于所述体区电势值时，意味着，若将优化后的SOI MOSFET的沟道宽度尺寸设计为，体接触区到该局部体区电势所对应的体区位置之间的距离时，则该SOI MOSFET的浮体效应并未被有效地抑制；当测量出的某个体区位置的局部体区电势小于所述体区电势值时，意味着，若将优化后的SOI MOSFET的沟道宽度尺寸设计为，体接触区到该局部体区电势所对应的体区位置之间的距离时，则该SOI MOSFET的浮体效应能被有效地抑制。

将测量出的多个不同体区位置的局部体区电势逐一与所述体区电势值进行比较之后，就可以从测量出的多个不同体区位置的局部体区电势中，找到一个与所述体区电势较为接近的局部体区电势，若将优化后的SOI MOSFET的沟道宽度尺寸设计为，体接触区到该局部体区电势所对应的体区位置之间的距离时，则该SOI MOSFET的浮体效应能被有效地抑制，由此可以帮助部分耗尽SOI MOSFET找到避免浮体效应的关键沟道尺寸，进而有助于优化部分耗尽SOI MOSFET的结构。

由此可见，为了帮助部分耗尽SOI MOSFET能够找到避免浮体效应的较为精确的关键沟道尺寸，可以在所述测试结构中设置尽可能多的测试接触区。

下面结合图3至图9对上述部分耗尽SOI MOSFET的测试结构的形成方法作详细介绍。

首先，结合图7及图8所示，图8是沿图7中CC截面的剖视图，执行图6中的步骤S1：提供SOI半导体衬底100，包括顶层硅103。

SOI半导体衬底100还包括硅基板101、位于硅基板101和顶层硅103之间的埋入氧化层102。在本实施例中，顶层硅103的掺杂类型为P型，其掺杂离子为硼。在一个具体的实施例中，掺杂后顶层硅103的电阻率为8.5ohm·cm～11.5ohm·cm。

接着，结合图6及图7所示，执行图6中的步骤S2：在半导体衬底100内形成第一隔离结构110及多个间隔排列的第二隔离结构120。

在本实施例中，第一隔离结构110及第二隔离结构120的形成方法包括：在半导体衬底100上形成第一图形化光刻胶层(未图示)；然后，去除未被第一图形化光刻胶层覆盖住的顶层硅103，以形成沟槽(未标识)，该沟槽的深度小于顶层硅103的厚度，该沟槽的一部分用于构成第二隔离结构120的第二沟槽(未标识)，该沟槽的另一部分用于在后续工艺中形成第一隔离结构110的第一沟槽(未标识)；去除第一图形化光刻胶层之后，在顶层硅103及所述沟槽上形成第二图形化光刻胶层(未图示)，第二图形化光刻胶层暴露出部分所述沟槽，所述沟槽的被第二图形化光刻胶层覆盖住的部分定义为第二沟槽；然后，去除未被第二图形化光刻胶层覆盖住的沟槽下方的顶层硅103，以形成第一沟槽，第一沟槽的深度不小于顶层硅103的厚度；去除第二图形化光刻胶层之后，在第一沟槽及第二沟槽内形成绝缘层，以形成所述第一隔离结构110及第二隔离结构120。

第二隔离结构120的数量为多个，且相邻两个第二隔离结构120被第一隔离结构110隔开。

在其它实施例中，也可以采用其它方法形成第一隔离结构110及第二隔离结构120。如，先在半导体衬底100内形成第一隔离结构110，然后在半导体衬底100内形成第二隔离结构120。

在其它实施例中，也可以仅在此步骤中形成第一隔离结构110、而不形成第二隔离结构120。

接着，结合图8及图9所示，执行图6中的步骤S3：在顶层硅103上方形成T型栅132。

在顶层硅103上形成T型栅132，T型栅132包括“一”型部和“|”型部。在本实施例中，所述“一”型部和“|”型部垂直相交。T型栅132将顶层硅103划分为三个部分，所述三个部分分别为顶层硅103a、103b、103c，其在后续工艺中分别用于形成部分耗尽SOI MOSFET的源区、漏区及体接触区。另外，顶层硅103的用于形成测试接触区的部分为顶层硅103d。

在本实施例中，T型栅132的材料为多晶硅，T型栅132的形成方法包括：在顶层硅103、第一隔离结构110及第二隔离结构120上形成多晶硅层(未图示)；然后，在所述多晶硅层上形成图形化光刻胶层；以所述图形化光刻胶层为掩模对所述多晶硅层进行干法刻蚀，剩余的多晶硅层构成T型栅132；然后，去除所述图形化光刻胶层。

如图9所示，在形成T型栅132之前，还包括形成栅介质层131的步骤，且栅介质层131位于半导体衬底100与T型栅132之间，栅介质层131的形成方法可为热氧化。

在步骤S2与步骤S3之间，还包括进行离子注入以在顶层硅103内形成阱区(未图示)，然后进行离子注入以调节晶体管的阈值电压等步骤，具体方法可参照现有部分耗尽SOI MOSFET的形成方法，在此不详细介绍。

接着，结合图9、图3至图5所示，执行图6中的步骤S4：在顶层硅103内形成源区140和漏区150。

在顶层硅103a内形成源区140，在顶层硅103b内形成漏区150，源区140和漏区150的掺杂类型和顶层硅103的掺杂类型相反。在本实施例中，源区140和漏区150的掺杂类型为N型。T型栅132的“|”型部位于源区140和漏区150之间。

在本实施例中，源区140和漏区150的形成方法包括：在顶层硅103(包括顶层硅103a、103b、103c、103d)、第一隔离结构110、第二隔离结构120及T型栅132上形成图形化光刻胶层(未图示)，此图形化光刻胶层仅暴露出顶层硅103a、顶层硅103b(参照图8所示)；以所述图形化光刻胶层为掩模进行离子注入以形成源区140及漏区150，在一个具体的实施例中，所述离子注入的工艺参数包括：注入离子为砷，注入离子剂量为1E15/cm²～1E16/cm²，注入离子能量为40keV～80keV。

接着，结合图9、图3至图5所示，执行图6中的步骤S5：在顶层硅103内形成体接触区160和多个间隔排列的测试接触区170。

在顶层硅103c内形成体接触区160，在顶层硅103d内形成测试接触区170，体接触区160和测试接触区170的掺杂类型与顶层硅103的掺杂类型相同。在本实施例中，体接触区160与测试接触区170的掺杂类型为P型。T型栅132的“一”型部位于体接触区160和源区140及漏区150之间，多个第二隔离结构120位于源区140和多个测试接触区170之间。

测试接触区170的数量为多个，图中以三个为例，各个测试接触区170之间被第一隔离结构110隔开。

在本实施例中，测试接触区170为掺杂区，且体接触区160和测试接触区170在同一个步骤中形成，在顶层硅103内形成体接触区160和测试接触区170的方法包括：在顶层硅103c及103d、源区140、漏区150、第一隔离结构110、第二隔离结构120及T型栅132上形成图形化光刻胶层(未图示)，此图形化光刻胶层仅暴露出顶层硅103c及顶层硅103d(参照图8所示)；以所述图形化光刻胶层为掩模进行离子注入以形成体接触区160及测试接触区170，在一个具体的实施例中，所述离子注入的工艺参数包括：注入离子为硼，注入离子剂量为1E13/cm²～1E15/cm²，注入离子能量为5keV～15keV；然后，去除所述图形化光刻胶层。

在其它实施例中，也可以先执行步骤S5，再执行步骤S4，即先在一次离子注入步骤中形成体接触区160及测试接触区170，再在一次离子注入步骤中形成源区140及漏区150。

在本实施例中，由于体接触区160及测试接触区170是利用同一个图形化光刻胶层、同一次离子注入步骤中形成，节省了制造工序、减少了制造成本，且体接触区160与测试接触区170的深度相同、掺杂浓度相同。在其它实施例中，体接触区160及测试接触区170也可分别利用不同的图形化光刻胶层、不同的离子注入步骤中形成，这样可形成深度及掺杂浓度不同的体接触区160与测试接触区170，且在这种条件下，体接触区160、测试接触区170、源区140及漏区150的形成先后顺序不受限制，可根据具体情况作调整。另外，在集成电路的实际制造工艺中，往往在同一个半导体衬底上同时制作PMOSFET与NMOSFET，因此，本技术方案中的体接触区160及测试接触区170可在PMOSFET源区及漏区的同一制作步骤中形成。

步骤S5之后，可在源区140、漏区150、体接触区160、测试接触区170、第一隔离结构110、第二隔离结构120及T型栅132上形成介电层(未图示)，然后在该介电层内形成如图3至图5所示的接触孔180，源区140、漏区150、体接触区160、测试接触区170以及T型栅132分别通过不同的接触孔180被引出。

需说明的是，上述部分耗尽SOI MOSFET的测试结构形成方法的实施例中，第二隔离结构120的数量与测试接触区170的数量相等，且第二隔离结构120与测试接触区170直接接触(参照图5所示)，在其它实施例中，第二隔离结构120的数量也可不与测试接触区170的数量相等，另外，第二隔离结构120与测试接触区170也可以不直接接触，即在第二隔离结构120与测试接触区170之间设置有顶层硅103。

另外，上述部分耗尽SOI MOSFET的测试结构形成方法的实施例中，所述测试结构中的测试接触区170为掺杂区。当测试接触区170为掺杂区为掺杂区外的导电结构时，也可以利用其它相应的方法形成测试接触区170。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (10)

1.一种部分耗尽SOI MOSFET的测试结构，其特征在于，包括：

测试用MOSFET、多个测试接触区，及第一隔离结构；

所述测试用MOSFET包括：具有顶层硅的SOI半导体衬底；位于所述顶层硅上方的T型栅，包括“一”型部及“|”型部；位于所述顶层硅内的源区、漏区及体接触区；

所述多个测试接触区沿所述“|”型部的延伸方向间隔排列，并位于所述源区的远离所述“|”型部的一侧的顶层硅内；

所述第一隔离结构的深度不小于所述顶层硅的厚度，并位于相邻两个所述测试接触区之间。

2.根据权利要求1所述的测试结构，其特征在于，还包括：多个第二隔离结构，位于所述多个测试接触区和所述源区之间，所述第二隔离结构的深度小于所述顶层硅的厚度，且所述第一隔离结构也位于相邻两个第二隔离结构之间。

3.根据权利要求1所述的测试结构，其特征在于，所述测试接触区为掺杂区，所述掺杂区的掺杂类型和顶层硅的掺杂类型相同。

4.根据权利要求3所述的测试结构，其特征在于，所述源区和漏区的掺杂类型为N型，所述顶层硅、体接触区及测试接触区的掺杂类型为P型。

5.根据权利要求1所述的测试结构，其特征在于，还包括：位于所述测试接触区上方的接触孔。

6.一种如权利要求1所述的部分耗尽SOI MOSFET的测试结构的形成方法，其特征在于，包括：

提供SOI半导体衬底，所述衬底包括顶层硅；

在所述衬底内形成第一隔离结构；

形成所述第一隔离结构之后，在所述顶层硅上方形成T型栅；

形成T型栅之后，在所述顶层硅内形成源区和漏区；

形成T型栅之后，在所述顶层硅内形成体接触区和多个间隔排列的测试接触区。

7.根据权利要求6所述的形成方法，其特征在于，在所述顶层硅内形成体接触区和多个间隔排列的测试接触区的方法包括：

形成图形化光刻胶层；

以所述图形化光刻胶层为掩模进行离子注入，以在所述顶层硅内同时形成体接触区和测试接触区。

8.根据权利要求7所述的形成方法，其特征在于，所述离子注入的工艺参数包括：注入离子为硼，注入离子剂量为1E13/cm²～1E15/cm²，注入离子能量为5keV～15keV。

9.根据权利要求6所述的形成方法，其特征在于，形成T型栅之前，还包括在所述衬底内形成多个第二隔离结构的步骤，所述多个第二隔离结构位于所述多个测试接触区和所述源区之间，且深度小于所述顶层硅的厚度，所述第一隔离结构位于相邻两个第二隔离结构之间。

10.根据权利要求9所述的形成方法，其特征在于，在所述衬底内形成第一隔离结构及多个第二隔离结构的方法包括：

在所述衬底上形成第一图形化光刻胶层；

去除未被第一图形化光刻胶层覆盖住的顶层硅，以形成沟槽，所述沟槽的深度小于顶层硅的厚度；

去除第一图形化光刻胶层之后，在所述顶层硅及沟槽上形成第二图形化光刻胶层，所述第二图形化光刻胶层暴露出部分所述沟槽，所述沟槽的被所述第二图形化光刻胶层覆盖住的部分定义为第二沟槽；

去除未被第二图形化光刻胶层覆盖住的沟槽下方的顶层硅，以形成第一沟槽，所述第一沟槽的深度不小于顶层硅的厚度；

在所述第一沟槽及第二沟槽内形成绝缘层，以形成所述第一隔离结构及第二隔离结构。