CN104584218A - 具有由沟槽隔离限定的jfet宽度的半导体器件 - Google Patents

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Abstract

本发明涉及一种具有结型场效应晶体管(JFET)(100)的半导体器件，其包括具有包括顶侧表面(106a)的第一类型半导体表面(106)的衬底(105)，以及在该半导体表面形成的第二类型顶部栅极(110)。第一类型漏极(120)和第一类型源极(115)在顶部栅极的相对侧上形成。第一深沟槽隔离区(125)具有围绕顶部栅极、漏极和源极的第一内沟槽壁(125a)和第一外沟槽壁(125b)，并且从顶侧表面垂直地延伸到深沟槽深度(139)。在半导体表面上形成的第二类型下沉区(135)在第一外沟槽壁之外横向地延伸。下沉区从顶侧表面垂直地延伸到第二类型深部，其既低于深沟槽深度也在横向上处于第一内沟槽壁之内，以提供底部栅极。

Description

具有由沟槽隔离限定的JFET宽度的半导体器件
技术领域
本发明总体涉及半导体器件，并且具体涉及包括结型场效应晶体管(JFET)的这种器件。
背景技术
JFET是最简单类型的场效应晶体管(FET)。在操作中，为夹断JFET的正常导电通道，某一最小的栅极至源极反偏压(VGS)被施加到栅极和源极结。JFET可以包括耦合到底部(或背面)栅极的重掺杂垂直下沉区，以改善JFET的性能，其包括更低的夹断(pinchoff)电压和更快的切换。
发明内容
本公开涉及集成电路半导体器件及其制造工艺的改进。所公开的实施例包括结型场效应晶体管(JFET)，其具有由在本文中称为“第一深沟槽隔离区”的封闭沟槽隔离区限定的宽度。该JFET包括衬底，其具有包括顶侧表面的第一类型半导体表面，以及在半导体表面中形成的第二类型的顶部栅极。第一类型漏极和第一类型源极在顶部栅极的相对侧上形成。如本文所使用，“第一类型”和“第二类型”指的是掺杂类型，其中这两种类型中的一种具有n型掺杂而另一种类型具有p型掺杂。
第一深沟槽隔离区具有围绕顶部栅极、漏极和源极的第一内沟槽壁和第一外沟槽壁，并且从顶侧表面垂直延伸深沟槽深度。在半导体表面中形成的第二类型下沉区(sinker)包括在第一外沟槽壁之外横向延伸的部分。下沉区从顶侧表面垂直地延伸到第二类型深部，其既低于深沟槽深度也在第一内沟槽壁之内横向地延伸，以提供JFET的底部栅极。
所公开的JFET可以用作IC中的耐高压JFET，诸如用于模拟IC，以及用于IC上的非破坏性过程监测的目的。监测实施例包括监测深沟槽深度和底部栅极从第一内沟槽壁起的横向扩散的程度(长度)。
附图说明
图1A是示例性JFET的深度增强的顶视图。
图1B是图1A的JFET的横截面图。
图2是具有在棋盘布局中配置的底部栅极的示例性JFET的顶视图。
图3示出漏极到源极电流相对于以μm为单位的JFET宽度(W)的示例性关系，该JFET宽度可用于估计从提供JFET的底部栅极的内部沟槽壁起的深n+(针对p-JFET)或深p+(针对n-JFET)的横向扩散。
图4示出从n+底部栅极到p-半导体表面的二极管击穿电压相对于可用于监测沟槽深度的p-JFET的沟槽深度(以μm为单位)的曲线图。
具体实施方式
图1A-1B示出示例性JFET 100，其可以被配置为p型JFET(p-JFET)或n型JFET(n-JFET)。当JFET 100是p-JFET 100时，第一掺杂剂类型(用于衬底表面和沟道、源极和漏极的掺杂剂类型)是p型并且第二掺杂剂类型(用于栅极)是n型。体现为p-JFET的JFET 100包括衬底105，该衬底具有包括顶侧表面106a的p型半导体表面106。当JFET 100包括n-JFET时，掺杂剂类型相对于p-JFET简单地逆转。
衬底105可以包括本体衬底，或者包括在衬底上的外延层。衬底105可以包括硅、硅-锗或提供半导体表面106的其他衬底。
沟槽隔离127可以包括诸如浅沟槽隔离(STI)或局部氧化(LOCOS)等沟槽隔离。图示的顶部栅极110包括形成于半导体表面106中的n型扩散(n-阱)，其在顶部栅极110内侧具有n+接触点111。
p-JFET的均为p+掺杂的漏极120和源极115被形成在半导体表面106中的顶部栅极110的相对侧上。在本文中称为第一深沟槽隔离(DT1)125的第一沟槽隔离区包括第一内沟槽壁125a和第一外沟槽壁125b。DTI 125被配置为封闭(或环绕)顶部栅极110、漏极120和源极115，并且如图1B所示从顶侧表面106a垂直地延伸到深沟槽深度139，诸如从1.5μm至4μm。如在x-方向所示，显示为W的JFET 100的宽度是第一内沟槽壁125a之间的空间。如在y-方向所示，显示为L的JFET 100的长度也由第一内沟槽壁125a之间的空间限定。DTI 125因此限定JFET 100的面积/区域。
p-JFET的n+掺杂的下沉区135形成于在第一外沟槽壁125b横向外侧的半导体表面106中。如图1B所示，下沉区135从顶侧表面106a垂直地延伸，并且在处理期间由于高温扩散(例如，1100℃至1200℃驱动)而从DTI 125的底部向外扩散到半导体表面106中，以提供p-JFET的n+掺杂的第二类型深部(底部栅极)135a，其既低于DT1 125的深沟槽深度139也在第一内沟槽壁部125a的横向内侧。
可选的第二深沟槽隔离区145被显示为横向位于第一外沟槽壁125b之外，其还垂直地延伸到沟槽深度139。因此下沉区135位于第一外沟槽壁125b和第二深沟槽隔离区145之间。JFET 100可以用于高电压应用，诸如用于20V到40V应用，并且可以在通常无需任何额外掩模的沟槽隔离的模拟或双极CMOS DMOS(BCD)工艺中实现。
在图1B中示出衬底105，其包括p型掺杂的部分105a，在其上具有用于p-JFET的n型掺杂的掩埋层105b。半导体表面106被示出为外延(epi)层。存在示出至DT1 125的电接触点。虽然未示出，DT1 125可以具有多晶硅填充中心区，其允许对其进行电接触，以用于DT1 125的可选偏置。虽然存在提供给下沉区135的电接触以提供与底部栅极135a的接触，但为了简单起见，在图1A或图1B中没有示出接触点。
图2描绘具有棋盘布局的下沉区135的示例性JFET 200。在紧随高温扩散的下沉区成形之后，具有棋盘布局的下沉区135将提供棋盘状图案的底部栅极135a。可以通过改变下沉区135的布局图案(其然后影响底部栅极135a的布局)来调整JFET 200的夹断电压。如果下沉区135是不连续的，例如具有棋盘布局，则底部栅极135a的横向扩散量与导致较少扩散以形成底部栅极135a的连续下沉区135相比将减少，这将起到提高JFET的|夹断电压|的作用。
如上所述，除了作为IC上的功能电路内的JFET是有用的，诸如用于执行开关功能，所公开的JFET还可用于非破坏性过程监测。在针对p-JFET所描述的一个实施例中，所公开的JFET可以用于电监测从第一内沟槽壁125a起测得的底部栅极135a的横向扩散(长度)的程度(长度)。已知的试算表(spreadsheet)电阻测量不能提供底部栅极135a从第一内沟槽壁125a起的横向扩散长度。
在一个实施例中，源极到漏极电流被用于估计底部栅极135a从第一内沟槽壁125a起的横向扩散长度。可以使用相对低的电压(例如，<|0.5V|)，从而存在最低耗尽效应。源极到漏极电流随着底部栅极135a从第一内沟槽壁125a起的横向扩散长度的增加而降低，并且发明人已经认识到，当两倍(2倍)的横向扩散长度接近JFET的宽度(W)时(如上所述，JFET 100的W是DT1 125的第一内沟槽壁125a之间在x方向上的空间)，夹断发生(底部栅极135a短接至顶部栅极110)，并且因此源极到漏极电流从其夹断前的数值(其中电流路径存在于源极和漏极之间)降低了几个数量级到非常低的水平。例如，下面描述的图3示出具有4μm的W的JFET在横向扩散长度大于1.5μm时夹断。
术语“JFET的Bvdss”是指当栅极端和源极端被短接在一起时漏极端与源极端之间的击穿电压(在某一预定电流水平下定义的，诸如在1μA下)。Bvdss值一般在20伏特与50伏特之间。发明人已经认识到对于给定的W，Bvdss随着底部栅极135a从第一内沟槽壁125a起的横向扩散长度的增加而降低。
在作为底部栅极135a从第一内沟槽壁125a起的横向扩散长度的函数的所公开JFET的源极到漏极电流或Bvdss之间的校准关系可以在包括偏置条件的一组预定条件下生成。经验数据是生成这种数据的一种方式，尽管模拟也是可以的。例如，对于源极到漏极电流的实施例，针对1.5μm至2.5μm的横向扩散的预期范围，可以提供所公开的具有不同W(例如2、3、4、5和6μm)的多个JFET，并且这些器件在金属化之后被全部测量。如果具有2、3和4μm的W的JFET都具有低的源极到漏极电流，而具有5μm和6μm的W的JFET具有高的源极到漏极电流，则可以得出结论，在最终的IC中底部栅极135a从第一内沟槽壁125a起的横向扩散为1.5μm至2.0μm。
例如，图3示出漏极到源极电流相对于p-JFET的JFET W(以μm为单位)的示例性关系。在约W＝4μm下的电流的不连续性指示底部栅极135a从第一内沟槽壁125a起的横向扩散稍微大于1.5μm。对于W<4μm，由于底部栅极135a从第一内沟槽壁125a起的横向扩散的两倍为约3.5μm至4μm，漏极到源极电流突然降低(由于不再有漏极到源极电流路径)。
在另一个监测实施例中，针对p-JFET所描述，所公开的JFET可以用于电监测深沟槽的深沟槽深度139。不存在可用于监测本领域中公知的深沟槽深度的内联的工具或方法。SEM横截面分析是表征深沟槽深度的唯一已知的方式，但是其为一种破坏性和耗时的过程。本实施例基于发明人的以下认识，即在图1B中显示为epi的从底部栅极135a到半导体表面106的击穿电压与深沟槽深度相关，因为DT1 125的底部附近的底部栅极135a的曲率随着深沟槽深度的增加而增加。如在器件物理学所公知，结曲率增强在相关耗尽区的弯曲部分中的电场，并且增强的电场将击穿电压降低到低于由一维结理论预测的电压值。
作为深沟槽深度的函数在图1B中显示为epi的从底部栅极135a到半导体表面106的击穿电压的校准数据可以通过在测试JFET上获得击穿电压并且然后直接测量对应的深沟槽深度(诸如使用SEM横截面分析)来获得。这允许生成和存储校准关系。当包括金属化的形成IC的工艺步骤完成后，可以测量从底部栅极135a到半导体表面106的击穿电压，并且校准关系被用于确定深沟槽深度。因此该深沟槽深度可以被电学估计并且统计结果可以通过使用多个JFET来获得。例如，通过遍及晶片的区域布置所公开的JFET，可以获得全晶片图以估计遍及晶片的深沟槽深度的均匀度。
图4示出从n+掺杂的底部栅极135a到p-掺杂的半导体表面106的二极管击穿电压相对于p-JFET的沟槽深度(以μm为单位)的曲线图。由于DT1 125的底部附近的底部栅极135a的曲率随着沟槽深度的增加而增加，可以看出，击穿电压随着沟槽深度从2.1μm增加到2.9μm而从约42V降低到约34V。
所公开的实施例可以被集成到各种组装流程中，以形成多种不同的半导体集成电路(IC)器件和相关产品。该组装件可以包括单个半导体管芯或多个半导体管芯，诸如包括多个堆叠的半导体管芯的POP配置。可以使用多种封装衬底。半导体管芯可以包括在其中的各种元件和/或在其上的各种层，其包括势垒层、介电层、器件结构、有源元件和无源元件，这些元件包括源极区、漏极区、位线、基极、发射极、集电极、导电线、导电通孔等。此外，半导体管芯可以由包括双极、CMOS、DMOS、BiCMOS和MEMS的多种工艺形成。
本公开所涉及领域的技术人员将理解，在所要求保护的发明的范围之内的许多其他实施例和实施例的变体是可能的。

Claims (15)

1.一种包括结型场效应晶体管即JFET的半导体器件，其包括：
衬底，其具有包括顶侧表面的第一类型半导体表面(半导体表面)；
顶部栅极，其包括在所述半导体表面形成的第二类型；
第一类型漏极和第一类型源极，其在所述半导体表面的所述顶部栅极的相对侧上形成；
第一深沟槽隔离区，其具有围绕所述顶部栅极、所述漏极和所述源极的第一内沟槽壁和第一外沟槽壁，并且从所述顶侧表面垂直地延伸深沟槽深度；
第二类型下沉区，其形成在所述第一外沟槽壁的横向外侧的所述半导体表面上，所述下沉区从所述顶侧表面垂直地延伸到第二类型深部，其既低于所述深沟槽深度也在所述第一内沟槽壁之内横向地延伸，以提供底部栅极。
2.根据权利要求1所述的器件，其进一步包括横向定位在垂直地延伸到所述深沟槽深度的所述第一外沟槽壁之外的第二深沟槽隔离区，其中所述下沉区位于所述第一外沟槽壁和所述第二深沟槽隔离区之间。
3.根据权利要求1所述的器件，其中所述深部具有不连续型式。
4.根据权利要求1所述的器件，其中所述JFET包括p-JFET。
5.根据权利要求1所述的器件，其中所述JFET包括n-JFET。
6.根据权利要求1所述的器件，其进一步包括在所述第一内沟槽壁内围绕所述顶部栅极、所述源极和所述漏极的浅沟槽隔离即STI。
7.一种形成包括结型场效应晶体管即JFET的半导体器件的方法，其包括：
提供衬底，所述衬底具有包括顶侧表面的第一类型半导体表面(半导体表面)；
在所述半导体表面中形成包括第二类型的顶部栅极；
在所述半导体表面中的所述顶部栅极的相对侧上形成第一类型漏极和第一类型源极；
形成第一深沟槽隔离区，所述第一深沟槽隔离区具有围绕所述顶部栅极、所述漏极和所述源极的第一内沟槽壁和第一外沟槽壁，并且从所述顶侧表面垂直地延伸深沟槽深度；以及
在所述第一外沟槽壁的横向外侧的所述半导体表面中形成第二类型下沉区，所述下沉区从所述顶侧表面垂直地延伸到第二类型深部，其既低于所述深沟槽深度也在横向上位于所述第一内沟槽壁之内，以提供底部栅极。
8.根据权利要求7所述的方法，其中所述深部具有不连续型式。
9.根据权利要求7所述的方法，其进一步包括形成横向定位在垂直延伸到所述深沟槽深度的所述第一外沟槽壁之外的第二深沟槽隔离区，其中所述下沉区在所述第一外沟槽壁和所述第二深沟槽隔离区之间。
10.根据权利要求7所述的方法，其进一步包括在所述第一内沟槽壁内形成浅沟槽隔离即STI，其中所述STI围绕所述顶部栅极、所述源极和所述漏极。
11.一种使用结型场效应晶体管即JFET以确定从沟槽隔离起的横向扩散长度的方法，其包括：
测量电学数据，所述电学数据包括形成于集成电路即IC上的至少一个JFET的从源极到漏极的电流(源极到漏极电流)或在所述漏极和所述源极之间的击穿电压即Bvdss，所述IC包括衬底，所述衬底具有包括顶侧表面的第一类型半导体表面(半导体表面)，所述JFET包括：
顶部栅极，其包括在所述半导体表面中形成的第二类型；
所述源极和所述漏极，其为在所述半导体表面中的所述顶部栅极的相对侧上形成的第一类型；
第一深沟槽隔离区，其具有围绕所述顶部栅极、所述漏极和所述源极的第一内沟槽壁和第一外沟槽壁，并且从所述顶侧表面垂直地延伸深沟槽深度；以及
第二类型下沉区，其形成在所述第一外沟槽壁的横向外侧的所述半导体表面上，所述下沉区从所述顶侧表面垂直地延伸到第二类型深部，其既低于所述深沟槽深度也在所述第一内沟槽壁之内横向地延伸，以提供底部栅极；以及
使用存储的特征数据由所述电学数据确定所述底部栅极相对于所述第一内沟槽壁的横向扩散长度。
12.根据权利要求11所述的方法，其中所述电学数据包括所述源极到漏极电流并且所述存储的特征数据包括所述源极到漏极电流作为限定所述JFET的宽度的第一内沟槽壁之间的间距的函数。
13.根据权利要求11所述的方法，其中所述电学数据包括所述Bvdss并且所述存储的特征数据包括所述Bvdss与所述底部栅极相对于所述第一内沟槽壁的所述横向扩散长度的相对关系。
14.一种使用结型场效应晶体管即JFET来监测沟槽深度的方法，其包括：
测量电学数据，所述电学数据包括在形成于集成电路即IC上的至少一个JFET的底部栅极与第一类型半导体表面(半导体表面)之间的击穿电压，所述IC包括衬底，所述衬底具有包括顶侧表面的所述半导体表面，所述JFET包括：
顶部栅极，其包括在所述半导体表面中形成的第二类型；
源极和漏极，其为在所述半导体表面中的所述顶部栅极的相对侧上形成的第一类型；
第一深沟槽隔离区，其具有围绕所述顶部栅极、所述漏极和所述源极的第一内沟槽壁和第一外沟槽壁，并且从所述顶侧表面垂直地延伸深沟槽深度；以及
第二类型下沉区，其形成在所述第一外沟槽壁的横向外侧的所述半导体表面上，所述下沉区从所述顶侧表面垂直地延伸到第二类型深部，其既低于所述深沟槽深度也在所述第一内沟槽壁之内横向地延伸，以提供所述底部栅极；以及
使用存储的特征数据确定所述深沟槽深度，所述存储的特征数据与在所述底部栅极和所述半导体表面之间的所述击穿电压以及所述深沟槽深度相关。
15.根据权利要求14所述的方法，其中所述衬底包括晶片，并且所述至少一个JFET包括遍及所述晶片的区域分布的多个所述JFET；并且所述方法进一步包括生成晶片图，其估计遍及所述晶片的所述深沟槽深度的均匀度。
CN201380042822.XA 2012-08-29 2013-08-29 具有由沟槽隔离限定的jfet宽度的半导体器件 Active CN104584218B (zh)

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