JP2020109808A - 半導体装置 - Google Patents
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di/dt∝Vg/(Rg×Ciss)
また、特許文献1では、半導体素子に対してコンデンサを並列接続したスナバ回路を設けることが提案されている。他にも、従来、直列接続されたコンデンサと抵抗を半導体素子に対して並列接続した回路構成としたものもある。このように、スナバ回路としてコンデンサを備えたり、それに加えて抵抗素子が備えたりしたものが採用されており、サージ電圧に起因する高周波ノイズが吸収されるようにすることで、サージ電圧の低減が図れるようにしている。
第1実施形態について説明する。本実施形態では、半導体材料としてSiCを用いたSiC半導体装置を例に挙げて説明する。本実施形態のSiC半導体装置は、半導体素子として、図1および図2に示すトレンチゲート構造の反転型の縦型MOSFETが形成されたものである。これらの図に示す縦型MOSFETは、SiC半導体装置のうちのセル領域に形成されており、そのセル領域を囲むように外周耐圧構造が形成されることでSiC半導体装置が構成されているが、ここでは縦型MOSFETのみ図示してある。なお、以下では、図1および図2に示すように、縦型MOSFETの幅方向をX方向、X方向に対して交差する縦型MOSFETの奥行方向をY方向、縦型MOSFETの厚み方向もしくは深さ方向、つまりXY平面に対する法線方向をZ方向として説明する。
di/dt∝Vg/(Rg×Cgd)
具体的に、ドレイン電圧Vdの大きさを変化させてターンオフ時サージ電圧の大きさの変化を調べた。図4は、その結果を示した図である。この図に示されるように、ドレイン電圧Vdが低電圧のときにはサージ電圧ΔVが大きくなっているが、高電圧になるとサージ電圧ΔVが小さくなっている。具体的には、ドレイン電圧Vdが300Vのときにはサージ電圧ΔVが190Vであったのが、ドレイン電圧Vdが650Vのときにはサージ電圧ΔVが134Vに低下していた。このように、ドレイン電圧Vdが高電圧になったときに、サージ電圧を抑制でき、素子破壊の抑制が可能となると共にスイッチング特性の良好なトレンチゲート構造の半導体素子を有する半導体装置とすることが可能となる。
QJFET+Qdrift>Qp
そして、電荷は体積×電荷密度で表されることから、奥行方向となるY方向の寸法を1cmとして規格化すると、上記数式3は、次の数式4のように変換される。なお、数式4において、qは素電荷[C]、NJFETはJFET部3のn型不純物濃度[cm−3]である。また、図5に示すように、LJFETはJFET部3のうちのストライプ状とされている部分の各部の幅[cm]、dJFETはJFET部3のうちのストライプ状とされている部分の各部や電界ブロック層4の厚み[cm]である。図5では、簡略化のためにJFET部3を電界ブロック層4との間にのみ備えた構造で示してある。また、αはn−型層2の厚みを1とした場合における実効的な空乏層端の厚さの割合[無次元単位]である。図5に示すように、電界ブロック層4の底部に向かって入り込んでいくように空乏層が広がっていくため、電界ブロック層4の底部から空乏層端までの距離を空乏層端の厚さと想定している。ddriftとNdは、それぞれ、n−型層2の厚み[cm]とn型不純物濃度[cm−3]、JFETピッチは、JFET部3のうちのストライプ状とされている部分の各部のピッチ[cm]、NDPは電界ブロック層4のp型不純物濃度[cm−3]である。
q×(LJFET×dJFET×NJFET+α×ddrift×JFETピッチ×Nd)[C]
>q×(JFETピッチ−LJFET)×dJFET×NDP[C]
この数式4を満たすように、電界ブロック層4の深さdJFETやp型不純物濃度NDP、幅が決定されている。電界ブロック層4の幅については、JFET部3の幅LJFETとJFETピッチから決まることから、これらを加味して設定すれば良い。
まず、半導体基板として、n+型基板1を用意する。そして、図示しないCVD(chemical vapor deposition)装置を用いたエピタキシャル成長により、n+型基板1の主表面上にSiCからなるn−型層2を形成する。このとき、n+型基板1の主表面上に予めn−型層2を成長させてある所謂エピ基板を用いても良い。そして、n−型層2の上にSiCからなるJFET部3をエピタキシャル成長させるか、もしくはn−型層2に対してn型不純物をイオン注入することでJFET部3を形成する。
JFET部3の表面に、マスク17を配置したのち、マスク17をパターニングして電界ブロック層4の形成予定領域を開口させる。そして、p型不純物をイオン注入することで、電界ブロック層4を形成する。このとき、ドレイン電圧Vdが高電圧となったときに完全空乏化する条件となるように電界ブロック層4の幅や深さおよびp型不純物濃度を設定している。その後、マスク17を除去する。
引き続き、JFET部3および電界ブロック層4の上にn型SiCをエピタキシャル成長させることで、n型電流分散層5を形成する。そして、n型電流分散層5の上に、p型ディープ層7の形成予定領域が開口する図示しないマスクを配置する。その後、マスクの上からp型不純物をイオン注入することでp型ディープ層7を形成する。
図示しないCVD装置を用いて、n型電流分散層5およびp型ディープ層7の上にp型ベース領域6およびn型ソース領域8を順にエピタキシャル成長させる。例えば、同じCVD装置内において、まずはp型ドーパントとなるガスを導入したエピタキシャル成長によってp型ディープ層7を形成する。続いて、p型ドーパントとなるガスの導入を停止したのち、今度はn型ドーパントとなるガスを導入したエピタキシャル成長によってn型ソース領域8を形成する。
n型ソース領域8の上にp型連結層10の形成予定位置を開口させた図示しないマスクを配置する。そして、マスクの上からp型不純物をイオン注入したのち、活性化のために1500℃以上の熱処理を行う。イオン注入する元素としては、ボロン(B)とアルミニウム(Al)のいずれか一方もしくは両方を用いている。これにより、n型ソース領域8をp型不純物のイオン注入によって打ち返してp型連結層10を形成することができる。
n型ソース領域8などの上に図示しないマスクを形成したのち、マスクのうちのゲートトレンチ11の形成予定領域を開口させる。そして、マスクを用いてRIE(Reactive Ion Etching)等の異方性エッチングを行うことで、ゲートトレンチ11を形成する。
その後、マスクを除去してから例えば熱酸化を行うことによって、ゲート絶縁膜12を形成し、ゲート絶縁膜12によってゲートトレンチ11の内壁面上およびn型ソース領域8の表面上を覆う。そして、p型不純物もしくはn型不純物がドープされたPoly−Siをデポジションした後、これをエッチバックし、少なくともゲートトレンチ11内にPoly−Siを残すことでゲート電極13を形成する。これにより、トレンチゲート構造が完成する。
上記第1実施形態では、JFET部3の一部が電界ブロック層4の下方にも形成されるようにしており、JFET部3のうちストライプ状とされている部分が電界ブロック層4の下方において連結した状態になっている。しかしながら、これは一例を示したに過ぎず、例えば図8に示すように、電界ブロック層4の下方にはJFET部3が形成されていなくても良い。少なくとも、JFET部3のうちストライプ状とされている各部はそれぞれ複数の電界ブロック層4の間に配置された状態となっていれば良い。
第2実施形態について説明する。本実施形態は、第1実施形態に対してJFET部3の構成を異ならせたものであり、その他については第1実施形態と同様であるため、第1実施形態と異なる部分についてのみ説明する。
第3実施形態について説明する。本実施形態は、第1、第2実施形態に対して電界ブロック層4の構成を異ならせたものであり、その他については第1、第2実施形態と同様であるため、第1、第2実施形態と異なる部分についてのみ説明する。なお、ここでは第1実施形態において、JFET部3を電界ブロック層4の間にのみ形成した構成について、本実施形態を適用した場合を例に挙げて説明するが、JFET部3が電界ブロック層4の下方に形成される構成や第2実施形態の構成にも適用できる。
上記第3実施形態では、電界ブロック層4を上部4aと基部4bに区画して、それぞれp型不純物濃度を異なるようにしたが、必ずしもp型不純物濃度が異なる領域として区画されている必要はない。すなわち、電界ブロック層4の下方位置から上方位置に向かって徐々にp型不純物濃度が低くなるようにし、上部4aにおいてその下方位置よりもp型不純物濃度が低くなっていれば良い。
第4実施形態について説明する。本実施形態は、第1〜第3実施形態に対してJFET部3および電界ブロック層4の構成を異ならせたものであり、その他については第1〜第3実施形態と同様であるため、第1〜第3実施形態と異なる部分についてのみ説明する。なお、ここでも第1実施形態において、JFET部3を電界ブロック層4の間にのみ形成した構成について、本実施形態を適用した場合を例に挙げて説明するが、JFET部3が電界ブロック層4の下方に形成される構成や第2、第3実施形態の構成にも適用できる。
第5実施形態について説明する。本実施形態は、第1〜第4実施形態に対してJFET部3の構成を異ならせたものであり、その他については第1〜第4実施形態と同様であるため、第1〜第4実施形態と異なる部分についてのみ説明する。なお、ここでも第1実施形態において、JFET部3を電界ブロック層4の間にのみ形成した構成について、本実施形態を適用した場合を例に挙げて説明するが、JFET部3が電界ブロック層4の下方に形成される構成や第2〜第4実施形態の構成にも適用できる。
上記第5実施形態では、JFET部3を表層部3dと基部3eに区画して、それぞれn型不純物濃度を異なるようにしたが、必ずしもn型不純物濃度が異なる領域として区画されている必要はない。すなわち、JFET部3の下方位置から上方位置に向かって徐々にn型不純物濃度が高くなるようにし、表層部3dにおいてその下方位置よりもn型不純物濃度が高くなっていれば良い。
第6実施形態について説明する。本実施形態は、第1〜第5実施形態に対してソース電極15とのコンタクトとなるp型連結層10のレイアウトを変更したものであり、その他については第1〜第5実施形態と同様であるため、第1〜第5実施形態と異なる部分についてのみ説明する。
本発明は上記した実施形態に限定されるものではなく、特許請求の範囲に記載した範囲内において適宜変更が可能である。
4 電界ブロック層
5 n型電流分散層
6 p型ベース領域
7 p型ディープ層
8 n型ソース領域
11 ゲートトレンチ
13 ゲート電極
15 ソース電極
16 ドレイン電極
Claims (13)
- 反転型の半導体素子を備えている半導体装置であって、
第1または第2導電型の半導体基板(1)と、
前記半導体基板の上に形成され、前記半導体基板よりも低不純物濃度の第1導電型半導体で構成された第1導電型層(2)と、
前記第1導電型層の上に形成されていると共に前記半導体基板の法線方向から見て少なくとも一方向を長手方向とする線状部分を有して構成された第2導電型の半導体からなる第2導電型の電界ブロック層(4)と、
前記第1導電型層上に形成され、前記電界ブロック層に挟まれて配置されている第1導電型の半導体からなるJFET部(3)と、
前記電界ブロック層および前記JFET部の上に形成され、前記第1導電型層よりも高濃度の第1導電型の半導体からなる電流分散層(5)と、
前記電流分散層の上に形成された第2導電型の半導体からなるベース領域(6)と、
前記ベース領域の上に形成され、前記第1導電型層よりも第1導電型不純物濃度が高くされた第1導電型の半導体からなるソース領域(8)と、
前記ソース領域の表面から前記ベース領域よりも深く形成されたゲートトレンチ(11)内に、該ゲートトレンチの内壁面を覆うゲート絶縁膜(12)と該ゲート絶縁膜の上に配置されたゲート電極(13)とを備えて構成され、前記一方向と交差する方向を長手方向として複数本がストライプ状に並べられたトレンチゲート構造と、
前記ゲート電極および前記ゲート絶縁膜を覆うと共にコンタクトホールが形成された層間絶縁膜(14)と、
前記コンタクトホールを通じて、前記ソース領域にオーミック接触させられたソース電極(15)と、
前記半導体基板の裏面側に形成されたドレイン電極(16)と、を含む前記半導体素子を備え、
前記ゲート電極へのゲート電圧の印加に基づいて前記トレンチゲート構造の側面に位置する前記ベース領域にチャネル領域が形成されて前記半導体素子をオンさせ、前記ゲート電圧の印加を停止することで前記半導体素子をオフする動作を行い、
前記電界ブロック層は、前記ソース電極と同電位とされ、前記半導体素子のオン時には完全空乏化されず、前記半導体素子のオフ時には前記ドレイン電極側に高電圧が印加されることで完全空乏化されるように該電界ブロック層の幅と深さおよび第1導電型不純物濃度が設定されている半導体装置。 - 素電荷をq、前記JFET部の第1導電型不純物濃度をNJFET、該JFET部のうち前記電界ブロック層の間に位置する部分の幅をLJFET、該部分のピッチをJFETピッチ、該JFET部のうち前記電界ブロック層の間に位置する部分および前記電界ブロック層の深さをdJFET、前記第1導電型層の厚みを1とした場合の実効的な空乏層端の厚さの割合をα、前記第1導電型層の厚みと第1導電型不純物濃度をそれぞれddriftとNd、前記電界ブロック層の第2導電型不純物濃度をNDPとして、
q×(LJFET×dJFET×NJFET+α×ddrift×JFETピッチ×Nd)[C]
>q×(JFETピッチ−LJFET)×dJFET×NDP[C]
が成り立つように、前記電界ブロック層の深さおよび第2導電型不純物濃度が設定されている請求項1に記載の半導体装置。 - 前記電界ブロック層および該電界ブロック層に挟まれた前記JFET部を低飽和電流層として、前記第1導電型層側から見て、該低飽和電流層の面積のうちの前記電界ブロック層の形成されている面積の割合が30%以上かつ60%以下とされている請求項1または2に記載の半導体装置。
- 前記JFET部は、前記電界ブロック層の下方にも形成されており、該下方に形成された部分を下方部(3a)として、該下方部の方が前記JFET部のうち前記電界ブロック層の間に位置している部分よりも第1導電型不純物濃度が高くされている請求項1ないし3のいずれか1つに記載の半導体装置。
- 前記JFET部は、前記電界ブロック層の間に位置する部分と前記電界ブロック層よりも下方に突出した構造とされ、該JFET部のうち前記電界ブロック層の間に位置する部分を上部(3b)とし、前記電界ブロック層よりも下方に突出した部分を底部(3c)として、前記底部が前記上部よりも第1導電型不純物濃度が高くされている請求項1ないし3のいずれか1つに記載の半導体装置。
- 前記電流分散層の方が前記JFET部よりも第1導電型不純物濃度が高くされている請求項1ないし5のいずれか1つに記載の半導体装置。
- 前記電界ブロック層は、該電界ブロック層のうちの上部(4a)の方がそれよりも下方に位置する基部(4b)よりも第2導電型不純物濃度が低くされている請求項1ないし6のいずれか1つに記載の半導体装置。
- 前記電界ブロック層は、該電界ブロック層の上部(4a)に向かうほど第2導電型不純物濃度が低くされている請求項1ないし6のいずれか1つに記載の半導体装置。
- 前記JFET部は、前記電界ブロック層の間に位置する部分において、該JFET部の表層部(3d)が該表層部よりも下方に位置する基部(3e)よりも第1導電型不純物濃度が高くされている請求項1ないし8のいずれか1つに記載の半導体装置。
- 前記JFET部は、前記電界ブロック層の間に位置する部分において、該JFET部の表層部(3d)に向かうほど第1導電型不純物濃度が高くされている請求項1ないし8のいずれか1つに記載の半導体装置。
- 前記電界ブロック層は、上方に向かうほど幅狭とされており、
前記JFET部は、上方に向かうほど幅広とされている請求項1ないし10のいずれか1つに記載の半導体装置。 - 前記半導体素子が複数セル配置されることでセル領域が構成されており、
前記複数セルの前記半導体素子それぞれにおいて、
前記電流分散層と共に前記電界ブロック層および前記JFET部の上に形成され、前記電界ブロック層と電気的に接続された第2導電型のディープ層(7)と、
前記ソース領域を挟んで前記トレンチゲート構造と反対側に形成され、前記ベース領域を前記ソース電極に連結させる第2導電型の半導体で構成された連結層(10)と、が備えられ、
前記ベース領域は、前記電流分散層および前記ディープ層の上に形成されていて、
前記複数セルぞれぞれで、前記電界ブロック層が前記ディープ層と電気的に接続されている請求項1ないし11のいずれか1つに記載の半導体装置。 - 前記電界ブロック層から前記連結層までの距離に相当する前記ディープ層および前記ベース領域の深さが5μm以下とされている請求項12に記載の半導体装置。
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