CN109449098B - 半导体结构、测试系统、测试方法及半导体结构的制造方法 - Google Patents
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Abstract
本申请公开了一种半导体结构、测试系统、测试方法及半导体结构的制造方法。该半导体结构包括：衬底；位于所述衬底内的多个沟槽；介质层，形成于每个所述沟槽的暴露表面；以及多晶硅，填充在每个所述沟槽内部，其中，所述多个沟槽包括至少一个第一沟槽和至少一个第二沟槽，填充在所述第二沟槽内部的多晶硅形成所述半导体器件的栅极，每个所述第一沟槽具有闭环侧壁，位于所述第一沟槽内的多晶硅形成具有闭环边界且与所述衬底隔离的所述测试岛。该半导体结构在形成半导体器件的同时形成测试岛，在测试岛中包括具有闭环边界的多晶硅，便于对半导体器件的栅极电阻等关键参数进行更为准确的表征，从而提高产品的良率和可靠性。
Description
技术领域
本发明涉及半导体制造技术领域，更具体地，涉及一种半导体结构、测试系统、测试方法及半导体结构的制造方法。
背景技术
金属氧化物半导体场效应晶体管（Metal-Oxide-Semiconductor Field-EffectTransistor, MOSFET）是一种电压控制元件，简称MOS管。MOS管适用于只允许从信号源获取较少电流的情况；而在信号电压较低，又允许从信号源获取较多电流的条件下，应选用双极晶体管。衬底或阱也被称为MOS管的“体”（Body），MOS管能在很小电流和很低电压的条件下工作，而且它的制造工艺可以很方便地把很多场效应管集成在一块硅片上，因此MOS管在大规模集成电路中得到了广泛的应用。
垂直双扩散金属-氧化物半导体场效应晶体管（Vertical Double-diffusedMOSFET, VDMOS）兼有双极晶体管和普通MOS器件的优点。与双极晶体管相比，它的开关速度，开关损耗小；输入阻抗高，驱动功率小；频率特性好；跨导高度线性。并且，它具有负的温度系数，没有功率晶体管的二次击穿问题，安全工作区大。因此，不论是开关应用还是线性应用，VDMOS都是理想的功率器件。VDMOS的性价比较高，其中，拥有U型沟道（Trench）的VDMOS结构为本领域设计人员广泛使用，现已广泛应用于各种领域，包括电机调速、逆变器、电源、电子开关、音响、汽车电器等。Trench VDMOS有着特殊的器件结构，例如使用导电结构将源极（Source）和体区短接、体区的无掩膜注入、栅极多晶硅（Gate poly）的无掩膜回刻（Etch back）等工艺，以提高器件性能或降低制作成本。
在芯片制造过程中，厂商通常需要监控器件的各个电学参数，从而来判断工艺过程中是否正常。器件的栅极电阻是其中非常重要的一个参数，对器件很多特性都有很重要的影响。因此，栅极电阻的测量非常重要。但上述工艺的设置使得器件在制造过程中，缺少有效的测试区用以对无边界的结构进行参数测量和提取，将导致研发的成功率降低和成本的上升。
因此需要在半导体结构中设计一种行之有效的测试结构，用以工艺参数和器件参数的提取。
发明内容
鉴于上述问题，本发明的目的在于提供一种半导体结构、测试系统、测试方法及半导体结构的制造方法，半导体结构包括半导体器件和测试岛，在测试岛中包括具有闭环边界的多晶硅，便于对半导体器件的栅极电阻等关键参数进行更为准确的表征。
根据本发明的一方面，提供了一种半导体结构，其特征在于，用于形成至少一个半导体器件和至少一个测试岛，其特征在于，所述半导体结构包括：衬底；位于所述衬底内的多个沟槽；介质层，形成于每个所述沟槽的暴露表面；以及多晶硅，填充在每个所述沟槽内部，其中，所述多个沟槽包括至少一个第一沟槽和至少一个第二沟槽，填充在所述第二沟槽内部的多晶硅形成所述半导体器件的栅极，每个所述第一沟槽具有闭环侧壁，位于所述第一沟槽内的多晶硅形成具有闭环边界且与所述衬底隔离的所述测试岛。
优选地，所述半导体结构具有非有效区域和有效区域，所述至少一个半导体器件位于所述有效区域，所述至少一个测试岛位于所述非有效区域。
优选地，所述非有效区域与所述半导体结构的划片线位置对应。
优选地，所述半导体结构还包括：掺杂层，形成于所述衬底的第一表面。
优选地，位于所述有效区域内的所述掺杂层形成相应的所述半导体器件的各个功能区，位于所述有效区域内的所述介质层形成相应的所述半导体器件的栅介质层。
优选地，还包括：介电层，位于所述多晶硅之上。
优选地，还包括：贯穿所述介电层并延伸至所述多晶硅内的多个导电结构，每个所述导电结构与相应的所述测试岛电连接，从而引出用于检测所述测试岛的电学参数的测试节点。
优选地，每个所述测试岛分别具有至少两个所述测试节点。
优选地，每个所述测试岛在相应的所述第一沟槽的限定下具有第一测试区、第二测试区以及将所述第一测试区和所述第二测试区连通的连接区，所述第一测试岛和所述第二测试岛内分别具有至少一个所述测试节点，所述连接区呈矩形或蛇形。
优选地，还包括：位于所述介电层之上的焊盘，每个所述焊盘分别与相应的所述导电结构邻接，从而将相应的所述测试岛的所述测试节点连接至测试电路。
根据本发明的另一方面，提供了一种半导体结构的测试系统，包括：前述半导体结构；以及测试电路，与所述测试岛电连接，所述测试电路通过检测所述测试岛的电学参数获得所述半导体器件的电学参数。
根据本发明的另一方面，提供了一种半导体器件的测试方法，其特征在于，包括：在衬底内形成多个沟槽，所述多个沟槽包括至少一个第一沟槽和至少一个第二沟槽，每个所述第一沟槽具有闭环侧壁；在每个所述沟槽的暴露表面形成介质层；以及在每个所述沟槽内部填充多晶硅，位于所述第二沟槽内部的多晶硅形成半导体器件的栅极，位于所述第一沟槽内的多晶硅形成具有闭环边界且与所述衬底隔离的测试岛；通过测量所述测试岛的电学参数获得所述半导体器件的相应参数。
根据本发明的另一方面，提供了一种半导体结构的制造方法，所述半导体结构用于形成至少一个半导体器件和至少一个测试岛，其特征在于，所述制造方法包括：形成位于衬底内的多个沟槽；形成位于每个所述沟槽的暴露表面的介质层；以及形成填充在每个所述沟槽内部的多晶硅，其中，所述多个沟槽包括至少一个第一沟槽和至少一个第二沟槽，填充在所述第二沟槽内部的多晶硅形成所述半导体器件的栅极，每个所述第一沟槽具有闭环侧壁，位于所述第一沟槽内的多晶硅形成具有闭环边界且与所述衬底隔离的所述测试岛。
优选地，所述半导体结构具有非有效区域和有效区域，所述至少一个半导体器件形成于所述有效区域，所述至少一个测试岛形成于所述非有效区域。
优选地，所述非有效区域与所述半导体结构的划片线位置对应。
优选地，还包括：形成掺杂层，所述掺杂层形成于所述衬底的第一表面。
优选地，位于所述有效区域内的所述掺杂层形成相应的所述半导体器件的各个功能区，位于所述有效区域内的所述介质层形成相应的所述半导体器件的栅介质层。
优选地，还包括：形成位于所述多晶硅之上的介电层。
优选地，还包括：形成贯穿所述介电层并延伸至所述多晶硅内的多个导电结构，每个所述导电结构与相应的所述测试岛电连接，从而引出用于检测所述测试岛的电学参数的测试节点。
优选地，每个所述测试岛分别具有至少两个所述测试节点。
优选地，每个所述测试岛在相应的所述第一沟槽的限定下具有第一测试区、第二测试区以及将所述第一测试区和所述第二测试区连通的连接区，所述第一测试区和所述第二测试区内分别具有至少一个所述测试节点，所述连接区呈矩形或蛇形。
优选地，还包括：位于所述介电层之上的焊盘，每个所述焊盘分别与相应的所述导电结构邻接，从而将相应的所述测试岛的所述测试节点连接至测试电路。
本发明提供的半导体结构、测试系统、测试方法及半导体结构的制造方法，半导体结构包括测试岛和半导体器件，在形成半导体器件的同时，在晶圆的非有效区域形成测试岛，在测试岛中，栅极多晶硅（Gate poly）形成于沟槽中，并被介质层包围，因此使得栅极具有明确的边界，从而能够测量MOS晶体管的栅极电阻等参数。在现有技术中，Trench VDMOS有着特殊的器件结构，例如多晶硅的无掩膜回刻（Etch back）等工艺，以提高器件性能或降低制作成本。然而，上述工艺的设置使得器件在制造过程中，缺少具有明确边界的测试岛用以提取和监控过程参数，将导致研发的成功率降低和成本的上升。本发明实施例的测试岛能提供有效的测试结构用以对无边界的结构进行提取和监控过程参数，从而提高产品的良率和可靠性。
进一步地，本发明提供的半导体结构可以兼容大多数制程，具备普适性。
进一步地，本发明提供的半导体结构，形成测试岛时不需要增加额外的掩模，可以在不增加成本和工艺复杂度的情况下，提供有效的测试岛。
进一步地，本发明提供的半导体结构中的测试岛不占据晶圆上的有效面积，因此不增加额外的成本。
进一步地，本发明提供的半导体结构中的测试岛之间可以利用连接区相互连接，每个测试岛内可以包括多个测试节点，从而可以达到用两个测试岛测试多种不同长度的多晶硅的栅极电阻的目的。
附图说明
通过以下参照附图对本发明实施例的描述，本发明的上述以及其他目的、特征和优点将更为清楚，在附图中：
图1示出了根据本发明实施例提供的半导体结构的立体图。
图2示出了根据本发明实施例提供的半导体结构的俯视图。
图3a和3b分别示出了根据本发明实施例提供的半导体结构中的测试岛的俯视图。
图4a至4j示出了根据本发明实施例的半导体结构中的测试岛的制造方法各个阶段的截面图。
具体实施方式
以下基于实施例对本发明进行描述，但是本发明并不仅仅限于这些实施例。在下文对本发明实施例的细节描述中，详尽描述了一些特定的细节部分，对本领域技术人员来说没有这些细节部分的描述也可以完全理解本发明。为了避免混淆本发明的实质，公知的过程、流程没有详细叙述。
在各个附图中，相同的元件采用类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。此外，在图中可能未示出某些公知的部分。附图中的流程图、框图图示了本发明的实施例的系统、装置的可能的体系框架、功能和操作，附图的方框以及方框顺序只是用来更好的图示实施例的过程和步骤，而不应以此作为对发明本身的限制。
以下将参照附图更详细地描述本发明。在各个附图中，相同的元件采用类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。此外，可能未示出某些公知的部分。为了简明起见，可以在一幅图中描述经过数个步骤后获得的半导体结构。
应当理解，在描述器件的结构时，当将一层、一个区域称为位于另一层、另一个区域“上面”或“上方”时，可以指直接位于另一层、另一个区域上面，或者在其与另一层、另一个区域之间还包含其它的层或区域。并且，如果将器件翻转，该一层、一个区域将位于另一层、另一个区域“下面”或“下方”。
如果为了描述直接位于另一层、另一个区域上面的情形，本文将采用“A直接在B上面”或“A在B上面并与之邻接”的表述方式。在本申请中，“A直接位于B中”表示A位于B中，并且A与B直接邻接，而非A位于B中形成的掺杂区中。
在本申请中，术语“半导体结构”指在制造半导体器件的各个步骤中形成的整个半导体结构的统称，包括已经形成的所有层或区域。在下文中，除非特别指出，“半导体结构”指的是包括测试岛和半导体器件的中间结构。
在下文中描述了本发明的许多特定的细节，例如器件的结构、材料、尺寸、处理工艺和技术，以便更清楚地理解本发明。但正如本领域的技术人员能够理解的那样，可以不按照这些特定的细节来实现本发明。
图1示出了根据本发明实施例的半导体结构的立体图。
如图1所示，本发明实施例提供的半导体结构包括测试岛和半导体器件，测试岛和半导体器件同时形成于晶圆上。
测试岛包括第一半导体衬底101、第一掺杂区102、介电层103（见图4j）、焊盘104（见图4j）、第一导电结构105，第一介质层107，以及多晶硅106。第一掺杂区102、第一介质层107和多晶硅106均位于第一半导体衬底101中，第一掺杂区102是第一半导体衬底101经过离子注入后得到，第一介质层107和多晶硅106形成于第一半导体衬底101的沟槽中。第一介质层107位于第一半导体衬底和多晶硅106之间，作为隔离层将多晶硅106隔离出测试岛，因此多晶硅具有明确的边界，从而位于沟槽中的多晶硅的电阻能被准确测出。在该实施例中，多晶硅例如为P型离子掺杂的多晶硅，在垂直于第一半导体衬底101的方向上观察，沟槽例如为哑铃形，从而多晶硅也呈哑铃形。多晶硅连接有至少两个第一导电结构105，用以连接至测试电路，实现对多晶硅电阻的表征。
半导体器件包括第二半导体衬底201、第二掺杂区202、第二介质层207、介电层（图中未示出）、焊盘（图中未示出）、第二导电结构205、源区210，以及栅极206。第二半导体衬底201与第二掺杂区202邻接，源区210位于第二掺杂区202中，第二掺杂区202表面覆盖有第二介质层207，在第二介质层之上包括栅极206，栅极206位于两个源区210之间，源区210连接有引出电极，在该实施例中，引出电极例如为第二导电结构205，在栅极206表面还覆盖有介电层，用于防止源极210与栅极206之间发生短路。
然而，本发明不局限于此，半导体器件可以为现有技术中任何一种包括多晶硅栅极（Poly Gate）的半导体器件，本发明中的测试岛和半导体器件同时形成，测试岛位于晶圆的非有效区域中，半导体器件位于晶圆的有效区域中，测试岛用于测试半导体器件中的栅极电阻等关键参数。
图2示出了根据本发明实施例提供的半导体结构的俯视图。
如图2所示，测试岛100位于晶圆300的非有效区域中，半导体器件200位于晶圆300的有效区域中。
图3a和3b分别示出了根据本发明实施例提供的半导体结构中的测试岛的俯视图。
如图3a所示，在该实施例中，第一介质层107（参见图1）和多晶硅106形成于第一半导体衬底的沟槽中，第一介质层107位于第一半导体衬底和多晶硅106之间，将多晶硅106隔离出测试岛，因此多晶硅106具有明确的边界，从而位于沟槽中的多晶硅106的电阻能被准确测出，进而获得半导体器件的栅极电阻。在该实施例中，多晶硅106例如为掺杂的多晶硅，沟槽例如为哑铃形，从而多晶硅106也呈哑铃形。多晶硅106具有测试节点112，并连接有至少两个第一导电结构，用以连接至测试电路，实现对多晶硅电阻的表征。
如图3b所示，每个测试岛在相应的第一沟槽的限定下具有第一测试区150、第二测试区160以及将所述第一测试区和所述第二测试区连通的连接区140，第一测试区150和第二测试区160内分别具有至少一个测试节点，连接区140呈矩形或蛇形。在该实施例中，连接区140呈蛇形，第一测试区150和和第二测试区160内分别具有四个测试节点112，测试电路连接至不同的测试节点112时，能测试不同长度的多晶硅的电阻，从而能顾在一个测试岛中测试多个电阻。
图4a至4j示出了根据本发明实施例的半导体结构中的测试岛的制造方法各个阶段的截面图，所述截面图沿着图1中AA线截取，截面图的剖切位置经过第一介质层107和第一导电结构105。图中仅示出了测试岛100的制造方法各个阶段的截面图，应当理解，测试岛100和半导体器件200是同时形成的，测试岛100的组成成分与半导体器件200的组成成分对应，但两者的形状、大小、位置有区别，测试岛100用于测试半导体器件200中的栅极电阻等参数。
本发明开始于提供一种第一半导体衬底101，如图4a所示。
第一半导体衬底101位于晶圆300的非有效区域。第一半导体衬底101例如为P型或N型的半导体层或区域，可以在半导体层和区域中掺杂相应类型的掺杂剂，例如，P型掺杂剂包括硼，N型掺杂剂包括磷或砷或锑。在该实施例中，第一半导体衬底101为重掺杂N型衬底，掺杂剂为砷，具体掺杂浓度为现有技术，可根据实际需求进行选择。
同时提供第二半导体衬底201，第二半导体衬底201位于晶圆300的有效区域。第二半导体衬底201与第一半导体衬底101的材料相同。
进一步地，在第一半导体衬底101中形成第一沟槽110，如图4b所示。
在垂直于第一半导体衬底101的方向上观察，第一沟槽110的截面形状为封闭的形状，形状内具有一定的空间。在该实施例中，第一沟槽110的形状为哑铃形。如下文所述，将会对第一半导体衬底101进行离子注入，以形成第一掺杂区102，第一沟槽110位于第一掺杂区102中，第一沟槽110内部的部分空间将用于形成第一导电结构105。形成第一沟槽110的方法包括光刻或各向异性的蚀刻方法，例如采用干法蚀刻，如离子铣蚀刻、等离子蚀刻、反应离子蚀刻、激光烧蚀。例如，通过控制蚀刻时间，使得蚀刻在第一半导体衬底101内部停止。
同时在第二半导体衬底201中形成沟槽，用于形成半导体器件的栅介质层以及栅极。
进一步地，在半导体结构表面形成第一介质层107，如图4c所示。
第一介质层107位于半导体结构的上表面以及第一沟槽110暴露在外的表面，例如采用热氧化法，形成第一介质层107，第一介质层107例如为氧化硅。如下文所述，将在位于第一沟槽110内的第一介质层107内形成多晶硅106，第一介质层107位于第一半导体衬底101和多晶硅106之间，作为隔离层将两者隔离，因此多晶硅具有明确的边界，从而位于沟槽中的多晶硅的电阻能被准确测出。
同时在第二半导体衬底201之上形成第二介质层207，第二介质层207与第一介质层107的同时形成、材料相同，第二介质层207作为半导体器件的栅介质层。
进一步地，在第一沟槽110内形成多晶硅106，如图4d所示。
多晶硅106形成于第一沟槽110内部，并充分填充第一沟槽110，例如采用原子层沉积（Atomic Layer Deposition, ALD），物理气相沉积（Physical Vapor Deposition, PVD）或化学气相沉积（Chemical Vapor Deposition, CVD），形成晶硅106，多晶硅106例如为P型离子掺杂的多晶硅。
同时在第二介质层之上形成第二栅极206，第二栅极206与多晶硅106同时形成、材料相同。
进一步地，对位于半导体表面的掺杂的多晶硅106进行平坦化处理，使得第一沟槽110内的掺杂的多晶硅106表面与衬底101的表面持平，保留第一沟槽110内部的掺杂的多晶硅106，如图4e所示。
该实施例中，在垂直于第一半导体衬底101的方向上观察，多晶硅106的截面形状为封闭的哑铃形。多晶硅106被周围的第一介质层107包围，因此具有明确的边界。采用各向异性的蚀刻方法蚀刻掺杂的多晶硅106表面，例如采用干法蚀刻，如离子铣蚀刻、等离子蚀刻、反应离子蚀刻、激光烧蚀。例如，通过控制蚀刻时间，使得蚀刻在掺杂的多晶硅106表面附近停止。优选地，在干法蚀刻之后，采用化学机械抛光（Chemical MechanicalPolishing, CMP）使得半导体表面平整。
进一步地，在第一半导体衬底101中进行离子注入，形成第一掺杂区102，如图4f所示。
采用离子注入的方法形成第一掺杂区102的过程中，可以采用掩模或不采用掩模。例如采用掩模进行离子注入，根据需要设计掩模板形状，然后经由该掩模板以倾斜的角度进行离子注入，在该实施例中，控制N离子注入至N型第一半导体衬底101中，从而形成掺杂的N型第一掺杂区102。然而，本发明不限于此，还可以采用多次不同能量和剂量的离子注入工艺注入至适当深度形成第一掺杂区102。优选地，进行离子注入之后，采用退火处理，例如采用快速热退火处理，退火温度例如为1000至1100℃，退火时间例如为1至60秒。
同时在第二半导体衬底201中进行离子注入，形成第二掺杂区202，第二掺杂区作为半导体器件的功能区。第二掺杂区202与第一掺杂区102同时形成、材料相同。
进一步地，在半导体结构表面形成介电层（Inter-Layer-Dielectric, ILD）103，如图4g所示。例如采用原子层沉积，物理气相沉积或化学气相沉积，形成介电层103，介电层103例如为二氧化硅层或硼磷硅玻璃。同时在栅极207表面形成介电层（图中未示出），用于防止源极210与栅极207之间发生短路。
进一步地，在半导体结构内形成至少两个接触孔111，如图4h所示。
接触孔111从多晶硅106内部延伸至半导体结构表面，贯穿介电层103。形成接触孔111的方法包括光刻或各向异性的蚀刻方法，例如采用干法蚀刻，如离子铣蚀刻、等离子蚀刻、反应离子蚀刻、激光烧蚀。例如，通过控制蚀刻时间，使得蚀刻在第一掺杂区102内部停止。同时在栅极207表面的介电层中形成接触孔，用于形成第二导电结构205。
进一步地，在接触孔111内形成第一导电结构105，如图4i所示。
第一导电结构105从多晶硅106内部延伸至半导体结构表面，并贯穿介电层103。测试节点位于测试岛的首尾两端且不与第一沟槽110接触。第一导电结构105例如为钨塞。形成第一导电结构105的方法例如为原子层沉积，物理气相沉积或化学气相沉积。同时在栅极207表面的介电层中的接触孔中形成第二导电结构205，形成第二导电结构205的方法和形成第一导电结构105的方法相同。
进一步地，在半导体结构表面形成焊盘104，如图4j所示。
焊盘104与第一导电结构105紧邻，例如采用原子层沉积，物理气相沉积或化学气相沉积，形成焊盘104，焊盘104例如为钨或铝。焊盘的形状、大小、厚度均可根据需要进行选择。
在该实施例中，半导体结构的测试系统包括该半导体结构和测试电路。在该半导体结构的测试岛100中，第一沟槽110内包括位于第一沟槽表面的第一介质层107以及填充第一沟槽110的多晶硅106，第一介质层107位于第一半导体衬底101和多晶硅106之间，使得多晶硅106具有明确的边界，并最终形成一个具有测试节点的测试岛。将测试岛通过导电结构及测试节点电连接至测试电路，测试电路通过检测测试岛的电学参数获得半导体器件的电学参数。
应当说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、物品或者设备中还存在另外的相同要素。
依照本发明的实施例如上文所述，这些实施例并没有详尽叙述所有的细节，也不限制该发明仅为所述的具体实施例。显然，根据以上描述，可作很多的修改和变化。本说明书选取并具体描述这些实施例，是为了更好地解释本发明的原理和实际应用，从而使所属技术领域技术人员能很好地利用本发明以及在本发明基础上的修改使用。本发明仅受权利要求书及其全部范围和等效物的限制。
Claims (16)
1.一种半导体结构，用于形成至少一个半导体器件和至少一个测试岛，其特征在于，所述半导体结构具有非有效区域和有效区域，所述至少一个半导体器件位于所述有效区域，所述至少一个测试岛位于所述非有效区域；所述半导体结构包括：
衬底；
位于所述衬底内的多个沟槽；
介质层，形成于每个所述沟槽的暴露表面；
多晶硅，填充在每个所述沟槽内部；
介电层，位于所述多晶硅之上；以及
贯穿所述介电层并延伸至所述多晶硅内的多个导电结构，
其中，所述多个沟槽包括至少一个第一沟槽和至少一个第二沟槽，填充在所述第二沟槽内部的多晶硅形成所述半导体器件的栅极，每个所述第一沟槽具有闭环侧壁，位于所述第一沟槽内的多晶硅形成具有闭环边界且与所述衬底隔离的所述测试岛，每个所述导电结构与相应的所述测试岛电连接，从而引出用于检测所述测试岛的电学参数的测试节点。
2.根据权利要求1所述的半导体结构，其特征在于，所述非有效区域与所述半导体结构的划片线位置对应。
3.根据权利要求1所述的半导体结构，其特征在于，所述半导体结构还包括：
掺杂层，形成于所述衬底的第一表面。
4.根据权利要求3所述的半导体结构，其特征在于，
位于所述有效区域内的所述掺杂层形成相应的所述半导体器件的各个功能区，
位于所述有效区域内的所述介质层形成相应的所述半导体器件的栅介质层。
5.根据权利要求1所述的半导体结构，其特征在于，每个所述测试岛分别具有至少两个所述测试节点。
6.根据权利要求5所述的半导体结构，其特征在于，每个所述测试岛在相应的所述第一沟槽的限定下具有第一测试区、第二测试区以及将所述第一测试区和所述第二测试区连通的连接区，
所述第一测试区和所述第二测试区内分别具有至少一个所述测试节点，所述连接区呈矩形或蛇形。
7.根据权利要求5所述的半导体结构，其特征在于，还包括：位于所述介电层之上的焊盘，每个所述焊盘分别与相应的所述导电结构邻接，从而将相应的所述测试岛的所述测试节点连接至测试电路。
8.一种半导体结构的测试系统，包括：
如权利要求1至7任一项所述的半导体结构；以及
测试电路，与所述测试岛电连接，所述测试电路通过检测所述测试岛的电学参数获得所述半导体器件的电学参数。
9.一种半导体器件的测试方法，其特征在于，所述半导体器件位于半导体结构内，所述半导体结构具有非有效区域和有效区域，所述半导体器件位于所述有效区域，至少一个测试岛位于所述非有效区域，所述测试方法包括：
在衬底内形成多个沟槽，所述多个沟槽包括至少一个第一沟槽和至少一个第二沟槽，每个所述第一沟槽具有闭环侧壁；
在每个所述沟槽的暴露表面形成介质层；
在每个所述沟槽内部填充多晶硅，位于所述第二沟槽内部的多晶硅形成半导体器件的栅极，位于所述第一沟槽内的多晶硅形成具有闭环边界且与所述衬底隔离的所述测试岛；
形成介电层，位于所述多晶硅之上；
形成贯穿所述介电层并延伸至所述多晶硅内的多个导电结构，每个所述导电结构与相应的所述测试岛电连接，从而引出用于检测所述测试岛的电学参数的测试节点；以及
通过测量所述测试岛的电学参数获得所述半导体器件的相应参数。
10.一种半导体结构的制造方法，所述半导体结构用于形成至少一个半导体器件和至少一个测试岛，其特征在于，所述半导体结构具有非有效区域和有效区域，所述至少一个半导体器件位于所述有效区域，所述至少一个测试岛位于所述非有效区域；包括：
形成位于衬底内的多个沟槽；
形成位于每个所述沟槽的暴露表面的介质层；
形成填充在每个所述沟槽内部的多晶硅；
形成介电层，位于所述多晶硅之上；
形成贯穿所述介电层并延伸至所述多晶硅内的多个导电结构，
其中，所述多个沟槽包括至少一个第一沟槽和至少一个第二沟槽，填充在所述第二沟槽内部的多晶硅形成所述半导体器件的栅极，每个所述第一沟槽具有闭环侧壁，位于所述第一沟槽内的多晶硅形成具有闭环边界且与所述衬底隔离的所述测试岛，每个所述导电结构与相应的所述测试岛电连接，从而引出用于检测所述测试岛的电学参数的测试节点。
11.根据权利要求10所述的制造方法，其特征在于，所述非有效区域与所述半导体结构的划片线位置对应。
12.根据权利要求10所述的制造方法，其特征在于，还包括：形成掺杂层，所述掺杂层形成于所述衬底的第一表面。
13.根据权利要求12所述的制造方法，其特征在于，
位于所述有效区域内的所述掺杂层形成相应的所述半导体器件的各个功能区，
位于所述有效区域内的所述介质层形成相应的所述半导体器件的栅介质层。
14.根据权利要求10所述的制造方法，其特征在于，每个所述测试岛分别具有至少两个所述测试节点。
15.根据权利要求14所述的制造方法，其特征在于，
每个所述测试岛在相应的所述第一沟槽的限定下具有第一测试区、第二测试区以及将所述第一测试区和所述第二测试区连通的连接区，
所述第一测试区和所述第二测试区内分别具有至少一个所述测试节点，所述连接区呈矩形或蛇形。
16.根据权利要求10所述的制造方法，其特征在于，还包括：位于所述介电层之上的焊盘，每个所述焊盘分别与相应的所述导电结构邻接，从而将相应的所述测试岛的所述测试节点连接至测试电路。
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