JP5070751B2 - 半導体装置およびその製造方法 - Google Patents
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Description
トレンチ55の内側には、その側壁に沿ってゲート酸化膜63が設けられている。ゲート酸化膜63の内側には、ゲートポリシリコン電極61が設けられている。トレンチ55の、ゲートポリシリコン電極61の内側領域は、第1の層間絶縁膜65により埋められている。この第1の層間絶縁膜65の中央部には、基板表面の第2の層間絶縁膜66と第1の層間絶縁膜65を貫通してn型領域(後述するn+プラグ領域68)に達するタングステンプラグ69が設けられている。
チ55の側壁に沿ってゲート酸化膜63とゲートポリシリコン電極61を形成する。そして、基板表面にレジストマスク92を形成し、p型オフセット領域54の、トレンチ55の外側領域に砒素(As75)をイオン注入する(図18)。
これは、n型ソース領域57を形成した後にn+プラグ領域68を形成するため、アニール時間を短くして、n+プラグ領域68よりも前に形成された拡散領域のプロファイルに悪影響を与えないようにする必要があるからである。例えば、n型ソース領域57を形成する際には、40keVの加速電圧で、3.0×1015/cm2のドーズ量で砒素のイン注入を行った後に、800℃の温度で25分間のアニールを行う。
請求項4の発明にかかる半導体装置は、請求項1ないし3のいずれか一項に記載の発明において、前記半導体基板は第1導電型半導体でできていることを特徴とする。
請求項5の発明にかかる半導体装置は、請求項1ないし3のいずれか一項に記載の発明において、前記半導体基板は第2導電型半導体でできていることを特徴とする。
請求項8の発明にかかる半導体装置は、半導体基板に形成された第1導電型半導体領域と、前記第1導電型半導体領域内に形成されたトレンチと、前記トレンチの第1の側壁に沿って設けられたゲート絶縁膜と、前記ゲート絶縁膜に沿って前記トレンチの内側に設けられたゲート電極と、前記トレンチの第1の側壁に接して前記第1導電型半導体領域の表面領域に設けられた第1導電型ソース領域と、前記トレンチの第1の側壁に沿って前記第1導電型ソース領域と前記トレンチの底面の間に設けられた第2導電型チャネル領域と、前記トレンチの第2の側壁と前記ゲート電極の間に形成された前記ゲート絶縁膜より厚い絶縁膜と、前記第1導電型半導体領域の、前記トレンチの第2の側壁の外側の表面領域に設けられた第1導電型ドレイン領域と、前記第1導電型ソース領域に電気的に接続するソース電極と、前記第1導電型ドレイン領域に電気的に接続するドレイン電極と、を備え、前記トレンチの平面形状が格子状部とそれを取り囲む環状部とからなる半導体装置の製造方法であって、前記半導体基板に前記トレンチを形成する工程と、前記半導体基板表面および前記トレンチ内面にポリシリコンを堆積する工程と、異方性エッチングにより前記半導体基板表面および前記トレンチ底面のポリシリコンを除去する工程と、を備えたことを特徴とする。
実施の形態1.
図1は、本発明の実施の形態1にかかるTLPMの構成を示す断面図である。図1に示すように、p型半導体基板1の表面領域には第1導電型半導体領域としてn型ウェル領域2が設けられている。n型ウェル領域2において、特に限定しないが、例えば2本のトレンチ5が基板表面から形成されている。n型ウェル領域2において、ドリフト領域となるn型拡張ドレイン領域3が各トレンチ5の底部を囲むように形成されている。
p型オフセット領域4の基板表面層には、高濃度のn型ソース領域7がトレンチ5に接して設けられている。n型ソース領域7の外側には、高濃度のp型ソース領域8が設けられている。なお、n型ソース領域7とp型ソース領域8がトレンチ5の奥行き方向(図面に垂直な方向)に交互に並んで配置されていてもよい。
は、ウェル領域2がn型拡張ドレイン領域3とつながることによって2本のトレンチ5の間の基板表面からドレイン電流を引き出すことができるようにするためである。
ただし、オン抵抗値を算出するにあたっては、実施の形態1のn型ウェル領域2、p型オフセット領域4、n型ドレイン領域6、n型ソース領域7およびn型拡張ドレイン領域3のそれぞれのドーズ量、拡散深さおよび表面濃度を表2に示す通りとした。また、従来構成のn型ウェル領域52、p型オフセット領域54、n+プラグ領域68、n型ソース領域57およびn型拡張ドレイン領域53のそれぞれのドーズ量、拡散深さおよび表面濃度を表2に示す通りとした。
外側の幅(表3のトレンチ残し幅)、並びにトレンチ5の深さを表3に示す通りとした。また、従来構成のトレンチ55の幅、n型ソース領域57およびp型ソース領域58となるトレンチ55の外側の幅(表3のトレンチ残し幅)、トレンチ底面のタングステンプラグ69の幅、並びにトレンチ55の深さを表3に示す通りとした。実施の形態1および従構成のいずれもデバイスピッチを2.3μmとした。
また、フィールドプレート12とドレイン電極9とを同じ電位にすることによって、空乏層端がフィールドプレート12の終端近傍の拡張ドレイン領域3でとどまり、ドレイン領域6には到達しない。そのため、パンチスルーが起こらないので、高い信頼性を得ることができる。また、ドレイン領域6の周囲にタングステンプラグ19,20などのコンタクトバリアメタル形成などで発生した欠陥に、空乏層が到達しリーク電流を生じることを防止できる。また、拡張ドレインのトレンチ側壁表面に界面準位トラップが安定し、耐圧、リーク電流の経時変動が抑制できる。
実施の形態2.
図6は、本発明の実施の形態2にかかるTLPMの構成を示す断面図である。図6に示すように、実施の形態2は、実施の形態1の変形例である。実施の形態2が実施の形態1と異なるのは、各トレンチ5内にフィールドプレート酸化膜14とフィールドプレート12が設けられていないことである。実施の形態2のその他の構成は、実施の形態1と同じである。
実施の形態3.
図9は、本発明の実施の形態3にかかるTLPMの構成を示す断面図である。図9に示すように、実施の形態3は、実施の形態1の変形例である。実施の形態3が実施の形態1と異なるのは、n型ドレイン領域6とn型拡張ドレイン領域3の間に、n型ウェル領域2よりも高濃度の第1導電型高濃度ドレイン領域としてn型オフセット領域17が設けられていることである。実施の形態3のその他の構成は、実施の形態1と同じである。
れ以降の工程は、実施の形態1と同様である(図3〜図5)。
実施の形態4.
図11は、本発明の実施の形態4にかかるTLPMの構成を示す断面図である。図11に示すように、実施の形態4は、実施の形態2の変形例である。実施の形態4が実施の形態2と異なるのは、n型ドレイン領域6とn型拡張ドレイン領域3の間に、n型ウェル領域2よりも高濃度のn型オフセット領域17が設けられていることである。実施の形態4のその他の構成は、実施の形態2と同じである。また、図11に示すTLPMを製造するにあたっては、図10に示す工程を行った後、図7、図8、図4および図5にそれぞれ示す工程を順に行えばよい。
また、図29に示すように、格子状部とそれを取り囲む環状部とから構成することが好ましい。図29の(a)はトレンチ5とドレイン領域9とソース領域10との配置を示す平面図であり、図中Dはドレイン領域、Sはソース領域を示し、(b)は前記(a)におけるB−B’の要部断面図、(c)は前記(a)におけるC−C’の要部断面図、(d)はドレイン領域8の側壁からポリシリコンフィールドプレート12を除去するために、ソース側側壁のポリシリコンゲート電極11がトレンチ5の中央部から外側に広がるフォトレジスト膜27で被覆されていることを示す、ドレイン領域9を中心とする拡大平面図である。
実施の形態5.
図12および図13は、本発明の実施の形態5にかかるTLPMの構成を示す断面図である。図12および図13に示すように、実施の形態5は、実施の形態1においてトレンチ5を3本以上、図示例では4本設けたものである。実施の形態5では、n型ソース領域7とp型ソース領域8は、トレンチ5の奥行き方向(図面に垂直な方向)に交互に並んで
配置されている。n型ソース領域7を横切る断面の構成が図12に示されており、p型ソース領域8を横切る断面の構成が図13に示されている。
実施の形態6.
図14および図15は、本発明の実施の形態6にかかるTLPMの構成を示す断面図である。図14および図15に示すように、実施の形態6は、実施の形態5の変形例である。実施の形態6が実施の形態5と異なるのは、n型ドレイン領域6、n型ソース領域7およびp型ソース領域8のうち、最も外側の領域がn型ドレイン領域6になっていることである。図14には、n型ソース領域7を横切る断面の構成が示されており、図15には、p型ソース領域8を横切る断面の構成が示されている。実施の形態6のその他の構成は、実施の形態5と同じである。なお、実施の形態2〜4についても、実施の形態6と同様にトレンチ5を3本以上有する構成としてもよい。
2 第1導電型半導体領域(n型ウェル領域)
3 n型拡張ドレイン領域(nドリフト領域)
4 第2導電型チャネル領域(p型オフセット領域)
5 トレンチ
6 第1導電型ドレイン領域(n型ドレイン領域)
7 第1導電型ソース領域(n型ソース領域)
9 ドレイン電極
10 ソース電極
11 ゲート電極(ゲートポリシリコン電極)
12 フィールドプレート
13 ゲート絶縁膜(ゲート酸化膜)
14 フィールドプレート絶縁膜(フィールドプレート酸化膜)
17 第1導電型高濃度ドレイン領域(n型オフセット領域)。
Claims (8)
- 半導体基板に形成された第1導電型半導体領域と、
前記第1導電型半導体領域内に形成されたトレンチと、
前記トレンチの第1の側壁に沿って設けられたゲート絶縁膜と、
前記ゲート絶縁膜に沿って前記トレンチの内側に設けられたゲート電極と、
前記トレンチの第1の側壁に接して前記第1導電型半導体領域の表面領域に設けられた第1導電型ソース領域と、
前記トレンチの第1の側壁に沿って前記第1導電型ソース領域と前記トレンチの底面の間に設けられた第2導電型チャネル領域と、
前記トレンチの第2の側壁に沿って設けられたフィールドプレート絶縁膜と、
前記フィールドプレート絶縁膜に沿って前記トレンチの内側に設けられたフィールドプレートと、
前記第1導電型半導体領域の、前記トレンチの第2の側壁の外側の表面領域に設けられた第1導電型ドレイン領域と、
前記第1導電型ソース領域に電気的に接続するソース電極と、
前記第1導電型ドレイン領域に電気的に接続するドレイン電極と、
を備える半導体装置において、
前記トレンチの平面形状が環状であることを特徴とする半導体装置。 - 半導体基板に形成された第1導電型半導体領域と、
前記第1導電型半導体領域内に形成されたトレンチと、
前記トレンチの第1の側壁に沿って設けられたゲート絶縁膜と、
前記ゲート絶縁膜に沿って前記トレンチの内側に設けられたゲート電極と、
前記トレンチの第1の側壁に接して前記第1導電型半導体領域の表面領域に設けられた第1導電型ソース領域と、
前記トレンチの第1の側壁に沿って前記第1導電型ソース領域と前記トレンチの底面の間に設けられた第2導電型チャネル領域と、
前記トレンチの第2の側壁に沿って設けられたフィールドプレート絶縁膜と、
前記フィールドプレート絶縁膜に沿って前記トレンチの内側に設けられたフィールドプレートと、
前記第1導電型半導体領域の、前記トレンチの第2の側壁の外側の表面領域に設けられた第1導電型ドレイン領域と、
前記第1導電型ソース領域に電気的に接続するソース電極と、
前記第1導電型ドレイン領域に電気的に接続するドレイン電極と、
を備える半導体装置において、
前記トレンチの平面形状が格子状部とそれを取り囲む環状部とからなることを特徴とする半導体装置。 - 前記第1導電型ドレイン領域と前記トレンチの底面の間に前記第1導電型半導体領域よりも高濃度の第1導電型高濃度ドレイン領域をさらに備えることを特徴とする請求項1または2に記載の半導体装置。
- 前記半導体基板は第1導電型半導体でできていることを特徴とする請求項1ないし3のいずれか一項に記載の半導体装置。
- 前記半導体基板は第2導電型半導体でできていることを特徴とする請求項1ないし3のいずれか一項に記載の半導体装置。
- 請求項1ないし5のいずれか一項に記載の半導体装置の製造方法において、
前記半導体基板に前記トレンチを形成する工程と、
前記半導体基板表面および前記トレンチ内面にポリシリコンを堆積する工程と、
異方性エッチングにより前記半導体基板表面および前記トレンチ底面のポリシリコンを除去する工程と、
を備えたことを特徴とする半導体装置の製造方法。 - 半導体基板に形成された第1導電型半導体領域と、
前記第1導電型半導体領域内に形成されたトレンチと、
前記トレンチの第1の側壁に沿って設けられたゲート絶縁膜と、
前記ゲート絶縁膜に沿って前記トレンチの内側に設けられたゲート電極と、
前記トレンチの第1の側壁に接して前記第1導電型半導体領域の表面領域に設けられた第1導電型ソース領域と、
前記トレンチの第1の側壁に沿って前記第1導電型ソース領域と前記トレンチの底面の間に設けられた第2導電型チャネル領域と、
前記トレンチの第2の側壁と前記ゲート電極の間に形成された前記ゲート絶縁膜より厚い絶縁膜と、
前記第1導電型半導体領域の、前記トレンチの第2の側壁の外側の表面領域に設けられた第1導電型ドレイン領域と、
前記第1導電型ソース領域に電気的に接続するソース電極と、
前記第1導電型ドレイン領域に電気的に接続するドレイン電極と、
を備え、
前記トレンチの平面形状が環状である半導体装置の製造方法であって、
前記半導体基板に前記トレンチを形成する工程と、
前記半導体基板表面および前記トレンチ内面にポリシリコンを堆積する工程と、
異方性エッチングにより前記半導体基板表面および前記トレンチ底面のポリシリコンを除去する工程と、
を備えたことを特徴とする半導体装置の製造方法。 - 半導体基板に形成された第1導電型半導体領域と、
前記第1導電型半導体領域内に形成されたトレンチと、
前記トレンチの第1の側壁に沿って設けられたゲート絶縁膜と、
前記ゲート絶縁膜に沿って前記トレンチの内側に設けられたゲート電極と、
前記トレンチの第1の側壁に接して前記第1導電型半導体領域の表面領域に設けられた第1導電型ソース領域と、
前記トレンチの第1の側壁に沿って前記第1導電型ソース領域と前記トレンチの底面の間に設けられた第2導電型チャネル領域と、
前記トレンチの第2の側壁と前記ゲート電極の間に形成された前記ゲート絶縁膜より厚い絶縁膜と、
前記第1導電型半導体領域の、前記トレンチの第2の側壁の外側の表面領域に設けられた第1導電型ドレイン領域と、
前記第1導電型ソース領域に電気的に接続するソース電極と、
前記第1導電型ドレイン領域に電気的に接続するドレイン電極と、
を備え、
前記トレンチの平面形状が格子状部とそれを取り囲む環状部とからなる半導体装置の製造方法であって、
前記半導体基板に前記トレンチを形成する工程と、
前記半導体基板表面および前記トレンチ内面にポリシリコンを堆積する工程と、
異方性エッチングにより前記半導体基板表面および前記トレンチ底面のポリシリコンを除去する工程と、
を備えたことを特徴とする半導体装置の製造方法。
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