JP2002251424A - レイアウト設計方法、装置、プログラム及び記録媒体 - Google Patents
レイアウト設計方法、装置、プログラム及び記録媒体Info
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- JP2002251424A JP2002251424A JP2001046557A JP2001046557A JP2002251424A JP 2002251424 A JP2002251424 A JP 2002251424A JP 2001046557 A JP2001046557 A JP 2001046557A JP 2001046557 A JP2001046557 A JP 2001046557A JP 2002251424 A JP2002251424 A JP 2002251424A
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Abstract
(57)【要約】
【課題】 配置配線を完全に終了する前に、ＬＶＳによ
るレイアウト検証を行うことができるレイアウト検証方
法及び装置を提供する。 【解決手段】 回路接続情報作成部１２は、半導体集積
回路の設計情報より回路接続情報を作成する。配置配線
部１３は、回路接続情報より、セルの配置及びセル間の
配線を設定した配置配線結果を作成する。浮き端子接続
情報修正部１５は、配置配線結果の中の未配線のネット
で接続されるべきセルの端子に対応する外部端子を追加
し、セルの端子とその端子に対応する外部端子とを接続
するように回路接続情報を修正する。浮き端子テキスト
付加部１６は、外部端子に端子名を付与する。レイアウ
ト検証部１４は、修正後の回路接続情報を用いてレイア
ウト検証を行う。
るレイアウト検証を行うことができるレイアウト検証方
法及び装置を提供する。 【解決手段】 回路接続情報作成部１２は、半導体集積
回路の設計情報より回路接続情報を作成する。配置配線
部１３は、回路接続情報より、セルの配置及びセル間の
配線を設定した配置配線結果を作成する。浮き端子接続
情報修正部１５は、配置配線結果の中の未配線のネット
で接続されるべきセルの端子に対応する外部端子を追加
し、セルの端子とその端子に対応する外部端子とを接続
するように回路接続情報を修正する。浮き端子テキスト
付加部１６は、外部端子に端子名を付与する。レイアウ
ト検証部１４は、修正後の回路接続情報を用いてレイア
ウト検証を行う。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路の
設計に関し、特に、レイアウト設計を行う方法及び装置
する。
設計に関し、特に、レイアウト設計を行う方法及び装置
する。
【０００２】
【従来の技術】半導体集積回路のレイアウト設計では、
ＩＯブロックの配置、電源幹線及びクロック幹線のレイ
アウト、基本論理ブロックなどのレイアウトライブラリ
の作成、回路全体の配置配線等が行われる。そして配置
配線を行った後に、ＬＶＳ（Ｌａｙｏｕｔ ｖｅｒｓｕ
ｓ Ｓｃｈｅｍａｔｉｃ）を行い、レイアウト設計の結
果を評価する。
ＩＯブロックの配置、電源幹線及びクロック幹線のレイ
アウト、基本論理ブロックなどのレイアウトライブラリ
の作成、回路全体の配置配線等が行われる。そして配置
配線を行った後に、ＬＶＳ（Ｌａｙｏｕｔ ｖｅｒｓｕ
ｓ Ｓｃｈｅｍａｔｉｃ）を行い、レイアウト設計の結
果を評価する。
【０００３】ＬＶＳでエラーが発生すれば、その原因と
なっているセルのレイアウトを修正して配置配線しなお
し、再度ＬＶＳを行う。ＬＶＳでエラーが発生しなくな
るまで、この作業が繰り返される。
なっているセルのレイアウトを修正して配置配線しなお
し、再度ＬＶＳを行う。ＬＶＳでエラーが発生しなくな
るまで、この作業が繰り返される。
【０００４】図４を参照すると、従来のレイアウト設計
装置４０はデータベース４１、回路接続情報作成部４
２、配置配線部４３及びレイアウト検証部４４を有す
る。
装置４０はデータベース４１、回路接続情報作成部４
２、配置配線部４３及びレイアウト検証部４４を有す
る。
【０００５】データベース４１は、基本論理ブロックや
ＩＯブロック、電源幹線、クロック幹線に関するライブ
ラリ情報と、回路接続情報と、回路接続情報に対応づけ
られた配置配線結果の図形情報を記憶する。
ＩＯブロック、電源幹線、クロック幹線に関するライブ
ラリ情報と、回路接続情報と、回路接続情報に対応づけ
られた配置配線結果の図形情報を記憶する。
【０００６】回路接続情報作成部４２は、半導体集積回
路の設計情報から回路接続情報を作成し、データベース
４１に記録する。
路の設計情報から回路接続情報を作成し、データベース
４１に記録する。
【０００７】配置配線部４３は、回路接続情報をデータ
ベース４１より取り出し、それを元にセルを配置し、セ
ル間を接続し、配置配線結果をデータべース４１に記録
する。
ベース４１より取り出し、それを元にセルを配置し、セ
ル間を接続し、配置配線結果をデータべース４１に記録
する。
【０００８】レイアウト検証部４４は、データベース４
１より取り出した配置配線結果とライブラリ情報のマス
クレイアウトを合わせてＬＶＳによりレイアウト設計の
結果を検証する。
１より取り出した配置配線結果とライブラリ情報のマス
クレイアウトを合わせてＬＶＳによりレイアウト設計の
結果を検証する。
【０００９】従来のレイアウト設計装置４０の動作につ
いて説明する。
いて説明する。
【００１０】図５を参照すると、レイアウト設計装置４
０は、先ず、回路接続情報作成部４２で、半導体集積回
路の回路接続情報を作成する（ステップ５１）。次に、
レイアウト設計装置４０は、配置配線部４３で、回路接
続情報を元に半導体集積回路の配置配線を行なう（ステ
ップ５２）。次に、レイアウト設計装置４０は、回路接
続情報の中に未配線のネットがあるか否か判定する（ス
テップ５３）。
０は、先ず、回路接続情報作成部４２で、半導体集積回
路の回路接続情報を作成する（ステップ５１）。次に、
レイアウト設計装置４０は、配置配線部４３で、回路接
続情報を元に半導体集積回路の配置配線を行なう（ステ
ップ５２）。次に、レイアウト設計装置４０は、回路接
続情報の中に未配線のネットがあるか否か判定する（ス
テップ５３）。
【００１１】未配線のネットがあれば、レイアウト設計
装置４０はステップ５２に戻り、配置配線を再度行う。
未配線のネットがなければ、レイアウト設計装置４０
は、レイアウト検証部４４で、ＬＶＳを行い（ステップ
５４）、エラーがあるか否か判定する（ステップ５
５）。
装置４０はステップ５２に戻り、配置配線を再度行う。
未配線のネットがなければ、レイアウト設計装置４０
は、レイアウト検証部４４で、ＬＶＳを行い（ステップ
５４）、エラーがあるか否か判定する（ステップ５
５）。
【００１２】エラーがあれば、レイアウト設計装置４０
は、ライブラリに登録されたセルのレイアウト情報を修
正（ステップ５６）し、ステップ５２に戻り、配置配線
を再度行う。エラーがなければ、レイアウト設計装置４
０は、マスクを作成（ステップ５７）して処理を終了す
る。
は、ライブラリに登録されたセルのレイアウト情報を修
正（ステップ５６）し、ステップ５２に戻り、配置配線
を再度行う。エラーがなければ、レイアウト設計装置４
０は、マスクを作成（ステップ５７）して処理を終了す
る。
【００１３】以上、ステップ５１からステップ５７の工
程を経てレイアウト設計が完了する。
程を経てレイアウト設計が完了する。
【００１４】
【発明が解決しようとする課題】図４のレイアウト設計
装置４０では、全ネットを完全に配線しきれない場合が
しばしば発生する。即ち、未配線のネットが残ることが
よくある。未配線を残したままの配置配線結果と、元の
回路接続情報とでＬＶＳを行なうと、レイアウトが回路
接続情報と等価でないため、大量のエラーが出力され
る。そのため、それ以外のエラーの解析が困難であり、
事実上、レイアウト検証が不可能である。したがって、
ＬＶＳを行う前には、未配線のネットが無くなるまで配
置配線を繰り返す必要があり、配置配線を始めてからＬ
ＶＳできる状態となるまでに相当の時間がかかってい
た。
装置４０では、全ネットを完全に配線しきれない場合が
しばしば発生する。即ち、未配線のネットが残ることが
よくある。未配線を残したままの配置配線結果と、元の
回路接続情報とでＬＶＳを行なうと、レイアウトが回路
接続情報と等価でないため、大量のエラーが出力され
る。そのため、それ以外のエラーの解析が困難であり、
事実上、レイアウト検証が不可能である。したがって、
ＬＶＳを行う前には、未配線のネットが無くなるまで配
置配線を繰り返す必要があり、配置配線を始めてからＬ
ＶＳできる状態となるまでに相当の時間がかかってい
た。
【００１５】本発明の目的は、配置配線を完全に終了す
る前に、ＬＶＳによるレイアウト検証を行うことができ
るレイアウト検証方法及び装置を提供することである。
る前に、ＬＶＳによるレイアウト検証を行うことができ
るレイアウト検証方法及び装置を提供することである。
【００１６】
【課題を解決するための手段】上記目的を達成するため
に、本発明のレイアウト設計方法は、半導体集積回路の
レイアウト設計を行うためのレイアウト設計方法であっ
て、前記半導体集積回路の設計情報より回路接続情報を
作成するステップと、前記回路接続情報より、セルの配
置及び前記セル間の配線を設定した配置配線結果を作成
するステップと、前記配置配線結果の中の未配線のネッ
トで接続されるべき前記セルの端子を外部端子に接続す
るように前記回路接続情報を修正するステップと、修正
後の前記回路接続情報を用いてレイアウト検証を行うス
テップを有する。
に、本発明のレイアウト設計方法は、半導体集積回路の
レイアウト設計を行うためのレイアウト設計方法であっ
て、前記半導体集積回路の設計情報より回路接続情報を
作成するステップと、前記回路接続情報より、セルの配
置及び前記セル間の配線を設定した配置配線結果を作成
するステップと、前記配置配線結果の中の未配線のネッ
トで接続されるべき前記セルの端子を外部端子に接続す
るように前記回路接続情報を修正するステップと、修正
後の前記回路接続情報を用いてレイアウト検証を行うス
テップを有する。
【００１７】本発明によれば、配置配線結果に未配線が
ある状態で、浮き端子を外部端子とするように回路接続
情報を修正するので、回路接続情報がレイアウト情報と
等価となり、ＬＶＳを行うことが可能となる。
ある状態で、浮き端子を外部端子とするように回路接続
情報を修正するので、回路接続情報がレイアウト情報と
等価となり、ＬＶＳを行うことが可能となる。
【００１８】本発明の他のレイアウト設計方法は、半導
体集積回路のレイアウト設計を行うためのレイアウト設
計方法であって、前記半導体集積回路の設計情報より回
路接続情報を作成するステップと、前記回路接続情報よ
り、セルの配置及び前記セル間の配線を設定した配置配
線結果を作成するステップと、前記配置配線結果の中の
未配線のネットで接続されるべき前記セルの端子に対応
する外部端子を追加し、前記セルの端子と該端子に対応
する前記外部端子とを接続するように前記回路接続情報
を修正するステップと、前記外部端子に端子名を付与す
るステップと、修正後の前記回路接続情報を用いてレイ
アウト検証を行うステップを有する。
体集積回路のレイアウト設計を行うためのレイアウト設
計方法であって、前記半導体集積回路の設計情報より回
路接続情報を作成するステップと、前記回路接続情報よ
り、セルの配置及び前記セル間の配線を設定した配置配
線結果を作成するステップと、前記配置配線結果の中の
未配線のネットで接続されるべき前記セルの端子に対応
する外部端子を追加し、前記セルの端子と該端子に対応
する前記外部端子とを接続するように前記回路接続情報
を修正するステップと、前記外部端子に端子名を付与す
るステップと、修正後の前記回路接続情報を用いてレイ
アウト検証を行うステップを有する。
【００１９】本発明のレイアウト設計装置は、半導体集
積回路のレイアウト設計を行うレイアウト設計装置であ
って、前記半導体集積回路の設計情報より回路接続情報
を作成する回路接続情報作成手段と、前記回路接続情報
より、セルの配置及び前記セル間の配線を設定した配置
配線結果を作成する配置配線手段と、前記配置配線結果
の中の未配線のネットで接続されるべき前記セルの端子
を外部端子に接続するように前記回路接続情報を修正す
る浮き端子接続情報修正手段と、修正後の前記回路接続
情報を用いてレイアウト検証を行うレイアウト検証手段
を有する。
積回路のレイアウト設計を行うレイアウト設計装置であ
って、前記半導体集積回路の設計情報より回路接続情報
を作成する回路接続情報作成手段と、前記回路接続情報
より、セルの配置及び前記セル間の配線を設定した配置
配線結果を作成する配置配線手段と、前記配置配線結果
の中の未配線のネットで接続されるべき前記セルの端子
を外部端子に接続するように前記回路接続情報を修正す
る浮き端子接続情報修正手段と、修正後の前記回路接続
情報を用いてレイアウト検証を行うレイアウト検証手段
を有する。
【００２０】本発明の他のレイアウト設計装置は、半導
体集積回路のレイアウト設計を行うレイアウト設計装置
であって、前記半導体集積回路の設計情報より回路接続
情報を作成する回路接続情報作成手段と、前記回路接続
情報より、セルの配置及び前記セル間の配線を設定した
配置配線結果を作成する配置配線手段と、前記配置配線
結果の中の未配線のネットで接続されるべき前記セルの
端子に対応する外部端子を追加し、前記セルの端子と該
端子に対応する前記外部端子とを接続するように前記回
路接続情報を修正する浮き端子接続情報修正手段と、前
記外部端子に端子名を付与する浮き端子テキスト付加手
段と、修正後の前記回路接続情報を用いてレイアウト検
証を行うレイアウト検証手段を有する。
体集積回路のレイアウト設計を行うレイアウト設計装置
であって、前記半導体集積回路の設計情報より回路接続
情報を作成する回路接続情報作成手段と、前記回路接続
情報より、セルの配置及び前記セル間の配線を設定した
配置配線結果を作成する配置配線手段と、前記配置配線
結果の中の未配線のネットで接続されるべき前記セルの
端子に対応する外部端子を追加し、前記セルの端子と該
端子に対応する前記外部端子とを接続するように前記回
路接続情報を修正する浮き端子接続情報修正手段と、前
記外部端子に端子名を付与する浮き端子テキスト付加手
段と、修正後の前記回路接続情報を用いてレイアウト検
証を行うレイアウト検証手段を有する。
【００２１】本発明のプログラムは、半導体集積回路の
レイアウト設計を行うためのレイアウト設計プログラム
であって、前記半導体集積回路の設計情報より回路接続
情報を作成する処理と、前記回路接続情報より、セルの
配置及び前記セル間の配線を設定した配置配線結果を作
成する処理と、前記配置配線結果の中の未配線のネット
で接続されるべき前記セルの端子を外部端子に接続する
ように前記回路接続情報を修正する処理と、修正後の前
記回路接続情報を用いてレイアウト検証を行う処理を有
する。
レイアウト設計を行うためのレイアウト設計プログラム
であって、前記半導体集積回路の設計情報より回路接続
情報を作成する処理と、前記回路接続情報より、セルの
配置及び前記セル間の配線を設定した配置配線結果を作
成する処理と、前記配置配線結果の中の未配線のネット
で接続されるべき前記セルの端子を外部端子に接続する
ように前記回路接続情報を修正する処理と、修正後の前
記回路接続情報を用いてレイアウト検証を行う処理を有
する。
【００２２】本発明の他のプログラムは、半導体集積回
路のレイアウト設計を行うためのレイアウト設計プログ
ラムであって、前記半導体集積回路の設計情報より回路
接続情報を作成する処理と、前記回路接続情報より、セ
ルの配置及び前記セル間の配線を設定した配置配線結果
を作成する処理と、前記配置配線結果の中の未配線のネ
ットで接続されるべき前記セルの端子に対応する外部端
子を追加し、前記セルの端子と該端子に対応する前記外
部端子とを接続するように前記回路接続情報を修正する
処理と、前記外部端子に端子名を付与する処理と、修正
後の前記回路接続情報を用いてレイアウト検証を行う処
理を有する。
路のレイアウト設計を行うためのレイアウト設計プログ
ラムであって、前記半導体集積回路の設計情報より回路
接続情報を作成する処理と、前記回路接続情報より、セ
ルの配置及び前記セル間の配線を設定した配置配線結果
を作成する処理と、前記配置配線結果の中の未配線のネ
ットで接続されるべき前記セルの端子に対応する外部端
子を追加し、前記セルの端子と該端子に対応する前記外
部端子とを接続するように前記回路接続情報を修正する
処理と、前記外部端子に端子名を付与する処理と、修正
後の前記回路接続情報を用いてレイアウト検証を行う処
理を有する。
【００２３】
【発明の実施の形態】本発明の一実施形態について図面
を参照して詳細に説明する。
を参照して詳細に説明する。
【００２４】図１を参照すると、本実施形態のレイアウ
ト設計装置１０はデータベース１１、回路接続情報作成
部１２、配置配線部１３、レイアウト検証部１４、浮き
端子接続情報修正部１５及び浮き端子テキスト付加部１
６を有する。
ト設計装置１０はデータベース１１、回路接続情報作成
部１２、配置配線部１３、レイアウト検証部１４、浮き
端子接続情報修正部１５及び浮き端子テキスト付加部１
６を有する。
【００２５】データベース１１は、基本論理ブロックや
ＩＯブロック、電源幹線、クロック幹線に関するライブ
ラリ情報と、回路接続情報と、回路接続情報に対応づけ
られた配置配線結果の図形情報を記憶する。
ＩＯブロック、電源幹線、クロック幹線に関するライブ
ラリ情報と、回路接続情報と、回路接続情報に対応づけ
られた配置配線結果の図形情報を記憶する。
【００２６】回路接続情報作成部１２は、半導体集積回
路の設計情報より回路接続情報を作成し、データベース
１１に記録する。
路の設計情報より回路接続情報を作成し、データベース
１１に記録する。
【００２７】配置配線部１３は、回路接続情報をデータ
ベース１１より取り出し、それを元にセルを配置し、セ
ル間を接続し、配置配線結果をデータべース１１に記録
する。
ベース１１より取り出し、それを元にセルを配置し、セ
ル間を接続し、配置配線結果をデータべース１１に記録
する。
【００２８】浮き端子接続情報修正部１５は、データベ
ース１１より配置配線結果を取り出し、未配線のネット
を抽出し、そのネットで接続されるべきセルの端子（以
下、浮き端子と称す）に対応する外部端子を追加し、浮
き端子と外部端子を接続する。
ース１１より配置配線結果を取り出し、未配線のネット
を抽出し、そのネットで接続されるべきセルの端子（以
下、浮き端子と称す）に対応する外部端子を追加し、浮
き端子と外部端子を接続する。
【００２９】浮き端子テキスト付加部１６は、浮き端子
接続情報修正部１５により追加された外部端子に端子名
をテキストで付与する。
接続情報修正部１５により追加された外部端子に端子名
をテキストで付与する。
【００３０】レイアウト検証部１４は、データベース１
１より取り出した配置配線結果とライブラリ情報のマス
クレイアウトとを合わせてＬＶＳによりレイアウト設計
の結果を検証する。レイアウト検証部１４は、ＬＶＳに
用いる回路接続情報として、浮き端子に対する修正前或
は修正後のいずれかのものを選択できる。
１より取り出した配置配線結果とライブラリ情報のマス
クレイアウトとを合わせてＬＶＳによりレイアウト設計
の結果を検証する。レイアウト検証部１４は、ＬＶＳに
用いる回路接続情報として、浮き端子に対する修正前或
は修正後のいずれかのものを選択できる。
【００３１】次に、本実施形態のレイアウト設計装置１
０の動作について説明する。
０の動作について説明する。
【００３２】図２を参照すると、レイアウト設計装置１
０は、先ず、回路接続情報作成部１２で、半導体集積回
路の回路接続情報を作成する（ステップ２１）。次に、
レイアウト設計装置１０は、配置配線部１３で、回路接
続情報を元に半導体集積回路の配置配線を行なう（ステ
ップ２２）。次に、レイアウト設計装置１０は、回路接
続情報の中に未配線のネットがあるか否か判定する（ス
テップ２３）。
０は、先ず、回路接続情報作成部１２で、半導体集積回
路の回路接続情報を作成する（ステップ２１）。次に、
レイアウト設計装置１０は、配置配線部１３で、回路接
続情報を元に半導体集積回路の配置配線を行なう（ステ
ップ２２）。次に、レイアウト設計装置１０は、回路接
続情報の中に未配線のネットがあるか否か判定する（ス
テップ２３）。
【００３３】未配線のネットがあれば、レイアウト設計
装置１０は、浮き端子接続情報修正部１５で、半導体集
積回路全体を通して重複しないようなネット名を浮き端
子に付与し、それらネットに対応する外部端子を追加
し、更に浮き端子テキスト付加部１６で、対応するネッ
トのネット名と同じ端子名を、それらの外部端子にテキ
ストで付与する（ステップ２４）。
装置１０は、浮き端子接続情報修正部１５で、半導体集
積回路全体を通して重複しないようなネット名を浮き端
子に付与し、それらネットに対応する外部端子を追加
し、更に浮き端子テキスト付加部１６で、対応するネッ
トのネット名と同じ端子名を、それらの外部端子にテキ
ストで付与する（ステップ２４）。
【００３４】次に、レイアウト設計装置１０は、レイア
ウト検証部１４で、修正された回路接続情報を用いてＬ
ＶＳを行う（ステップ２５）。
ウト検証部１４で、修正された回路接続情報を用いてＬ
ＶＳを行う（ステップ２５）。
【００３５】エラーがあれば、レイアウト設計装置１０
は、ライブラリに登録されたセルのレイアウト情報を修
正（ステップ２６）し、ステップ２２に戻り、配置配線
を再度行う。
は、ライブラリに登録されたセルのレイアウト情報を修
正（ステップ２６）し、ステップ２２に戻り、配置配線
を再度行う。
【００３６】未配線のない配置配線結果が得られたら、
レイアウト設計装置１０は、レイアウト検証部１４でＬ
ＶＳを行う（ステップ２７）。エラーがなければ、レイ
アウト設計装置１０は、マスクを作成（ステップ２８）
して処理を終了する。
レイアウト設計装置１０は、レイアウト検証部１４でＬ
ＶＳを行う（ステップ２７）。エラーがなければ、レイ
アウト設計装置１０は、マスクを作成（ステップ２８）
して処理を終了する。
【００３７】以上、ステップ２１からステップ２８の工
程を経てレイアウト設計が完了する。
程を経てレイアウト設計が完了する。
【００３８】なお、図示しないが、ステップ２７のＬＶ
Ｓでエラーがあれば、ライブラリに登録されたセルのレ
イアウト情報を修正して配置配線を再度行うことは、従
来のレイアウト設計装置４０と同じである。
Ｓでエラーがあれば、ライブラリに登録されたセルのレ
イアウト情報を修正して配置配線を再度行うことは、従
来のレイアウト設計装置４０と同じである。
【００３９】次に、具体例を用いてレイアウト設計装置
１０の動作を説明する。
１０の動作を説明する。
【００４０】図３は、回路基板上のセル配置の一例を示
す平面図である。
す平面図である。
【００４１】図３の例では、回路基板上にセル３１，３
２，３３，３４が配置されている。各セル３１，３２，
３３，３４はそれぞれ端子３５，３６，３７，３８を有
する。
２，３３，３４が配置されている。各セル３１，３２，
３３，３４はそれぞれ端子３５，３６，３７，３８を有
する。
【００４２】ここで、ＬＶＳを行った結果、端子３５，
３６，３８を結ぶネットＡが未配線となってたとする。
レイアウト設計装置１０は、まず、浮き端子接続情報修
正部１５で、端子３５，３６，３８を浮き端子として抽
出し、ネット名を付与する。例えば、端子３５，３６，
３８に、それぞれ“Ａ＿１”、“Ａ＿２”、“Ａ＿３”
のネット名を付与する。そして、レイアウト設計装置１
０は、浮き端子接続情報修正部１５で、端子３５，３
６，３８に接続する外部端子を追加する。
３６，３８を結ぶネットＡが未配線となってたとする。
レイアウト設計装置１０は、まず、浮き端子接続情報修
正部１５で、端子３５，３６，３８を浮き端子として抽
出し、ネット名を付与する。例えば、端子３５，３６，
３８に、それぞれ“Ａ＿１”、“Ａ＿２”、“Ａ＿３”
のネット名を付与する。そして、レイアウト設計装置１
０は、浮き端子接続情報修正部１５で、端子３５，３
６，３８に接続する外部端子を追加する。
【００４３】次に、レイアウト設計装置１０は、浮き端
子テキスト付加部１６で、端子３５，３６，３８に、そ
れぞれ“Ａ＿１”、“Ａ＿２”、“Ａ＿３２”という端
子名のテキストを配置する。
子テキスト付加部１６で、端子３５，３６，３８に、そ
れぞれ“Ａ＿１”、“Ａ＿２”、“Ａ＿３２”という端
子名のテキストを配置する。
【００４４】本実施形態のレイアウト設計装置１０によ
れば、配置配線結果に未配線がある状態で、浮き端子接
続修正部１５が浮き端子を外部端子とするように回路接
続情報を修正し、浮き端子テキスト付加部１６がその浮
き端子にテキストを付加するので、回路接続情報がレイ
アウト情報と等価となり、ＬＶＳを行うことが可能とな
るので、配置配線を完全に終了する前に、ＬＶＳによる
レイアウト検証を行うことができる。
れば、配置配線結果に未配線がある状態で、浮き端子接
続修正部１５が浮き端子を外部端子とするように回路接
続情報を修正し、浮き端子テキスト付加部１６がその浮
き端子にテキストを付加するので、回路接続情報がレイ
アウト情報と等価となり、ＬＶＳを行うことが可能とな
るので、配置配線を完全に終了する前に、ＬＶＳによる
レイアウト検証を行うことができる。
【００４５】なお、本実施形態のレイアウト設計装置１
０は、図１の回路接続情報作成部１２、配置配線部１
３、レイアウト検証部１４、浮き端子接続情報修正部１
５及び浮き端子テキスト付加部１６の処理を有するプロ
グラムを実行するコンピュータであってもよい。その場
合、例えば、レイアウト設計装置１０は、記録媒体から
プログラムを読み取り記憶した後に、これを実行する。
０は、図１の回路接続情報作成部１２、配置配線部１
３、レイアウト検証部１４、浮き端子接続情報修正部１
５及び浮き端子テキスト付加部１６の処理を有するプロ
グラムを実行するコンピュータであってもよい。その場
合、例えば、レイアウト設計装置１０は、記録媒体から
プログラムを読み取り記憶した後に、これを実行する。
【００４６】
【発明の効果】本発明によれば、配置配線結果に未配線
がある状態で、浮き端子を外部端子とするように回路接
続情報を修正するので、回路接続情報がレイアウト情報
と等価となり、ＬＶＳを行うことが可能となるので、配
置配線を完全に終了する前に、ＬＶＳによるレイアウト
検証を行うことができる。
がある状態で、浮き端子を外部端子とするように回路接
続情報を修正するので、回路接続情報がレイアウト情報
と等価となり、ＬＶＳを行うことが可能となるので、配
置配線を完全に終了する前に、ＬＶＳによるレイアウト
検証を行うことができる。
【図１】本発明の一実施形態のレイアウト設計装置の構
成を示すブロック図である。
成を示すブロック図である。
【図２】本実施形態のレイアウト設計装置の動作を示す
フローチャートである。
フローチャートである。
【図３】回路基板上のセル配置の一例を示す平面図であ
る。
る。
【図４】従来のレイアウト設計装置の構成を示すブロッ
ク図である。
ク図である。
【図５】従来のレイアウト設計装置の動作を示すフロー
チャートである。
チャートである。
１０ レイアウト設計装置 １１ データベース １２ 回路接続情報作成部 １３ 配置配線部 １４ レイアウト検証部 １５ 浮き端子接続情報修正部 １６ 浮き端子テキスト付加部 ３１，３２，３３，３４ セル ３５，３６，３７，３８ 端子 ２１〜２８ ステップ
Claims (8)
- 【請求項１】 半導体集積回路のレイアウト設計を行う
ためのレイアウト設計方法であって、 前記半導体集積回路の設計情報より回路接続情報を作成
するステップと、 前記回路接続情報より、セルの配置及び前記セル間の配
線を設定した配置配線結果を作成するステップと、 前記配置配線結果の中の未配線のネットで接続されるべ
き前記セルの端子を外部端子に接続するように前記回路
接続情報を修正するステップと、 修正後の前記回路接続情報を用いてレイアウト検証を行
うステップを有するレイアウト設計方法。 - 【請求項２】 半導体集積回路のレイアウト設計を行う
ためのレイアウト設計方法であって、 前記半導体集積回路の設計情報より回路接続情報を作成
するステップと、 前記回路接続情報より、セルの配置及び前記セル間の配
線を設定した配置配線結果を作成するステップと、 前記配置配線結果の中の未配線のネットで接続されるべ
き前記セルの端子に対応する外部端子を追加し、前記セ
ルの端子と該端子に対応する前記外部端子とを接続する
ように前記回路接続情報を修正するステップと、 前記外部端子に端子名を付与するステップと、 修正後の前記回路接続情報を用いてレイアウト検証を行
うステップを有するレイアウト設計方法。 - 【請求項３】 半導体集積回路のレイアウト設計を行う
レイアウト設計装置であって、 前記半導体集積回路の設計情報より回路接続情報を作成
する回路接続情報作成手段と、 前記回路接続情報より、セルの配置及び前記セル間の配
線を設定した配置配線結果を作成する配置配線手段と、 前記配置配線結果の中の未配線のネットで接続されるべ
き前記セルの端子を外部端子に接続するように前記回路
接続情報を修正する浮き端子接続情報修正手段と、 修正後の前記回路接続情報を用いてレイアウト検証を行
うレイアウト検証手段を有するレイアウト設計装置。 - 【請求項４】 半導体集積回路のレイアウト設計を行う
レイアウト設計装置であって、 前記半導体集積回路の設計情報より回路接続情報を作成
する回路接続情報作成手段と、 前記回路接続情報より、セルの配置及び前記セル間の配
線を設定した配置配線結果を作成する配置配線手段と、 前記配置配線結果の中の未配線のネットで接続されるべ
き前記セルの端子に対応する外部端子を追加し、前記セ
ルの端子と該端子に対応する前記外部端子とを接続する
ように前記回路接続情報を修正する浮き端子接続情報修
正手段と、 前記外部端子に端子名を付与する浮き端子テキスト付加
手段と、 修正後の前記回路接続情報を用いてレイアウト検証を行
うレイアウト検証手段を有するレイアウト設計装置。 - 【請求項５】 半導体集積回路のレイアウト設計を行う
ためのレイアウト設計プログラムであって、 前記半導体集積回路の設計情報より回路接続情報を作成
する処理と、 前記回路接続情報より、セルの配置及び前記セル間の配
線を設定した配置配線結果を作成する処理と、 前記配置配線結果の中の未配線のネットで接続されるべ
き前記セルの端子を外部端子に接続するように前記回路
接続情報を修正する処理と、 修正後の前記回路接続情報を用いてレイアウト検証を行
う処理を有するレイアウト設計プログラム。 - 【請求項６】 半導体集積回路のレイアウト設計を行う
ためのレイアウト設計プログラムであって、 前記半導体集積回路の設計情報より回路接続情報を作成
する処理と、 前記回路接続情報より、セルの配置及び前記セル間の配
線を設定した配置配線結果を作成する処理と、 前記配置配線結果の中の未配線のネットで接続されるべ
き前記セルの端子に対応する外部端子を追加し、前記セ
ルの端子と該端子に対応する前記外部端子とを接続する
ように前記回路接続情報を修正する処理と、 前記外部端子に端子名を付与する処理と、 修正後の前記回路接続情報を用いてレイアウト検証を行
う処理を有するレイアウト設計プログラム。 - 【請求項７】 コンピュータに、半導体集積回路のレイ
アウト設計を行わせるためのプログラムを記録した記録
媒体であって、 前記半導体集積回路の設計情報より回路接続情報を作成
する処理と、 前記回路接続情報より、セルの配置及び前記セル間の配
線を設定した配置配線結果を作成する処理と、 前記配置配線結果の中の未配線のネットで接続されるべ
き前記セルの端子を外部端子に接続するように前記回路
接続情報を修正する処理と、 修正後の前記回路接続情報を用いてレイアウト検証を行
う処理を有するプログラムを記録した記録媒体。 - 【請求項８】 コンピュータに、半導体集積回路のレイ
アウト設計を行わせるためのプログラムを記録した記録
媒体であって、 前記半導体集積回路の設計情報より回路接続情報を作成
する処理と、 前記回路接続情報より、セルの配置及び前記セル間の配
線を設定した配置配線結果を作成する処理と、 前記配置配線結果の中の未配線のネットで接続されるべ
き前記セルの端子に対応する外部端子を追加し、前記セ
ルの端子と該端子に対応する前記外部端子とを接続する
ように前記回路接続情報を修正する処理と、 前記外部端子に端子名を付与する処理と、 修正後の前記回路接続情報を用いてレイアウト検証を行
う処理を有するプログラムを記録した記録媒体。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001046557A JP2002251424A (ja) | 2001-02-22 | 2001-02-22 | レイアウト設計方法、装置、プログラム及び記録媒体 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001046557A JP2002251424A (ja) | 2001-02-22 | 2001-02-22 | レイアウト設計方法、装置、プログラム及び記録媒体 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002251424A true JP2002251424A (ja) | 2002-09-06 |
Family
ID=18908161
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001046557A Pending JP2002251424A (ja) | 2001-02-22 | 2001-02-22 | レイアウト設計方法、装置、プログラム及び記録媒体 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002251424A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100433953C (zh) * | 2003-08-05 | 2008-11-12 | 华为技术有限公司 | 检查比较电路原理图和pcb布线图一致性的方法和装置 |
| CN107390112A (zh) * | 2017-07-05 | 2017-11-24 | 上海华虹宏力半导体制造有限公司 | 检测有源区软连接节点的方法 |
-
2001
- 2001-02-22 JP JP2001046557A patent/JP2002251424A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100433953C (zh) * | 2003-08-05 | 2008-11-12 | 华为技术有限公司 | 检查比较电路原理图和pcb布线图一致性的方法和装置 |
| CN107390112A (zh) * | 2017-07-05 | 2017-11-24 | 上海华虹宏力半导体制造有限公司 | 检测有源区软连接节点的方法 |
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