JP2002041595A - バックアノテーション装置およびその方法 - Google Patents
バックアノテーション装置およびその方法Info
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Abstract
(57)【要約】
【課題】 効率的にバックアノテーションを実行する。
【解決手段】 Pre-layoutシミュレーションを実行し、
シミュレーション実行時に電位の変化したノード（アク
ティブノード）を抽出する（Ｓ１）。レイアウトパター
ンデータに対してレイアウトパターン検証を行なう（Ｓ
２）。Ｓ１のPre-layoutシミュレーション時に抽出され
たアクティブノード情報に基づいて、レイアウトパター
ンデータより寄生素子が抽出され、レイアウトパターン
データのすべてのデバイスと抽出された寄生素子情報を
含んだ寄生素子付ネットリストが生成される（Ｓ３）。
生成されたネットリストに基づいてPost-layoutシミュ
レーションが実行される（Ｓ４）。
シミュレーション実行時に電位の変化したノード（アク
ティブノード）を抽出する（Ｓ１）。レイアウトパター
ンデータに対してレイアウトパターン検証を行なう（Ｓ
２）。Ｓ１のPre-layoutシミュレーション時に抽出され
たアクティブノード情報に基づいて、レイアウトパター
ンデータより寄生素子が抽出され、レイアウトパターン
データのすべてのデバイスと抽出された寄生素子情報を
含んだ寄生素子付ネットリストが生成される（Ｓ３）。
生成されたネットリストに基づいてPost-layoutシミュ
レーションが実行される（Ｓ４）。
Description
【０００１】
【発明の属する技術分野】本発明は、バックアノテーシ
ョン装置およびその方法に関し、特に、抽出された寄生
素子の結果に基づいてシミュレーションを行なうバック
アノテーション装置および方法に関する。
ョン装置およびその方法に関し、特に、抽出された寄生
素子の結果に基づいてシミュレーションを行なうバック
アノテーション装置および方法に関する。
【０００２】
【従来の技術】プロセス技術の進歩および素子の高速化
に伴なって、配線遅延を削減することが重要となってき
た。そのために、いったんレイアウトを行ない、レイア
ウト終了後にそのレイアウトから配線遅延の原因となる
寄生素子を抽出し、そのレイアウトの回路構成と上記寄
生素子の情報を用いて回路シミュレーションを行なう。
これをバックアノテーションと呼ぶ。
に伴なって、配線遅延を削減することが重要となってき
た。そのために、いったんレイアウトを行ない、レイア
ウト終了後にそのレイアウトから配線遅延の原因となる
寄生素子を抽出し、そのレイアウトの回路構成と上記寄
生素子の情報を用いて回路シミュレーションを行なう。
これをバックアノテーションと呼ぶ。
【０００３】従来のバックアノテーションフローでは、
対象となるレイアウトパターンデータ内に存在する全デ
バイスと指定したノードとの寄生素子情報を含む寄生素
子付ネットリストを用いて、ポストレイアウトシミュレ
ーションを実施していた。
対象となるレイアウトパターンデータ内に存在する全デ
バイスと指定したノードとの寄生素子情報を含む寄生素
子付ネットリストを用いて、ポストレイアウトシミュレ
ーションを実施していた。
【０００４】
【発明が解決しようとする課題】しかし、近年、半導体
集積回路が大規模化するにともない、半導体集積回路の
全デバイスを対象としてポストレイアウトシミュレーシ
ョンを行なうには、寄生素子抽出および、ポストレイア
ウトシミュレーションに費やす実行時間が多大となり、
現実的な時間での実行が困難な場合が多い。また、対象
となるレイアウトパターンデータ内の寄生素子抽出の対
象ノードを選定する作業も人手で行なわなければならず
困難な上、抽出対象ノードの数が多くなればなるほどポ
ストレイアウトシミュレーションが困難になるという問
題がある。
集積回路が大規模化するにともない、半導体集積回路の
全デバイスを対象としてポストレイアウトシミュレーシ
ョンを行なうには、寄生素子抽出および、ポストレイア
ウトシミュレーションに費やす実行時間が多大となり、
現実的な時間での実行が困難な場合が多い。また、対象
となるレイアウトパターンデータ内の寄生素子抽出の対
象ノードを選定する作業も人手で行なわなければならず
困難な上、抽出対象ノードの数が多くなればなるほどポ
ストレイアウトシミュレーションが困難になるという問
題がある。
【０００５】本発明は上述の課題を解決するためになさ
れたものでその目的は、効率的にバックアノテーション
を実行することが可能なバックアノテーション装置およ
びその方法を提供することである。
れたものでその目的は、効率的にバックアノテーション
を実行することが可能なバックアノテーション装置およ
びその方法を提供することである。
【０００６】
【課題を解決するための手段】本発明のある局面に従う
バックアノテーション装置は、論理回路に所定の信号を
印加する際に、電位の変化するノードを検出するプレレ
イアウトシミュレーション実行部と、論理回路のレイア
ウトパターンに対して所定のレイアウトパターン検証を
実行するレイアウトパターン検証実行部と、プレレイア
ウトシミュレーション実行部に接続され、電位の変化す
るノードより寄生素子を抽出する寄生素子抽出部と、寄
生素子抽出部に接続され、レイアウトパターンデータに
含まれるすべてのデバイスおよび寄生素子抽出部で抽出
された寄生素子を含むネットリストを生成するネットリ
スト生成部と、ネットリスト生成部に接続され、ネット
リストを用いてポストレイアウトシミュレーションを実
行するポストレイアウトシミュレーション実行部とを含
む。
バックアノテーション装置は、論理回路に所定の信号を
印加する際に、電位の変化するノードを検出するプレレ
イアウトシミュレーション実行部と、論理回路のレイア
ウトパターンに対して所定のレイアウトパターン検証を
実行するレイアウトパターン検証実行部と、プレレイア
ウトシミュレーション実行部に接続され、電位の変化す
るノードより寄生素子を抽出する寄生素子抽出部と、寄
生素子抽出部に接続され、レイアウトパターンデータに
含まれるすべてのデバイスおよび寄生素子抽出部で抽出
された寄生素子を含むネットリストを生成するネットリ
スト生成部と、ネットリスト生成部に接続され、ネット
リストを用いてポストレイアウトシミュレーションを実
行するポストレイアウトシミュレーション実行部とを含
む。
【０００７】プレレイアウトシミュレーション結果を用
いて、対象となるレイアウトパターンデータ内の寄生素
子抽出対象ノードの選定を容易化する。それに伴い、寄
生素子の抽出処理時間が短縮する。また、寄生素子の抽
出結果を用いてポストレイアウトシミュレーションを実
行するため、ポストレイアウトシミュレーションの処理
時間を短縮し、効率的なバックアノテーションの実施が
可能となる。
いて、対象となるレイアウトパターンデータ内の寄生素
子抽出対象ノードの選定を容易化する。それに伴い、寄
生素子の抽出処理時間が短縮する。また、寄生素子の抽
出結果を用いてポストレイアウトシミュレーションを実
行するため、ポストレイアウトシミュレーションの処理
時間を短縮し、効率的なバックアノテーションの実施が
可能となる。
【０００８】好ましくは、プレレイアウトシミュレーシ
ョン実行部は、論理回路に所定の信号を印加する際に、
電位の変化するノードを検出するアクティブノード検出
部と、論理回路に所定の信号を印加する際に、電位の変
化しないノードを検出するノンアクティブノード検出部
とを含む。ネットリスト生成部は、寄生素子抽出部およ
びレイアウトパターン検証実行部に接続され、レイアウ
トパターンデータ内のアクティブノードに対する寄生素
子と、アクティブノードに接続されたデバイスとを含む
ネットリストを生成する寄生素子付ネットリスト生成部
を含む。ポストレイアウトシミュレーション実行部は、
ネットリスト生成部およびノンアクティブノード検出部
に接続され、電位の変化しないノードの電位を所定の電
位に固定し、ネットリストを用いてポストレイアウトシ
ミュレーションを実行するための手段を含む。
ョン実行部は、論理回路に所定の信号を印加する際に、
電位の変化するノードを検出するアクティブノード検出
部と、論理回路に所定の信号を印加する際に、電位の変
化しないノードを検出するノンアクティブノード検出部
とを含む。ネットリスト生成部は、寄生素子抽出部およ
びレイアウトパターン検証実行部に接続され、レイアウ
トパターンデータ内のアクティブノードに対する寄生素
子と、アクティブノードに接続されたデバイスとを含む
ネットリストを生成する寄生素子付ネットリスト生成部
を含む。ポストレイアウトシミュレーション実行部は、
ネットリスト生成部およびノンアクティブノード検出部
に接続され、電位の変化しないノードの電位を所定の電
位に固定し、ネットリストを用いてポストレイアウトシ
ミュレーションを実行するための手段を含む。
【０００９】さらに好ましくは、バックアノテーション
装置は、さらに、レイアウトパターン検証実行部に接続
され、レイアウトパターン検証時に独自の基準で縮退さ
れた直列接続デバイスが並列に接続された、レイアウト
パターンデータまたは論理回路図上のノードを抽出する
第１の内部ノード抽出部と、レイアウトパターン検証実
行部に接続され、レイアウトパターン検証時に独自の基
準で縮退された直列接続素子が単一素子化された、レイ
アウトパターンデータまたは論理回路図上のノードを抽
出する第２の内部ノード抽出部と、第１の内部ノード抽
出部、第２の内部ノード抽出部、アクティブノード検出
部およびノンアクティブノード検出部に接続され、第１
および第２の内部ノード抽出部での抽出結果に基づい
て、アクティブノード検出部およびノンアクティブノー
ド検出部の検出結果を更新するノード情報更新部と、寄
生素子付ネットリストに接続され、ネットリストに含ま
れる寄生素子情報のみを縮退する寄生素子情報縮退部と
を含む。
装置は、さらに、レイアウトパターン検証実行部に接続
され、レイアウトパターン検証時に独自の基準で縮退さ
れた直列接続デバイスが並列に接続された、レイアウト
パターンデータまたは論理回路図上のノードを抽出する
第１の内部ノード抽出部と、レイアウトパターン検証実
行部に接続され、レイアウトパターン検証時に独自の基
準で縮退された直列接続素子が単一素子化された、レイ
アウトパターンデータまたは論理回路図上のノードを抽
出する第２の内部ノード抽出部と、第１の内部ノード抽
出部、第２の内部ノード抽出部、アクティブノード検出
部およびノンアクティブノード検出部に接続され、第１
および第２の内部ノード抽出部での抽出結果に基づい
て、アクティブノード検出部およびノンアクティブノー
ド検出部の検出結果を更新するノード情報更新部と、寄
生素子付ネットリストに接続され、ネットリストに含ま
れる寄生素子情報のみを縮退する寄生素子情報縮退部と
を含む。
【００１０】プレレイアウトシミュレーション結果を用
いたレイアウトパターンデータ内の寄生素子抽出対象ノ
ード選定を容易化する。それとともに、ポストレイアウ
トシミュレーション対象回路の絞込みとレイアウトパタ
ーンデータに忠実な寄生素子抽出と抽出精度を維持した
ままの寄生素子情報の縮退化を実現できる。また、寄生
素子抽出処理時間および上記寄生素子抽出結果を用いた
ポストレイアウトシミュレーション処理時間を短縮し、
効率的なバックアノテーションの実施が可能になる。
いたレイアウトパターンデータ内の寄生素子抽出対象ノ
ード選定を容易化する。それとともに、ポストレイアウ
トシミュレーション対象回路の絞込みとレイアウトパタ
ーンデータに忠実な寄生素子抽出と抽出精度を維持した
ままの寄生素子情報の縮退化を実現できる。また、寄生
素子抽出処理時間および上記寄生素子抽出結果を用いた
ポストレイアウトシミュレーション処理時間を短縮し、
効率的なバックアノテーションの実施が可能になる。
【００１１】本発明の他の局面によるバックアノテーシ
ョン方法は、論理回路に所定の信号を印加する際に、電
位の変化するノードを検出するステップと、論理回路の
レイアウトパターンに対して所定のレイアウトパターン
検証を実行するステップと、電位の変化するノードより
寄生素子を抽出するステップと、レイアウトパターンデ
ータに含まれるすべてのデバイスおよび寄生素子抽出部
で抽出された寄生素子を含むネットリストを生成するス
テップと、ネットリストを用いてポストレイアウトシミ
ュレーションを実行するステップとを含む。
ョン方法は、論理回路に所定の信号を印加する際に、電
位の変化するノードを検出するステップと、論理回路の
レイアウトパターンに対して所定のレイアウトパターン
検証を実行するステップと、電位の変化するノードより
寄生素子を抽出するステップと、レイアウトパターンデ
ータに含まれるすべてのデバイスおよび寄生素子抽出部
で抽出された寄生素子を含むネットリストを生成するス
テップと、ネットリストを用いてポストレイアウトシミ
ュレーションを実行するステップとを含む。
【００１２】プレレイアウトシミュレーション結果を用
いて、対象となるレイアウトパターンデータ内の寄生素
子抽出対象ノードの選定を容易化する。それに伴い、寄
生素子の抽出処理時間が短縮する。また、寄生素子の抽
出結果を用いてポストレイアウトシミュレーションを実
行するため、ポストレイアウトシミュレーションの処理
時間を短縮し、効率的なバックアノテーションの実施が
可能となる。
いて、対象となるレイアウトパターンデータ内の寄生素
子抽出対象ノードの選定を容易化する。それに伴い、寄
生素子の抽出処理時間が短縮する。また、寄生素子の抽
出結果を用いてポストレイアウトシミュレーションを実
行するため、ポストレイアウトシミュレーションの処理
時間を短縮し、効率的なバックアノテーションの実施が
可能となる。
【００１３】
【発明の実施の形態】［実施の形態１］図１を参照し
て、バックアノテーション装置は、コンピュータ１と、
コンピュータ１に指示を与えるためのキーボード５およ
びマウス６と、コンピュータ１により演算された結果等
を表示するためのディスプレイ２と、コンピュータ１が
実行するプログラムをそれぞれ読取るための磁気テープ
装置３、ＣＤ−ＲＯＭ（Compact Disc-Read Only Memor
y）装置７および通信モデム９とを含む。
て、バックアノテーション装置は、コンピュータ１と、
コンピュータ１に指示を与えるためのキーボード５およ
びマウス６と、コンピュータ１により演算された結果等
を表示するためのディスプレイ２と、コンピュータ１が
実行するプログラムをそれぞれ読取るための磁気テープ
装置３、ＣＤ−ＲＯＭ（Compact Disc-Read Only Memor
y）装置７および通信モデム９とを含む。
【００１４】バックアノテーションフローのプログラム
は、コンピュータ１で読取可能な記録媒体である磁気テ
ープ４またはＣＤ−ＲＯＭ８に記録され、磁気テープ装
置３およびＣＤ−ＲＯＭ装置７でそれぞれ読取られる。
または、通信回線を介して通信モデム９で読取られる。
は、コンピュータ１で読取可能な記録媒体である磁気テ
ープ４またはＣＤ−ＲＯＭ８に記録され、磁気テープ装
置３およびＣＤ−ＲＯＭ装置７でそれぞれ読取られる。
または、通信回線を介して通信モデム９で読取られる。
【００１５】図２を参照して、コンピュータ１は、磁気
テープ装置３、ＣＤ−ＲＯＭ装置７または通信モデム９
を介して読取られたプログラムを実行するためのＣＰＵ
（Central Processing Unit）１０と、コンピュータ１
の動作に必要なその他のプログラムおよびデータを記憶
するためのＲＯＭ（Read Only Memory）１１と、プログ
ラム、プログラム実行時のパラメータ、演算結果などを
記憶するためのＲＡＭ（Random Access Memory）１２
と、プログラムおよびデータなどを記憶するための磁気
ディスク１３とを含む。
テープ装置３、ＣＤ−ＲＯＭ装置７または通信モデム９
を介して読取られたプログラムを実行するためのＣＰＵ
（Central Processing Unit）１０と、コンピュータ１
の動作に必要なその他のプログラムおよびデータを記憶
するためのＲＯＭ（Read Only Memory）１１と、プログ
ラム、プログラム実行時のパラメータ、演算結果などを
記憶するためのＲＡＭ（Random Access Memory）１２
と、プログラムおよびデータなどを記憶するための磁気
ディスク１３とを含む。
【００１６】磁気テープ装置３、ＣＤ−ＲＯＭ装置７ま
たは通信モデム９により読取られたプログラムは、ＣＰ
Ｕ１０で実行され、バックアノテーションフローが実行
される。
たは通信モデム９により読取られたプログラムは、ＣＰ
Ｕ１０で実行され、バックアノテーションフローが実行
される。
【００１７】図３を参照して、本実施の形態にかかるバ
ックアノテーションフローについて説明する。
ックアノテーションフローについて説明する。
【００１８】図４（Ａ）に示す論理回路図ａ１は、入力
ノードＢに接続された反転器４２と、入力ノードＡおよ
び反転器４２の出力ノードＣに接続されたＮＡＮＤゲー
ト４４と、ＮＡＮＤゲート４４の出力ノードＤに接続さ
れた反転器４６とを含む。
ノードＢに接続された反転器４２と、入力ノードＡおよ
び反転器４２の出力ノードＣに接続されたＮＡＮＤゲー
ト４４と、ＮＡＮＤゲート４４の出力ノードＤに接続さ
れた反転器４６とを含む。
【００１９】論理回路図ａ１にプレレイアウトシミュレ
ーションを実行し、シミュレーション実行時に電位の変
化するノード（以下「アクティブノード」という）を抽
出する（Ｓ１）。図４（Ｂ）は、図４（Ａ）の論理回路
図ａ１にプレレイアウトシミュレーションを実行した図
である。
ーションを実行し、シミュレーション実行時に電位の変
化するノード（以下「アクティブノード」という）を抽
出する（Ｓ１）。図４（Ｂ）は、図４（Ａ）の論理回路
図ａ１にプレレイアウトシミュレーションを実行した図
である。
【００２０】図４（Ｂ）を参照して、入力ノードＡに入
力信号ａａ１、入力ノードＢに入力信号ａａ２（０Ｖ）
が入力された場合、プレレイアウトシミュレーション時
に入出力ノードＣは信号ａａ３（３．０Ｖ），入出力ノ
ードＤには出力信号ａａ４、出力ノードＥには出力信号
ａａ５がそれぞれ出力される。同時にプレレイアウトシ
ミュレーション時に電位が変化するアクティブノードと
してノードＡ，Ｄ，ＥおよびＦが抽出され、図４（Ｃ）
に示すアクティブノード情報ａａ６が出力される。
力信号ａａ１、入力ノードＢに入力信号ａａ２（０Ｖ）
が入力された場合、プレレイアウトシミュレーション時
に入出力ノードＣは信号ａａ３（３．０Ｖ），入出力ノ
ードＤには出力信号ａａ４、出力ノードＥには出力信号
ａａ５がそれぞれ出力される。同時にプレレイアウトシ
ミュレーション時に電位が変化するアクティブノードと
してノードＡ，Ｄ，ＥおよびＦが抽出され、図４（Ｃ）
に示すアクティブノード情報ａａ６が出力される。
【００２１】次に、図５（Ａ）に示すレイアウトパター
ンデータａ３に対して、従来と同様の方法に従いレイア
ウトパターン検証が実行される（Ｓ２）。
ンデータａ３に対して、従来と同様の方法に従いレイア
ウトパターン検証が実行される（Ｓ２）。
【００２２】Ｓ１のプレレイアウトシミュレーション時
に抽出されたアクティブノード情報ａａ６に基づいて、
レイアウトパターンデータａ３より寄生素子が抽出さ
れ、レイアウトパターンデータａ３のすべてのデバイス
と抽出された寄生素子情報を含んだ寄生素子付ネットリ
スト（図５（Ｂ））が生成される（Ｓ３）。
に抽出されたアクティブノード情報ａａ６に基づいて、
レイアウトパターンデータａ３より寄生素子が抽出さ
れ、レイアウトパターンデータａ３のすべてのデバイス
と抽出された寄生素子情報を含んだ寄生素子付ネットリ
スト（図５（Ｂ））が生成される（Ｓ３）。
【００２３】その後、Ｓ３で生成された寄生素子付ネッ
トリストを用いてポストレイアウトシミュレーションが
実施される（Ｓ４）。
トリストを用いてポストレイアウトシミュレーションが
実施される（Ｓ４）。
【００２４】以上説明したように、実施の形態１によれ
ば、プレレイアウトシミュレーション結果を用いて、レ
イアウトパターンデータ内の寄生素子抽出対象ノードの
選定を容易化する。それに伴い、寄生素子の抽出処理時
間が短縮する。また、寄生素子の抽出結果を用いてポス
トレイアウトシミュレーションを実行するため、ポスト
レイアウトシミュレーションの処理時間を短縮し、効率
的なバックアノテーションの実施が可能となる。 ［実施の形態２］本実施の形態によるバックアノテーシ
ョン装置は、実施の形態１と同様のハードウェア構成を
有する。このため、その説明はここでは繰返さない。
ば、プレレイアウトシミュレーション結果を用いて、レ
イアウトパターンデータ内の寄生素子抽出対象ノードの
選定を容易化する。それに伴い、寄生素子の抽出処理時
間が短縮する。また、寄生素子の抽出結果を用いてポス
トレイアウトシミュレーションを実行するため、ポスト
レイアウトシミュレーションの処理時間を短縮し、効率
的なバックアノテーションの実施が可能となる。 ［実施の形態２］本実施の形態によるバックアノテーシ
ョン装置は、実施の形態１と同様のハードウェア構成を
有する。このため、その説明はここでは繰返さない。
【００２５】図６を参照して、本実施の形態にかかるバ
ックアノテーションフローについて説明する。
ックアノテーションフローについて説明する。
【００２６】図７（Ａ）に示す論理回路図ｅ１は、入力
ノードＢに接続された反転器５２と、入力ノードＡおよ
び反転器５２の出力ノードＣに接続されたＮＡＮＤゲー
ト５４と、ＮＡＮＤゲート５４の出力ノードＤに接続さ
れた抵抗器５６と、抵抗器５６の出力ノードＤの反対側
に位置する入出力ノードＧに接続された反転器５８とを
含む。
ノードＢに接続された反転器５２と、入力ノードＡおよ
び反転器５２の出力ノードＣに接続されたＮＡＮＤゲー
ト５４と、ＮＡＮＤゲート５４の出力ノードＤに接続さ
れた抵抗器５６と、抵抗器５６の出力ノードＤの反対側
に位置する入出力ノードＧに接続された反転器５８とを
含む。
【００２７】図４（Ａ）に示した論理回路図ｅ１にプレ
レイアウトシミュレーションを実行し、アクティブノー
ドおよびシミュレーション実行時に電位の変化しないノ
ード（以下「ノンアクティブノード」という）を抽出す
る（Ｓ１１）。
レイアウトシミュレーションを実行し、アクティブノー
ドおよびシミュレーション実行時に電位の変化しないノ
ード（以下「ノンアクティブノード」という）を抽出す
る（Ｓ１１）。
【００２８】図７（Ｂ）を参照して、入力ノードＡに入
力信号ｅａ１、入力ノードＢに入力信号ｅａ２（０Ｖ）
が入力された場合、プレレイアウトシミュレーション時
に入出力ノードＣは信号ｅａ３（３．０Ｖ）、入出力ノ
ードＤには出力信号ｅａ４、入出力ノードＧには出力信
号ｅａ５、出力ノードＥには出力信号ｅａ６がそれぞれ
出力される。同時にプレレイアウトシミュレーション実
行時に電位が変化するアクティブノードとして、ノード
Ａ，Ｄ，Ｅ，ＦおよびＧが抽出され、図７（Ｃ）に示す
アクティブノード情報ｅａ７が出力される。また、電位
が変化しなかったノンアクティブノードとして、ノード
Ｃとその固定電位（３．０Ｖ）とが抽出され、図７
（Ｄ）に示すノンアクティブノード情報ｅａ８として出
力される（Ｓ１１）。
力信号ｅａ１、入力ノードＢに入力信号ｅａ２（０Ｖ）
が入力された場合、プレレイアウトシミュレーション時
に入出力ノードＣは信号ｅａ３（３．０Ｖ）、入出力ノ
ードＤには出力信号ｅａ４、入出力ノードＧには出力信
号ｅａ５、出力ノードＥには出力信号ｅａ６がそれぞれ
出力される。同時にプレレイアウトシミュレーション実
行時に電位が変化するアクティブノードとして、ノード
Ａ，Ｄ，Ｅ，ＦおよびＧが抽出され、図７（Ｃ）に示す
アクティブノード情報ｅａ７が出力される。また、電位
が変化しなかったノンアクティブノードとして、ノード
Ｃとその固定電位（３．０Ｖ）とが抽出され、図７
（Ｄ）に示すノンアクティブノード情報ｅａ８として出
力される（Ｓ１１）。
【００２９】次に、図７（Ｂ）に示すレイアウトパター
ンに対して、従来と同様の方法に従いレイアウトパター
ン検証が実行される（Ｓ２）。
ンに対して、従来と同様の方法に従いレイアウトパター
ン検証が実行される（Ｓ２）。
【００３０】プレレイアウトシミュレーション時に抽出
されたアクティブノード／ノンアクティブノードに対応
するレイアウトパターンデータ上のノードが、レイアウ
トパターン検証時に、独自の基準で縮退された直列接続
デバイスが並列に接続されたもの（並列接続素子が単一
の直列接続素子化されたもの等）の内部ノードの場合、
その縮退されたレイアウトパターンデータ上の内部ノ−
ド全て（縮退前の内部ノード）を抽出する（Ｓ１２）。
されたアクティブノード／ノンアクティブノードに対応
するレイアウトパターンデータ上のノードが、レイアウ
トパターン検証時に、独自の基準で縮退された直列接続
デバイスが並列に接続されたもの（並列接続素子が単一
の直列接続素子化されたもの等）の内部ノードの場合、
その縮退されたレイアウトパターンデータ上の内部ノ−
ド全て（縮退前の内部ノード）を抽出する（Ｓ１２）。
【００３１】また、Ｓ１２では同時に、上記アクティブ
ノード／ノンアクティブノードに対応する論理回路図デ
ータ上のノードが、レイアウトパターン検証時に、独自
の基準で縮退された直列接続デバイスが並列に接続され
たものの内部ノードの場合、論理回路図上の内部ノード
に対応するレイアウトパターンデータ上の内部ノードを
抽出する。
ノード／ノンアクティブノードに対応する論理回路図デ
ータ上のノードが、レイアウトパターン検証時に、独自
の基準で縮退された直列接続デバイスが並列に接続され
たものの内部ノードの場合、論理回路図上の内部ノード
に対応するレイアウトパターンデータ上の内部ノードを
抽出する。
【００３２】Ｓ１２の処理をより詳細に説明すると、図
８（Ａ）を参照して、プレレイアウトシミュレーション
時に抽出されたアクティブノード／ノンアクティブノー
ドに対応するレイアウトパターンデータｃ１上のノード
が、レイアウトパターン検証時に独自の基準で縮退され
た直列接続デバイスが並列接続されたものｃａ２の内部
ノードの場合、上記縮退されたレイアウトパターンデー
タｃ１上の内部ノードの全て（縮退前の内部ノードＦお
よび？１）を抽出する（図８（Ｂ））。
８（Ａ）を参照して、プレレイアウトシミュレーション
時に抽出されたアクティブノード／ノンアクティブノー
ドに対応するレイアウトパターンデータｃ１上のノード
が、レイアウトパターン検証時に独自の基準で縮退され
た直列接続デバイスが並列接続されたものｃａ２の内部
ノードの場合、上記縮退されたレイアウトパターンデー
タｃ１上の内部ノードの全て（縮退前の内部ノードＦお
よび？１）を抽出する（図８（Ｂ））。
【００３３】また、図９（Ａ）を参照して、プレレイア
ウトシミュレーション時に抽出されたアクティブノード
／ノンアクティブノードに対応する論理回路図データ上
のノードがレイアウトパターン検証時に、独自の基準で
縮退された直列接続デバイスが並列接続されたものｃａ
１６の内部ノードの場合、上記縮退された論理回路図デ
ータ上の内部ノードに対応するレイアウトパターンデー
タ上の内部ノード？１を抽出する（図９（Ｂ））。
ウトシミュレーション時に抽出されたアクティブノード
／ノンアクティブノードに対応する論理回路図データ上
のノードがレイアウトパターン検証時に、独自の基準で
縮退された直列接続デバイスが並列接続されたものｃａ
１６の内部ノードの場合、上記縮退された論理回路図デ
ータ上の内部ノードに対応するレイアウトパターンデー
タ上の内部ノード？１を抽出する（図９（Ｂ））。
【００３４】Ｓ１２の処理の後、プレレイアウトシミュ
レーション時に抽出されたアクティブノード／ノンアク
ティブノードに対応するレイアウトパターンデータ上の
ノードが、レイアウトパターン検証時に、独自の基準で
縮退された直列接続デバイス（直列接続素子が単一素子
化されたもの等）の内部ノードの場合、その縮退された
レイアウトパターンデータ上の内部ノード全て（縮退前
の内部ノード）を抽出する（Ｓ１３）。
レーション時に抽出されたアクティブノード／ノンアク
ティブノードに対応するレイアウトパターンデータ上の
ノードが、レイアウトパターン検証時に、独自の基準で
縮退された直列接続デバイス（直列接続素子が単一素子
化されたもの等）の内部ノードの場合、その縮退された
レイアウトパターンデータ上の内部ノード全て（縮退前
の内部ノード）を抽出する（Ｓ１３）。
【００３５】また、Ｓ１３では同時に、上記アクティブ
ノード／ノンアクティブノードに対応する論理回路図デ
ータ上のノードがレイアウトパターン検証時に、独自の
基準で縮退された直列接続デバイスの内部ノードの場
合、論理回路図上の内部ノードに対応するレイアウトパ
ターンデータ上の内部ノードを抽出する。
ノード／ノンアクティブノードに対応する論理回路図デ
ータ上のノードがレイアウトパターン検証時に、独自の
基準で縮退された直列接続デバイスの内部ノードの場
合、論理回路図上の内部ノードに対応するレイアウトパ
ターンデータ上の内部ノードを抽出する。
【００３６】Ｓ１３の処理をより詳細に説明すると、プ
レレイアウトシミュレーション時に抽出されたアクティ
ブノード／ノンアクティブノードに対応する、レイアウ
トパターンデータが図１０（Ａ）に示されているものと
する。図１０（Ａ）に示すレイアウトパターンデータｄ
３上のノードが、レイアウトパターン検証時に、独自の
基準で縮退された直列接続デバイスｄａ９の内部ノード
の場合、図１０（Ｂ）を参照して、上記縮退されたレイ
アウトパターンデータ上の内部ノ−ド（縮退前の内部ノ
ード）Ｄ，？２およびＧが抽出される。
レレイアウトシミュレーション時に抽出されたアクティ
ブノード／ノンアクティブノードに対応する、レイアウ
トパターンデータが図１０（Ａ）に示されているものと
する。図１０（Ａ）に示すレイアウトパターンデータｄ
３上のノードが、レイアウトパターン検証時に、独自の
基準で縮退された直列接続デバイスｄａ９の内部ノード
の場合、図１０（Ｂ）を参照して、上記縮退されたレイ
アウトパターンデータ上の内部ノ−ド（縮退前の内部ノ
ード）Ｄ，？２およびＧが抽出される。
【００３７】また、プレレイアウトシミュレーション時
に抽出されたアクティブノード／ノンアクティブノード
に対応する論理回路図データが図１１に示されているも
のとする。図１１に示す論理回路図データｄ７上のノー
ドがレイアウトパターン検証時に、独自の基準で縮退さ
れた直列接続デバイスｄａ２１の内部ノードの場合、上
記縮退された論理回路図データｄ７上の内部ノードＤお
よびＧに対応するレイアウトパターンデータ上の内部ノ
ードＤが抽出される。
に抽出されたアクティブノード／ノンアクティブノード
に対応する論理回路図データが図１１に示されているも
のとする。図１１に示す論理回路図データｄ７上のノー
ドがレイアウトパターン検証時に、独自の基準で縮退さ
れた直列接続デバイスｄａ２１の内部ノードの場合、上
記縮退された論理回路図データｄ７上の内部ノードＤお
よびＧに対応するレイアウトパターンデータ上の内部ノ
ードＤが抽出される。
【００３８】Ｓ１２およびＳ１３の処理を総合すると、
図１２（Ａ）に示すように内部ノードＤ，？２，Ｇ，Ｆ
および？１が抽出される。
図１２（Ａ）に示すように内部ノードＤ，？２，Ｇ，Ｆ
および？１が抽出される。
【００３９】Ｓ１２およびＳ１３の処理により抽出され
た内部ノードに対する寄生素子付ネットリストを、寄生
素子の抽出精度を維持したまま寄生素子情報のみを縮退
した寄生素子付ネットリストに変換する（Ｓ１４）。す
なわち、図１２（Ｂ）のアクティブノード情報ｅａ７に
内部ノード？１および？２が追加され、アクティブノー
ド情報ｅａ１１が作成される。
た内部ノードに対する寄生素子付ネットリストを、寄生
素子の抽出精度を維持したまま寄生素子情報のみを縮退
した寄生素子付ネットリストに変換する（Ｓ１４）。す
なわち、図１２（Ｂ）のアクティブノード情報ｅａ７に
内部ノード？１および？２が追加され、アクティブノー
ド情報ｅａ１１が作成される。
【００４０】Ｓ２におけるレイアウトパターン検証の結
果とＳ１１のプレレイアウトシミュレーションで抽出さ
れたアクティブノード情報を用いて、レイアウトパター
ンデータ内のアクティブノードに対するパス選択型寄生
素子抽出と、上記アクティブノードに接続するデバイス
部分（プレレイアウトシミュレーション時に回路動作し
た部分回路）のみの寄生素子付部分回路のネットリスト
（図１２（Ｃ））を生成する（Ｓ１５）。
果とＳ１１のプレレイアウトシミュレーションで抽出さ
れたアクティブノード情報を用いて、レイアウトパター
ンデータ内のアクティブノードに対するパス選択型寄生
素子抽出と、上記アクティブノードに接続するデバイス
部分（プレレイアウトシミュレーション時に回路動作し
た部分回路）のみの寄生素子付部分回路のネットリスト
（図１２（Ｃ））を生成する（Ｓ１５）。
【００４１】図１２（Ｄ）を参照して、Ｓ１５の処理で
作成された寄生素子付部分回路のネットリストに含まれ
る寄生素子情報のみを縮退したネットリストｅ６を作成
する（Ｓ１６）。
作成された寄生素子付部分回路のネットリストに含まれ
る寄生素子情報のみを縮退したネットリストｅ６を作成
する（Ｓ１６）。
【００４２】その後、Ｓ１６で生成された寄生素子付ネ
ットリストｅ６を用いてポストレイアウトシミュレーシ
ョンが実施される（Ｓ１７）。ポストレイアウトシミュ
レーション実行時には、図７（Ｄ）に示すノンアクティ
ブノード情報ｅａ８を用いて、ノードＣの電位を３．０
Ｖに固定する。
ットリストｅ６を用いてポストレイアウトシミュレーシ
ョンが実施される（Ｓ１７）。ポストレイアウトシミュ
レーション実行時には、図７（Ｄ）に示すノンアクティ
ブノード情報ｅａ８を用いて、ノードＣの電位を３．０
Ｖに固定する。
【００４３】以上説明したように、本実施の形態によれ
ば、プレレイアウトシミュレーション結果を用いたレイ
アウトパターンデータ内の寄生素子抽出対象ノード選定
を容易化する。それとともに、ポストレイアウトシミュ
レーション対象回路の絞込みとレイアウトパターンデー
タに忠実な寄生素子抽出と抽出精度を維持したままの寄
生素子情報の縮退化を実現できる。また、寄生素子抽出
処理時間および上記寄生素子抽出結果を用いたポストレ
イアウトシミュレーション処理時間を短縮し、効率的な
バックアノテーションの実施が可能になる。
ば、プレレイアウトシミュレーション結果を用いたレイ
アウトパターンデータ内の寄生素子抽出対象ノード選定
を容易化する。それとともに、ポストレイアウトシミュ
レーション対象回路の絞込みとレイアウトパターンデー
タに忠実な寄生素子抽出と抽出精度を維持したままの寄
生素子情報の縮退化を実現できる。また、寄生素子抽出
処理時間および上記寄生素子抽出結果を用いたポストレ
イアウトシミュレーション処理時間を短縮し、効率的な
バックアノテーションの実施が可能になる。
【００４４】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。
【００４５】
【発明の効果】プレレイアウトシミュレーション結果を
用いて、レイアウトパターンデータ内の寄生素子抽出対
象ノードの選定を容易化する。それに伴い、寄生素子の
抽出処理時間が短縮する。また、寄生素子の抽出結果を
用いてポストレイアウトシミュレーションを実行するた
め、ポストレイアウトシミュレーションの処理時間を短
縮し、効率的なバックアノテーションの実施が可能とな
る。
用いて、レイアウトパターンデータ内の寄生素子抽出対
象ノードの選定を容易化する。それに伴い、寄生素子の
抽出処理時間が短縮する。また、寄生素子の抽出結果を
用いてポストレイアウトシミュレーションを実行するた
め、ポストレイアウトシミュレーションの処理時間を短
縮し、効率的なバックアノテーションの実施が可能とな
る。
【図１】 本発明の実施の形態１および２によるバック
アノテーション装置の外観図である。
アノテーション装置の外観図である。
【図２】 本発明の実施の形態１および２によるバック
アノテーション装置のハードウェア構成を示すブロック
図である。
アノテーション装置のハードウェア構成を示すブロック
図である。
【図３】 実施の形態１によるバックアノテーション処
理のフローチャートである。
理のフローチャートである。
【図４】 論理回路図にプレレイアウトシミュレーショ
ンを施した際のアクティブノード抽出方法を説明するた
めの図である。
ンを施した際のアクティブノード抽出方法を説明するた
めの図である。
【図５】 レイアウトパターンデータより寄生素子を抽
出した例を説明するための図である。
出した例を説明するための図である。
【図６】 実施の形態２によるバックアノテーション処
理のフローチャートである。
理のフローチャートである。
【図７】 論理回路図にプレレイアウトシミュレーショ
ンを施した際のアクティブノード／ノンアクティブノー
ド抽出方法を説明するための図である。
ンを施した際のアクティブノード／ノンアクティブノー
ド抽出方法を説明するための図である。
【図８】 図６のＳ１２の処理をより詳細に説明するた
めの図である。
めの図である。
【図９】 図６のＳ１２の処理をより詳細に説明するた
めの図である。
めの図である。
【図１０】 図６のＳ１３の処理をより詳細に説明する
ための図である。
ための図である。
【図１１】 図６のＳ１３の処理をより詳細に説明する
ための図である
ための図である
【図１２】 パス選択型寄生素子抽出例と寄生素子情報
の縮退例とを説明するための図である。
の縮退例とを説明するための図である。
１ コンピュータ、２ ディスプレイ、３ 磁気テープ
装置、４ 磁気テープ、５ キーボード、６ マウス、
７ ＣＤ−ＲＯＭ装置、８ ＣＤ−ＲＯＭ、９通信モデ
ム、１０ ＣＰＵ、１１ ＲＯＭ、１２ ＲＡＭ、１３
磁気ディスク、４２，４６，５２，５８ 反転器、４
４，５４ ＮＡＮＤゲート、５６ 抵抗器、ａ１，ｅ１
論理回路図、ａ３，ｃ１，ｄ３ レイアウトパターン
データ、ａａ１，ａａ２，ｅａ１，ｅａ２ 入力信号、
ａａ３，ｅａ３ 信号、ａａ４，ａａ５，ｅａ５，ｅａ
６ 出力信号、ａａ６，ｅａ１１，ｅａ７ アクティブ
ノード情報、ｄ７ 論理回路図データ、ｄａ２１，ｄａ
９ 直列接続デバイス、ｅ６ ネットリスト、ｅａ８
ノンアクティブノード情報。
装置、４ 磁気テープ、５ キーボード、６ マウス、
７ ＣＤ−ＲＯＭ装置、８ ＣＤ−ＲＯＭ、９通信モデ
ム、１０ ＣＰＵ、１１ ＲＯＭ、１２ ＲＡＭ、１３
磁気ディスク、４２，４６，５２，５８ 反転器、４
４，５４ ＮＡＮＤゲート、５６ 抵抗器、ａ１，ｅ１
論理回路図、ａ３，ｃ１，ｄ３ レイアウトパターン
データ、ａａ１，ａａ２，ｅａ１，ｅａ２ 入力信号、
ａａ３，ｅａ３ 信号、ａａ４，ａａ５，ｅａ５，ｅａ
６ 出力信号、ａａ６，ｅａ１１，ｅａ７ アクティブ
ノード情報、ｄ７ 論理回路図データ、ｄａ２１，ｄａ
９ 直列接続デバイス、ｅ６ ネットリスト、ｅａ８
ノンアクティブノード情報。
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 2G032 AA01 AC08 AD01 AE09 AE10 AE12 AG02 5B046 AA08 JA04 5F064 EE47 HH06 HH09 HH10
Claims (10)
- 【請求項１】 論理回路に所定の信号を印加する際に、
電位の変化するノードを検出するプレレイアウトシミュ
レーション実行部と、 前記論理回路のレイアウトパターンに対して所定のレイ
アウトパターン検証を実行するレイアウトパターン検証
実行部と、 前記プレレイアウトシミュレーション実行部に接続さ
れ、前記電位の変化するノードより寄生素子を抽出する
寄生素子抽出部と、 前記寄生素子抽出部に接続され、前記レイアウトパター
ンデータに含まれるすべてのデバイスおよび前記寄生素
子抽出部で抽出された寄生素子を含むネットリストを生
成するネットリスト生成部と、 前記ネットリスト生成部に接続され、前記ネットリスト
を用いてポストレイアウトシミュレーションを実行する
ポストレイアウトシミュレーション実行部とを含む、バ
ックアノテーション装置。 - 【請求項２】 前記プレレイアウトシミュレーション実
行部は、 前記論理回路に前記所定の信号を印加する際に、電位の
変化するノードを検出するアクティブノード検出部と、 前記論理回路に前記所定の信号を印加する際に、電位の
変化しないノードを検出するノンアクティブノード検出
部とを含み、 前記ネットリスト生成部は、前記寄生素子抽出部および
前記レイアウトパターン検証実行部に接続され、前記レ
イアウトパターンデータ内のアクティブノードに対する
寄生素子と、前記アクティブノードに接続されたデバイ
スとを含むネットリストを生成する寄生素子付ネットリ
スト生成部を含み、 前記ポストレイアウトシミュレーション実行部は、前記
ネットリスト生成部および前記ノンアクティブノード検
出部に接続され、前記電位の変化しないノードの電位を
所定の電位に固定し、前記ネットリストを用いてポスト
レイアウトシミュレーションを実行するための手段を含
む、請求項１に記載のバックアノテーション装置。 - 【請求項３】 さらに、前記レイアウトパターン検証実
行部に接続され、レイアウトパターン検証時に独自の基
準で縮退された直列接続デバイスが並列に接続された、
レイアウトパターンデータまたは論理回路図上のノード
を抽出する内部ノード抽出部と、 前記内部ノード抽出部、前記アクティブノード検出部お
よび前記ノンアクティブノード検出部に接続され、前記
内部ノード抽出部での抽出結果に基づいて、前記アクテ
ィブノード検出部および前記ノンアクティブノード検出
部の検出結果を更新するノード情報更新部とを含む、請
求項２に記載のバックアノテーション装置。 - 【請求項４】 さらに、前記レイアウトパターン検証実
行部に接続され、レイアウトパターン検証時に独自の基
準で縮退された直列接続素子が単一素子化された、レイ
アウトパターンデータまたは論理回路図上のノードを抽
出する内部ノード抽出部と、 前記内部ノード抽出部、前記アクティブノード検出部お
よび前記ノンアクティブノード検出部に接続され、前記
内部ノード抽出部での抽出結果に基づいて、前記アクテ
ィブノード検出部および前記ノンアクティブノード検出
部の検出結果を更新するノード情報更新部とを含む、請
求項２に記載のバックアノテーション装置。 - 【請求項５】 さらに、前記レイアウトパターン検証実
行部に接続され、レイアウトパターン検証時に独自の基
準で縮退された直列接続デバイスが並列に接続された、
レイアウトパターンデータまたは論理回路図上のノード
を抽出する第１の内部ノード抽出部と、 前記レイアウトパターン検証実行部に接続され、レイア
ウトパターン検証時に独自の基準で縮退された直列接続
素子が単一素子化された、レイアウトパターンデータま
たは論理回路図上のノードを抽出する第２の内部ノード
抽出部と、 前記第１の内部ノード抽出部、前記第２の内部ノード抽
出部、前記アクティブノード検出部および前記ノンアク
ティブノード検出部に接続され、前記第１および第２の
内部ノード抽出部での抽出結果に基づいて、前記アクテ
ィブノード検出部および前記ノンアクティブノード検出
部の検出結果を更新するノード情報更新部と、 前記寄生素子付ネットリスト生成部に接続され、前記ネ
ットリストに含まれる寄生素子情報のみを縮退する寄生
素子情報縮退部とを含む、請求項２に記載のバックアノ
テーション装置。 - 【請求項６】 論理回路に所定の信号を印加する際に、
電位の変化するノードを検出するステップと、 前記論理回路のレイアウトパターンに対して所定のレイ
アウトパターン検証を実行するステップと、 前記電位の変化するノードより寄生素子を抽出するステ
ップと、 前記レイアウトパターンデータに含まれるすべてのデバ
イスおよび前記寄生素子抽出部で抽出された寄生素子を
含むネットリストを生成するステップと、 前記ネットリストを用いてポストレイアウトシミュレー
ションを実行するステップとを含む、バックアノテーシ
ョン方法。 - 【請求項７】 検出する前記ステップは、 前記論理回路に前記所定の信号を印加する際に、電位の
変化するノードを検出するステップと、 前記論理回路に前記所定の信号を印加する際に、電位の
変化しないノードを検出するステップとを含み、 生成する前記ステップは、前記レイアウトパターンデー
タ内のアクティブノードに対する寄生素子と、前記アク
ティブノードに接続されたデバイスとを含むネットリス
トを生成するステップを含み、 実行する前記ステップは、前記電位の変化しないノード
の電位を所定の電位に固定し、前記ネットリストを用い
てポストレイアウトシミュレーションを実行するステッ
プを含む、請求項６に記載のバックアノテーション方
法。 - 【請求項８】 さらに、レイアウトパターン検証時に独
自の基準で縮退された直列接続デバイスが並列に接続さ
れた、レイアウトパターンデータまたは論理回路図上の
ノードを抽出するステップと、 前記ノードの抽出結果に基づいて、前記電位の変化する
ノードおよび前記電位の変化しないノードに関する情報
を更新するステップとを含む、請求項７に記載のバック
アノテーション方法。 - 【請求項９】 さらに、レイアウトパターン検証時に独
自の基準で縮退された直列接続素子が単一素子化され
た、レイアウトパターンデータまたは論理回路図上のノ
ードを抽出するステップと、 前記ノードの抽出結果に基づいて、前記電位の変化する
ノードおよび前記電位の変化しないノードに関する情報
を更新するステップとを含む、請求項７に記載のバック
アノテーション方法。 - 【請求項１０】 さらに、レイアウトパターン検証時に
独自の基準で縮退された直列接続デバイスが並列に接続
された、レイアウトパターンデータまたは論理回路図上
のノードを抽出するステップと、 レイアウトパターン検証時に独自の基準で縮退された直
列接続素子が単一素子化された、レイアウトパターンデ
ータまたは論理回路図上のノードを抽出するステップ
と、 前記ノードの抽出結果に基づいて、前記電位の変化する
ノードおよび前記電位の変化しないノードに関する情報
を更新するステップと、 前記ネットリストに含まれる寄生素子情報のみを縮退す
るステップとを含む、請求項７に記載のバックアノテー
ション方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000226756A JP4493173B2 (ja) | 2000-07-27 | 2000-07-27 | バックアノテーション方法 |
| US09/773,623 US6965853B2 (en) | 2000-07-27 | 2001-02-02 | Back annotation apparatus for carrying out a simulation based on the extraction result in regard to parasitic elements |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000226756A JP4493173B2 (ja) | 2000-07-27 | 2000-07-27 | バックアノテーション方法 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2009276459A Division JP2010113723A (ja) | 2009-12-04 | 2009-12-04 | バックアノテーション装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002041595A true JP2002041595A (ja) | 2002-02-08 |
| JP4493173B2 JP4493173B2 (ja) | 2010-06-30 |
Family
ID=18720317
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000226756A Expired - Fee Related JP4493173B2 (ja) | 2000-07-27 | 2000-07-27 | バックアノテーション方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6965853B2 (ja) |
| JP (1) | JP4493173B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US6772404B2 (en) | 2002-11-27 | 2004-08-03 | Renesas Technology Corp. | Parasitic element extraction apparatus |
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| JP5262996B2 (ja) * | 2009-05-26 | 2013-08-14 | 富士通セミコンダクター株式会社 | 論理シミュレーション装置、方法、及びプログラム |
| JP2010113723A (ja) * | 2009-12-04 | 2010-05-20 | Renesas Technology Corp | バックアノテーション装置 |
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| JPH07287051A (ja) * | 1994-04-20 | 1995-10-31 | Fujitsu Ltd | 論理シミュレータ用入力データ作成装置 |
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2000
- 2000-07-27 JP JP2000226756A patent/JP4493173B2/ja not_active Expired - Fee Related
-
2001
- 2001-02-02 US US09/773,623 patent/US6965853B2/en not_active Expired - Lifetime
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| Publication number | Publication date |
|---|---|
| US20020013688A1 (en) | 2002-01-31 |
| US6965853B2 (en) | 2005-11-15 |
| JP4493173B2 (ja) | 2010-06-30 |
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