JP2002041595A - バックアノテーション装置およびその方法 - Google Patents
バックアノテーション装置およびその方法Info
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- JP2002041595A JP2002041595A JP2000226756A JP2000226756A JP2002041595A JP 2002041595 A JP2002041595 A JP 2002041595A JP 2000226756 A JP2000226756 A JP 2000226756A JP 2000226756 A JP2000226756 A JP 2000226756A JP 2002041595 A JP2002041595 A JP 2002041595A
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Abstract
シミュレーション実行時に電位の変化したノード(アク
ティブノード)を抽出する(S1)。レイアウトパター
ンデータに対してレイアウトパターン検証を行なう(S
2)。S1のPre-layoutシミュレーション時に抽出され
たアクティブノード情報に基づいて、レイアウトパター
ンデータより寄生素子が抽出され、レイアウトパターン
データのすべてのデバイスと抽出された寄生素子情報を
含んだ寄生素子付ネットリストが生成される(S3)。
生成されたネットリストに基づいてPost-layoutシミュ
レーションが実行される(S4)。
Description
ョン装置およびその方法に関し、特に、抽出された寄生
素子の結果に基づいてシミュレーションを行なうバック
アノテーション装置および方法に関する。
に伴なって、配線遅延を削減することが重要となってき
た。そのために、いったんレイアウトを行ない、レイア
ウト終了後にそのレイアウトから配線遅延の原因となる
寄生素子を抽出し、そのレイアウトの回路構成と上記寄
生素子の情報を用いて回路シミュレーションを行なう。
これをバックアノテーションと呼ぶ。
対象となるレイアウトパターンデータ内に存在する全デ
バイスと指定したノードとの寄生素子情報を含む寄生素
子付ネットリストを用いて、ポストレイアウトシミュレ
ーションを実施していた。
集積回路が大規模化するにともない、半導体集積回路の
全デバイスを対象としてポストレイアウトシミュレーシ
ョンを行なうには、寄生素子抽出および、ポストレイア
ウトシミュレーションに費やす実行時間が多大となり、
現実的な時間での実行が困難な場合が多い。また、対象
となるレイアウトパターンデータ内の寄生素子抽出の対
象ノードを選定する作業も人手で行なわなければならず
困難な上、抽出対象ノードの数が多くなればなるほどポ
ストレイアウトシミュレーションが困難になるという問
題がある。
れたものでその目的は、効率的にバックアノテーション
を実行することが可能なバックアノテーション装置およ
びその方法を提供することである。
バックアノテーション装置は、論理回路に所定の信号を
印加する際に、電位の変化するノードを検出するプレレ
イアウトシミュレーション実行部と、論理回路のレイア
ウトパターンに対して所定のレイアウトパターン検証を
実行するレイアウトパターン検証実行部と、プレレイア
ウトシミュレーション実行部に接続され、電位の変化す
るノードより寄生素子を抽出する寄生素子抽出部と、寄
生素子抽出部に接続され、レイアウトパターンデータに
含まれるすべてのデバイスおよび寄生素子抽出部で抽出
された寄生素子を含むネットリストを生成するネットリ
スト生成部と、ネットリスト生成部に接続され、ネット
リストを用いてポストレイアウトシミュレーションを実
行するポストレイアウトシミュレーション実行部とを含
む。
いて、対象となるレイアウトパターンデータ内の寄生素
子抽出対象ノードの選定を容易化する。それに伴い、寄
生素子の抽出処理時間が短縮する。また、寄生素子の抽
出結果を用いてポストレイアウトシミュレーションを実
行するため、ポストレイアウトシミュレーションの処理
時間を短縮し、効率的なバックアノテーションの実施が
可能となる。
ョン実行部は、論理回路に所定の信号を印加する際に、
電位の変化するノードを検出するアクティブノード検出
部と、論理回路に所定の信号を印加する際に、電位の変
化しないノードを検出するノンアクティブノード検出部
とを含む。ネットリスト生成部は、寄生素子抽出部およ
びレイアウトパターン検証実行部に接続され、レイアウ
トパターンデータ内のアクティブノードに対する寄生素
子と、アクティブノードに接続されたデバイスとを含む
ネットリストを生成する寄生素子付ネットリスト生成部
を含む。ポストレイアウトシミュレーション実行部は、
ネットリスト生成部およびノンアクティブノード検出部
に接続され、電位の変化しないノードの電位を所定の電
位に固定し、ネットリストを用いてポストレイアウトシ
ミュレーションを実行するための手段を含む。
装置は、さらに、レイアウトパターン検証実行部に接続
され、レイアウトパターン検証時に独自の基準で縮退さ
れた直列接続デバイスが並列に接続された、レイアウト
パターンデータまたは論理回路図上のノードを抽出する
第1の内部ノード抽出部と、レイアウトパターン検証実
行部に接続され、レイアウトパターン検証時に独自の基
準で縮退された直列接続素子が単一素子化された、レイ
アウトパターンデータまたは論理回路図上のノードを抽
出する第2の内部ノード抽出部と、第1の内部ノード抽
出部、第2の内部ノード抽出部、アクティブノード検出
部およびノンアクティブノード検出部に接続され、第1
および第2の内部ノード抽出部での抽出結果に基づい
て、アクティブノード検出部およびノンアクティブノー
ド検出部の検出結果を更新するノード情報更新部と、寄
生素子付ネットリストに接続され、ネットリストに含ま
れる寄生素子情報のみを縮退する寄生素子情報縮退部と
を含む。
いたレイアウトパターンデータ内の寄生素子抽出対象ノ
ード選定を容易化する。それとともに、ポストレイアウ
トシミュレーション対象回路の絞込みとレイアウトパタ
ーンデータに忠実な寄生素子抽出と抽出精度を維持した
ままの寄生素子情報の縮退化を実現できる。また、寄生
素子抽出処理時間および上記寄生素子抽出結果を用いた
ポストレイアウトシミュレーション処理時間を短縮し、
効率的なバックアノテーションの実施が可能になる。
ョン方法は、論理回路に所定の信号を印加する際に、電
位の変化するノードを検出するステップと、論理回路の
レイアウトパターンに対して所定のレイアウトパターン
検証を実行するステップと、電位の変化するノードより
寄生素子を抽出するステップと、レイアウトパターンデ
ータに含まれるすべてのデバイスおよび寄生素子抽出部
で抽出された寄生素子を含むネットリストを生成するス
テップと、ネットリストを用いてポストレイアウトシミ
ュレーションを実行するステップとを含む。
いて、対象となるレイアウトパターンデータ内の寄生素
子抽出対象ノードの選定を容易化する。それに伴い、寄
生素子の抽出処理時間が短縮する。また、寄生素子の抽
出結果を用いてポストレイアウトシミュレーションを実
行するため、ポストレイアウトシミュレーションの処理
時間を短縮し、効率的なバックアノテーションの実施が
可能となる。
て、バックアノテーション装置は、コンピュータ1と、
コンピュータ1に指示を与えるためのキーボード5およ
びマウス6と、コンピュータ1により演算された結果等
を表示するためのディスプレイ2と、コンピュータ1が
実行するプログラムをそれぞれ読取るための磁気テープ
装置3、CD−ROM(Compact Disc-Read Only Memor
y)装置7および通信モデム9とを含む。
は、コンピュータ1で読取可能な記録媒体である磁気テ
ープ4またはCD−ROM8に記録され、磁気テープ装
置3およびCD−ROM装置7でそれぞれ読取られる。
または、通信回線を介して通信モデム9で読取られる。
テープ装置3、CD−ROM装置7または通信モデム9
を介して読取られたプログラムを実行するためのCPU
(Central Processing Unit)10と、コンピュータ1
の動作に必要なその他のプログラムおよびデータを記憶
するためのROM(Read Only Memory)11と、プログ
ラム、プログラム実行時のパラメータ、演算結果などを
記憶するためのRAM(Random Access Memory)12
と、プログラムおよびデータなどを記憶するための磁気
ディスク13とを含む。
たは通信モデム9により読取られたプログラムは、CP
U10で実行され、バックアノテーションフローが実行
される。
ックアノテーションフローについて説明する。
ノードBに接続された反転器42と、入力ノードAおよ
び反転器42の出力ノードCに接続されたNANDゲー
ト44と、NANDゲート44の出力ノードDに接続さ
れた反転器46とを含む。
ーションを実行し、シミュレーション実行時に電位の変
化するノード(以下「アクティブノード」という)を抽
出する(S1)。図4(B)は、図4(A)の論理回路
図a1にプレレイアウトシミュレーションを実行した図
である。
力信号aa1、入力ノードBに入力信号aa2(0V)
が入力された場合、プレレイアウトシミュレーション時
に入出力ノードCは信号aa3(3.0V),入出力ノ
ードDには出力信号aa4、出力ノードEには出力信号
aa5がそれぞれ出力される。同時にプレレイアウトシ
ミュレーション時に電位が変化するアクティブノードと
してノードA,D,EおよびFが抽出され、図4(C)
に示すアクティブノード情報aa6が出力される。
ンデータa3に対して、従来と同様の方法に従いレイア
ウトパターン検証が実行される(S2)。
に抽出されたアクティブノード情報aa6に基づいて、
レイアウトパターンデータa3より寄生素子が抽出さ
れ、レイアウトパターンデータa3のすべてのデバイス
と抽出された寄生素子情報を含んだ寄生素子付ネットリ
スト(図5(B))が生成される(S3)。
トリストを用いてポストレイアウトシミュレーションが
実施される(S4)。
ば、プレレイアウトシミュレーション結果を用いて、レ
イアウトパターンデータ内の寄生素子抽出対象ノードの
選定を容易化する。それに伴い、寄生素子の抽出処理時
間が短縮する。また、寄生素子の抽出結果を用いてポス
トレイアウトシミュレーションを実行するため、ポスト
レイアウトシミュレーションの処理時間を短縮し、効率
的なバックアノテーションの実施が可能となる。 [実施の形態2]本実施の形態によるバックアノテーシ
ョン装置は、実施の形態1と同様のハードウェア構成を
有する。このため、その説明はここでは繰返さない。
ックアノテーションフローについて説明する。
ノードBに接続された反転器52と、入力ノードAおよ
び反転器52の出力ノードCに接続されたNANDゲー
ト54と、NANDゲート54の出力ノードDに接続さ
れた抵抗器56と、抵抗器56の出力ノードDの反対側
に位置する入出力ノードGに接続された反転器58とを
含む。
レイアウトシミュレーションを実行し、アクティブノー
ドおよびシミュレーション実行時に電位の変化しないノ
ード(以下「ノンアクティブノード」という)を抽出す
る(S11)。
力信号ea1、入力ノードBに入力信号ea2(0V)
が入力された場合、プレレイアウトシミュレーション時
に入出力ノードCは信号ea3(3.0V)、入出力ノ
ードDには出力信号ea4、入出力ノードGには出力信
号ea5、出力ノードEには出力信号ea6がそれぞれ
出力される。同時にプレレイアウトシミュレーション実
行時に電位が変化するアクティブノードとして、ノード
A,D,E,FおよびGが抽出され、図7(C)に示す
アクティブノード情報ea7が出力される。また、電位
が変化しなかったノンアクティブノードとして、ノード
Cとその固定電位(3.0V)とが抽出され、図7
(D)に示すノンアクティブノード情報ea8として出
力される(S11)。
ンに対して、従来と同様の方法に従いレイアウトパター
ン検証が実行される(S2)。
されたアクティブノード/ノンアクティブノードに対応
するレイアウトパターンデータ上のノードが、レイアウ
トパターン検証時に、独自の基準で縮退された直列接続
デバイスが並列に接続されたもの(並列接続素子が単一
の直列接続素子化されたもの等)の内部ノードの場合、
その縮退されたレイアウトパターンデータ上の内部ノ−
ド全て(縮退前の内部ノード)を抽出する(S12)。
ノード/ノンアクティブノードに対応する論理回路図デ
ータ上のノードが、レイアウトパターン検証時に、独自
の基準で縮退された直列接続デバイスが並列に接続され
たものの内部ノードの場合、論理回路図上の内部ノード
に対応するレイアウトパターンデータ上の内部ノードを
抽出する。
8(A)を参照して、プレレイアウトシミュレーション
時に抽出されたアクティブノード/ノンアクティブノー
ドに対応するレイアウトパターンデータc1上のノード
が、レイアウトパターン検証時に独自の基準で縮退され
た直列接続デバイスが並列接続されたものca2の内部
ノードの場合、上記縮退されたレイアウトパターンデー
タc1上の内部ノードの全て(縮退前の内部ノードFお
よび?1)を抽出する(図8(B))。
ウトシミュレーション時に抽出されたアクティブノード
/ノンアクティブノードに対応する論理回路図データ上
のノードがレイアウトパターン検証時に、独自の基準で
縮退された直列接続デバイスが並列接続されたものca
16の内部ノードの場合、上記縮退された論理回路図デ
ータ上の内部ノードに対応するレイアウトパターンデー
タ上の内部ノード?1を抽出する(図9(B))。
レーション時に抽出されたアクティブノード/ノンアク
ティブノードに対応するレイアウトパターンデータ上の
ノードが、レイアウトパターン検証時に、独自の基準で
縮退された直列接続デバイス(直列接続素子が単一素子
化されたもの等)の内部ノードの場合、その縮退された
レイアウトパターンデータ上の内部ノード全て(縮退前
の内部ノード)を抽出する(S13)。
ノード/ノンアクティブノードに対応する論理回路図デ
ータ上のノードがレイアウトパターン検証時に、独自の
基準で縮退された直列接続デバイスの内部ノードの場
合、論理回路図上の内部ノードに対応するレイアウトパ
ターンデータ上の内部ノードを抽出する。
レレイアウトシミュレーション時に抽出されたアクティ
ブノード/ノンアクティブノードに対応する、レイアウ
トパターンデータが図10(A)に示されているものと
する。図10(A)に示すレイアウトパターンデータd
3上のノードが、レイアウトパターン検証時に、独自の
基準で縮退された直列接続デバイスda9の内部ノード
の場合、図10(B)を参照して、上記縮退されたレイ
アウトパターンデータ上の内部ノ−ド(縮退前の内部ノ
ード)D,?2およびGが抽出される。
に抽出されたアクティブノード/ノンアクティブノード
に対応する論理回路図データが図11に示されているも
のとする。図11に示す論理回路図データd7上のノー
ドがレイアウトパターン検証時に、独自の基準で縮退さ
れた直列接続デバイスda21の内部ノードの場合、上
記縮退された論理回路図データd7上の内部ノードDお
よびGに対応するレイアウトパターンデータ上の内部ノ
ードDが抽出される。
図12(A)に示すように内部ノードD,?2,G,F
および?1が抽出される。
た内部ノードに対する寄生素子付ネットリストを、寄生
素子の抽出精度を維持したまま寄生素子情報のみを縮退
した寄生素子付ネットリストに変換する(S14)。す
なわち、図12(B)のアクティブノード情報ea7に
内部ノード?1および?2が追加され、アクティブノー
ド情報ea11が作成される。
果とS11のプレレイアウトシミュレーションで抽出さ
れたアクティブノード情報を用いて、レイアウトパター
ンデータ内のアクティブノードに対するパス選択型寄生
素子抽出と、上記アクティブノードに接続するデバイス
部分(プレレイアウトシミュレーション時に回路動作し
た部分回路)のみの寄生素子付部分回路のネットリスト
(図12(C))を生成する(S15)。
作成された寄生素子付部分回路のネットリストに含まれ
る寄生素子情報のみを縮退したネットリストe6を作成
する(S16)。
ットリストe6を用いてポストレイアウトシミュレーシ
ョンが実施される(S17)。ポストレイアウトシミュ
レーション実行時には、図7(D)に示すノンアクティ
ブノード情報ea8を用いて、ノードCの電位を3.0
Vに固定する。
ば、プレレイアウトシミュレーション結果を用いたレイ
アウトパターンデータ内の寄生素子抽出対象ノード選定
を容易化する。それとともに、ポストレイアウトシミュ
レーション対象回路の絞込みとレイアウトパターンデー
タに忠実な寄生素子抽出と抽出精度を維持したままの寄
生素子情報の縮退化を実現できる。また、寄生素子抽出
処理時間および上記寄生素子抽出結果を用いたポストレ
イアウトシミュレーション処理時間を短縮し、効率的な
バックアノテーションの実施が可能になる。
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。
用いて、レイアウトパターンデータ内の寄生素子抽出対
象ノードの選定を容易化する。それに伴い、寄生素子の
抽出処理時間が短縮する。また、寄生素子の抽出結果を
用いてポストレイアウトシミュレーションを実行するた
め、ポストレイアウトシミュレーションの処理時間を短
縮し、効率的なバックアノテーションの実施が可能とな
る。
アノテーション装置の外観図である。
アノテーション装置のハードウェア構成を示すブロック
図である。
理のフローチャートである。
ンを施した際のアクティブノード抽出方法を説明するた
めの図である。
出した例を説明するための図である。
理のフローチャートである。
ンを施した際のアクティブノード/ノンアクティブノー
ド抽出方法を説明するための図である。
めの図である。
めの図である。
ための図である。
ための図である
の縮退例とを説明するための図である。
装置、4 磁気テープ、5 キーボード、6 マウス、
7 CD−ROM装置、8 CD−ROM、9通信モデ
ム、10 CPU、11 ROM、12 RAM、13
磁気ディスク、42,46,52,58 反転器、4
4,54 NANDゲート、56 抵抗器、a1,e1
論理回路図、a3,c1,d3 レイアウトパターン
データ、aa1,aa2,ea1,ea2 入力信号、
aa3,ea3 信号、aa4,aa5,ea5,ea
6 出力信号、aa6,ea11,ea7 アクティブ
ノード情報、d7 論理回路図データ、da21,da
9 直列接続デバイス、e6 ネットリスト、ea8
ノンアクティブノード情報。
Claims (10)
- 【請求項1】 論理回路に所定の信号を印加する際に、
電位の変化するノードを検出するプレレイアウトシミュ
レーション実行部と、 前記論理回路のレイアウトパターンに対して所定のレイ
アウトパターン検証を実行するレイアウトパターン検証
実行部と、 前記プレレイアウトシミュレーション実行部に接続さ
れ、前記電位の変化するノードより寄生素子を抽出する
寄生素子抽出部と、 前記寄生素子抽出部に接続され、前記レイアウトパター
ンデータに含まれるすべてのデバイスおよび前記寄生素
子抽出部で抽出された寄生素子を含むネットリストを生
成するネットリスト生成部と、 前記ネットリスト生成部に接続され、前記ネットリスト
を用いてポストレイアウトシミュレーションを実行する
ポストレイアウトシミュレーション実行部とを含む、バ
ックアノテーション装置。 - 【請求項2】 前記プレレイアウトシミュレーション実
行部は、 前記論理回路に前記所定の信号を印加する際に、電位の
変化するノードを検出するアクティブノード検出部と、 前記論理回路に前記所定の信号を印加する際に、電位の
変化しないノードを検出するノンアクティブノード検出
部とを含み、 前記ネットリスト生成部は、前記寄生素子抽出部および
前記レイアウトパターン検証実行部に接続され、前記レ
イアウトパターンデータ内のアクティブノードに対する
寄生素子と、前記アクティブノードに接続されたデバイ
スとを含むネットリストを生成する寄生素子付ネットリ
スト生成部を含み、 前記ポストレイアウトシミュレーション実行部は、前記
ネットリスト生成部および前記ノンアクティブノード検
出部に接続され、前記電位の変化しないノードの電位を
所定の電位に固定し、前記ネットリストを用いてポスト
レイアウトシミュレーションを実行するための手段を含
む、請求項1に記載のバックアノテーション装置。 - 【請求項3】 さらに、前記レイアウトパターン検証実
行部に接続され、レイアウトパターン検証時に独自の基
準で縮退された直列接続デバイスが並列に接続された、
レイアウトパターンデータまたは論理回路図上のノード
を抽出する内部ノード抽出部と、 前記内部ノード抽出部、前記アクティブノード検出部お
よび前記ノンアクティブノード検出部に接続され、前記
内部ノード抽出部での抽出結果に基づいて、前記アクテ
ィブノード検出部および前記ノンアクティブノード検出
部の検出結果を更新するノード情報更新部とを含む、請
求項2に記載のバックアノテーション装置。 - 【請求項4】 さらに、前記レイアウトパターン検証実
行部に接続され、レイアウトパターン検証時に独自の基
準で縮退された直列接続素子が単一素子化された、レイ
アウトパターンデータまたは論理回路図上のノードを抽
出する内部ノード抽出部と、 前記内部ノード抽出部、前記アクティブノード検出部お
よび前記ノンアクティブノード検出部に接続され、前記
内部ノード抽出部での抽出結果に基づいて、前記アクテ
ィブノード検出部および前記ノンアクティブノード検出
部の検出結果を更新するノード情報更新部とを含む、請
求項2に記載のバックアノテーション装置。 - 【請求項5】 さらに、前記レイアウトパターン検証実
行部に接続され、レイアウトパターン検証時に独自の基
準で縮退された直列接続デバイスが並列に接続された、
レイアウトパターンデータまたは論理回路図上のノード
を抽出する第1の内部ノード抽出部と、 前記レイアウトパターン検証実行部に接続され、レイア
ウトパターン検証時に独自の基準で縮退された直列接続
素子が単一素子化された、レイアウトパターンデータま
たは論理回路図上のノードを抽出する第2の内部ノード
抽出部と、 前記第1の内部ノード抽出部、前記第2の内部ノード抽
出部、前記アクティブノード検出部および前記ノンアク
ティブノード検出部に接続され、前記第1および第2の
内部ノード抽出部での抽出結果に基づいて、前記アクテ
ィブノード検出部および前記ノンアクティブノード検出
部の検出結果を更新するノード情報更新部と、 前記寄生素子付ネットリスト生成部に接続され、前記ネ
ットリストに含まれる寄生素子情報のみを縮退する寄生
素子情報縮退部とを含む、請求項2に記載のバックアノ
テーション装置。 - 【請求項6】 論理回路に所定の信号を印加する際に、
電位の変化するノードを検出するステップと、 前記論理回路のレイアウトパターンに対して所定のレイ
アウトパターン検証を実行するステップと、 前記電位の変化するノードより寄生素子を抽出するステ
ップと、 前記レイアウトパターンデータに含まれるすべてのデバ
イスおよび前記寄生素子抽出部で抽出された寄生素子を
含むネットリストを生成するステップと、 前記ネットリストを用いてポストレイアウトシミュレー
ションを実行するステップとを含む、バックアノテーシ
ョン方法。 - 【請求項7】 検出する前記ステップは、 前記論理回路に前記所定の信号を印加する際に、電位の
変化するノードを検出するステップと、 前記論理回路に前記所定の信号を印加する際に、電位の
変化しないノードを検出するステップとを含み、 生成する前記ステップは、前記レイアウトパターンデー
タ内のアクティブノードに対する寄生素子と、前記アク
ティブノードに接続されたデバイスとを含むネットリス
トを生成するステップを含み、 実行する前記ステップは、前記電位の変化しないノード
の電位を所定の電位に固定し、前記ネットリストを用い
てポストレイアウトシミュレーションを実行するステッ
プを含む、請求項6に記載のバックアノテーション方
法。 - 【請求項8】 さらに、レイアウトパターン検証時に独
自の基準で縮退された直列接続デバイスが並列に接続さ
れた、レイアウトパターンデータまたは論理回路図上の
ノードを抽出するステップと、 前記ノードの抽出結果に基づいて、前記電位の変化する
ノードおよび前記電位の変化しないノードに関する情報
を更新するステップとを含む、請求項7に記載のバック
アノテーション方法。 - 【請求項9】 さらに、レイアウトパターン検証時に独
自の基準で縮退された直列接続素子が単一素子化され
た、レイアウトパターンデータまたは論理回路図上のノ
ードを抽出するステップと、 前記ノードの抽出結果に基づいて、前記電位の変化する
ノードおよび前記電位の変化しないノードに関する情報
を更新するステップとを含む、請求項7に記載のバック
アノテーション方法。 - 【請求項10】 さらに、レイアウトパターン検証時に
独自の基準で縮退された直列接続デバイスが並列に接続
された、レイアウトパターンデータまたは論理回路図上
のノードを抽出するステップと、 レイアウトパターン検証時に独自の基準で縮退された直
列接続素子が単一素子化された、レイアウトパターンデ
ータまたは論理回路図上のノードを抽出するステップ
と、 前記ノードの抽出結果に基づいて、前記電位の変化する
ノードおよび前記電位の変化しないノードに関する情報
を更新するステップと、 前記ネットリストに含まれる寄生素子情報のみを縮退す
るステップとを含む、請求項7に記載のバックアノテー
ション方法。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
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