JP2005510787A

JP2005510787A - 応答器による多様環境テスト

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Publication number: JP2005510787A
Application number: JP2003547978A
Authority: JP
Inventors: ロニー、ゴフ; ブライアン、ログスドン; エドワード、ペトリク
Original assignee: Koninklijke Philips Electronics NV
Current assignee: Koninklijke Philips NV
Priority date: 2001-11-30
Filing date: 2002-11-20
Publication date: 2005-04-21
Also published as: AU2002365493A8; WO2003046591A2; US6543034B1; EP1461732A2; WO2003046591A3; AU2002365493A1

Abstract

この発明の幾つかの実施形態に共通して、第１の集積回路をテストするためのテスト装置がある。集積回路は、１つまたはそれ以上のプロセッサと、１つまたはそれ以上の通信装置とを備えている。テスト装置は、少なくとも１つのプロセッサと、幾つかの通信装置と、１つまたはそれ以上の構成接続部とを有する応答集積回路を含んでいる。この応答集積回路は、第１の集積回路からのコマンドに応答して、１つまたはそれ以上の構成接続部により確立された構成により１つまたはそれ以上の通信装置の制御動作をテストする。

Description

本発明は、電子装置に係り、排他的ではないがさらに詳細には、集積回路のシミュレーションおよびテスティングに関する。

シミュレーション、実験用テスト、生産用テストは、集積回路開発および製造の間に直面する典型的な局面である。都合の悪いことに、しばしば、これらの異なる局面で用いられるコードおよび／またはテスト装置においては共通性がほとんどない。１つのスキーム（考え方）においては、実験用のテストは、集積回路の設計をシミュレートするために用いられるコードを利用していないし、このコードは具体的に望まれているよりもしばしば低速度でのテスタの生産における限定された利用のみを見出している。このシミュレーションは、孤立化設計、妥当性確認および／または生産性の問題における困難性を導く可能性がある。「チップ上システム／システムオンチップ（ＳｏＣ―System-on-Chip―）」技術に限定されないがこれを含む回路の複雑さにおける引き続く増加と共に、これらの困難性は一般的により顕著になってきた。

このように、技術のこの分野における更なる貢献の要求がなされている。本発明はこの要求に対応している。

発明の概要

本発明の１つの実施形態は、シミュレーティングおよび／またはテスティング回路構成用の独特の技術である。この発明の他の実施形態は、集積回路をシミュレートおよび／またはテストするための独特の方法、システムおよび装置を含んでいる。

本発明の更なる実施形態は、通信装置を有する集積回路を設計し、前記集積回路のモデルおよび応答回路のモデルを伴う前記通信装置の制御動作をシミュレートすることを含んでいる。この集積回路および応答回路はこれらのモデルに基づいて製造されており、前記集積回路は前記応答回路と共にテストされている。これらのモデルは、ハードウェア記述言語（ＨＤＬ―Hardware Description Languge―）により、または、幾つかの例を指名するための“Ｃ”プログラミング言語と共に、定義されていても良い。

本発明の他の実施形態において、シミュレーションは、システムオンチップ集積回路モデルおよび応答集積回路モデルにより管理されている。システムオンチップ集積回路モデルに従ったシステムオンチップ集積回路および応答集積回路モデルに従った応答集積回路が提供される。このシステムオンチップ集積回路は、応答集積回路と共にテストされる。

さらに他の実施形態においては、コンピュータ読出し可能装置が、第１の集積回路モデルを伴うＳｏＣ集積回路と、第２の集積回路モデルを伴う応答集積回路とのシミュレーションを提供するため実行可能な指令を実行している。この第１のモデルは、１つまたはそれ以上の通信装置を含むＳｏＣ集積回路を定義すると共に、第２のモデルは、少なくとも１つのプロセッサおよび幾つかの通信インターフェースを含む応答集積回路を定義している。前記指令は、前記ＳｏＣ集積回路からのコマンドに応答可能なスレーブモードにあるときに応答集積回路を伴う１つまたはそれ以上の通信装置の制御動作をシミュレートするようにさらに実行可能である。

本発明の１つの目的は、回路構成をシミュレートおよび／またはテストするための独特の技術を提供することにある。

本発明の他の目的は、集積回路をシミュレートおよび／またはテストするための独特の装置、方法、システムまたは機器を提供することにある。

本発明の更なる目的、実施形態、態様、特徴、利点および長所は、この明細書に含まれている詳細な説明および図面から明らかとなるであろう。

発明の詳細な説明

本発明の本質を理解することを促進させることを目的として多くの異なる態様に本発明は実施化されるが、図面に示された実施形態に対して今、参照がなされるであろうし、同様に特定の言語がこれを説明するために用いられるであろう。それでもなお、この発明の範囲がこれらの実施形態により説明されようとしていることにより限定されないことは理解されるであろう。上述した実施形態における何れかの選択や更なる変形、および、この明細書において説明されたような本発明の本質の更なる適用例は、本発明が関連する技術分野の熟練者に対して通常生じるであろうように、熟慮される。

本発明の１つの実施形態は、集積回路構成をシミュレートおよびテストするための独特の技術である。この技術は、開発中の企画集積回路のモデルとの間の通信をシミュレートするための応答集積回路のモデルを提供し、応答集積回路および企画（project）集積回路を提供し、この企画集積回路を前記応答集積回路と共にテストする過程を備えることが可能である。更なる実施形態は、他の独特の方法、システム、装置および機器を含んでいる。限定的ではない実施例の方法により、図１は集積回路（ＩＣ―Integrated Circuit―）開発プロセス２０を線図的に示している。

プロセス２０はステージ２２および２４から始まっている。ステージ２２において、新たな企画ＩＣが設計される。この企画ＩＣ波、高度の集積化度合いを有する複合タイプのものでも可能である。ステージ２２は、シミュレーションを通して設計をテストするために用いることができる企画ＩＣ設計用の論理モデルを提供することを含んでいる。１つの形態において、設計は１つまたはそれ以上のハードウェア記述言語（ＨＤＬ―Hardware Description Language―）モジュールにより特定されている。これらのモジュールはアプリケーション特定集積回路（ＡＳＩＣ―Application Specific Integrated Circuit―）のセルアレイを特注生産するための標準プログラムの収集（ライブラリー―library―）から選択することもできる。１つまたはそれ以上の統合ツールは、ＡＳＩＣにおける企画ＩＣ設計を実施化するためのネットリスト（netlist）を生成するために用いることもできる。シャーマその他（Sharma et al）への米国特許第５，８４１，６６３号は、このアプローチの一例を提供している。他の実施形態においては、幾つかまたは全てのモデリングが“Ｃ”プログラミング言語により提供されている。その他の実施形態においては、企画ＩＣの論理的なモデリングは異なるタイプのものであり、および／またはＡＳＩＣ技術を用いて一部分のみ開発され、または、ＡＳＩＣ技術以外の完全な特注生産により開発されている。

図２を追加的に参照すると、企画ＩＣ設計の具体例は、システムオンチップ（ＳｏＣ）１２０として概略的に示されている。このＳｏＣ１２０は、システムバス１２６により多数の通信装置１２４に接続された１つまたはそれ以上のプロセッサ１２２を備えている。通信装置１２４は、ユニバーサルシリアルバス（ＵＳＢ―Universal Serial Bus―）スレーブ１３０と、Ｉ２Ｃ（またはＩ^２Ｃ）装置１３２と、ユニバーサル非同期受信機／送信機（ＵＡＲＴ―Universal Asynchronous Receiver/Transmitter―）１３４と、ＵＡＲＴ赤外線（ＵＡＲＴ−ＩＲ―InfraRed―）１３６と、ＰＣＩバスブリッジ１３８とを備えている。通信装置１２４はそれぞれ対応する通信インターフェース１４０を有している。

他の実施形態において、より多くのまたはより少ない通信装置１２４が含まれ、および／または、１つまたはそれ以上の異なるタイプの通信装置１２４がこの技術分野の熟練者が想像するように含まれている。ＳｏＣ１２０は、ほんの一部を指名するための１つまたはそれ以上のメモリ、クロック、キャッシュのような他の装置を含むことができる。

プロセス２０のステージ２４において、応答回路設計が提供される。この設計は、企画ＩＣ設計の通信装置におけるインターフェースに対して提供される。応答回路設計は、ステージ２２における企画ＩＣ設計の前、最中、または後、に特定される。以前に開発されたＩＣの通信装置サブシステムを有する選択された企画ＩＣ設計のために、予め開発された応答回路設計を用いることが可能であろうことは想定される。また、他の実施形態において、応答回路設計は、企画ＩＣ設計が作成されているように、または、企画設計の所定のステージに引き続いて行われるようにして作成することができる。１つの好適な実施形態において、応答回路設計は、企画ＩＣ設計と同様のやり方によりモデル化された集積回路の形態で行なわれる。１つのさらに好適な実施形態において、応答回路は、企画ＩＣ設計と共通な１つまたはそれ以上のＨＤＬモジュールを用いて集積化されている。それにも拘わらず、さらに他の実施形態において、応答回路の形態および／またはモデリングは、この技術分野の熟練者が想像するように変更することも可能である。

図２は、ＳｏＣ応答部１５０のような応答回路設計の一例を提供する。この応答部１５０は、システムバス１５６により多数の通信装置１５０に接続された少なくとも１つのプロセッサ１５２を備えている。通信装置１５４は、ユニバーサルシリアルバス（ＵＳＢ）ホスト１６０、Ｉ２Ｃ（またはＩ^２Ｃ）装置１６２、ユニバーサル非同期受信機／送信機（ＵＡＲＴ）１６４、ＵＡＲＴ赤外線（ＵＡＲＴ−ＩＲ）１６６、バスブリッジ１６８を備えており、これらのそれぞれは、対応する数の通信経路１９０を提供するためにＳｏＣ１２０の通信インターフェース１４０の対応する１つに制御可能に接続されている。このような接続は、通信装置１２４および１５４のタイプに合わせて、機械的、電気的、および／または、光学的に行なうことができる。通信装置１５４はまた、ＳｏＣ１２０には接続されていないＵＳＢスレーブ１７０やＥＣＰプリンタ１７２を含んでいる。他の実施形態において、より多くのまたはより少ない通信装置１５４が含まれており、および／または、１つまたはそれ以上の異なるタイプの通信装置１５４が、この技術分野の熟練者が想像するように、含まれている。応答部１５０は、ほんの一部を指名するための１つまたはそれ以上のメモリ、クロック、キャッシュのような他の装置を含むことができる。

プロセス２０は、ステージ２２および２４から２６へと進む。ステージ２６において、企画ＩＣ設計は、その論理的モデリングに基づいてホストコンピュータによりシミュレートされる。このシミュレーションは、応答回路論理モデルを備えるテスティング通信を含んでいる。要求されたときには、同一のコードを備える企画ＩＣ設計および応答回路設計用のモデリング通信装置が、異なるモデルの適用に関連する、より安定したシミュレーションを具体的に提供することもできる。図３を参照すると、シミュレーションホストコンピュータ２２０が１つまたはそれ以上のプロセッサ２２２と共に示されている。コンピュータ２２０はまた、プロセッサ２２２に制御可能に接続された、オペレータ入力装置２２４およびオペレータ出力装置２２６を含んでいる。入力装置２２４は、従来からのマウス２２４ａやキーボード２２４ｂを含んでおり、選択的または追加的には、トラックボールや、ライトペンや、音声認識サブシステム、および／または、この技術分野の熟練者が想像するようなタイプの異なる入力装置を含むことも可能である。出力装置２２６は、従来からのグラフィック表示装置２２６ａやプリンタ２２６ｂを含んでおり、選択的または追加的には、聴覚（音声）出力システム、および／または、この技術分野の熟練者が想像するような異なるタイプの出力装置を含むことも可能である。さらに、他の実施形態において、より多くのまたはより少ないオペレータ入力装置２２４またはオペレータ出力装置２２６が用いられても良い。

コンピュータ２２０はまた、プロセッサ２２２に制御可能に接続されたメモリ２２８を含んでいる。メモリ２２８は、固体電子メモリ、磁気メモリ、光学メモリ、またはこれらを組み合わせたメモリから構成することができる。図１に示すように、メモリ２２８は、取り外し可能な格納ディスク２３０として象徴的に示されている取り外し可能／持ち運び可能メモリ装置２２８ａを含んでいる。格納ディスク２３０は、（ＣＤ−ＲＯＭまたはＤＶＤのような）光学的な読出し可能ディスク、または、時期的に符号化されたハードディスクまたはフロッピディスクにより構成することができる。選択的または追加的には、ＲＭＤ２２８は、磁気的に符号化されたテープまたはカートリッジメディア、不揮発性半導体構成物、または、この技術分野における熟練者が想像するであろう異なる形態の取り外し可能なメモリを含むことができる。

１つの実施形態において、少なくともメモリ２２８の一部分は、プロセス２０のステージ２６に従って、シミュレーションを行なうために、プロセッサ２２２用のプログラミング指令を格納するため制御可能である。企画ＩＣシミュレーションモデル２４０および応答回路モデル２５０は、メモリ２２８内に格納された情報として象徴的に表される。コンピュータ２２０は同様に、ステージ２６のシミュレーションを行なうためにモデル２４０および２５０を実行する。モデル３２０および３５０にそれぞれ図２に示すＳｏＣ１２０および応答部１５０を表現させることにより、コンピュータ２２０によるステージ２６のシミュレーションは、それぞれＵＳＢスレーブ１３０とホスト１６０、Ｉ２Ｃバス装置１３２と１６２、ＵＡＲＴ１３４と１６４、ＵＡＲＴ−ＩＲ１３６と１６６、および／またはＰＣＩバスブリッジ１３８と１６８、の間の通信をテストするために配置することも可能である。

選択的または追加的には、ステージ２６のシミュレートされたテスティングの更なる実施形態において、応答ＩＣ論理モデルは、企画ＩＣ論理モデルの制御の下でスレーブとして動作する。この実施形態は、応答ＩＣ論理モデルおよび企画ＩＣ論理モデルに制御可能に接続する通信媒体を介して提供される通信テスティングプロトコルを含んでいる。１つ以上の通信媒体が存在しているときに、応答回路論理モデルに対する１つまたはそれ以上の専用構成の入力について選択を行なうことができる。例えば図２においては、構成入力の接続１９２は、通信経路１９０の中から選択するように表示されている。これらの接続は、応答ＩＣの汎用目的入力／出力（Ｉ／Ｏ）ピンの形態で提供することもできる。選択的または追加的には、初期設定（default）媒体を用いることができる。相対的に簡略で低い間接通信媒体が求められているこれらの適用例においては、ＵＡＲＴ通信リンクが選択されても良いが、ＵＡＲＴを用いたりまたは用いなかったりする他の実施形態においては、異なる単数または複数の媒体を用いることができる。

企画ＩＣモデルおよび応答回路モデル用のテストプロトコルの限定的でない一例は、以下の表１のように提供される。

表１のそれぞれの行（row）について、第１欄（column）は企画ＩＣモデルから送られてきたコマンドを特定し、第２欄は第１欄のコマンドに対応する応答ＩＣモデルの対応機能を特定している。他の実施形態においては、異なるプロトコルおよび／またはテスティング方法論を選択的または追加的に用いることもできる。このような一例においては、１つまたはそれ以上の汎用目的の入力／出力（Ｉ／Ｏ）ピンが、テスティング用の企画ＩＣおよび応答回路モデルを同期させるための遮断プロトコルを提供する用いられる。

ステージ２６で実行されるシミュレーションが企画ＩＣおよび／または応答回路設計を変更することを求める結果となるであろうことは予期されることである。従って、条件項２８は、シミュレートされた設計が受け入れ可能であるか否かをテストする。もし受け入れることができない場合には、プロセス２０は、所望の設計へと変更させるために、ステージ２２および／またはステージ２４へとループを戻すことになる。

企画ＩＣおよび応答回路の設計がテストにより受け入れ可能なものとしてひとたび設定されてしまったならば、プロセス２０は、条件項２８の肯定の枝からステージ３２および３４へと進む。１つまたはそれ以上の試作（prototype）の企画ＩＣが、受け入れられた設計に従ってステージ３２で形成される。ステージ３４においては、応答ＩＣが提供される。ステージ３４は、ステージ３２の前、最中、後の何れでも実行可能である。応答ＩＣは、同様の通信装置サブシステムを有する、より早期の企画ＩＣ設計プロセスからでも入手可能であることは、想定されることである。他の場合においては、試作の応答ＩＣが製造される。

プロセス２０は、ステージ３２および３４から、実験環境におけるテスティングを行なうために進む。ステージ３６は、通信テスティングを行なうために、企画ＩＣおよび応答ＩＣを共に接続する過程を含んでいる。このテスティングは、もしも要求がなされたならば表１のテスティングプロトコルを含み、ステージ２６におけるシミュレーションの間に行なわれるテスティングと通常は重複させることができる。応答ＩＣは、自立型の実験テスト設備内で提供されることも可能である。

ステージ３６から、プロセス２０は、試作品が受け入れ可能であるか否かを決定するために条件項３８へと続いている。もしもこのテストの結果が受け入れ可能でないならば、プロセス２０は、受け入れ不可能な結果を解決する必要性があるので、ステージ２２，２４，２６，３２，３４および／または３６へとループが戻ることになる。これらの選択肢は、条件項３８の否定の枝から延びる多数の矢印を有する点線により表現されている。これらの結果がもしも受け入れ可能であるならば、そのときはプロセス２０が企画ＩＣを生産するためにステージ４２へと進むことになる。ステージ４６は、応答ＩＣについての生産環境におけるテスティングの実行を含んでいる。応答ＩＣは、ステージ４６用の生産テスト設備の中に含められている。ステージ３６の場合におけるように、ステージ４６はもしも要求されるのであるならば表１のプロトコルを用いて実行することが可能である。プロセス２０は、その後停止する。求められる場合には、ステージ２６で用いられる応答回路シミュレーションモデルに相当するステージ３６および４６でのテスティング用の応答ＩＣを用いることは、他の解決方法（approaches）に比較して不確実さがより少ない開発プロセスをしばしば提供することができる。

図４を参照すると、既に説明した実施形態に近似する特徴を表現しているものに同一の参照符号を付して、テストシステム４００が示されている。テストシステム４００は、ステージ３６および／または４６のテスティングを実行するために用いることができる配置構成を表している。システム４００は、ＳｏＣ４２０の形態における企画ＩＣを含んでいる。ＳｏＣ４２０は、テスティングへと導く目的でテストベッド４２５へと提供される。ＳｏＣ４２０は、通信経路４９０を介してテスト設備４４０へと制御可能に接続された通信装置１３０を含むＳｏＣ１２０と同様の装置として構成されている。テスト設備４４０は、応答システムオンチップ（ＲＳｏＣ）の形態による応答ＩＣ４５０を含んでいる。応答ＩＣ４５０は、応答部１５０と同様にして構成することができ、したがって、通信経路１９０を介してＳｏＣ４２０に制御可能に接続された通信装置１６０を含んでいる。応答ＩＣ４５０はさらに、制御をテストするために通信媒体を選択する構成入力の接続１９２を含んでいる。１つの実施形態において、テスティングプロトコルは、遮断同期技術を通じて、またはこの技術分野における熟練者が想像するであろうような異なるアプローチにより、表１との関連で説明したものと同じように構成することができる。

ＳｏＣ４２０は、応答ＩＣ４５０に接続された、汎用目的の入力／出力（Ｉ／Ｏ）接続４９４を含んでいる。Ｉ／Ｏ接続４９４は、（ＳｏＣメモリテスティング、キャッシュ完全妥当性の確認ほかの）ＳｏＣ４２０の回路構成および／または他の装置のシミュレーションまたは物理的テスティングの間に、応答ＩＣ４５０（図示せず）の１つまたはそれ以上のクロックを選択的に切り換える信号を送るためにそれぞれ用いることができる。

本発明の多くの選択的な実施形態が予期される。例えば、他の実施形態において、１つ以上の企画ＩＣ／モデルは、共通の応答ＩＣ／モデルによりテストおよび／またはシミュレートすることができる。追加的または選択的には、多くの応答ＩＣ／モデルが提供可能であろう。本発明による方法のさらなる実施形態においては、シミュレーションは、応答ＩＣのモデルと共に行なわれなくても良い。さらに他の方法の実施形態においては、応答ＩＣを伴うテスティングは、実験環境および生産環境の両方で実行されなくても良い。他の実施形態は、応答ＩＣモデルを備えるＩＣ設計の作用をシミュレートするために制御可能なコンピュータを含んでいる。更なる実施形態において、コンピュータ読出し可能装置は、応答回路モデルに対してシミュレーションを行なうために実行可能な指令、応答ＩＣに対するテスティングを導くために実行可能な指令、またはその両方を行なうために提供されている。他の実施形態は、前述した応答回路論理モデルおよび／または応答ＩＣの少なくとも幾つかの特徴を含む応答ＩＣを備えるテスト設備を含んでいる。他の実施形態は応答ＩＣ装置である。

この明細書に述べられた作用、証明または研究成果に関する理論やメカニズムの何れかは、本発明の理解をさらに深めるために合致しており、これらはけっして本発明をこれらの作用、証明または研究成果に関するこのような理論やメカニズムのみに限定するものではない。本発明は、上記図面および説明により詳細に図示および説明されているが、同様に説明はされてはいるが特徴を制限するものではなく、選択された実施形態形態の実が示され説明されると共に、この明細書および特許請求の範囲により定義された本発明の本旨の範囲内に帰着する全ての等価なものおよび変形・変更されたものが保護されるべきことを求められていることは理解されるべきである。

集積回路開発プロセスを示すフローチャートである。図１に示すプロセスに従って提供可能な集積回路の配置を示す概略説明図である。図１のプロセスに従って集積回路シミュレーションを実行するためのシステムを示す線図的な説明図である。図１のプロセスに従って集積回路のテスティングを実行するためのシステムを示す線図的な説明図である。

Claims

通信装置を含む集積回路を設計し、
前記集積回路のモデルと応答回路モデルとを伴う前記通信装置の制御動作をシミュレートし、
前記集積回路の前記モデルに基づく前記集積回路と、前記応答回路モデルに基づく応答集積回路とを提供し、
前記応答集積回路と共に前記集積回路をテストする
過程を備える方法。
前記集積回路は、１つまたはそれ以上の他の通信装置を含み、前記シミュレートする過程は前記１つまたはそれ以上の他の通信装置の通信のシミュレーションを含む請求項１に記載の方法。
前記通信装置は、ユニバーサルシリアルバス装置と、ユニバーサル非同期受信機送信機と、Ｉ２Ｃ装置と、バスブリッジとより構成される１つのグループである請求項１および請求項２の何れかに記載の方法。
前記テストする過程は、少なくとも実験環境および生産環境のうちの何れか１つの中で行われる請求項１ないし請求項３の何れかに記載の方法。
前記集積回路の前記モデルおよび前記応答回路モデルは、それぞれ少なくとも部分的にはＨＤＬにより定義されている請求項１ないし請求項４の何れかに記載の方法。
前記テストを行なっている間に、スレーブモードでの前記応答集積回路を制御するために、前記集積回路から前記応答集積回路に対してテストコマンドを送信する過程をさらに備える請求項１ないし請求項５の何れかに記載の方法。
１つまたはそれ以上の構成接続部を伴う前記応答集積回路を構成する過程をさらに備える請求項１ないし請求項６の何れかに記載の方法。
前記集積回路は、１つまたはそれ以上のプロセッサと複数の通信装置を含むＳｏＣタイプであり、前記応答集積回路は、少なくとも１つのプロセッサと幾つかの通信装置とを含む請求項１に記載の方法。
１つまたはそれ以上のプロセッサと１つまたはそれ以上の通信装置とを備えるＳｏＣ集積回路をテストするテスト装置を備え、前記テスト装置は応答集積回路を含み、前記応答集積回路は少なくとも１つのプロセッサと幾つかの通信装置と１つまたはそれ以上の構成接続部とを含み、前記応答集積回路は前記ＳｏＣ集積回路からのコマンドに対して応答可能であり、前記１つまたはそれ以上の構成接続部により確立された構成により前記ＳｏＣ集積回路の１つまたはそれ以上の通信装置をテストする装置。
第１のＨＤＬモデルを伴う前記ＳｏＣ集積回路と、第２のＨＤＬモデルを伴う前記応答集積回路とをシミュレートするために制御可能なコンピュータをさらに備える請求項９に記載の装置。
前記テスト装置に対して制御可能に接続された前記ＳｏＣ集積回路をさらに備える請求項９および請求項１０の何れかに記載の装置。
前記１つまたはそれ以上のプロセッサおよび前記１つまたはそれ以上の通信装置は、システムバスに接続されると共に、前記１つまたはそれ以上の通信装置は、ユニバーサルシリアルバス、ユニバーサル非同期受信機送信機、バスブリッジより構成されるグループのそれぞれ１つである請求項９ないし請求項１１の何れかに記載の装置。
前記ＳｏＣ集積回路および前記応答集積回路はさらに、Ｉ２Ｃ装置をそれぞれ備えている請求項９ないし請求項１２の何れかに記載の装置。
第１のＨＤＬ集積回路モデルを伴う前記ＳｏＣ集積回路および第２のＨＤＬ集積賀露モデルを伴う前記応答集積回路のシミュレーションを提供することを実行可能な指令を実行するコンピュータ読出し可能装置をさらに備え、前記指令は前記応答集積回路を伴う前記１つまたはそれ以上の通信装置の制御をシミュレートすることをさらに実行可能である請求項９に記載の装置。
前記コンピュータ読出し可能装置は、格納ディスクの形状である請求項１４に記載の装置。