JPH1092938A - レイアウト方法、レイアウト装置、及び、データベース - Google Patents

Abstract

(57)【要約】 【課題】ＬＳＩの設計時間の短縮を図ることのできるレ
イアウト方法及びレイアウト装置を提供する。 【解決手段】回路接続データ１及びレイアウトデータ２
を読み込み、ＤＢ２１のネットＤＴ２２とパターンＤＴ
２３にそれぞれ回路接続情報と回路パターン情報として
格納すると共に、それらの情報に基づいて抽出した寄生
素子を寄生素子情報として寄生素子ＤＴ２４に格納し、
その寄生素子に基づいて計算した各ネットの遅延時間を
遅延時間情報として遅延時間ＤＴ２５に格納する。そし
て、セルの配置変更や配線パターンの経路変更等のレイ
アウト変更がある場合、その変更毎に回路パターン情報
を変更してパターンＤＴ２３を更新するとともに、寄生
素子の抽出及び遅延時間の計算を行い、寄生素子情報，
遅延時間情報を変更して寄生素子ＤＴ２４と遅延時間Ｄ
Ｔ２５をそれぞれ更新する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＬＳＩの回路パタ
ーンとその回路パターンが持つ寄生素子及び遅延時間の
処理時間を短縮することが可能なレイアウト方法，レイ
アウト装置、及び、寄生素子等の情報を格納するデータ
ベースに関するものである。

【０００２】近年、ＬＳＩにおいては、大規模化・高集
積化が進められる一方で、開発期間の短縮が要求されて
いる。そのため、ＬＳＩのレイアウト設計においても、
その設計時間の短縮が要求されている。

【０００３】

【従来の技術】図１７は、従来の大規模な半導体装置
（ＬＳＩ，ＶＬＳＩ等）を設計するためのフローチャー
トである。即ち、ステップ（以下、単に、Ｓという）１
において、仕様に基づいて回路設計（論理設計）を行
い、回路接続データ（ネットリスト）１を生成し、その
回路接続データ１に基づいて、Ｓ２においてマスクパタ
ーンのレイアウト設計を行い、レイアウトデータ２を作
成する。

【０００４】レイアウトデータ２の完成後、Ｓ３におい
て一括してレイアウトデータ２から、配線パターンの寄
生素子の抽出を行って寄生素子情報を格納した寄生素子
データ３を生成し、その寄生素子データ３に基づいて、
寄生素子による信号の遅延時間情報を計算して遅延時間
データ４を生成する。そして、各データ１〜４に基づい
て回路・論理シミュレーションを行い、レイアウト設計
によって発生した寄生素子による信号遅延時間の検証が
行われる（バックアノテーションと呼ばれる）。

【０００５】ところで、寄生素子抽出処理（Ｓ３）及び
遅延時間計算処理（Ｓ４）は、レイアウトデータ２の完
成後に、そのレイアウトデータ２に含まれる全ての配線
パターンに対してバッチ処理にて行われる。従って、レ
イアウトデータ２に含まれる配線パターンの量、即ち、
ＬＳＩの集積度が高くなるほど、寄生素子抽出処理及び
遅延時間計算処理に要する時間が長くなる。

【０００６】そのため、回路設計を開始してから回路・
論理シミュレーションが終了するまでに時間がかかる。
また、回路・論理シミュレーションの結果、所望の動作
が得られない（例えば、信号の伝播時間の差による誤動
作）場合、Ｓ１の回路設計又はＳ２のレイアウト設計に
おいて、バッファの挿入等の回路変更や、配線パターン
の経路の変更等のレイアウト修正を行わなければならな
い。レイアウト修正を行うと、その修正後のレイアウト
データ２から再度寄生素子抽出処理及び遅延時間計算処
理を行わなければシミュレーションを行うことができな
い。従って、レイアウトの修正を行う毎に寄生素子抽出
及び遅延時間計算を行わなければならないので、ますま
す設計に要する時間がますます長くなるという問題があ
る。

【０００７】そのため、ＬＳＩの大規模化と設計期間短
縮のため、レイアウト設計から回路設計への手戻り回数
を削減することを目的として、図１８に示すように、予
めＳ６の回路設計において、主要な信号線の配線長が、
その配線長によって生じる遅延時間の長さからみて、ど
の程度までなら許せるかを各主要信号線に対応づけてま
とめた制約データ５を作成し、その制約データ５に基づ
いてレイアウトデータ２を生成する方法がある。Ｓ７に
おいて、制約データ５を満足するように、回路接続デー
タ１から回路を構成する複数のセルを自動配置を行って
配置データ６を作成し、その配置データ６に基づいてＳ
８において自動配線を行ってレイアウトデータ２を作成
することにより、回路設計への手戻り回数を削減し、開
発期間の短縮を図っている。

【０００８】しかしながら、自動配置及び自動配線（Ｓ
７，Ｓ８）では、制約データ５を満たしたレイアウトデ
ータ２が作成されるものの、配線の経路の状態などによ
って、ＬＳＩ全体として不具合が発生する場合がある。
そのため、Ｓ９において人手によってインタラクティブ
にレイアウト修正を行い、セルの配置や配線の引き回し
を変更した新たなレイアウトデータ２ａを作成する。こ
の新たなレイアウトデータ２ａに基づいて、図１７に示
す寄生素子データ３及び遅延時間データ４を作成し、回
路論理シミュレーション（Ｓ５）を行ってレイアウト設
計によって発生した寄生素子による信号遅延時間の検証
を行う。

【０００９】

【発明が解決しようとする課題】ところで、回路設計に
おいて作成された制約データ５は、自動配置・配線処理
において、素子を自動配置する際に考慮される制約条件
の一つとして扱われているだけである。即ち、制約デー
タ５とレイアウトデータ２，２ａとの対応付けがなされ
ていないので、自動配置、配線処理後のレイアウトデー
タ２に対して、素子の配置変更や配線の変更を行った場
合、変更されたレイアウトデータ２ａについては、回路
設計から制約データ５として与えられた制約条件を満た
しているかは保証されない。

【００１０】制約条件を満たしているか検証するために
は、図１７の方法と同様に、Ｓ３〜Ｓ５の寄生素子抽出
処理、遅延時間計算処理、及び、回路・論理シミュレー
ションを行わなければならない。そして、シミュレーシ
ョンの結果、信号のタイミング等の問題が発見された場
合には、Ｓ９に戻ってレイアウト修正を行わなければな
らないので、やはり設計終了までに多くの時間を必要と
し、開発終了までに長い期間を要するという問題があ
る。

【００１１】本発明は上記問題点を解決するためになさ
れたものであって、その目的はＬＳＩの設計時間の短縮
を図ることのできるレイアウト方法及びレイアウト装置
を提供することにある。また、そのようなレイアウト方
法及びレイアウト装置に利用されるデータを格納するこ
とができるデータベースを提供することにある。

【００１２】

【課題を解決するための手段】本発明は上記目的を達成
するため、請求項１に記載の発明は、データベースに格
納された半導体装置の回路接続情報と回路パターン情報
とに基づいて、該半導体装置のレイアウトを変更するた
めのレイアウト方法であって、レイアウトが変更される
毎に、そのレイアウト変更による回路パターンの座標デ
ータを入力し、その座標データに基づいて前記データベ
ースに格納された回路パターン情報を変更し、その変更
した回路パターン情報に基づいて、変更された回路パタ
ーンの寄生素子を抽出し、その抽出した寄生素子に基づ
いて、変更された回路パターンを含むネットの各端子間
の遅延時間を計算するようにしたことを要旨とする。

【００１３】請求項２に記載の発明は、データベースに
格納された半導体装置の回路接続情報と回路パターン情
報とに基づいて、該半導体装置のレイアウトを変更する
ためのレイアウト方法であって、予め作成された信号に
対する制約データを入力し、その制約データの制約遅延
時間をデータベースに格納しておき、レイアウトが変更
される毎に、そのレイアウト変更による回路パターンの
座標データを入力し、その座標データに基づいて前記デ
ータベースに格納された回路パターン情報を変更し、そ
の変更した回路パターン情報に基づいて、変更された回
路パターンの寄生素子を抽出し、その抽出した寄生素子
に基づいて、変更された回路パターンを含むネットの各
端子間の遅延時間を計算し、前記データベースに格納さ
れた制約遅延時間と、変更した回路パターンにより計算
された実遅延時間とを比較し、レイアウト変更によるネ
ットの各端子間の実遅延時間が、制約データの制約遅延
時間を満たしていることを検証するようにしたことを要
旨とする。

【００１４】請求項３に記載の発明は、請求項１又は２
に記載のレイアウト方法において、前記回路接続情報は
ネット及びそのネットにて接続される端子を含み、予め
作成された回路接続データに格納され、前記回路パター
ン情報は前記接続される端子間の回路パターンの配線の
座標データ及び配線を形成する配線層の情報を含み、予
め作成されたレイアウトデータに格納され、それら回路
接続データ及びレイアウトデータを外部データとして入
力し、前記回路接続情報及び回路パターン情報をデータ
ベースに格納するようにしたことを要旨とする。

【００１５】請求項４に記載の発明は、請求項１乃至３
に記載のレイアウト方法において、レイアウトに変更に
伴う回路パターンの新たな座標データを入力し、その回
路パターンに関連する回路接続情報に格納された関連デ
ータに基づいて、前記入力した新たな座標データを新た
な回路パターン情報として前記データベースに格納する
ようにしたことを要旨とする。

【００１６】請求項５に記載の発明は、請求項１乃至４
に記載のレイアウト方法において、変更され前記データ
ベースに格納された新たな回路パターン情報に基づいて
寄生素子を再抽出し、前記関連データに基づいて、再抽
出した寄生素子を前記回路パターンに対応する新たな寄
生素子情報として前記データベースに格納するようにし
たことを要旨とする。

【００１７】請求項６に記載の発明は、請求項１乃至５
に記載のレイアウト方法において、前記データベースに
格納された新たな寄生素子情報に基づいて、端子間の遅
延時間の再計算を行い、前記関連データに基づいて、再
計算した遅延時間を新たな遅延時間情報として前記デー
タベースに格納するようにしたことを要旨とする。

【００１８】請求項７に記載の発明は、請求項１乃至６
に記載のレイアウト方法において、前記データベースに
格納された新たな寄生素子情報に基づいて、寄生素子を
所定のモデルの等価回路として端子間の遅延時間の再計
算を行うようにしたことを要旨とする。

【００１９】請求項８に記載の発明は、請求項２乃至７
に記載のレイアウト方法において、前記制約遅延時間は
回路接続情報に対応する遅延時間情報として遅延時間デ
ータテーブルに格納され、関連データに基づいて前記回
路接続情報に対応して格納された遅延時間情報を読み出
し、読み出した遅延時間情報の遅延時間と制約遅延時間
とを比較するようにしたことを要旨とする。

【００２０】請求項９に記載の発明は、請求項１乃至８
に記載のレイアウト方法において、前記データベースに
格納された回路パターン情報の変更があるか否かを判断
し、その判断結果に基づいて、変更が有る場合には再び
パターン変更手段を実行するようにしたことを要旨とす
る。

【００２１】請求項１０に記載の発明は、請求項１乃至
９に記載のレイアウト方法において、更に、前記データ
ベースに格納された遅延時間情報を外部へ出力し、遅延
時間データとして格納するようにしたことを要旨とす
る。

【００２２】請求項１１に記載の発明は、請求項１乃至
１０に記載のレイアウト方法において、更に、前記デー
タベースに格納された回路パターン情報を外部へ出力
し、回路パターンの変更後の新たなレイアウトデータと
して格納するようにしたことを要旨とする。

【００２３】請求項１２に記載の発明は、請求項１乃至
１１に記載のレイアウト方法において、回路パターンの
変更に先立ち、前記データベースに格納された回路接続
情報と回路パターン情報とに基づいて、抽出した回路パ
ターンの寄生素子を寄生素子情報として該データベース
に格納し、前記寄生素子情報と前記回路接続情報とに基
づいて計算したネットの各端子間の遅延時間を遅延時間
情報として該データベースに格納するとともに、前記各
情報を関連付ける関連データが該データベースに格納さ
れ、抽出した寄生素子を関連データに基づいて回路パタ
ーン情報に対応する寄生素子情報として前記データベー
スに格納し、計算した遅延時間を関連データに基づいて
回路接続情報に対応する遅延時間情報として前記データ
ベースに格納して該データベースを生成するようにした
ことを要旨とする。

【００２４】請求項１３に記載の発明は、請求項１２に
記載のレイアウト方法において、前記データベースを生
成する際に、前記回路パターン情報に基づいて寄生素子
を抽出し、抽出した寄生素子を寄生素子情報として前記
データベースに格納し、その寄生素子情報と前記回路パ
ターン情報とを関連付ける関連データを前記データベー
スに格納し、前記回路接続情報と回路パターン情報とを
照合し、回路接続情報と回路パターン情報との対応付け
を行い、回路接続情報と回路パターン情報とを対応付け
る関連データを前記データベースに格納し、前記抽出さ
れた寄生素子情報に基づいて、前記回路パターンにより
接続される端子間の遅延時間を計算し、その遅延時間を
遅延時間情報として前記データベースに格納し、その遅
延時間情報と前記寄生素子情報とを関連付ける関連デー
タ、遅延時間情報と前記回路接続情報とを関連付ける関
連付ける関連データを前記データベースに格納するよう
にしたことを要旨とする。

【００２５】請求項１４に記載の発明は、請求項１２乃
至１３に記載のレイアウト方法において、前記寄生素子
は、前記回路パターン情報に基づいて抽出された等電位
な回路パターンに対して、その回路パターンの配線の抵
抗値よりなる寄生抵抗と、配線の容量値よりなる寄生容
量とから構成されることを要旨とする。

【００２６】請求項１５に記載の発明は、請求項１２又
は１４に記載のレイアウト方法において、前記データベ
ースに格納された新たな寄生素子情報に基づいて、寄生
素子を所定のモデルの等価回路として端子間の遅延時間
の計算を行うようにしたことを要旨とする。請求項１６
に記載の発明は、請求項１乃至１５に記載のレイアウト
方法において、前記データベースは、前記回路接続情報
を格納するネットデータテーブルと、前記回路パターン
情報を格納するパターンデータテーブルと、前記寄生素
子情報を格納する寄生素子データテーブルと、前記遅延
時間情報を格納する遅延時間データテーブルとから構成
され、前記関連データは、各データテーブルに格納され
た互いに対応する情報に応じて各データテーブルに格納
されたことを要旨とする。

【００２７】請求項１７に記載の発明は、請求項１乃至
１６に記載のレイアウト方法において、前記関連データ
は、情報が格納された格納アドレスであって、対応する
情報が格納された格納アドレスを、互いに他のデータテ
ーブルの対応する情報に格納したことを要旨とする。

【００２８】請求項１８に記載の発明は、データベース
に格納された半導体装置の回路接続情報と回路パターン
情報とに基づいて、該半導体装置のレイアウトを変更す
るためのレイアウト装置であって、レイアウトが変更さ
れる毎に、そのレイアウト変更による回路パターンの座
標データを入力し、その座標データに基づいて前記デー
タベースに格納された回路パターン情報を変更するパタ
ーン変更手段と、前記パターン変更手段により変更され
た回路パターン情報に基づいて、変更された回路パター
ンの寄生素子を抽出する寄生素子抽出手段と、前記寄生
素子抽出手段により抽出された寄生素子に基づいて、変
更された回路パターンを含むネットの各端子間の遅延時
間を計算する遅延時間計算手段とを備えたことを要旨と
する。

【００２９】請求項１９に記載の発明は、データベース
に格納された半導体装置の回路接続情報と回路パターン
情報とに基づいて、該半導体装置のレイアウトを変更す
るためのレイアウト装置であって、予め作成された信号
に対する制約データを入力し、その制約データの制約遅
延時間をデータベースに格納する制約条件入力手段と、
レイアウトが変更される毎に、そのレイアウト変更によ
る回路パターンの座標データを入力し、その座標データ
に基づいて前記データベースに格納された回路パターン
情報を変更するパターン変更手段と、前記パターン変更
手段により変更された回路パターン情報に基づいて、変
更された回路パターンの寄生素子を抽出する寄生素子抽
出手段と、前記寄生素子抽出手段により抽出された寄生
素子に基づいて、変更された回路パターンを含むネット
の各端子間の遅延時間を計算する遅延時間計算手段と、
前記データベースに格納された制約遅延時間と、前記遅
延時間計算手段により計算された実遅延時間とを比較す
る遅延時間比較手段とを備え、レイアウト変更によるネ
ットの各端子間の実遅延時間が、制約データの制約遅延
時間を満たしていることを検証するようにしたことを要
旨とする。

【００３０】請求項２０に記載の発明は、請求項１８又
は１９に記載のレイアウト装置において、前記回路接続
情報はネット及びそのネットにて接続される端子を含
み、予め作成された回路接続データに格納され、前記回
路パターン情報は前記接続される端子間の回路パターン
の配線の座標データ及び配線を形成する配線層の情報を
含み、予め作成されたレイアウトデータに格納され、そ
れら回路接続データ及びレイアウトデータを外部データ
として入力し、前記回路接続情報及び回路パターン情報
をデータベースに格納する外部データ入力手段を備えた
ことを要旨とする。

【００３１】請求項２１に記載の発明は、請求項１８乃
至２０に記載のレイアウト装置において、前記パターン
変更手段は、レイアウトに変更に伴う回路パターンの新
たな座標データを入力し、その回路パターンに関連する
回路接続情報に格納された関連データに基づいて、前記
入力した新たな座標データを新たな回路パターン情報と
して前記データベースに格納するようにしたことを要旨
とする。

【００３２】請求項２２に記載の発明は、請求項１８乃
至２１に記載のレイアウト装置において、前記寄生素子
抽出手段は、前記パターン変更手段により変更され前記
データベースに格納された新たな回路パターン情報に基
づいて寄生素子を再抽出し、前記関連データに基づい
て、再抽出した寄生素子を前記回路パターンに対応する
新たな寄生素子情報として前記データベースに格納する
ようにしたことを要旨とする。

【００３３】請求項２３に記載の発明は、請求項１８乃
至２２に記載のレイアウト装置において、前記遅延時間
計算手段は、前記データベースに格納された新たな寄生
素子情報に基づいて、端子間の遅延時間の再計算を行
い、前記関連データに基づいて、再計算した遅延時間を
新たな遅延時間情報として前記データベースに格納する
ようにしたことを要旨とする。

【００３４】請求項２４に記載の発明は、請求項１８乃
至２３に記載のレイアウト装置において、前記遅延時間
計算手段は、前記データベースに格納された新たな寄生
素子情報に基づいて、寄生素子を所定のモデルの等価回
路として端子間の遅延時間の再計算を行うようにしたこ
とを要旨とする。

【００３５】請求項２５に記載の発明は、請求項１９乃
至２４に記載のレイアウト装置において、前記制約遅延
時間は回路接続情報に対応する遅延時間情報として遅延
時間データテーブルに格納され、前記遅延時間比較手段
は、関連データに基づいて前記回路接続情報に対応して
格納された遅延時間情報を読み出し、読み出した遅延時
間情報の遅延時間と制約遅延時間とを比較するようにし
たことを要旨とする。

【００３６】請求項２６に記載の発明は、請求項１８乃
至２５に記載のレイアウト装置において、前記データベ
ースに格納された回路パターン情報の変更があるか否か
を判断する変更終了判断手段を備え、その判断結果に基
づいて、変更が有る場合には再びパターン変更手段を実
行するようにしたことを要旨とする。

【００３７】請求項２７に記載の発明は、請求項１８乃
至２６に記載のレイアウト装置において、更に、前記デ
ータベースに格納された遅延時間情報を外部へ出力し、
遅延時間データとして格納する遅延時間データ出力手段
を備えたことを要旨とする。

【００３８】請求項２８に記載の発明は、請求項１８乃
至２７に記載のレイアウト装置において、更に、前記デ
ータベースに格納された回路パターン情報を外部へ出力
し、回路パターンの変更後の新たなレイアウトデータと
して格納するパターンデータ出力手段を備えたことを要
旨とする。

【００３９】請求項２９に記載の発明は、請求項１７乃
至２８に記載のレイアウト装置において、前記パターン
変更手段に先立ち、前記データベースに格納された回路
接続情報と回路パターン情報とに基づいて、抽出した回
路パターンの寄生素子を寄生素子情報として該データベ
ースに格納し、前記寄生素子情報と前記回路接続情報と
に基づいて計算したネットの各端子間の遅延時間を遅延
時間情報として該データベースに格納するとともに、前
記各情報を関連付ける関連データを該データベースに格
納するデータベース生成手段を備え、前記寄生素子抽出
手段は、抽出した寄生素子を関連データに基づいて回路
パターン情報に対応する寄生素子情報として前記データ
ベースに格納し、前記遅延時間計算手段は、計算した遅
延時間を関連データに基づいて回路接続情報に対応する
遅延時間情報として前記データベースに格納したことを
要旨とする。

【００４０】請求項３０に記載の発明は、請求項２９に
記載のレイアウト装置において、前記データベース生成
手段は、前記回路パターン情報に基づいて寄生素子を抽
出し、抽出した寄生素子を寄生素子情報として前記デー
タベースに格納し、その寄生素子情報と前記回路パター
ン情報とを関連付ける関連データを前記データベースに
格納する寄生素子抽出手段と、前記回路接続情報と回路
パターン情報とを照合し、回路接続情報と回路パターン
情報との対応付けを行い、回路接続情報と回路パターン
情報とを対応付ける関連データを前記データベースに格
納する回路照合手段と、前記寄生素子抽出手段により抽
出された寄生素子情報に基づいて、前記回路パターンに
より接続される端子間の遅延時間を計算し、その遅延時
間を遅延時間情報として前記データベースに格納し、そ
の遅延時間情報と前記寄生素子情報とを関連付ける関連
データ、遅延時間情報と前記回路接続情報とを関連付け
る関連付ける関連データを前記データベースに格納する
遅延時間計算手段とから構成されたことを要旨とする。

【００４１】請求項３１に記載の発明は、請求項２９乃
至３０に記載のレイアウト装置において、前記寄生素子
は、前記回路パターン情報に基づいて抽出された等電位
な回路パターンに対して、その回路パターンの配線の抵
抗値よりなる寄生抵抗と、配線の容量値よりなる寄生容
量とから構成されることを要旨とする。

【００４２】請求項３２に記載の発明は、請求項２９乃
至３１に記載のレイアウト装置において、前記遅延時間
計算手段は、前記データベースに格納された新たな寄生
素子情報に基づいて、寄生素子を所定のモデルの等価回
路として端子間の遅延時間の計算を行うようにしたこと
を要旨とする。

【００４３】請求項３３に記載の発明は、請求項１８乃
至３２に記載のレイアウト装置において、前記データベ
ースは、前記回路接続情報を格納するネットデータテー
ブルと、前記回路パターン情報を格納するパターンデー
タテーブルと、前記寄生素子情報を格納する寄生素子デ
ータテーブルと、前記遅延時間情報を格納する遅延時間
データテーブルとから構成され、前記関連データは、各
データテーブルに格納された互いに対応する情報に応じ
て各データテーブルに格納されたことを要旨とする。

【００４４】請求項３４に記載の発明は、請求項１８乃
至３３に記載のレイアウト装置において、前記関連デー
タは、情報が格納された格納アドレスであって、対応す
る情報が格納された格納アドレスを、互いに他のデータ
テーブルの対応する情報に格納したことを要旨とする。

【００４５】請求項３５に記載の発明は、ネットデータ
テーブルとパターンデータテーブルにそれぞれ格納され
た回路接続情報と回路パターン情報とに基づいて、抽出
した回路パターンの寄生素子を寄生素子情報として寄生
素子データテーブルに格納し、前記寄生素子情報と前記
回路接続情報とに基づいて計算したネットの各端子間の
遅延時間を遅延時間情報として遅延時間データテーブル
に格納し、前記各データテーブルに格納された対応する
情報に対して、それらの情報を関連付ける関連データを
対応する情報が格納されたデータテーブルにそれぞれ格
納したことを要旨とする。

【００４６】請求項３６に記載の発明は、請求項３５に
記載のデータベースにおいて、前記関連データは、情報
が格納された格納アドレスであって、対応する情報が格
納された格納アドレスを、互いに他のデータテーブルの
対応する情報に格納したことを要旨とする。

【００４７】請求項３７に記載の発明は、請求項３５乃
至３６に記載のデータベースにおいて、ネットデータテ
ーブルとパターンデータテーブル、パターンデータテー
ブルと寄生素子データテーブル、寄生素子データテーブ
ルと遅延時間データテーブル、遅延時間データテーブル
とネットデータテーブルに格納された対応する情報に対
してそれぞれ前記関連データを格納したことを要旨とす
る。

【００４８】請求項３８に記載の発明は、請求項３５乃
至３７に記載のデータベースにおいて、更に、ネットデ
ータテーブルと寄生素子データテーブルに格納された対
応する情報に対してそれぞれ前記関連データを格納した
ことを要旨とする。

【００４９】（作用）従って、請求項１に記載の発明に
よれば、レイアウトが変更される毎に、そのレイアウト
変更による回路パターンの座標データが入力され、その
座標データに基づいて前記データベースに格納された回
路パターン情報が変更される。その変更された回路パタ
ーン情報に基づいて、変更された回路パターンの寄生素
子が抽出され、その抽出された寄生素子に基づいて、変
更された回路パターンを含むネットの各端子間の遅延時
間が計算される。

【００５０】請求項２に記載の発明によれば、予め作成
された信号に対する制約データが入力され、その制約デ
ータの制約遅延時間がデータベースに格納される。レイ
アウトが変更される毎に、そのレイアウト変更による回
路パターンの座標データが入力され、その座標データに
基づいてデータベースに格納された回路パターン情報が
変更される。その変更された回路パターン情報に基づい
て、変更された回路パターンの寄生素子が抽出され、そ
の抽出された寄生素子に基づいて、変更された回路パタ
ーンを含むネットの各端子間の遅延時間が計算される。
そして、データベースに格納された制約遅延時間と、計
算された実遅延時間とが比較され、レイアウト変更によ
るネットの各端子間の実遅延時間が、制約データの制約
遅延時間を満たしていることが検証される。

【００５１】請求項３に記載の発明によれば、回路接続
情報にはネット及びそのネットにて接続される端子が含
まれて予め作成された回路接続データに格納され、回路
パターン情報には接続される端子間の回路パターンの配
線の座標データ及び配線を形成する配線層の情報が含ま
れて予め作成されたレイアウトデータに格納され、それ
ら回路接続データ及びレイアウトデータが外部データと
して入力され、回路接続情報及び回路パターン情報がデ
ータベースに格納される。

【００５２】請求項４に記載の発明によれば、レイアウ
トに変更に伴う回路パターンの新たな座標データが入力
され、その回路パターンに関連する回路接続情報に格納
された関連データに基づいて、入力された新たな座標デ
ータが新たな回路パターン情報としてデータベースに格
納される。

【００５３】請求項５に記載の発明によれば、変更され
データベースに格納された新たな回路パターン情報に基
づいて寄生素子が再抽出され、関連データに基づいて、
再抽出された寄生素子が回路パターンに対応する新たな
寄生素子情報としてデータベースに格納される。

【００５４】請求項６に記載の発明によれば、データベ
ースに格納された新たな寄生素子情報に基づいて、端子
間の遅延時間の再計算が行われ、関連データに基づい
て、再計算された遅延時間が新たな遅延時間情報として
データベースに格納される。

【００５５】請求項７に記載の発明によれば、データベ
ースに格納された新たな寄生素子情報に基づいて、寄生
素子を所定のモデルの等価回路として端子間の遅延時間
の再計算が行われる。

【００５６】請求項８に記載の発明によれば、制約遅延
時間は回路接続情報に対応する遅延時間情報として遅延
時間データテーブルに格納され、関連データに基づいて
回路接続情報に対応して格納された遅延時間情報が読み
出され、読み出された遅延時間情報の遅延時間と制約遅
延時間とが比較される。

【００５７】請求項９に記載の発明によれば、データベ
ースに格納された回路パターン情報の変更があるか否か
が判断され、その判断結果に基づいて、変更が有る場合
には再びパターン変更手段が実行される。

【００５８】請求項１０に記載の発明によれば、データ
ベースに格納された遅延時間情報が外部へ出力され、遅
延時間データとして格納される。請求項１１に記載の発
明によれば、データベースに格納された回路パターン情
報が外部へ出力され、回路パターンの変更後の新たなレ
イアウトデータとして格納される。

【００５９】請求項１２に記載の発明によれば、回路パ
ターンの変更に先立って、データベースに格納された回
路接続情報と回路パターン情報とに基づいて、抽出され
た回路パターンの寄生素子が寄生素子情報としてデータ
ベースに格納され、寄生素子情報と回路接続情報とに基
づいて計算されたネットの各端子間の遅延時間が遅延時
間情報としてデータベースに格納される。更に、各情報
を関連付ける関連データが該データベースに格納され、
抽出された寄生素子が関連データに基づいて回路パター
ン情報に対応する寄生素子情報としてデータベースに格
納され、計算された遅延時間が関連データに基づいて回
路接続情報に対応する遅延時間情報としてデータベース
に格納される。

【００６０】請求項１３に記載の発明によれば、データ
ベースを生成する際に、回路パターン情報に基づいて寄
生素子が抽出され、抽出された寄生素子が寄生素子情報
としてデータベースに格納され、その寄生素子情報と回
路パターン情報とを関連付ける関連データがデータベー
スに格納される。そして、回路接続情報と回路パターン
情報とが照合され、回路接続情報と回路パターン情報と
の対応付けが行われ、回路接続情報と回路パターン情報
とを対応付ける関連データがデータベースに格納され
る。更に、抽出された寄生素子情報に基づいて、回路パ
ターンにより接続される端子間の遅延時間が計算され、
その遅延時間が遅延時間情報としてデータベースに格納
され、その遅延時間情報と寄生素子情報とを関連付ける
関連データ、遅延時間情報と回路接続情報とを関連付け
る関連付ける関連データがデータベースに格納される。

【００６１】請求項１４に記載の発明によれば、寄生素
子は、回路パターン情報に基づいて抽出された等電位な
回路パターンに対して、その回路パターンの配線の抵抗
値よりなる寄生抵抗と、配線の容量値よりなる寄生容量
とから構成される。

【００６２】請求項１５に記載の発明によれば、データ
ベースに格納された新たな寄生素子情報に基づいて、寄
生素子を所定のモデルの等価回路として端子間の遅延時
間の計算が行われる。

【００６３】請求項１６に記載の発明によれば、データ
ベースは、回路接続情報を格納するネットデータテーブ
ルと、回路パターン情報を格納するパターンデータテー
ブルと、寄生素子情報を格納する寄生素子データテーブ
ルと、遅延時間情報を格納する遅延時間データテーブル
とから構成される。そして、関連データは、各データテ
ーブルに格納された互いに対応する情報に応じて各デー
タテーブルに格納される。

【００６４】請求項１７に記載の発明によれば、関連デ
ータは、情報が格納された格納アドレスであって、対応
する情報が格納された格納アドレスが、互いに他のデー
タテーブルの対応する情報に格納される。

【００６５】請求項１８に記載の発明によれば、パター
ン変更手段には、レイアウトが変更される毎に、そのレ
イアウト変更による回路パターンの座標データが入力さ
れ、その座標データに基づいてデータベースに格納され
た回路パターン情報が変更される。寄生素子抽出手段で
は、パターン変更手段により変更された回路パターン情
報に基づいて、変更された回路パターンの寄生素子が抽
出され、遅延時間計算手段では、寄生素子抽出手段によ
り抽出された寄生素子に基づいて、変更された回路パタ
ーンを含むネットの各端子間の遅延時間が計算される。

【００６６】請求項１９に記載の発明によれば、制約条
件入力手段には、予め作成された信号に対する制約デー
タが入力され、その制約データの制約遅延時間がデータ
ベースに格納される。パターン変更手段には、レイアウ
トが変更される毎に、そのレイアウト変更による回路パ
ターンの座標データが入力され、その座標データに基づ
いてデータベースに格納された回路パターン情報が変更
される。寄生素子抽出手段では、パターン変更手段によ
り変更された回路パターン情報に基づいて、変更された
回路パターンの寄生素子が抽出され、遅延時間計算手段
では、寄生素子抽出手段により抽出された寄生素子に基
づいて、変更された回路パターンを含むネットの各端子
間の遅延時間が計算される。そして、遅延時間比較手段
によって、データベースに格納された制約遅延時間と、
遅延時間計算手段により計算された実遅延時間とが比較
され、その比較結果に基づいて、レイアウト変更による
ネットの各端子間の実遅延時間が、制約データの制約遅
延時間を満たしていることが検証される。

【００６７】請求項２０に記載の発明によれば、回路接
続情報にはネット及びそのネットにて接続される端子が
含まれて予め作成された回路接続データに格納され、回
路パターン情報には接続される端子間の回路パターンの
配線の座標データ及び配線を形成する配線層の情報が含
まれて予め作成されたレイアウトデータに格納される。
外部データ入力手段は、それら回路接続データ及びレイ
アウトデータを外部データとして入力し、回路接続情報
及び回路パターン情報がデータベースに格納される。

【００６８】請求項２１に記載の発明によれば、パター
ン変更手段は、レイアウトに変更に伴う回路パターンの
新たな座標データを入力し、その回路パターンに関連す
る回路接続情報に格納された関連データに基づいて、入
力された新たな座標データが新たな回路パターン情報と
してデータベースに格納される。

【００６９】請求項２２に記載の発明によれば、寄生素
子抽出手段は、パターン変更手段により変更されデータ
ベースに格納された新たな回路パターン情報に基づいて
寄生素子を再抽出し、関連データに基づいて、再抽出さ
れた寄生素子が回路パターンに対応する新たな寄生素子
情報としてデータベースに格納される。

【００７０】請求項２３に記載の発明によれば、遅延時
間計算手段は、データベースに格納された新たな寄生素
子情報に基づいて、端子間の遅延時間の再計算を行い、
関連データに基づいて、再計算された遅延時間が新たな
遅延時間情報としてデータベースに格納される。

【００７１】請求項２４に記載の発明によれば、遅延時
間計算手段は、データベースに格納された新たな寄生素
子情報に基づいて、寄生素子を所定のモデルの等価回路
として端子間の遅延時間の再計算が行われる。

【００７２】請求項２５に記載の発明によれば、制約遅
延時間は回路接続情報に対応する遅延時間情報として遅
延時間データテーブルに格納され、遅延時間比較手段
は、関連データに基づいて回路接続情報に対応して格納
された遅延時間情報を読み出し、読み出された遅延時間
情報の遅延時間と制約遅延時間とが比較される。

【００７３】請求項２６に記載の発明によれば、データ
ベースに格納された回路パターン情報の変更があるか否
かを判断する変更終了判断手段が備えられ、その判断結
果に基づいて、変更が有る場合には再びパターン変更手
段が実行される。

【００７４】請求項２７に記載の発明によれば、更に、
データベースに格納された遅延時間情報を外部へ出力
し、遅延時間データとして格納する遅延時間データ出力
手段が備えられる。

【００７５】請求項２８に記載の発明によれば、更に、
データベースに格納された回路パターン情報を外部へ出
力し、回路パターンの変更後の新たなレイアウトデータ
として格納するパターンデータ出力手段が備えられる。

【００７６】請求項２９に記載の発明によれば、パター
ン変更手段に先立ち、データベースに格納された回路接
続情報と回路パターン情報とに基づいて、抽出した回路
パターンの寄生素子を寄生素子情報として該データベー
スに格納し、寄生素子情報と回路接続情報とに基づいて
計算したネットの各端子間の遅延時間を遅延時間情報と
して該データベースに格納するとともに、各情報を関連
付ける関連データを該データベースに格納するデータベ
ース生成手段が備えられ、寄生素子抽出手段によって、
抽出された寄生素子が関連データに基づいて回路パター
ン情報に対応する寄生素子情報としてデータベースに格
納され、遅延時間計算手段によって、計算された遅延時
間が関連データに基づいて回路接続情報に対応する遅延
時間情報としてデータベースに格納される。

【００７７】請求項３０に記載の発明によれば、データ
ベース生成手段によって、パターン変更手段に先立ち、
データベースに格納された回路接続情報と回路パターン
情報とに基づいて、抽出した回路パターンの寄生素子が
寄生素子情報としてデータベースに格納され、寄生素子
情報と回路接続情報とに基づいて計算されたネットの各
端子間の遅延時間が遅延時間情報としてデータベースに
格納され、更に、各情報を関連付ける関連データが該デ
ータベースに格納される。そして、寄生素子抽出手段に
よって抽出された寄生素子が関連データに基づいて回路
パターン情報に対応する寄生素子情報としてデータベー
スに格納される。そして、遅延時間計算手段によって計
算された遅延時間が関連データに基づいて回路接続情報
に対応する遅延時間情報としてデータベースに格納され
る。

【００７８】請求項３１に記載の発明によれば、寄生素
子は、回路パターン情報に基づいて抽出された等電位な
回路パターンに対して、その回路パターンの配線の抵抗
値よりなる寄生抵抗と、配線の容量値よりなる寄生容量
とから構成される。

【００７９】請求項３２に記載の発明によれば、遅延時
間計算手段によって、データベースに格納された新たな
寄生素子情報に基づいて、寄生素子を所定のモデルの等
価回路として端子間の遅延時間の計算が行われる。

【００８０】請求項３３に記載の発明によれば、データ
ベースは、回路接続情報を格納するネットデータテーブ
ルと、回路パターン情報を格納するパターンデータテー
ブルと、寄生素子情報を格納する寄生素子データテーブ
ルと、遅延時間情報を格納する遅延時間データテーブル
とから構成され、関連データは、各データテーブルに格
納された互いに対応する情報に応じて各データテーブル
に格納される。

【００８１】請求項３４に記載の発明によれば、関連デ
ータは、情報が格納された格納アドレスであって、対応
する情報が格納された格納アドレスが、互いに他のデー
タテーブルの対応する情報に格納される。

【００８２】請求項３５に記載の発明によれば、ネット
データテーブルとパターンデータテーブルにそれぞれ格
納された回路接続情報と回路パターン情報とに基づい
て、抽出された回路パターンの寄生素子が寄生素子情報
として寄生素子データテーブルに格納し、寄生素子情報
と回路接続情報とに基づいて計算されたネットの各端子
間の遅延時間が遅延時間情報として遅延時間データテー
ブルに格納され、各データテーブルに格納された対応す
る情報に対して、それらの情報を関連付ける関連データ
が対応する情報が格納されたデータテーブルにそれぞれ
格納される。

【００８３】請求項３６に記載の発明によれば、関連デ
ータは、情報が格納された格納アドレスであって、対応
する情報が格納された格納アドレスが、互いに他のデー
タテーブルの対応する情報に格納される。

【００８４】請求項３７に記載の発明によれば、ネット
データテーブルとパターンデータテーブル、パターンデ
ータテーブルと寄生素子データテーブル、寄生素子デー
タテーブルと遅延時間データテーブル、遅延時間データ
テーブルとネットデータテーブルに格納された対応する
情報に対してそれぞれ関連データが格納される。

【００８５】請求項３８に記載の発明によれば、更に、
ネットデータテーブルと寄生素子データテーブルに格納
された対応する情報に対してそれぞれ関連データが格納
される。

【００８６】

【発明の実施の形態】

（第１の実施形態）以下、本発明を具体化した第１の実
施形態を図１〜図１４に従って説明する。

【００８７】図１は、本発明を適用したレイアウト装置
のシステム構成を示す模式図である。レイアウト設計装
置１１はＣＡＤ装置よりなり、中央処理装置（以下、Ｃ
ＰＵという）１２、メモリ１３、磁気ディスク１４、Ｃ
ＲＴ１５、キーボード１６、及び、マウス１７により構
成され、それらはシステムバス１８を介して相互に接続
されている。

【００８８】メモリ１３には、ＣＰＵ１２が実行する所
定のプログラムデータが格納されている。また、メモリ
１３には、図１７に示す回路接続データ１及びレイアウ
トデータ２がプログラムの実行に必要なデータとして予
め格納されている。

【００８９】プログラムデータは、レイアウトデータ２
を修正するためのものである。回路接続データ１及びレ
イアウトデータ２は、図１７に示す回路設計（Ｓ１）と
レイアウト設計（Ｓ２）により予め作成されて磁気ディ
スク１４に格納されており、プログラムの実行時にプロ
グラムデータと共にメモリ１３上に転送される。

【００９０】ＣＰＵ１２は、プログラムデータに基づい
て動作し、回路接続データ１及びレイアウトデータ２を
読み込んで図４に示すデータベース（以下、単にＤＢと
いう）２１をメモリ１３上に生成するとともに、レイア
ウトデータ２の修正に基づいて、ＤＢ２１を更新する。
そして、ＣＰＵ１２は、プログラムの終了時に、修正さ
れたレイアウトデータとＤＢ２１に格納された各種デー
タを図１に示す磁気ディスク１４に格納する。

【００９１】図４上に示されたＤＢ２１は、ネットデー
タテーブル（以下、単にネットＤＴという）２２、パタ
ーンデータテーブル（以下、単にパターンＤＴという）
２３、寄生素子データテーブル（以下、単に寄生素子Ｄ
Ｔという）２４、及び、遅延時間データテーブル（以
下、単に遅延時間ＤＴという）２５が格納されている。
また、ＤＢ２１には、ネットＤＴ２２とパターンＤＴ２
３、パターンＤＴ２３と寄生素子ＤＴ２４、寄生素子Ｄ
Ｔ２４と遅延時間ＤＴ２５遅延時間ＤＴ２５とネットＤ
Ｔ２２をそれぞれ相互に関連付ける関連データ２６〜２
９が格納されている。

【００９２】ネットＤＴ２２には、読み込まれた回路接
続データ１の回路接続情報が格納される。その回路接続
情報は、各ネットのネット名と、そのネットによって接
続される端子とから構成される。パターンＤＴ２３に
は、読み込まれたレイアウトデータ２の回路パターン情
報が格納される。回路パターン情報は、配置されたセル
の位置情報や、各ネットを構成する配線パターンの位置
及びレイヤ、等の情報により構成される。

【００９３】寄生素子ＤＴ２４には、配線パターンの寄
生素子情報が格納されている。遅延時間ＤＴ２５には、
各ネット毎の遅延時間情報が格納されている。寄生素子
情報及び遅延時間情報は、ネットＤＴ２２及びパターン
ＤＴ２３の各情報に基づいて、一括処理にて生成されて
寄生素子ＤＴ２４と遅延時間ＤＴ２５にそれぞれ格納さ
れる。

【００９４】関連データ２６は、ネットＤＴ２２に格納
された回路接続情報と、パターンＤＴ２３に格納された
回路パターン情報とを関連付けるために設けられてい
る。関連付けは、両ＤＴ２２，２３の対応する情報が格
納された格納アドレスを互いに他のＤＴ２３，２２の情
報に格納することにより行われる。即ち、ネットＤＴ２
２に格納された回路接続情報の格納アドレスを、その回
路接続情報に対応したパターンＤＴ２３の回路パターン
情報に格納し、パターンＤＴ２３に格納された回路パタ
ーン情報の格納アドレスを、その回路パターン情報に対
応したネットＤＴ２２の回路接続情報に格納する。

【００９５】従って、ネットＤＴ２２に格納された特定
の回路接続情報に対応する回路パターン情報を検索する
場合、回路接続情報に格納された格納アドレスに基づい
て、パターンＤＴ２３の回路パターン情報を取り出せば
良い。逆に、パターンＤＴ２３に格納された特定の回路
パターン情報に対応する回路接続情報を検索する場合、
回路パターン情報に格納された格納アドレスに基づい
て、ネットＤＴ２２に格納された回路接続情報を取り出
せば良い。

【００９６】関連データ２７は、パターンＤＴ２３に格
納された回路パターン情報と、寄生素子ＤＴ２４に格納
された寄生素子情報とを関連付けるために設けられてい
る。関連データ２６と同様に、パターンＤＴ２２に格納
された回路パターン情報の格納アドレスを、その回路パ
ターン情報に対応した寄生素子ＤＴ２４の寄生素子情報
に格納し、寄生素子ＤＴ２４に格納された寄生素子情報
の格納アドレスを、その寄生素子情報に対応したパター
ンＤＴ２３の回路パターン情報に格納する。

【００９７】従って、パターンＤＴ２３に格納された特
定の回路パターン情報に対応する寄生素子情報を検索す
る場合、回路パターン情報に格納された格納アドレスに
基づいて、寄生素子ＤＴ２４の寄生素子情報を取り出せ
ば良い。逆に、寄生素子ＤＴ２４に格納された特定の寄
生素子情報に対応する回路パターン情報を検索する場
合、寄生素子情報に格納された格納アドレスに基づい
て、パターンＤＴ２３に格納された回路パターン情報を
取り出せば良い。

【００９８】関連データ２８は、寄生素子ＤＴ２４に格
納された寄生素子情報と、遅延時間ＤＴ２５に格納され
た遅延時間情報とを関連付けるために設けられている。
関連データ２６と同様に、寄生素子ＤＴ２４に格納され
た寄生素子情報の格納アドレスを、その寄生素子情報に
対応した遅延時間ＤＴ２５の遅延時間情報に格納し、遅
延時間ＤＴ２５に格納された遅延時間情報の格納アドレ
スを、その遅延時間情報に対応した寄生素子ＤＴ２４の
寄生素子情報に格納する。

【００９９】従って、寄生素子ＤＴ２４に格納された特
定の寄生素子情報に対応する遅延時間情報を検索する場
合、寄生素子情報に格納された格納アドレスに基づい
て、遅延時間ＤＴ２５の遅延時間情報を取り出せば良
い。逆に、遅延時間ＤＴ２５に格納された特定の遅延時
間情報に対応する寄生素子情報を検索する場合、遅延時
間情報に格納された格納アドレスに基づいて、寄生素子
ＤＴ２４に格納された寄生素子情報を取り出せば良い。
関連データ２９は、遅延時間ＤＴ２５に格納された遅延
時間情報と、ネットＤＴ２２に格納された回路接続情報
とを関連付けるために設けられている。関連データ２６
と同様に、遅延時間ＤＴ２５に格納された遅延時間情報
の格納アドレスを、その遅延時間情報に対応したネット
ＤＴ２２の回路接続情報に格納し、ネットＤＴ２２に格
納された回路接続情報の格納アドレスを、その回路接続
情報に対応した遅延時間ＤＴ２５の遅延時間情報に格納
する。

【０１００】従って、遅延時間ＤＴ２５に格納された特
定の遅延時間情報に対応する回路接続情報を検索する場
合、遅延時間情報に格納された格納アドレスに基づい
て、ネットＤＴ２２の回路接続情報を取り出せば良い。
逆に、ネットＤＴ２２に格納された特定の回路接続情報
に対応する遅延時間情報を検索する場合、回路接続情報
に格納された格納アドレスに基づいて、遅延時間ＤＴ２
５に格納された遅延時間情報を取り出せば良い。

【０１０１】即ち、各ＤＴ２２〜２５それぞれに格納さ
れた対応する情報は、関連データ２６〜２９、即ち、各
情報に格納された格納アドレスによって相互に検索可能
に関連付けられている。従って、１つのＤＴに格納され
た情報により、その情報に対応して他のＤＴに格納され
た情報が容易に検索され、取り出される。

【０１０２】図１に示すＣＲＴ１５は、グラフィックデ
ィスプレイであって、図１７に示すレイアウトデータ２
の修正をインタラクティブに行うために利用される。即
ち、ＣＰＵ１２は、読み込んだレイアウトデータ２をＣ
ＲＴ１５上に表示する。設計者は、ＣＲＴ１５上に表示
されたレイアウトデータ２に対して、キーボード１６，
マウス１７を操作してセルの配置変更や配線パターンの
経路変更等のレイアウト変更を指示する。

【０１０３】図１中のＣＰＵ１２は、その変更指示に基
づいて、図４上に示されたＤＢ２１のパターンＤＴ２３
の回路パターン情報を変更する。次に、ＣＰＵ１２は、
パターンＤＴ２３の変更に従って配線パターンの寄生素
子を抽出し、関連データ２７によって関連付けられた寄
生素子ＤＴ２４の寄生素子情報を、抽出結果に基づいて
更新する。更に次に、ＣＰＵ１２は、変更された寄生素
子情報に基づいて、各配線パターンにおける遅延時間を
演算し、関連データ２８によって関連付けられた遅延時
間ＤＴ２５の遅延時間情報を、演算結果に基づいて更新
する。

【０１０４】即ち、配線パターンのレイアウトを変更す
る、即ち、配線パターンの位置情報を変更すると、その
変更された位置情報に基づいて、変更された配線パター
ンである回路パターン情報に関連付けられた寄生素子情
報及び遅延時間情報が即座に更新される。

【０１０５】次に、上記のように構成されたレイアウト
設計装置１１の作用を図２及び図３のフローチャートに
従って説明する。図２におけるステップ（以下、単にＳ
という）１１は外部データ入力処理（外部データ入力手
段）であって、図１中のＣＰＵ１２は、予め作成された
データを入力する。尚、本実施形態では、図１７に示す
回路接続データ１とレイアウトデータ２とが予め作成さ
れており、ＣＰＵ１２は、両データ１，２を外部データ
として入力し、図８上に示されたＤＢ２１のネットＤＴ
２２に回路接続情報としてネット名を領域２２ａに、そ
のネットにより接続される端子を領域２２ｂに格納し、
パターンＤＴ２３に回路パターン情報として回路パター
ンの配線層を領域２３ａに、回路パターンの座標データ
を領域２３ｂに格納する。

【０１０６】例えば、図５に示すように、半導体装置３
１は、外部端子Ａ，Ｂ，Ｃと論理素子Ｉ１，Ｉ２，Ｉ３
を備えている。各論理素子Ｉ１〜Ｉ３は、例えば、イン
バータ回路よりなり、それぞれ入力端子ａと出力端子ｘ
とを備えている。外部端子Ａは、論理素子Ｉ１の入力端
子ａに接続され、その間の配線をネット名「Ｎ１」とす
る。論理素子Ｉ１の出力端子ｘは、論理素子Ｉ２，Ｉ３
の入力端子ａにそれぞれ接続され、その間の配線をネッ
ト名「Ｎ２」とする。論理素子Ｉ２の出力端子ｘは外部
端子Ｂに、論理素子Ｉ３の出力端子ｘは外部端子Ｃに接
続され、それらの間の配線をそれぞれネット名「Ｎ
３」，「Ｎ４」とする。

【０１０７】すると、図６に示すように、回路接続デー
タ１には、各ネット名「Ｎ１」〜「Ｎ４」の配線により
接続される端子として記述された回路接続情報が格納さ
れている。尚、図６において、「Ｉ１．ａ」は論理素子
Ｉ１の入力端子ａを示し、「Ｉ１．ｘ」は論理素子Ｉ１
の出力端子ｘを示している。同様に、「Ｉ２．ａ」は論
理素子Ｉ２の入力端子ａを、「Ｉ２．ｘ」は論理素子Ｉ
２の出力端子ｘを示し、「Ｉ３．ａ」は論理素子Ｉ３の
入力端子ａを、「Ｉ３．ｘ」は論理素子Ｉ３の出力端子
ｘを示している。

【０１０８】従って、図１中のＣＰＵ１２は、図８に示
すように、外部データとして入力した回路接続データ１
を、ＤＢ２１のネットＤＴ２２に回路接続情報としてネ
ット名を領域２２ａに、各論理素子の端子接続データを
領域２２ｂに格納する。

【０１０９】また、図１７に示されたレイアウトデータ
２には、図７の一点鎖線で示された半導体装置３１の複
数（図７において２列）のセル列上に配置された論理素
子Ｉ１〜Ｉ３の配置座標データと、各配線の座標データ
等とから構成される回路パターン情報が格納されてい
る。例えば、ネット名「Ｎ２」の配線は、位置情報とし
て位置ｐ１〜ｐ６によって現される。

【０１１０】尚、図７において、実線で示す配線と、破
線で示す配線は、互いに異なる配線層に形成されること
を示している。本実施形態では、配線層としてメタルよ
りなる配線が形成されるメタル配線層とポリシリコンよ
りなる配線が形成されるポリシリコン配線層とが設けら
れ、実線で示すｐ１−ｐ２−ｐ３−ｐ５間の配線はメタ
ル配線層に、破線で示すｐ３−ｐ４間とｐ５−ｐ６間の
配線はポリシリコン配線層に形成される。そして、回路
パターン情報は、配線が形成される配線層と、各配線層
に形成される配線の位置とから構成される。

【０１１１】従って、図１におけるＣＰＵ１２は、図８
に示すように、外部データとして入力したレイアウトデ
ータ２を、ＤＢ２１のパターンＤＴ２３に回路パターン
情報として各論理素子Ｉ１〜Ｉ３の配置座標データを格
納する。また、図１におけるＣＰＵ１２は、図８に示す
ように、回路パターンの配線層を領域２３ａに、回路パ
ターンの座標データを領域２３ｂに格納する。尚、図８
においては、図面を簡略化するために、ネット名「Ｎ
２」に関する情報のみを示し、他のネット名「Ｎ１」，
「Ｎ３」，「Ｎ４」の情報と各論理素子Ｉ１〜Ｉ３の配
置情報を省略してある。

【０１１２】そして、図１中のＣＰＵ１２は、図８に示
すように、入力した回路接続データ１の回路接続情報を
ネットＤＴ２２に格納し、レイアウトデータ２の回路パ
ターン情報をパターンＤＴ２３に格納する。各情報の格
納を終了すると、図２におけるＣＰＵ１２の内部処理
は、Ｓ１１からＳ１２に移る。

【０１１３】図２におけるＳ１２はデータベース生成処
理（データベース生成手段）であって、図１中のＣＰＵ
１２は、図３に示されるデータベース生成処理のフロー
チャートに従って、図８に示すＤＢ２１を生成する。そ
のＤＢ２１の生成は、図２におけるＳ１１においてネッ
トＤＴ２２及びパターンＤＴ２３にそれぞれ格納した情
報に基づいて、他の寄生素子ＤＴ２４及び遅延時間ＤＴ
２５の情報を生成して格納するとともに、各テーブル２
２〜２５間の相互の関連付けが行われる。

【０１１４】即ち、図３において、Ｓ２１は寄生素子抽
出処理（寄生素子抽出手段）であって、図１におけるＣ
ＰＵ１２は、図８に示すパターンＤＴ２３に格納された
回路パターン情報に基づいて、寄生素子の抽出を行う。
寄生素子は、回路パターン情報に基づいて抽出された等
電位な回路パターンに対して、その回路パターンの配線
の抵抗値よりなる寄生抵抗と、配線の容量値よりなる寄
生容量とから構成される。本実施形態では、寄生抵抗値
は、配線パターンが形成される配線層に対応して設定さ
れる単位長さ当たりの抵抗値に、各端子間の配線パター
ンの長さを乗じた値として計算される。また、寄生容量
値は、配線パターンの単位長さ当たりの容量値に、等電
位な配線パターンの長さを乗じた値として計算される。

【０１１５】そして、図１中のＣＰＵ１２は、各配線パ
ターン毎の寄生素子情報として、抽出した寄生素子を図
８に示す寄生素子ＤＴ２４の領域２４ａに、寄生抵抗を
領域２４ｂに、寄生容量を領域２４ｃにそれぞれ格納す
る。

【０１１６】図７は、図５の論理回路のレイアウトパタ
ーンである。図７中、例えば、半導体装置３１のネット
名「Ｎ２」に着目すると、ネットＮ２の配線パターン
は、座標ｐ１−ｐ２−ｐ３間は同一配線層（メタル配線
層）であって分岐が無いので、等電位となる。従って、
図１中のＣＰＵ１２は、図９に示すように、座標ｐ１−
ｐ２−ｐ３間の配線材として例えばアルミが用いられる
メタル配線よりなる配線パターンの抵抗値及び容量値を
それぞれ寄生抵抗ＲＫ１及び寄生容量ＲＣ１とする寄生
素子Ｋ１を抽出する。

【０１１７】同様に、座標ｐ３−ｐ４間，座標ｐ３−ｐ
５間，座標ｐ５−ｐ６間は、それぞれ同一配線層（座標
ｐ３−ｐ５間はメタル配線層、座標ｐ３−ｐ４間，座標
ｐ５−ｐ６間はポリシリコン配線層）であって分岐が無
いので、等電位となる。従って、図１中のＣＰＵ１２
は、座標ｐ３−ｐ４間のメタル配線よりなる配線パター
ンの抵抗値及び容量値をそれぞれ寄生抵抗ＲＫ３及び寄
生容量ＲＣ３とする寄生素子Ｋ３を抽出する。また、Ｃ
ＰＵ１２は、座標ｐ３−ｐ５間の配線材として例えばポ
リシリコンよりなる配線パターンの抵抗値及び容量値を
それぞれ寄生抵抗ＲＫ２及び寄生容量ＲＣ２とする寄生
素子Ｋ２を抽出する。更に、ＣＰＵ１２は、座標ｐ５−
ｐ６間のポリシリコン配線よりなる配線パターンの抵抗
値及び容量値をそれぞれ寄生抵抗ＲＫ４及び寄生容量Ｒ
Ｃ４とする寄生素子Ｋ４を抽出する。

【０１１８】そして、図１中のＣＰＵ１２は、図８に示
すように、抽出した寄生素子Ｋ１〜Ｋ４と、それらの寄
生抵抗ＲＫ１〜ＲＫ４及び寄生容量ＣＫ１〜ＣＫ４を、
寄生素子ＤＴ２４に各配線パターンに対応した寄生素子
情報として格納する。

【０１１９】更に、図１中のＣＰＵ１２は、パターンＤ
Ｔ２３と寄生素子ＤＴ２４とに、両ＤＴ２３，２４を関
連付ける関連データ２７を格納する。具体的には、図１
中のＣＰＵ１２は、図８に示すように、寄生素子ＤＴ２
４の格納アドレスを関連データ２７としてパターンＤＴ
２３に格納し、パターンＤＴ２３の格納アドレスを関連
データ２７として寄生素子ＤＴ２４に格納する。

【０１２０】格納アドレスは、両ＤＴ２３，２４の対応
する情報毎に格納される。例えば、図９に示すように、
座標ｐ１〜ｐ５間のメタル配線に対して、そのメタル配
線の寄生素子Ｋ１，Ｋ３が対応している。従って、図８
に示すように、パターンＤＴ２３に格納された座標ｐ１
−ｐ２−ｐ３−ｐ５間のメタル配線の回路パターン情報
には、寄生素子ＤＴ２４に格納された寄生素子Ｋ１，Ｋ
３の格納アドレス２７ａ１が関連データ２７として格納
される。一方、寄生素子ＤＴ２４に格納された寄生素子
情報の寄生素子Ｋ１，Ｋ３には、パターンＤＴ２３に格
納されたメタル配線の格納アドレス２７ｂ１が関連デー
タ２７として格納される。

【０１２１】同様に、パターンＤＴ２３に格納された座
標ｐ３−ｐ４間のポリシリコン配線の回路パターン情報
には、寄生素子ＤＴ２４に格納された寄生素子情報の寄
生素子Ｋ２の格納アドレス２７ａ２が関連データ２７と
して格納される。一方、寄生素子ＤＴ２４に格納された
寄生素子情報の寄生素子Ｋ２には、パターンＤＴ２３に
格納されたポリシリコン配線の格納アドレス２７ｂ２が
関連データ２７として格納される。

【０１２２】また、パターンＤＴ２３に格納された座標
ｐ５−ｐ６間のポリシリコン配線の回路パターン情報に
は、寄生素子ＤＴ２４に格納された寄生素子情報の寄生
素子Ｋ４の格納アドレス２７ａ３が関連データ２７とし
て格納される。一方、寄生素子ＤＴ２４に格納された寄
生素子情報の寄生素子Ｋ２，Ｋ４には、パターンＤＴ２
３に格納されたポリシリコン配線の格納アドレス２７ｂ
３が関連データ２７として格納される。

【０１２３】次に、図３において、Ｓ２２は回路照合処
理（回路照合手段）であって、図１におけるＣＰＵ１２
は、図８に示すネットＤＴ２２に格納された回路接続情
報と、パターンＤＴ２３に格納された回路パターン情報
とを照合し、回路接続情報と回路パターン情報との対応
付けを行う。この回路接続情報と回路パターン情報の対
応付けは、従来から一般に用いられているレイアウトか
らの回路情報抽出技術、及び、回路照合技術によって行
われる。そして、図１中のＣＰＵ１２は、回路接続情報
と回路パターン情報とを対応づける関連データ２６とし
て、それぞれのＤＴ２２，２３に格納された情報の格納
アドレスを他方のＤＴ２３，２２の情報に格納する。

【０１２４】例えば、図８に示すように、ネットＤＴ２
２に格納されたネット名「Ｎ２」の回路接続情報には、
パターンＤＴ２３に格納されたネットＮ２を構成する配
線パターンの回路パターン情報の格納アドレス２６ａが
関連データ２６として格納される。逆に、パターンＤＴ
２３に格納された配線パターンの回路パターン情報に
は、ネットＤＴ２２に格納されたネット名「Ｎ２」の回
路接続情報の格納アドレス２６ｂが関連データ２６とし
て格納される。

【０１２５】尚、図８に示されたネットＤＴ２２に格納
された他のネット名「Ｎ１」「Ｎ３」「Ｎ４」の各回路
接続情報には、図面上では省略したパターンＤＴ２３に
格納された回路パターン情報の格納アドレスが関連デー
タ２６としてそれぞれ格納され、パターンＤＴ２３に格
納された回路パターン情報には、ネットＤＴ２２に格納
されたネット名「Ｎ１」「Ｎ３」「Ｎ４」の回路接続情
報の格納アドレスが関連データ２６としてそれぞれ格納
されている。

【０１２６】次に、図３においてＳ２３は遅延時間計算
処理（遅延時間計算手段）であって、図１におけるＣＰ
Ｕ１２は、図８に示す寄生素子ＤＴ２４に格納された寄
生素子情報に基づいて、各ネットにより接続される端子
間の遅延時間を計算し、端子間情報を遅延時間ＤＴ２５
の領域２５ａに、その計算結果の遅延時間を遅延時間Ｄ
Ｔ２５の領域２５ｂに、それぞれ遅延時間情報として格
納する。

【０１２７】遅延時間の計算は、図３におけるＳ２１に
おいて抽出した各寄生素子Ｋ１〜Ｋ４を、それぞれ寄生
抵抗ＲＫ１〜ＲＫ４と寄生容量ＣＫ１〜ＣＫ４とからな
る「Ｔモデル」等の等価回路とする。そして、ネットＮ
２により接続される各端子「Ｉ１．ｘ」「Ｉ２．ａ」
「Ｉ３．ａ」間のうち、１つの出力端子から１つの入力
端子までを１対とし、各対における遅延時間を計算す
る。

【０１２８】例えば、図９において、出力端子である端
子「Ｉ１．ｘ」から入力端子である端子「Ｉ２．ａ」ま
でを１対とする。また、出力端子である端子「Ｉ１．
ｘ」から入力端子である端子「Ｉ３．ａ」までを１対と
する。そして、各対における遅延時間を計算する。

【０１２９】図１０に一般的な遅延時間計算方法による
遅延時間の計算例を示す。この計算方法は、計算する遅
延時間の要求精度に応じてどのような方法を用いても良
い。図１０は、ネット名「Ｎ２」の配線パターンにおけ
る寄生素子を示している。ネットＮ２において、論理素
子Ｉ１の出力端子ｘ（端子「Ｉ１．ｘ」）と論理素子Ｉ
２の入力端子ａ（端子「Ｉ２．ａ」）との間の配線パタ
ーンは、寄生抵抗ＲＫ１と寄生容量ＣＫ１よりなる寄生
素子Ｋ１と、寄生抵抗ＲＫ２と寄生容量ＣＫ２よりなる
Ｋ２となる。また、論理素子Ｉ１の出力端子ｘと論理素
子Ｉ３の入力端子ａ（端子「Ｉ３．ａ」）との間の配線
パターンは、寄生素子Ｋ１と、寄生抵抗ＲＫ３と寄生容
量ＣＫ３よりなる寄生素子Ｋ３と、寄生抵抗ＲＫ４と寄
生容量ＣＫ４よりなる寄生素子Ｋ４となる。また、論理
素子Ｉ２，Ｉ３の入力端子ａには、それぞれセル入力端
子容量ＣＩ２，ＣＩ３を考慮する。

【０１３０】すると、１対の端子「Ｉ１．ｘ」と端子
「Ｉ２．ａ」間の遅延時間ｔ１は、 t1=(RK1/2*CK1)+(RK1*(CK3+CK4+CI3))+((RK1+RK2/2)*CK2) +((RK1+RK2)*CI2) （１） となる。また、１対の端子「Ｉ１．ｘ」と端子「Ｉ３．
ａ」間の遅延時間ｔ２は、 t2=(RK1/2*CK1)+(RK1*(CK2+CI2))+((RK1+RK3/2)*CK3) +((RK1+RK3+RK4)*CI4)+((RK1+RK3+RK4)*CI3) （２） となる。そして、図１におけるＣＰＵ１２は、図８に示
すように、計算結果の遅延時間ｔ１、ｔ２を遅延時間Ｄ
Ｔ２５に遅延時間情報として格納する。

【０１３１】更に、図１中のＣＰＵ１２は、寄生素子Ｄ
Ｔ２４と遅延時間ＤＴ２５とに、両ＤＴ２４，２５を関
連付ける関連データ２８を格納する。具体的には、ＣＰ
Ｕ１２は、図８に示すように、遅延時間ＤＴ２５の格納
アドレス２８ａを関連データ２８として寄生素子ＤＴ２
４に格納し、寄生素子ＤＴ２４の格納アドレス２８ｂを
遅延時間ＤＴ２５に関連データ２８として格納する。

【０１３２】格納アドレス２８ａ，２８ｂは、両ＤＴ２
４，２５の対応する情報毎に格納される。例えば、図８
に示すように、一対の端子「Ｉ１．ｘ」と端子「Ｉ２．
ａ」間の寄生素子Ｋ１，Ｋ２によって遅延時間ｔ１が計
算される。また、一対の端子「Ｉ１．ｘ」と端子「Ｉ
３．ａ」間の寄生素子Ｋ１，Ｋ３，Ｋ４によって遅延時
間ｔ２が計算される。即ち、寄生素子Ｋ１，Ｋ２に遅延
時間ｔ１が対応しており、寄生素子Ｋ１，Ｋ３，Ｋ４に
遅延時間ｔ２が対応している。

【０１３３】従って、寄生素子ＤＴ２４に格納された寄
生素子Ｋ１，Ｋ３の寄生素子情報、寄生素子Ｋ２の寄生
素子情報、及び、寄生素子Ｋ４の寄生素子情報には、そ
れぞれ同一の遅延時間ＤＴ２５に格納された遅延時間ｔ
１，ｔ２の格納アドレス２８ａが格納される。

【０１３４】一方、遅延時間ＤＴ２５に格納された遅延
時間ｔ１，ｔ２の遅延時間情報には、遅延時間ＤＴ２４
に格納された寄生素子情報の寄生素子Ｋ１，Ｋ３の格納
アドレス、寄生素子情報の寄生素子Ｋ２の格納アドレ
ス、及び、寄生素子情報の寄生素子Ｋ４の格納アドレス
２８ｂが格納される。

【０１３５】次に、図１中のＣＰＵ１２は、遅延時間Ｄ
Ｔ２５とネットＤＴ２２とに、両ＤＴ２５、２２を関連
付ける関連データ２９を格納する。具体的には、ＣＰＵ
１２は、ネットＤＴ２２の格納アドレス２９ａを関連デ
ータ２９として遅延時間ＤＴ２５に格納し、遅延時間Ｄ
Ｔ２５の格納アドレス２９ｂを関連データ２９としてネ
ットＤＴ２２に格納する。

【０１３６】格納アドレス２９ａ，２９ｂは、両ＤＴ２
５，２２の対応する情報毎に格納される。例えば、図８
に示すように、遅延時間ＤＴ２５に格納された遅延時間
ｔ１，ｔ２は、ネット名「Ｎ２」の端子「Ｉ１．ｘ」
「Ｉ２．ａ」間と、端子「Ｉ１．ｘ」「Ｉ３．ａ」間の
遅延時間であって対応している。従って、ネットＤＴ２
２に格納されたネット［Ｎ２」の回路接続情報には、遅
延時間ＤＴ２５の遅延時間ｔ１，ｔ２の格納アドレスが
関連データ２９として格納される。一方、遅延時間ＤＴ
２５に格納された遅延時間ｔ１，ｔ２の遅延時間情報に
は、ネットＤＴ２２のネット名「Ｎ２」の格納アドレス
が関連データ２９として格納される。

【０１３７】尚、図８に示されたＤＢ２１において、図
面上では省略してあるが、パターンＤＴ２３、寄生素子
ＤＴ２４、及び、遅延時間ＤＴ２５には、それぞれネッ
トＤＴ２２に格納されたネット名「Ｎ２」の他のネット
名「Ｎ１」「Ｎ３」「Ｎ４」の各回路接続情報に対応し
た回路パターン情報、寄生素子情報、及び、遅延時間情
報が格納されている。そして、各情報には、それぞれ他
のＤＴに格納された対応する情報の格納アドレスが格納
され、関連付けられている。従って、図８に示されたネ
ットＤＴ２２に格納されたネット名「Ｎ１」「Ｎ３」
「Ｎ４」の回路接続情報には、遅延時間ＤＴ２５に格納
された各回路接続情報に対応する遅延時間情報の格納ア
ドレスがそれぞれ格納されている。

【０１３８】そして、図１におけるＣＰＵ１２は、図８
に示す各ＤＴ２２〜２５に対して、関連データ２６〜２
９をそれぞれ格納すると、図３におけるＳ２１〜Ｓ２３
のデータベース生成処理を終了し、図２に示す内部処理
においてＳ１２からＳ１３に移る。

【０１３９】図２におけるＳ１３はパターン変更処理
（パターン変更手段）であって、図１中のＣＰＵ１２
は、セルや回路パターンの座標データの変更がある場
合、それらの変更された座標データを入力する。そし
て、ＣＰＵ１２は、入力した座標データに基づいて、図
８上のパターンＤＴ２３の回路パターン情報を更新す
る。

【０１４０】この座標データの変更には、図１中のＣＲ
Ｔ１５、キーボード１６、及び、マウス１７が用いられ
る。ＣＰＵ１２は、図８に示すパターンＤＴ２３に格納
された回路パターン情報に基づいて、半導体装置３１の
レイアウトをＣＲＴ１５上に表示する。設計者は、表示
されたレイアウトに対して、キーボード１６、マウス１
７を用いて、レイアウトの変更の指示を入力する。その
入力された指示に基づいて、ＣＰＵ１２は、図８に示す
パターンＤＴ２３に格納されたレイアウトの座標データ
を変更し、パターンＤＴ２３を更新する。

【０１４１】例えば、図１１に示された回路パターンの
内、ネットＮ２の回路パターンを図面の矢印の方向に移
動させてレイアウトを変更した場合、図１中のＣＰＵ１
２は、そのレイアウト変更に伴うネットＮ２の回路パタ
ーンの新たな座標データｐ２ａ，ｐ３ａ，ｐ５ａを入力
する。そして、ＣＰＵ１２は、図１４上に示されたネッ
トＤＴ２２の回路接続情報に格納された関連データ２６
である格納アドレス２６ａに、変更されたレイアウトの
座標データｐ２ａ，ｐ３ａ，ｐ５ａを新たな回路パター
ン情報としてパターンＤＴ２３の領域２３ｂに格納す
る。

【０１４２】その結果、ネットＤＴ２２に格納されたネ
ット名「Ｎ２」の回路接続情報に格納された格納アドレ
ス２６ａによって、パターンＤＴ２３に格納された回路
パターン情報、即ち、座標ｐ１−ｐ２ａ−ｐ３ａ−ｐ５
ａ間の回路パターン、座標ｐ３ａ−ｐ４間の回路パター
ン、及び、座標ｐ５ａ−ｐ６間の回路パターンが検索さ
れる。逆に、パターンＤＴ２３の回路パターン情報に格
納された格納アドレス２６ｂによって、ネットＤＴ２２
に格納された回路接続情報、即ち、ネット名「Ｎ２」に
より接続される各端子「Ｉ１．ｘ」「Ｉ２．ａ」「Ｉ
３．ａ」が検索される。従って、ネットＤＴ２２に格納
された回路接続情報と、その回路接続情報に対応してパ
ターンＤＴ２３に格納された回路パターン情報とは、互
いに格納アドレス２６ａ，２６ｂによって検索され、関
連付けられた状態に保たれる。

【０１４３】また、図１１に示された回路パターンのう
ち、論理素子Ｉ１〜Ｉ３、又は、外部端子Ａ〜Ｃを移動
させてレイアウトを変更した場合、図１中のＣＰＵ１２
は、そのレイアウト変更に伴う回路パターンの新たな座
標データを入力し、新たな回路パターン情報としてパタ
ーンＤＴ２３に格納する。そして、パターンＤＴ２３に
格納された回路パターン情報は、ネットＤＴ２２に格納
された回路接続情報と関連データ２６によって関連付け
られた状態に保たれる。

【０１４４】パターンＤＴ２３の更新を終了すると、図
２におけるＣＰＵ１２の内部処理は、Ｓ１３からＳ１４
に移る。図２におけるＳ１４は寄生素子抽出処理（寄生
素子抽出手段）であって、図１中のＣＰＵ１２は、図１
４に示す更新されたパターンＤＴ２３の回路パターン情
報に基づいて、回路パターンの寄生素子の再抽出を行
う。そして、ＣＰＵ１２は、関連データ２７に基づい
て、再抽出した寄生素子を変更した回路パターン情報に
対応する寄生素子情報として寄生素子ＤＴ２４に格納
し、寄生素子ＤＴ２４を更新する。

【０１４５】図１１に示すように、レイアウトが変更さ
れたネットＮ２の回路パターンは、座標ｐ１−ｐ２ａ−
ｐ３ａ間、座標ｐ３ａ−ｐ４間、及び、座標ｐ５ａ−ｐ
６間の長さが変化している。従って、これらの座標ｐ１
−ｐ２ａ−ｐ３ａ間、座標ｐ３ａ−ｐ４間、及び、座標
ｐ５ａ−ｐ６間の寄生素子、即ち、寄生抵抗及び寄生容
量の値が変化する。

【０１４６】従って、図１中のＣＰＵ１２は、図１２に
示すように、配線長が変化した座標ｐ１−ｐ２ａ−ｐ３
ａ間の回路パターンに対応した寄生抵抗ＲＫ１ａと寄生
容量ＣＫ１ａとからなる寄生素子Ｋ１ａを抽出する。ま
た、ＣＰＵ１２は、配線長が変化した座標ｐ３ａ−ｐ４
間の回路パターンに対応した寄生抵抗ＲＫ２ａと寄生容
量ＣＫ２ａとからなる寄生素子Ｋ２ａを抽出する。更
に、ＣＰＵ１２は、配線長が変化した座標ｐ５ａ−ｐ６
間の回路パターンに対応した寄生抵抗ＲＫ４ａと寄生容
量ＣＫ４ａとからなる寄生素子Ｋ４ａを抽出する。

【０１４７】尚、座標ｐ３ａ−ｐ５ａ間は、位置が変更
されているものの、配線長は変化していないので、寄生
素子、即ち、寄生抵抗及び寄生容量の値は変化しない。
従って、図１２に示すように、座標ｐ３ａ−ｐ５ａ間に
おいては、レイアウト変更前と同じ値の寄生抵抗ＲＫ３
及び寄生容量ＣＫ３よりなる寄生素子Ｋ３が抽出され
る。

【０１４８】そして、図１中のＣＰＵ１２は、図１４に
示すように、関連データ２７に基づいて、抽出した寄生
素子Ｋ１ａ，Ｋ２ａ，Ｋ４ａ（寄生抵抗ＲＫ１ａ，ＲＫ
２ａ，ＲＫ４ａ及び寄生容量ＣＫ１ａ，ＣＫ２ａ，ＣＫ
４ａ）をネットＮ２の回路パターンに対応する寄生素子
情報として寄生素子ＤＴ２４の領域２４ａ〜２４ｃにそ
れぞれ格納し、寄生素子ＤＴ２４を更新する。

【０１４９】このとき、図１中のＣＰＵ１２は、図１４
上に示されたパターンＤＴ２３の回路パターン情報にそ
れぞれ格納された関連データ２７に基づいて、対応して
抽出した各寄生素子Ｋ１ａ，Ｋ２ａ，Ｋ４ａを新たな寄
生素子情報として格納する。例えば、座標ｐ１−ｐ２ａ
−ｐ３ａ間の回路パターンである回路パターン情報に対
応して新たな寄生素子Ｋ１ａが抽出されている。そのた
め、ＣＰＵ１は、座標ｐ１−ｐ２ａ−ｐ３ａ間の回路パ
ターンである回路パターン情報に格納された関連データ
２７の格納アドレス２７ａ１に、即ち、寄生素子ＤＴ２
４の領域２４ａに寄生素子Ｋ１ａを、領域２４ｂに寄生
抵抗ＲＫ１ａを、領域２４ｃに寄生容量ＣＫ１ａを寄生
素子情報として格納する。

【０１５０】その結果、パターンＤＴ２３に格納された
座標ｐ１−ｐ２ａ−ｐ３ａ間の回路パターンの回路パタ
ーン情報に格納された関連データ２７である格納アドレ
ス２７ａ１に従って、寄生素子ＤＴ２４に格納された対
応する寄生素子情報、即ち、寄生素子Ｋ１ａ，Ｋ３が検
索される。逆に、寄生素子ＤＴ２４に格納された寄生素
子Ｋ１ａ，Ｋ３の寄生素子情報に格納された関連データ
２７である格納アドレス２７ｂ１に従って、パターンＤ
Ｔ２３に格納された対応する回路パターン情報、即ち、
座標ｐ１−ｐ２ａ−ｐ３ａ間の回路パターンが検索され
る。従って、パターンＤＴ２３に格納された座標ｐ１−
ｐ２ａ−ｐ３ａ間の回路パターンである回路パターン情
報と、寄生素子ＤＴ２４に格納された寄生素子Ｋ１ａ，
Ｋ３である寄生素子情報とは、互いの格納アドレス２７
ａ１，２７ｂ１である関連データ２７によって互いに検
索可能に関連付けられた状態に保たれる。

【０１５１】同様に、図１中のＣＰＵ１２は、図１４上
に示されたパターンＤＴ２３の座標ｐ３ａ−ｐ４間の回
路パターンである回路パターン情報に格納された関連デ
ータ２７である格納アドレス２７ａ２に、その回路パタ
ーンに対応して抽出された新たな寄生素子Ｋ２ａ（寄生
抵抗ＲＫ２ａ及び寄生容量ＣＫ２ａ）を寄生素子情報と
して格納する。従って、パターンＤＴ２３に格納された
格納アドレス２７ａ２と、寄生素子ＤＴ２４に格納され
た格納アドレス２７ｂ２とによって、パターンＤＴ２３
の座標ｐ３ａ−ｐ４間の回路パターンである回路パター
ン情報と、寄生素子ＤＴ２４の寄生素子Ｋ２ａである寄
生素子情報とが相互に検索可能な関連付けられた状態に
保たれる。

【０１５２】更に同様に、図１中のＣＰＵ１２は、図１
４上に示されたパターンＤＴ２３の座標ｐ５ａ−ｐ６間
の回路パターンである回路パターン情報に格納された関
連データ２７である格納アドレス２７ａ３に、その回路
パターンに対応して抽出された新たな寄生素子Ｋ４ａ
（寄生抵抗ＲＫ４ａ及び寄生容量ＣＫ４ａ）を寄生素子
情報として格納する。従って、パターンＤＴ２３に格納
された格納アドレス２７ａ３と、寄生素子ＤＴ２４に格
納された格納アドレス２７ｂ３とによって、パターンＤ
Ｔ２３の座標ｐ５ａ−ｐ６間の回路パターンである回路
パターン情報と、寄生素子ＤＴ２４の寄生素子Ｋ４ａで
ある寄生素子情報とが相互に検索可能な関連どけられた
状態に保たれる。

【０１５３】即ち、パターンＤＴ２３に格納された回路
パターン情報と、寄生素子ＤＴ２４に格納された寄生素
子情報は、互いに格納アドレス２７ａ１〜２７ａ３，２
７ｂ１〜２７ｂ３によって相互に検索され、両ＤＴ２
３、２４は相互に検索可能な関連付けられた状態に保た
れる。

【０１５４】図１４上に示された寄生素子ＤＴ２４の更
新を終了すると、図２におけるＣＰＵ１２の内部処理
は、Ｓ１４からＳ１５に移る。図２におけるＳ１５は遅
延時間計算処理（遅延時間計算手段）であって、図１中
のＣＰＵ１２は、図１４に示された更新された寄生素子
ＤＴ２４の寄生素子情報に基づいて、ネットの各端子間
の遅延時間の再計算を行う。このとき、格納された遅延
時間は、Ｓ１４において抽出された寄生素子に基づいて
計算される。また、この遅延時間の再計算には、図４上
に示したＤＢ２１を生成する際の遅延時間計算処理（図
３におけるＳ２３）で用いられた式（１）及び（２）が
利用される。

【０１５５】そして、図１中のＣＰＵ１２は、図１４に
示すように、再計算した遅延時間を、関連データ２９に
基づいて、寄生素子情報に対応する遅延時間情報として
遅延時間ＤＴ２５に格納し、遅延時間ＤＴ２５を更新す
る。

【０１５６】図１３に示すように、一対の端子「Ｉ１．
ｘ」と端子「Ｉ２．ａ」間の回路パターンに対応する寄
生素子Ｋ１ａ，Ｋ２ａと、端子「Ｉ２．ａ」の入力端子
容量ＣＩ２とに基づいて、新たな遅延時間ｔ１ａを計算
する。そして、図１４に示すように、図１中のＣＰＵ１
２は、寄生素子ＤＴ２４の寄生素子情報である各寄生素
子Ｋ１ａ，Ｋ２ａ，Ｋ３，Ｋ４ａに格納された格納アド
レス２８ａに基づいて、計算結果の遅延時間ｔ１ａを遅
延時間情報として遅延時間ＤＴ２５の領域２５ｂに格納
し、遅延時間ＤＴ２５を更新する。

【０１５７】また、一対の端子「Ｉ１．ｘ」と端子「Ｉ
３．ａ」間の回路パターンに対応する寄生素子Ｋ１ａ，
Ｋ３，Ｋ４ａと、端子「Ｉ３．ａ」の入力端子容量ＣＩ
３とに基づいて、新たな遅延時間ｔ２ａを計算する。そ
して、図１４に示すように、図１中のＣＰＵ１２は、寄
生素子ＤＴ２４の寄生素子情報である各寄生素子Ｋ１
ａ，Ｋ２ａ，Ｋ３，Ｋ４ａに格納された格納アドレス２
８ａに基づいて、計算結果の遅延時間ｔ１ａ，ｔ２ａを
遅延時間情報として遅延時間ＤＴ２５の領域２５ｂに格
納し、遅延時間ＤＴ２５を更新する。

【０１５８】そして、寄生素子ＤＴ２４の寄生素子情報
に格納された格納アドレス２８ａによって、遅延時間Ｄ
Ｔ２５に格納された遅延時間情報、即ち、遅延時間ｔ
１，ｔ２が検索される。逆に、遅延時間ＤＴ２５の遅延
時間情報に格納された格納アドレス２８ｂによって、寄
生素子ＤＴ２４に格納された寄生素子情報、即ち、寄生
素子Ｋ１ａ，Ｋ２ａ，Ｋ３，Ｋ４ａが検索される。従っ
て、寄生素子ＤＴ２４に格納された寄生素子情報と、遅
延時間ＤＴ２５に格納された遅延時間情報とは、互いに
格納アドレス２８ａ，２８ｂ、即ち、関連データ２８に
よって検索され、両ＤＴ２４，２５は相互に検索可能に
関連付けられた状態に保たれる。

【０１５９】また、寄生素子ＤＴ２４の寄生素子情報に
は格納アドレス２９ａが格納され、その格納アドレス２
９ａによって、ネットＤＴ２２に格納されたネット名
「Ｎ２」の回路接続情報が検索される。逆に、ネットＤ
Ｔ２２のネット名「Ｎ２」の回路接続情報には格納アド
レス２９ｂが格納され、その格納アドレス２９ａによっ
て、遅延時間ＤＴ２５に格納された遅延時間ｔ１，ｔ２
の遅延時間情報が検索される。従って、遅延時間ＤＴ２
５に格納された遅延時間情報と、ネットＤＴ２２に格納
された回路接続情報は、互いに格納アドレス２９ａ，２
９ｂ、即ち、関連データ２９によって検索され、両ＤＴ
２５，２２は相互に検索可能に関連付けられた状態に保
たれる。

【０１６０】図１４に示される遅延時間ＤＴ２５の更新
を終了すると、図２におけるＣＰＵ１２の内部処理は、
Ｓ１５からＳ１６に移る。図２におけるＳ１６は変更終
了判断処理（変更終了判断手段）であって、図１中のＣ
ＰＵ１２は、セルや回路パターンの座標データの変更が
更に必要があるか否かを判断する。そして、変更の必要
がある場合、ＣＰＵ１２は、Ｓ１３に戻ってパターン変
更処理を行う。即ち、ＣＰＵ１２は、Ｓ１３〜Ｓ１５の
各処理を、必要なパターン変更が全て終了するまで繰り
返す。そして、必要なパターン変更が全て終了すると、
図２におけるＣＰＵ１２の内部処理は、Ｓ１６からＳ１
７に移る。

【０１６１】図２におけるＳ１７は遅延時間データ出力
処理（遅延時間データ出力手段）であって、図１中のＣ
ＰＵ１２は、ＤＢ２１の遅延時間ＤＴ２５に格納された
遅延時間情報を外部へ出力し、図１７に示される遅延時
間データ４として格納する。この遅延時間データ４に基
づいて、回路シミュレーション等によって、回路動作の
検証が行われる。遅延時間データ４の格納を終了する
と、図２におけるＣＰＵ１２の内部処理は、Ｓ１７から
Ｓ１８に移る。

【０１６２】図２におけるＳ１８はパターンデータ出力
処理（パターンデータ出力手段）であって、図１中のＣ
ＰＵ１２は、図１４上に示したＤＢ２１のパターンＤＴ
２３に格納された回路パターン情報を外部へ出力し、図
２に示される変更後の新たなレイアウトデータ２として
格納する。その新たなレイアウトデータ２は、製造工程
に引き渡され、マスク等が作成されて半導体装置３１が
製造される。

【０１６３】図２に示されたＳ１８において、図１７に
示す格納された新たなレイアウトデータ２は、回路パタ
ーンの変更に伴って遅延時間が計算され、遅延時間デー
タ４として出力されている。従って、従来のように、レ
イアウト設計完成後に寄生素子抽出及び遅延時間計算処
理をバッチ処理にて行う必要がないので、その分半導体
装置３１の設計期間が短くなる。

【０１６４】ところで、一般に、従来のデータベースに
おいては、図１７に示される回路接続データ１とレイア
ウトデータ２の相互の関連情報を保持し、回路接続情報
と回路パターンの対応付けを行うものはある。しかしな
がら、回路接続情報と回路パターン、及び回路パターン
に関する寄生素子情報と、寄生素子情報から計算され、
回路接続情報と密接な関係をもつ信号の遅延時間につい
て各情報の関係情報は保持されず、各情報の対応付けは
行われていない。そのため、例えば、回路パターン情報
から寄生素子情報や、回路接続情報から各端子間の遅延
時間情報を容易に検索することができないので、処理効
率が悪い。

【０１６５】しかしながら、図４に示す本実施形態のＤ
Ｂ２１には、各ＤＴ２２〜２５と、各ＤＴ２２〜２５を
相互に関連付ける関連データ２６〜２９とが保持され
る。従って、各ＳＴ２２〜２５に格納された情報は関連
データ２６〜２９によって対応付けが行われ、相互に検
索可能である。例えば、回路接続情報から関連データ２
６，２７（又は関連データ２９，２８）によって対応す
る寄生素子情報を検索できる。また、回路パターン情報
から関連データ２７，２８（又は関連データ２６，２
９）によって対応する端子間の遅延時間情報を検索でき
る。そのため、各関連データ２６〜２９に基づいて、各
ＤＴ２２〜２５の対応する情報を容易に検索することが
できるので、処理効率は高くなる。

【０１６６】以上記述したように、本実施形態によれ
ば、以下の効果を奏する。 （１）回路接続データ１及びレイアウトデータ２を読み
込み、ＤＢ２１のネットＤＴ２２とパターンＤＴ２３に
それぞれ回路接続情報と回路パターン情報として格納す
ると共に、それらの情報に基づいて抽出した寄生素子を
寄生素子情報として寄生素子ＤＴ２４に格納し、その寄
生素子に基づいて計算した各ネットの遅延時間を遅延時
間情報として遅延時間ＤＴ２５に格納する。そして、セ
ルの配置変更や配線パターンの経路変更等のレイアウト
変更がある場合、その変更毎に回路パターン情報を変更
してパターンＤＴ２３を更新するとともに、寄生素子の
抽出及び遅延時間の計算を行い、寄生素子情報，遅延時
間情報を変更して寄生素子ＤＴ２４と遅延時間ＤＴ２５
をそれぞれ更新するようにした。その結果、従来のよう
に、レイアウト設計完成後に寄生素子抽出及び遅延時間
計算処理をバッチ処理にて行う必要がないので、その分
設計期間の短縮を図ることができる。

【０１６７】（２）ＤＢ２１には、ネットＤＴ２２、パ
ターンＤＴ２３、寄生素子ＤＴ２４、及び、遅延時間Ｄ
Ｔ２５を格納すると共に、ネットＤＴ２２とパターンＤ
Ｔ２３、パターンＤＴ２３と寄生素子ＤＴ２４、寄生素
子ＤＴ２４と遅延時間ＤＴ２５遅延時間ＤＴ２５とネッ
トＤＴ２２をそれぞれ相互に関連付ける関連データ２６
〜２９を格納するようにした。その結果、各ＤＴ２２〜
２５にそれぞれ格納された情報は、関連データ２６〜２
９によって相互に関連付けられているので、１つのＤＴ
に格納された情報により、他のＤＴに格納された情報を
容易に取り出すことができる。

【０１６８】（第２の実施形態）以下、本発明を具体化
した第２の実施形態を図１５及び図１６に従って説明す
る。

【０１６９】尚、説明の便宜上、第１の実施形態と同様
の構成については同一の符号を付してその説明を一部省
略する。本実施形態では、図１に示されるメモリ１３に
は、図１８に示す回路接続データ１及びレイアウトデー
タ２と、制約データ５とがプログラムの実行に必要なデ
ータとして予め格納されている。プログラムデータは、
レイアウトデータ２を修正するためのものであって、そ
の修正時に変更された回路パターンの遅延時間を計算
し、その計算結果と制約データ５の遅延時間とを比較す
るものである。回路接続データ１及び制約データ５は図
１８に示す回路設計（Ｓ６）により予め作成され、レイ
アウトデータ２は自動配線（Ｓ８）により予め作成され
て磁気ディスク１４に格納されている。そして、各デー
タ１，２，５は、プログラムの実効時にプログラムデー
タと共にメモリ１３上に転送される。

【０１７０】ＣＰＵ１２は、プログラムデータに基づい
て、図１５に示すフローチャートに従って動作する。こ
のフローチャートにおいて、第１の実施形態の処理に加
えて、Ｓ３１の制約データ入力処理( 制約データ入力手
段）とＳ３２の遅延時間比較処理（遅延時間比較手段）
が追加されている。また、図１６に示すように、ＤＢ４
１の遅延時間データテーブル（遅延時間ＤＴ）４２に
は、端子間情報を格納する領域４２ａ、制約データ５で
指定された遅延時間（Const-Delay ）を格納する領域４
２ｂ、及び、Ｓ１５の遅延時間計算処理において再計算
される実遅延時間を格納する領域４２ｃとが設けられて
いる。従って、本実施形態では、追加された処理と、そ
の処理に関わる部分について詳述する。

【０１７１】先ず、図１５におけるＳ１１において、Ｃ
ＰＵ１２は、予め作成された回路接続データ１とレイア
ウトデータ２とを外部データとして入力し、ＤＢ２１の
ネットＤＴ２２に回路接続情報を、パターンＤＴ２３に
回路パターン情報を格納する。

【０１７２】次に、図１５におけるＳ３１の制約データ
入力処理（制約データ入力手段）において、図１中のＣ
ＰＵ１２は、図１８に示された予め回路設計時に決定さ
れ作成された各信号の制約データ５をレイアウトデータ
２に対する制約データとして入力し、図１６に示すよう
に、遅延時間ｔｃ１，ｔｃ２をＤＢ４１の遅延時間ＤＴ
４２の領域４２ｂに格納する。

【０１７３】次に、図１５におけるＳ１２において、図
１中のＣＰＵ１２は、図１６上に示された外部データと
して入力されネットデータテーブル（ネットＤＴ）２２
とパターンデータテーブル（パターンＤＴ）２３にそれ
ぞれ格納された回路接続情報と回路パターン情報とに基
づいて、寄生素子情報及び遅延時間情報を生成し、寄生
素子データテーブル（寄生素子ＤＴ）２４、遅延時間デ
ータテーブル（遅延時間ＤＴ）２５にそれぞれ格納す
る。この時、図１６に示すように、ＣＰＵ１２は、計算
したネットに対する遅延時間を実遅延時間ｔｒ１，ｔｒ
２として遅延時間ＤＴ２５の領域４２ｃに格納する。

【０１７４】図１５におけるＳ１３においてセルの配置
や回路パターの位置が変更されると、図１中のＣＰＵ１
２は、図１６に示すように、その変更された座標データ
に基づいてパターンＤＴ２３を更新し、Ｓ１４において
抽出した寄生素子に基づいて寄生素子ＤＴ２４を更新す
る。更に、図１中のＣＰＵ１２は、図１５におけるＳ１
５において再計算した実遅延時間に基づいて、遅延時間
ＤＴ４２を更新する。

【０１７５】次に、図１５におけるＳ３２の遅延時間比
較処理（遅延時間比較手段）において、図１中のＣＰＵ
１２は、図１６に示す遅延時間ＤＴ２５の領域４２ｂ，
４２ｃにそれぞれ格納された制約データとしての遅延時
間ｔｃ１，ｔｃ２と、図１５における内部処理のＳ１３
において再計算した計算結果の実遅延時間ｔｒ１，ｔｒ
２とをそれぞれ比較する。この遅延時間の比較によっ
て、Ｓ１３において変更されたセル・回路パターンの配
置が制約データ５を満足するか否かを判断する。

【０１７６】図１６上の遅延時間ＤＴ４２に格納された
実遅延時間ｔｒ１，ｔｒ２がそれぞれ遅延時間ｔｃ１，
ｔｃ２に対して、一致又は予め定めた所定の許容範囲に
ある場合、図１５における内部処理のＳ３３において、
図１中のＣＰＵ１２は、変更された配置が制約データを
満足すると判断する。この場合、図１５におけるＣＰＵ
１２の内部処理は、Ｓ３３からＳ１６に移り、セルや回
路パターンの座標データの変更が更に必要があるか否か
を判断し、必要なパターン変更が全て終了するまでＳ１
３〜Ｓ１５，Ｓ３２の各処理を繰り返す。

【０１７７】一方、図１６上の遅延時間ＤＴ４２に格納
された実遅延時間ｔｒ１，ｔｒ２がそれぞれ遅延時間ｔ
ｃ１，ｔｃ２に対して、一致しない又は所定の許容範囲
にない場合、図１５における内部処理のＳ３３におい
て、図１中のＣＰＵ１２は、変更された配置が制約デー
タを満足しないと判断する。この場合、ＣＰＵ１２は、
例えばＣＲＴ１５に配置の変更がエラーであると表示す
る。そして、図１５におけるＣＰＵ１２の内部処理は、
Ｓ３３からＳ１３に移り、変更したセル・回路パターン
の配置を更に制約データを満足するように配置の再変更
を促す。この構成によって、図１８に示す制約データ５
を満足しないレイアウトの変更を防ぐ。

【０１７８】以上記述したように、本実施形態によれ
ば、第１の実施形態の効果に加えて、以下の効果を奏す
る。 （１）回路設計時に決定された各信号の制約データ５を
レイアウトデータ２に対する制約データとして入力し、
遅延時間をＤＢ４１の遅延時間ＤＴ４２に格納する。そ
して、セルの配置変更や配線パターンの経路変更等のレ
イアウト変更がある場合、その変更毎にレイアウト変更
に基づいて、寄生素子の抽出及び遅延時間の計算を行
い、それぞれ寄生素子情報及び実遅延時間として寄生素
子ＤＴ２４と遅延時間ＤＴ２５に格納する。更に、遅延
時間ＤＴ２５に格納した制約データの遅延時間と実遅延
時間とを比較し、その比較結果に基づいて、実遅延時間
が制約データの遅延時間と一致又は予め定めた所定の許
容範囲にない場合には変更された配置が制約データを満
足しないと判断して、変更したセル・回路パターンの配
置を更に制約データを満足するように配置の再変更を促
すようにした。その結果、制約データを満足しない配置
変更を防止することができるので、レイアウト完成後の
寄生素子抽出及び遅延時間の計算の処理時間を削減して
設計期間の短縮を図ることができる。

【０１７９】尚、本発明は前記各実施形態の他、以下の
態様で実施してもよい。 （１）上記各実施形態において、更に、ＤＢ２１のネッ
トＤＴ２２に格納された回路接続情報と、寄生素子ＤＴ
２４に格納された寄生素子情報とを関連付ける関連デー
タを作成して格納するようにしてもよい。

【０１８０】（２）上記各実施形態では、寄生素子ＤＴ
２４に格納された寄生素子情報と、遅延時間ＤＴ２５に
格納された遅延時間情報をネットＤＴ２２及びパターン
ＤＴ２３の各情報に基づいて、一括処理にて生成してそ
れぞれ格納するようにしたが、予め寄生素子情報，遅延
時間情報が作成されている場合、それらの情報を読み込
んで、テーブル２４，２５にそれぞれ格納し、各関連デ
ータ２６〜２９を生成して各テーブル２２〜２５の情報
を関連付けるようにしてもよい。

【０１８１】（３）上記各実施形態では、Ｓ１７におい
て遅延時間データ４を外部に出力するようにしたが、パ
ターン変更が終了していない段階、即ち、Ｓ１３〜Ｓ１
６のループの中で遅延時間データ４を外部に適宜出力で
きるようにしてもよい。

【０１８２】（４）上記各実施形態では、遅延時間デー
タ４及び変更後のレイアウトデータ２をそれぞれ出力す
るようにしたが、その他に、回路接続データ及び寄生素
子データ３を出力できるようにしてもよい。この場合、
ネットＤＴ２２と寄生素子ＤＴ２４に、お互いの格納ア
ドレスを持つように構成し、寄生素子を含むネットリス
トファイルを出力できるようにすることで、アナログ回
路の回路シミュレーション等を実行することが可能とな
る。

【０１８３】（５）上記各実施形態では、それぞれ入力
端子ａと出力端子ｘとを備えた、例えばインバータ回路
よりなる各論理素子Ｉ１〜Ｉ３を用いた回路接続データ
１及びレイアウトデータ２について説明したが、論理素
子としてアンド回路、オア回路、等の他の論理素子を用
いた回路接続データ１及びレイアウトデータ２のレイア
ウト処理を実行するようにしてもよい。

【０１８４】（６）上記各実施形態では、遅延時間を計
算する際に、Ｓ２１において抽出した各寄生素子Ｋ１〜
Ｋ４を、それぞれ寄生抵抗ＲＫ１〜ＲＫ４と寄生容量Ｃ
Ｋ１〜ＣＫ４とからなる「Ｔモデル」の等価回路として
計算したが、例えば「πモデル」等の他の等価回路とし
て計算するようにしてもよい。

【０１８５】

【発明の効果】以上詳述したように、請求項１〜１７に
記載の発明によれば、ＬＳＩの設計時間の短縮を図るこ
とが可能なレイアウト方法を提供することができる。

【０１８６】また、請求項１８〜３４に記載の発明によ
れば、ＬＳＩの設計時間の短縮を図ることが可能なレイ
アウト装置を提供することができる。また、請求項３５
〜３８に記載の発明によれば、そのようなレイアウト方
法及びレイアウト装置に利用されるデータを格納するこ
とが可能なデータベースを提供することができる。

【図面の簡単な説明】

【図１】 一実施形態のレイアウト装置の概略構成図。

【図２】 第１の実施形態のレイアウト処理のフローチ
ャート。

【図３】 データベース生成処理のフローチャート。

【図４】 データベースの概略構成図。

【図５】 論理回路の一例を示す回路図。

【図６】 図５の論理回路の回路接続データの説明図。

【図７】 図５の論理回路のレイアウトパターン。

【図８】 第１の実施形態のデータベースの内容を示す
説明図。

【図９】 配線パターンの寄生素子を示す説明図。

【図１０】 配線パターンの寄生素子の等価回路図。

【図１１】 パターン変更を示すレイアウトパターン。

【図１２】 パターン変更後の寄生素子を示す説明図。

【図１３】 パターン変更後の寄生素子の等価回路図。

【図１４】 パターン変更後のデータベースの内容を示
す説明図。

【図１５】 第２の実施形態のレイアウト処理のフロー
チャート。

【図１６】 第２の実施形態のデータベースの内容を示
す説明図。

【図１７】 従来のレイアウト処理のフローチャート。

【図１８】 従来のレイアウト処理の一部フローチャー
ト。

【符号の説明】

１ 回路接続データ（ネットリスト） ２ レイアウトデータ ３ 寄生素子データ ４ 遅延時間データ ５ 制約データ ２１ データベース（ＤＢ） ２２ ネットデータテーブル（ネットＤＴ） ２３ パターンデータテーブル（パターンＤＴ） ２４ 寄生素子データテーブル（寄生素子ＤＴ） ２５ 遅延時間データテーブル（遅延時間ＤＴ） ２６〜２９ 関連データ

Claims (38)

【特許請求の範囲】
1. 【請求項１】 データベースに格納された半導体装置の
   回路接続情報と回路パターン情報とに基づいて、該半導
   体装置のレイアウトを変更するためのレイアウト方法で
   あって、レイアウトが変更される毎に、そのレイアウト
   変更による回路パターンの座標データを入力し、その座
   標データに基づいて前記データベースに格納された回路
   パターン情報を変更し、その変更した回路パターン情報
   に基づいて、変更された回路パターンの寄生素子を抽出
   し、その抽出した寄生素子に基づいて、変更された回路
   パターンを含むネットの各端子間の遅延時間を計算する
   ようにしたレイアウト方法。
2. 【請求項２】 データベースに格納された半導体装置の
   回路接続情報と回路パターン情報とに基づいて、該半導
   体装置のレイアウトを変更するためのレイアウト方法で
   あって、予め作成された信号に対する制約データを入力
   し、その制約データの制約遅延時間をデータベースに格
   納しておき、レイアウトが変更される毎に、そのレイア
   ウト変更による回路パターンの座標データを入力し、そ
   の座標データに基づいて前記データベースに格納された
   回路パターン情報を変更し、その変更した回路パターン
   情報に基づいて、変更された回路パターンの寄生素子を
   抽出し、その抽出した寄生素子に基づいて、変更された
   回路パターンを含むネットの各端子間の遅延時間を計算
   し、前記データベースに格納された制約遅延時間と、変
   更された回路パターンにより計算された実遅延時間とを
   比較し、レイアウト変更によるネットの各端子間の実遅
   延時間が、制約データの制約遅延時間を満たしているこ
   とを検証するようにしたレイアウト方法。
3. 【請求項３】 請求項１又は２に記載のレイアウト方法
   において、前記回路接続情報はネット及びそのネットに
   て接続される端子を含み、予め作成された回路接続デー
   タに格納され、前記回路パターン情報は前記接続される
   端子間の回路パターンの配線の座標データ及び配線を形
   成する配線層の情報を含み、予め作成されたレイアウト
   データに格納され、それら回路接続データ及びレイアウ
   トデータを外部データとして入力し、前記回路接続情報
   及び回路パターン情報をデータベースに格納するように
   したレイアウト方法。
4. 【請求項４】 請求項１乃至３に記載のレイアウト方法
   において、レイアウトに変更に伴う回路パターンの新た
   な座標データを入力し、その回路パターンに関連する回
   路接続情報に格納された関連データに基づいて、前記入
   力した新たな座標データを新たな回路パターン情報とし
   て前記データベースに格納するようにしたレイアウト方
   法。
5. 【請求項５】 請求項１乃至４に記載のレイアウト方法
   において、変更され前記データベースに格納された新た
   な回路パターン情報に基づいて寄生素子を再抽出し、前
   記関連データに基づいて、再抽出した寄生素子を前記回
   路パターンに対応する新たな寄生素子情報として前記デ
   ータベースに格納するようにしたレイアウト方法。
6. 【請求項６】 請求項１乃至５に記載のレイアウト方法
   において、前記データベースに格納された新たな寄生素
   子情報に基づいて、端子間の遅延時間の再計算を行い、
   前記関連データに基づいて、再計算した遅延時間を新た
   な遅延時間情報として前記データベースに格納するよう
   にしたレイアウト方法。
7. 【請求項７】 請求項１乃至６に記載のレイアウト方法
   において、前記データベースに格納された新たな寄生素
   子情報に基づいて、寄生素子を所定のモデルの等価回路
   として端子間の遅延時間の再計算を行うようにしたレイ
   アウト方法。
8. 【請求項８】 請求項２乃至７に記載のレイアウト方法
   において、前記制約遅延時間は回路接続情報に対応する
   遅延時間情報として遅延時間データテーブルに格納さ
   れ、関連データに基づいて前記回路接続情報に対応して
   格納された遅延時間情報を読み出し、読み出した遅延時
   間情報の遅延時間と制約遅延時間とを比較するようにし
   たレイアウト方法。
9. 【請求項９】 請求項１乃至８に記載のレイアウト方法
   において、前記データベースに格納された回路パターン
   情報の変更があるか否かを判断し、その判断結果に基づ
   いて、変更が有る場合には再びパターン変更手段を実行
   するようにしたレイアウト方法。
10. 【請求項１０】 請求項１乃至９に記載のレイアウト方
    法において、更に、前記データベースに格納された遅延
    時間情報を外部へ出力し、遅延時間データとして格納す
    るようにしたレイアウト方法。
11. 【請求項１１】 請求項１乃至１０に記載のレイアウト
    方法において、更に、前記データベースに格納された回
    路パターン情報を外部へ出力し、回路パターンの変更後
    の新たなレイアウトデータとして格納するようにしたレ
    イアウト方法。
12. 【請求項１２】 請求項１乃至１１に記載のレイアウト
    方法において、回路パターンの変更に先立ち、前記デー
    タベースに格納された回路接続情報と回路パターン情報
    とに基づいて、抽出した回路パターンの寄生素子を寄生
    素子情報として該データベースに格納し、前記寄生素子
    情報と前記回路接続情報とに基づいて計算したネットの
    各端子間の遅延時間を遅延時間情報として該データベー
    スに格納するとともに、前記各情報を関連付ける関連デ
    ータが該データベースに格納され、抽出した寄生素子を
    関連データに基づいて回路パターン情報に対応する寄生
    素子情報として前記データベースに格納し、計算した遅
    延時間を関連データに基づいて回路接続情報に対応する
    遅延時間情報として前記データベースに格納して該デー
    タベースを生成するようにしたレイアウト方法。
13. 【請求項１３】 請求項１２に記載のレイアウト方法に
    おいて、前記データベースを生成する際に、前記回路パ
    ターン情報に基づいて寄生素子を抽出し、抽出した寄生
    素子を寄生素子情報として前記データベースに格納し、
    その寄生素子情報と前記回路パターン情報とを関連付け
    る関連データを前記データベースに格納し、前記回路接
    続情報と回路パターン情報とを照合し、回路接続情報と
    回路パターン情報との対応付けを行い、回路接続情報と
    回路パターン情報とを対応付ける関連データを前記デー
    タベースに格納し、前記抽出された寄生素子情報に基づ
    いて、前記回路パターンにより接続される端子間の遅延
    時間を計算し、その遅延時間を遅延時間情報として前記
    データベースに格納し、その遅延時間情報と前記寄生素
    子情報とを関連付ける関連データ、遅延時間情報と前記
    回路接続情報とを関連付ける関連付ける関連データを前
    記データベースに格納するようにしたレイアウト方法。
14. 【請求項１４】 請求項１２乃至１３に記載のレイアウ
    ト方法において、前記寄生素子は、前記回路パターン情
    報に基づいて抽出された等電位な回路パターンに対し
    て、その回路パターンの配線の抵抗値よりなる寄生抵抗
    と、配線の容量値よりなる寄生容量とから構成されるレ
    イアウト方法。
15. 【請求項１５】 請求項１２又は１４に記載のレイアウ
    ト方法において、前記データベースに格納された新たな
    寄生素子情報に基づいて、寄生素子を所定のモデルの等
    価回路として端子間の遅延時間の計算を行うようにした
    レイアウト方法。
16. 【請求項１６】 請求項１乃至１５に記載のレイアウト
    方法において、前記データベースは、前記回路接続情報
    を格納するネットデータテーブルと、前記回路パターン
    情報を格納するパターンデータテーブルと、前記寄生素
    子情報を格納する寄生素子データテーブルと、前記遅延
    時間情報を格納する遅延時間データテーブルとから構成
    され、前記関連データは、各データテーブルに格納され
    た互いに対応する情報に応じて各データテーブルに格納
    されたレイアウト方法。
17. 【請求項１７】 請求項１乃至１６に記載のレイアウト
    方法において、前記関連データは、情報が格納された格
    納アドレスであって、対応する情報が格納された格納ア
    ドレスを、互いに他のデータテーブルの対応する情報に
    格納したレイアウト方法。
18. 【請求項１８】 データベースに格納された半導体装置
    の回路接続情報と回路パターン情報とに基づいて、該半
    導体装置のレイアウトを変更するためのレイアウト装置
    であって、 レイアウトが変更される毎に、そのレイアウト変更によ
    る回路パターンの座標データを入力し、その座標データ
    に基づいて前記データベースに格納された回路パターン
    情報を変更するパターン変更手段と、 前記パターン変更手段により変更された回路パターン情
    報に基づいて、変更された回路パターンの寄生素子を抽
    出する寄生素子抽出手段と、 前記寄生素子抽出手段により抽出された寄生素子に基づ
    いて、変更された回路パターンを含むネットの各端子間
    の遅延時間を計算する遅延時間計算手段とを備えたレイ
    アウト装置。
19. 【請求項１９】 データベースに格納された半導体装置
    の回路接続情報と回路パターン情報とに基づいて、該半
    導体装置のレイアウトを変更するためのレイアウト装置
    であって、 予め作成された信号に対する制約データを入力し、その
    制約データの制約遅延時間をデータベースに格納する制
    約条件入力手段と、 レイアウトが変更される毎に、そのレイアウト変更によ
    る回路パターンの座標データを入力し、その座標データ
    に基づいて前記データベースに格納された回路パターン
    情報を変更するパターン変更手段と、 前記パターン変更手段により変更された回路パターン情
    報に基づいて、変更された回路パターンの寄生素子を抽
    出する寄生素子抽出手段と、 前記寄生素子抽出手段により抽出された寄生素子に基づ
    いて、変更された回路パターンを含むネットの各端子間
    の遅延時間を計算する遅延時間計算手段と、 前記データベースに格納された制約遅延時間と、前記遅
    延時間計算手段により計算された実遅延時間とを比較す
    る遅延時間比較手段とを備え、レイアウト変更によるネ
    ットの各端子間の実遅延時間が、制約データの制約遅延
    時間を満たしていることを検証するようにしたレイアウ
    ト装置。
20. 【請求項２０】 請求項１８又は１９に記載のレイアウ
    ト装置において、 前記回路接続情報はネット及びそのネットにて接続され
    る端子を含み、予め作成された回路接続データに格納さ
    れ、 前記回路パターン情報は前記接続される端子間の回路パ
    ターンの配線の座標データ及び配線を形成する配線層の
    情報を含み、予め作成されたレイアウトデータに格納さ
    れ、 それら回路接続データ及びレイアウトデータを外部デー
    タとして入力し、前記回路接続情報及び回路パターン情
    報をデータベースに格納する外部データ入力手段を備え
    たレイアウト装置。
21. 【請求項２１】 請求項１８乃至２０に記載のレイアウ
    ト装置において、 前記パターン変更手段は、レイアウトに変更に伴う回路
    パターンの新たな座標データを入力し、その回路パター
    ンに関連する回路接続情報に格納された関連データに基
    づいて、前記入力した新たな座標データを新たな回路パ
    ターン情報として前記データベースに格納するようにし
    たレイアウト装置。
22. 【請求項２２】 請求項１８乃至２１に記載のレイアウ
    ト装置において、 前記寄生素子抽出手段は、前記パターン変更手段により
    変更され前記データベースに格納された新たな回路パタ
    ーン情報に基づいて寄生素子を再抽出し、前記関連デー
    タに基づいて、再抽出した寄生素子を前記回路パターン
    に対応する新たな寄生素子情報として前記データベース
    に格納するようにしたレイアウト装置。
23. 【請求項２３】 請求項１８乃至２２に記載のレイアウ
    ト装置において、 前記遅延時間計算手段は、前記データベースに格納され
    た新たな寄生素子情報に基づいて、端子間の遅延時間の
    再計算を行い、前記関連データに基づいて、再計算した
    遅延時間を新たな遅延時間情報として前記データベース
    に格納するようにしたレイアウト装置。
24. 【請求項２４】 請求項１８乃至２３に記載のレイアウ
    ト装置において、 前記遅延時間計算手段は、前記データベースに格納され
    た新たな寄生素子情報に基づいて、寄生素子を所定のモ
    デルの等価回路として端子間の遅延時間の再計算を行う
    ようにしたレイアウト装置。
25. 【請求項２５】 請求項１９乃至２４に記載のレイアウ
    ト装置において、 前記制約遅延時間は回路接続情報に対応する遅延時間情
    報として遅延時間データテーブルに格納され、 前記遅延時間比較手段は、関連データに基づいて前記回
    路接続情報に対応して格納された遅延時間情報を読み出
    し、読み出した遅延時間情報の遅延時間と制約遅延時間
    とを比較するようにしたレイアウト装置。
26. 【請求項２６】 請求項１８乃至２５に記載のレイアウ
    ト装置において、 前記データベースに格納された回路パターン情報の変更
    があるか否かを判断する変更終了判断手段を備え、その
    判断結果に基づいて、変更が有る場合には再びパターン
    変更手段を実行するようにしたレイアウト装置。
27. 【請求項２７】 請求項１８乃至２６に記載のレイアウ
    ト装置において、 更に、前記データベースに格納された遅延時間情報を外
    部へ出力し、遅延時間データとして格納する遅延時間デ
    ータ出力手段を備えたレイアウト装置。
28. 【請求項２８】 請求項１８乃至２７に記載のレイアウ
    ト装置において、 更に、前記データベースに格納された回路パターン情報
    を外部へ出力し、回路パターンの変更後の新たなレイア
    ウトデータとして格納するパターンデータ出力手段を備
    えたレイアウト装置。
29. 【請求項２９】 請求項１７乃至２８に記載のレイアウ
    ト装置において、 前記パターン変更手段に先立ち、前記データベースに格
    納された回路接続情報と回路パターン情報とに基づい
    て、抽出した回路パターンの寄生素子を寄生素子情報と
    して該データベースに格納し、前記寄生素子情報と前記
    回路接続情報とに基づいて計算したネットの各端子間の
    遅延時間を遅延時間情報として該データベースに格納す
    るとともに、前記各情報を関連付ける関連データを該デ
    ータベースに格納するデータベース生成手段を備え、 前記寄生素子抽出手段は、抽出した寄生素子を関連デー
    タに基づいて回路パターン情報に対応する寄生素子情報
    として前記データベースに格納し、前記遅延時間計算手
    段は、計算した遅延時間を関連データに基づいて回路接
    続情報に対応する遅延時間情報として前記データベース
    に格納したレイアウト装置。
30. 【請求項３０】 請求項２９に記載のレイアウト装置に
    おいて、 前記データベース生成手段は、 前記回路パターン情報に基づいて寄生素子を抽出し、抽
    出した寄生素子を寄生素子情報として前記データベース
    に格納し、その寄生素子情報と前記回路パターン情報と
    を関連付ける関連データを前記データベースに格納する
    寄生素子抽出手段と、 前記回路接続情報と回路パターン情報とを照合し、回路
    接続情報と回路パターン情報との対応付けを行い、回路
    接続情報と回路パターン情報とを対応付ける関連データ
    を前記データベースに格納する回路照合手段と、 前記寄生素子抽出手段により抽出された寄生素子情報に
    基づいて、前記回路パターンにより接続される端子間の
    遅延時間を計算し、その遅延時間を遅延時間情報として
    前記データベースに格納し、その遅延時間情報と前記寄
    生素子情報とを関連付ける関連データ、遅延時間情報と
    前記回路接続情報とを関連付ける関連付ける関連データ
    を前記データベースに格納する遅延時間計算手段とから
    構成されたレイアウト装置。
31. 【請求項３１】 請求項２９乃至３０に記載のレイアウ
    ト装置において、 前記寄生素子は、前記回路パターン情報に基づいて抽出
    された等電位な回路パターンに対して、その回路パター
    ンの配線の抵抗値よりなる寄生抵抗と、配線の容量値よ
    りなる寄生容量とから構成されるレイアウト装置。
32. 【請求項３２】 請求項２９乃至３１に記載のレイアウ
    ト装置において、 前記遅延時間計算手段は、前記データベースに格納され
    た新たな寄生素子情報に基づいて、寄生素子を所定のモ
    デルの等価回路として端子間の遅延時間の計算を行うよ
    うにしたレイアウト装置。
33. 【請求項３３】 請求項１８乃至３２に記載のレイアウ
    ト装置において、 前記データベースは、 前記回路接続情報を格納するネットデータテーブルと、 前記回路パターン情報を格納するパターンデータテーブ
    ルと、 前記寄生素子情報を格納する寄生素子データテーブル
    と、 前記遅延時間情報を格納する遅延時間データテーブルと
    から構成され、 前記関連データは、各データテーブルに格納された互い
    に対応する情報に応じて各データテーブルに格納された
    レイアウト装置。
34. 【請求項３４】 請求項１８乃至３３に記載のレイアウ
    ト装置において、 前記関連データは、情報が格納された格納アドレスであ
    って、対応する情報が格納された格納アドレスを、互い
    に他のデータテーブルの対応する情報に格納したレイア
    ウト装置。
35. 【請求項３５】 ネットデータテーブルとパターンデー
    タテーブルにそれぞれ格納された回路接続情報と回路パ
    ターン情報とに基づいて、抽出した回路パターンの寄生
    素子を寄生素子情報として寄生素子データテーブルに格
    納し、前記寄生素子情報と前記回路接続情報とに基づい
    て計算したネットの各端子間の遅延時間を遅延時間情報
    として遅延時間データテーブルに格納し、前記各データ
    テーブルに格納された対応する情報に対して、それらの
    情報を関連付ける関連データを対応する情報が格納され
    たデータテーブルにそれぞれ格納したデータベース。
36. 【請求項３６】 請求項３５に記載のデータベースにお
    いて、 前記関連データは、情報が格納された格納アドレスであ
    って、対応する情報が格納された格納アドレスを、互い
    に他のデータテーブルの対応する情報に格納したデータ
    ベース。
37. 【請求項３７】 請求項３５乃至３６に記載のデータベ
    ースにおいて、 ネットデータテーブルとパターンデータテーブル、パタ
    ーンデータテーブルと寄生素子データテーブル、寄生素
    子データテーブルと遅延時間データテーブル、遅延時間
    データテーブルとネットデータテーブルに格納された対
    応する情報に対してそれぞれ前記関連データを格納した
    データベース。
38. 【請求項３８】 請求項３５乃至３７に記載のデータベ
    ースにおいて、 更に、ネットデータテーブルと寄生素子データテーブル
    に格納された対応する情報に対してそれぞれ前記関連デ
    ータを格納したデータベース。