JPS6156435A - 半導体集積回路装置に於ける配線長予測方法 - Google Patents
半導体集積回路装置に於ける配線長予測方法Info
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- JPS6156435A JPS6156435A JP59154665A JP15466584A JPS6156435A JP S6156435 A JPS6156435 A JP S6156435A JP 59154665 A JP59154665 A JP 59154665A JP 15466584 A JP15466584 A JP 15466584A JP S6156435 A JPS6156435 A JP S6156435A
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- 238000000034 method Methods 0.000 title claims abstract description 20
- 239000004065 semiconductor Substances 0.000 title claims description 6
- 238000010276 construction Methods 0.000 abstract 1
- 238000007796 conventional method Methods 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- QVNVGTVAPQGSOF-UHFFFAOYSA-L 3-[4-(9,9-dimethyl-3-aza-9-azoniabicyclo[3.3.1]nonan-3-yl)butyl]-9,9-dimethyl-3-aza-9-azoniabicyclo[3.3.1]nonane;diiodide Chemical compound [I-].[I-].C1C([N+]2(C)C)CCCC2CN1CCCCN(C1)CC2CCCC1[N+]2(C)C QVNVGTVAPQGSOF-UHFFFAOYSA-L 0.000 description 1
- 238000003491 array Methods 0.000 description 1
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
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- G06F30/30—Circuit design
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、配線長予測方法に係り、特に、半導体Ｓ積回
路装置（ＩＣ＞の論理回路において、素子の特性に影響
を与える配線長の予測方法の改良に関す。
路装置（ＩＣ＞の論理回路において、素子の特性に影響
を与える配線長の予測方法の改良に関す。
論理回路を内蔵するＩＣ（論理ＩＣ）は、その便宜さの
ために多方面に使用されており、例えばゲートアレイな
どのカスタム■ｃも多用されるようになって来た。
ために多方面に使用されており、例えばゲートアレイな
どのカスタム■ｃも多用されるようになって来た。
新規論理ｉｃの製品化は、可及的速やかになされること
が望ましいが、特にカスタムＩＣにおいてはその要望が
強い。
が望ましいが、特にカスタムＩＣにおいてはその要望が
強い。
この製品化の短期化には、回路設計の段階で回路特性の
予測を可能にすることが望ましいが、該特性は、論理回
路素子の負荷容量に影害され、該負荷容量は該素子間の
配線長即ち半導体チップ上のレイアウトにも依存するの
で、ｆｆ１ｍの規模が大きくなると、レイアウトを想定
して行う該予測は極めて困難である。
予測を可能にすることが望ましいが、該特性は、論理回
路素子の負荷容量に影害され、該負荷容量は該素子間の
配線長即ち半導体チップ上のレイアウトにも依存するの
で、ｆｆ１ｍの規模が大きくなると、レイアウトを想定
して行う該予測は極めて困難である。
これに対処するため、レイアウトを意識せずに前記配線
長を予測する方法があるが、更に予測精度を向上させる
ことが望まれている。
長を予測する方法があるが、更に予測精度を向上させる
ことが望まれている。
一般に論理回路素子の特性がその負荷容量に支配される
ことから、例えば第１図（ａｌに図示した等宿ゲート数
約１５００個で形成された回路ユニット１〜１８が、配
線Ｐに接続されているＩＣ論理回路において、ユニット
１の接続素子の特性は、その負荷容量となるユニット２
〜１８の接続素子の容量Ｃｅと配線Ｐの容ｆｆ１ｃｐと
の和の容量Ｃに支配されている。
ことから、例えば第１図（ａｌに図示した等宿ゲート数
約１５００個で形成された回路ユニット１〜１８が、配
線Ｐに接続されているＩＣ論理回路において、ユニット
１の接続素子の特性は、その負荷容量となるユニット２
〜１８の接続素子の容量Ｃｅと配線Ｐの容ｆｆ１ｃｐと
の和の容量Ｃに支配されている。
しかしながら、回路設計段階では、９量Ｃｅは既知であ
るとしても、配線Ｐの配線長に支配される容量Ｃｐは、
半導体チップ上のレイアウトに依存して未知であるため
、予測が困難であることは前述の通りである。
るとしても、配線Ｐの配線長に支配される容量Ｃｐは、
半導体チップ上のレイアウトに依存して未知であるため
、予測が困難であることは前述の通りである。
このため、レイアウトを意識せずに配線Ｐの配線長を予
測することが求められるが、その従来の配線長予測方法
は次の如くである。
測することが求められるが、その従来の配線長予測方法
は次の如くである。
即ち、この配線長の予測において、最終的に求背
められるのは負荷容量Ｃの予測値ＣＦであること
、負荷となる素子の容（ｉｃｅの合計値は略負荷となる
素子の数、即ち配線Ｐの負荷分岐数Ｈの関数として把握
出来ることから、配線Ｐの容量Ｃρの予測値も数ｎの関
数として把握することにし、更に、容量Ｃｐが配線Ｐに
接続される回路の規模即ち等価ゲート数Ｎにも支配され
ることを加味して、予測配線長−Ｃｆ＝ ｆ （Ｎ、ｎ
） で求められるようにし、その単位を基本ゲートの入力容
母で正規化した単位１ｕ （Ｌｏａｄｉｎｇ Ｕｎｉｔ
）にしである。
められるのは負荷容量Ｃの予測値ＣＦであること
、負荷となる素子の容（ｉｃｅの合計値は略負荷となる
素子の数、即ち配線Ｐの負荷分岐数Ｈの関数として把握
出来ることから、配線Ｐの容量Ｃρの予測値も数ｎの関
数として把握することにし、更に、容量Ｃｐが配線Ｐに
接続される回路の規模即ち等価ゲート数Ｎにも支配され
ることを加味して、予測配線長−Ｃｆ＝ ｆ （Ｎ、ｎ
） で求められるようにし、その単位を基本ゲートの入力容
母で正規化した単位１ｕ （Ｌｏａｄｉｎｇ Ｕｎｉｔ
）にしである。
この場合、関数ｆは、過去の多数の実績から統計的に処
理して定めている。
理して定めている。
また、負荷分岐数ｎは、常に、着目する配線Ｐに接続さ
れている素子数、即ち配線Ｐの接続数からドライバに接
続される一接続を除いた数となっている。
れている素子数、即ち配線Ｐの接続数からドライバに接
続される一接続を除いた数となっている。
従って、第１図（ａ）図示回路においては、配線Ｐに回
路ユニット１〜１８の１８個が接続されているので、 配線の接続数＝１８
ｆｎ ＝１８−１＝１７ 更に、′４１ｉｌＩｉゲート数Ｎが約１５００個である
ことから、Ｃｆ−ｆ （１５００，１７） によって、配線Ｐの予Ｉ１１配線長Ｃｆを求めることが
出来る。
路ユニット１〜１８の１８個が接続されているので、 配線の接続数＝１８
ｆｎ ＝１８−１＝１７ 更に、′４１ｉｌＩｉゲート数Ｎが約１５００個である
ことから、Ｃｆ−ｆ （１５００，１７） によって、配線Ｐの予Ｉ１１配線長Ｃｆを求めることが
出来る。
第２図（ｂ）は、論理回路である演算ユニットの一例（
配線数約１０００個）について、上記方法による予測配
線長とレイアウト後の実配線長とのそれぞれから算出し
た各配線の伝播遅延時間の分布を示したヒストグラムで
ある。
配線数約１０００個）について、上記方法による予測配
線長とレイアウト後の実配線長とのそれぞれから算出し
た各配線の伝播遅延時間の分布を示したヒストグラムで
ある。
このヒストグラムから判るように、上記配線長予測方法
は、前記演算ユニットの総合的な特性については略良好
な予測精度を得ているが、個々の配線については必ずし
も良好であるとは言えず、例えば、細部の改善検別に際
する予測には精度不充分であって、特性の優れたカスタ
ムＩＣなどの短期製品化に特効ある手段となり得ない問
題がある。
は、前記演算ユニットの総合的な特性については略良好
な予測精度を得ているが、個々の配線については必ずし
も良好であるとは言えず、例えば、細部の改善検別に際
する予測には精度不充分であって、特性の優れたカスタ
ムＩＣなどの短期製品化に特効ある手段となり得ない問
題がある。
上記問題点は、一配線に接続される回路を機能により、
該回路を最上位ブロックとした階層構造的なブロックに
分割し、各ブロック毎に、ブロックの区分と、該ブロッ
クに含まれる等価デー１−敗と、該ブロック°の中の次
位ブロック一個を一接続に数えた該配線の接続数とによ
って規定される値を求め、該僅の積算値を該配線の配線
長とする本発明の配線長予測方法によって解決される。
該回路を最上位ブロックとした階層構造的なブロックに
分割し、各ブロック毎に、ブロックの区分と、該ブロッ
クに含まれる等価デー１−敗と、該ブロック°の中の次
位ブロック一個を一接続に数えた該配線の接続数とによ
って規定される値を求め、該僅の積算値を該配線の配線
長とする本発明の配線長予測方法によって解決される。
本発明によれば、前記ブロックの区分は、前記最上位ブ
ロックと、その他の下位ブロックとの区分でよい。
ロックと、その他の下位ブロックとの区分でよい。
ＩＣ論理回路は、機能により階層構造的なブロックに、
即ち、最上位の親ブロック、親ブロックの中にあり次位
になる子ブロック、子ブロックの中にあり次位になる孫
ブロックと言った具合に分割出来る場合が多く、然も、
一配線に着目した場合、該配線に接続される回路を最上
位ブロックとし、その中における各ブロックに入る信号
線が一個であるように分割することが可能である。
即ち、最上位の親ブロック、親ブロックの中にあり次位
になる子ブロック、子ブロックの中にあり次位になる孫
ブロックと言った具合に分割出来る場合が多く、然も、
一配線に着目した場合、該配線に接続される回路を最上
位ブロックとし、その中における各ブロックに入る信号
線が一個であるように分割することが可能である。
一方、これらのブロック内にある複数の素子のレイアウ
トは、集中させるのが一般である。
トは、集中させるのが一般である。
このことから、前記ブロック間の接続と該ブロック内の
接続との間には、配線レイアウトの様相に差があると見
ることが出来る。
接続との間には、配線レイアウトの様相に差があると見
ることが出来る。
この思想に基づき、着目配線を、ブロック間のものに各
ブロック内の一つの接続素子までのものを加えた配線と
、ブロック内において該配線から分岐して増加する配線
とに分け、それぞれの予測配線長を異なった関数で求め
、その結果を積算することにより、従来の単一関数で求
めた予測配線長より予測値の精度を向上させることが可
能になる。
ブロック内の一つの接続素子までのものを加えた配線と
、ブロック内において該配線から分岐して増加する配線
とに分け、それぞれの予測配線長を異なった関数で求め
、その結果を積算することにより、従来の単一関数で求
めた予測配線長より予測値の精度を向上させることが可
能になる。
この際の新開数は、従来の関数と同様に、各予測におけ
る等価ゲート数Ｎと負荷分岐数ｎ （またはｎ＋１であ
る“配線の接続数″）とを変数にしたものにし、該関数
は、過去の多数の実績から統計的に処理して定められた
ものである。
る等価ゲート数Ｎと負荷分岐数ｎ （またはｎ＋１であ
る“配線の接続数″）とを変数にしたものにし、該関数
は、過去の多数の実績から統計的に処理して定められた
ものである。
また、複数の関数を使い分けする前記ブロックの区分は
、多い程予測精度を上げることが可能であるが、回路設
計の簡便さを考慮して、前記最上位ブロックとその他の
下位ブロックとの二区分にしたが、この区分により、例
えば、先に述べた綱部の改善検討に際する予測に対して
充分なオｎ度を得ることが出来た。
、多い程予測精度を上げることが可能であるが、回路設
計の簡便さを考慮して、前記最上位ブロックとその他の
下位ブロックとの二区分にしたが、この区分により、例
えば、先に述べた綱部の改善検討に際する予測に対して
充分なオｎ度を得ることが出来た。
従って、本発明においては、前記ブロックの区分を上記
二区分に限定するものではない。
二区分に限定するものではない。
以下本発明による配線長予測方法とその一実施結果例を
図により説明する。企図を通じ同一符号は同一対象物を
示す。
図により説明する。企図を通じ同一符号は同一対象物を
示す。
第１図（ａｌは本発明の配線長予測方法の説明図、第１
図（ｂｌは演算ユニットの一例について本発明方法およ
び従来方法による予測配線長と実配線長とのそれぞれに
より算出した各配線の伝播遅延時間の分布を示したヒス
トグラムである。
図（ｂｌは演算ユニットの一例について本発明方法およ
び従来方法による予測配線長と実配線長とのそれぞれに
より算出した各配線の伝播遅延時間の分布を示したヒス
トグラムである。
第１図（ａ１図示の回路は、第２図（ａ）図示の回路と
同じものであるが、配線Ｐの予測配線長Ｃｆを求める本
発明０方法は・以下０通りである・
、ｊｌ）最初に、配線Ｐに接続されているこの回路を
最上位ブロック （親ブロック）とし、その中を機能に
より階層構造的なブロックに分割し、各ブロック毎にそ
こに含まれる等価ゲート数Ｎ１次位ブロック数Ｘ１単独
回路ユニット数Ｙを数える。なおこの分割に当たっては
、各ブロックに入る信号線が一個であるようにする。
同じものであるが、配線Ｐの予測配線長Ｃｆを求める本
発明０方法は・以下０通りである・
、ｊｌ）最初に、配線Ｐに接続されているこの回路を
最上位ブロック （親ブロック）とし、その中を機能に
より階層構造的なブロックに分割し、各ブロック毎にそ
こに含まれる等価ゲート数Ｎ１次位ブロック数Ｘ１単独
回路ユニット数Ｙを数える。なおこの分割に当たっては
、各ブロックに入る信号線が一個であるようにする。
図示においては、次のような８１〜８１０の１０ブロツ
ク構成になり、配線Ｐは各ブロックに分割されて、それ
ぞれ配線Ｐ１〜ＰＩＯとなる。
ク構成になり、配線Ｐは各ブロックに分割されて、それ
ぞれ配線Ｐ１〜ＰＩＯとなる。
ブロック Ｎ ＸＹ親ジブロックＢ
１ 約１５００ ３ １子ブロツク Ｂ２
約３００ − ２〃Ｂ３ 約５００ −
１ 〃８４ 約６５０ ２ １ 孫ブロツク Ｂ５ 約２５０ １ ３曾孫ブ
ロツクＢ６ 約１５０ − ２孫ブロツク
Ｂ７ 約３５０ ３ ２曾孫ブロツク８８
約１００ − ２〃Ｂ９ 約１５０ −
３ ／／Ｂ１０ 約５０−１ 次に、各ブロックの配線Ｐ１〜ＰＩＯについてそれぞれ
の予測配線長Ｃｆ、〜ｃｒ＋。を求め、これを積算して
配線Ｐの予測配線長Ｃｆを求める。
１ 約１５００ ３ １子ブロツク Ｂ２
約３００ − ２〃Ｂ３ 約５００ −
１ 〃８４ 約６５０ ２ １ 孫ブロツク Ｂ５ 約２５０ １ ３曾孫ブ
ロツクＢ６ 約１５０ − ２孫ブロツク
Ｂ７ 約３５０ ３ ２曾孫ブロツク８８
約１００ − ２〃Ｂ９ 約１５０ −
３ ／／Ｂ１０ 約５０−１ 次に、各ブロックの配線Ｐ１〜ＰＩＯについてそれぞれ
の予測配線長Ｃｆ、〜ｃｒ＋。を求め、これを積算して
配線Ｐの予測配線長Ｃｆを求める。
この際、親ブロックの配線Ｐ１には各子ブロック内の一
つ接続素子に接続されるまでの配線を含め、配線Ｐ２〜
ＰＬＯは各ブロック内において配線Ｐ１から分岐した増
加分とすることにし、親ブロックの予測配線長（Ｊ、は
、 Ｃｆ＋−ｆｌ （Ｎ＋ Ｘ 十Ｙ １）＝ ｆｌ（
Ｎ、 ｎ） また、子、孫、曾孫ブロックの予測配線長Ｃｆ２〜Ｃｆ
１．は、 Ｃｆｚ 〜Ｃｆ＋ｏ−ｆｚ （Ｎ、 Ｘ＋Ｙ −１）
＝ １２ （Ｎ＋ ｎ） で求める。
つ接続素子に接続されるまでの配線を含め、配線Ｐ２〜
ＰＬＯは各ブロック内において配線Ｐ１から分岐した増
加分とすることにし、親ブロックの予測配線長（Ｊ、は
、 Ｃｆ＋−ｆｌ （Ｎ＋ Ｘ 十Ｙ １）＝ ｆｌ（
Ｎ、 ｎ） また、子、孫、曾孫ブロックの予測配線長Ｃｆ２〜Ｃｆ
１．は、 Ｃｆｚ 〜Ｃｆ＋ｏ−ｆｚ （Ｎ、 Ｘ＋Ｙ −１）
＝ １２ （Ｎ＋ ｎ） で求める。
ここで、単位は従来と同様にｌｕであり、Ｘ＋Ｙ−１＝
ｎ としたのは、変数のＸ＋Ｙ−１”が従来の負荷分岐数ｎ
と同等のものと考えるからである。
ｎ としたのは、変数のＸ＋Ｙ−１”が従来の負荷分岐数ｎ
と同等のものと考えるからである。
実務上の上記算出は、簡便化を図って等価ゲート数Ｎを
レベル分けし、表１．２ （１２頁に記載）から求めら
れるようにしである。
レベル分けし、表１．２ （１２頁に記載）から求めら
れるようにしである。
表１．２を使用して第１図（ａ）図示配線Ｐの予測配線
長Ｃｆを求めると次のようになる。
長Ｃｆを求めると次のようになる。
ブロック レベル ｎ 表の別 予測配線長Ｂｌ
０ ３ 表Ｉ Ｃｆ＋ １４．８Ｂ２ ２
１ 表２ Ｃｆｚ Ｏ，８８３１０表２ Ｃｈ
Ｏ Ｂ４ １ ２ 表２ Ｃｆ、３．２Ｂ５ ２
３ 表２ Ｃｆ５２．４Ｂ６ ３ １ 表２
Ｃｆ５−０．５Ｂ７ ２ ４ 表２ ｃｒ、
３．２Ｂ８ ３ １ 表２ Ｃｆｓ ０．５Ｂ
９ ３ ２ 表２ Ｃｆｓ １．ＩＢＩＯ
３０表２ Ｃｆ１（１０ （合計）配線Ｐの予測配線長Ｃｆ ２６．５第１図（
′ｂ）は、第２図（ｂ）のヒストグラムを求めた演算ユ
ニット （配線数約１０００個）について、第２．１
口出）の場合と同様にして、上記予測方法によ
る予測配線長から各配線の伝播遅延時間の分布を算出し
、第２口出）に追記したヒストグラムである。
０ ３ 表Ｉ Ｃｆ＋ １４．８Ｂ２ ２
１ 表２ Ｃｆｚ Ｏ，８８３１０表２ Ｃｈ
Ｏ Ｂ４ １ ２ 表２ Ｃｆ、３．２Ｂ５ ２
３ 表２ Ｃｆ５２．４Ｂ６ ３ １ 表２
Ｃｆ５−０．５Ｂ７ ２ ４ 表２ ｃｒ、
３．２Ｂ８ ３ １ 表２ Ｃｆｓ ０．５Ｂ
９ ３ ２ 表２ Ｃｆｓ １．ＩＢＩＯ
３０表２ Ｃｆ１（１０ （合計）配線Ｐの予測配線長Ｃｆ ２６．５第１図（
′ｂ）は、第２図（ｂ）のヒストグラムを求めた演算ユ
ニット （配線数約１０００個）について、第２．１
口出）の場合と同様にして、上記予測方法によ
る予測配線長から各配線の伝播遅延時間の分布を算出し
、第２口出）に追記したヒストグラムである。
このヒストグラムから判るように、追記された曲線は、
実配線長から算出された曲線に良く一致しており、本発
明の方法が、論理回路の総合的な特性の予測に対しては
勿論のこと、例えば、細部の改善検討に際する予測に対
しても充分な精度を得ていることを示している。
実配線長から算出された曲線に良く一致しており、本発
明の方法が、論理回路の総合的な特性の予測に対しては
勿論のこと、例えば、細部の改善検討に際する予測に対
しても充分な精度を得ていることを示している。
−ｆの
レベル Ｎ ＼ｎ１ ２ ３ ４ ５ 〜３
１〜２００ １．５ １．８ ２．２ ２．６ ３．０
２２０１〜４００ ２．３ ２．９ ３．４ ４．０
４．６１４０１〜１０００ ４．５ ５．７ ６．８
７．９ ９．００ １００１以上 ９，７１２．２１４
．８１？、３１９．８−２ ’ｆの レベル Ｎ ＼ｎｌ ２ ３ ４ ５〜３
１〜２００ ０．５ １．１ １．６ ２．１ ２．５
２２０１〜４００ ０．８ １．６ ２．４ ３．２
３．９１４０１〜１０００ １．６ ３．２ ４．７
６．２ ７．６注）表中〜は、ｎ’＝６以上の記載省略
を示す。 ！なお、開数ｆ１１ ｆ２の算
出に、上記実施例では表を使用したが、本発明は該算出
手段を限定するものではない。
１〜２００ １．５ １．８ ２．２ ２．６ ３．０
２２０１〜４００ ２．３ ２．９ ３．４ ４．０
４．６１４０１〜１０００ ４．５ ５．７ ６．８
７．９ ９．００ １００１以上 ９，７１２．２１４
．８１？、３１９．８−２ ’ｆの レベル Ｎ ＼ｎｌ ２ ３ ４ ５〜３
１〜２００ ０．５ １．１ １．６ ２．１ ２．５
２２０１〜４００ ０．８ １．６ ２．４ ３．２
３．９１４０１〜１０００ １．６ ３．２ ４．７
６．２ ７．６注）表中〜は、ｎ’＝６以上の記載省略
を示す。 ！なお、開数ｆ１１ ｆ２の算
出に、上記実施例では表を使用したが、本発明は該算出
手段を限定するものではない。
以上説明したように、本発明の配線長予測方法は、ＩＣ
論理回路の設計段階において、配線長に依存する論理回
路素子特性の予測精度を向上させることにより、総合的
な特性の高精度予測と共に、例えば、該回路の細部検討
も可能にさせ、特性の優れたカスタムＩＣなどの短期製
品化を可能にさせる効果がある。
論理回路の設計段階において、配線長に依存する論理回
路素子特性の予測精度を向上させることにより、総合的
な特性の高精度予測と共に、例えば、該回路の細部検討
も可能にさせ、特性の優れたカスタムＩＣなどの短期製
品化を可能にさせる効果がある。
図面において、
第１図（ａ）は本発明の配線長予測方法の説明図、第１
図（ｂ）は演算ユニットの一例について本発明方法およ
び従来方法による予測配線長と実配線長とのそれぞれか
ら算出した各配線の伝播遅延時間の分布を示したヒスト
グラム、 第２図（ａｌは従来の配線長予測方法の説明図、第２図
（ｂ）は演算ユニットの一例について従来方法による予
測配線長と実配線長とのそれぞれから算出した各配線の
伝播遅延時間の分布を示したヒストグラムである。 図中において、 １〜１８は回路ユニット、８１〜ＢＩＯはブロック、Ｐ
ＳＰＩ〜ＰＩＯは配線、 をそれぞれ示す。 頷壇っに）瞳Ｉ横 ￥−２町 各配攬＾μｓも紐野町
図（ｂ）は演算ユニットの一例について本発明方法およ
び従来方法による予測配線長と実配線長とのそれぞれか
ら算出した各配線の伝播遅延時間の分布を示したヒスト
グラム、 第２図（ａｌは従来の配線長予測方法の説明図、第２図
（ｂ）は演算ユニットの一例について従来方法による予
測配線長と実配線長とのそれぞれから算出した各配線の
伝播遅延時間の分布を示したヒストグラムである。 図中において、 １〜１８は回路ユニット、８１〜ＢＩＯはブロック、Ｐ
ＳＰＩ〜ＰＩＯは配線、 をそれぞれ示す。 頷壇っに）瞳Ｉ横 ￥−２町 各配攬＾μｓも紐野町
Claims (2)
- （１）一配線に接続される回路を機能により、該回路を
最上位ブロックとした階層構造的なブロックに分割し、
各ブロック毎に、ブロックの区分と、該ブロックに含ま
れる等価ゲート数と、該ブロックの中の次位ブロック一
個を一接続に数えた該配線の接続数とによって規定され
る値を求め、該値の積算値を該配線の配線長とすること
を特徴とする半導体集積回路装置に於ける配線長予測方
法。 - （２）前記ブロックの区分は、前記最上位ブロックと、
その他の下位ブロックとの区分であることを特徴とする
、特許請求の範囲第１項記載の半導体集積回路装置に於
ける配線長予測方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59154665A JPS6156435A (ja) | 1984-07-25 | 1984-07-25 | 半導体集積回路装置に於ける配線長予測方法 |
| EP85305307A EP0170501B1 (en) | 1984-07-25 | 1985-07-25 | Method for logic design of integrated circuit |
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