JPH0358279A - 論理シミュレータ - Google Patents
論理シミュレータInfo
- Publication number
- JPH0358279A JPH0358279A JP1195442A JP19544289A JPH0358279A JP H0358279 A JPH0358279 A JP H0358279A JP 1195442 A JP1195442 A JP 1195442A JP 19544289 A JP19544289 A JP 19544289A JP H0358279 A JPH0358279 A JP H0358279A
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- JP
- Japan
- Prior art keywords
- delay
- input
- value
- combination
- parameter
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000004088 simulation Methods 0.000 claims abstract description 13
- 238000000605 extraction Methods 0.000 abstract description 4
- 238000010586 diagram Methods 0.000 description 10
- 238000004364 calculation method Methods 0.000 description 2
- 230000000630 rising effect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 238000005457 optimization Methods 0.000 description 1
Landscapes
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、論理シミュレーショ
算出するシミュレータに関する。
ン時の遅延値を
従来のこの種の論理シミュレータは、第８図第９図のフ
ローチャートに示され、その論理素子の情報は第１０図
に示すように楕或されている。
ローチャートに示され、その論理素子の情報は第１０図
に示すように楕或されている。
図に示すように、各論理素子は、真理値表３１，遅延パ
ラメータ３２を有し、これら各論理素子の遅延値として
論理素子の種類によって決まる固定の遅延値と、論理素
子の種類と遅延を与える出力端子につく負荷容量値に存
する遅延パラメータである出力抵抗値を与え、シミュレ
ーション時には、下式に示すように各論理素子に対して
論理素子の稚類と負荷容量値だけにより遅延値を決めて
いた。
ラメータ３２を有し、これら各論理素子の遅延値として
論理素子の種類によって決まる固定の遅延値と、論理素
子の種類と遅延を与える出力端子につく負荷容量値に存
する遅延パラメータである出力抵抗値を与え、シミュレ
ーション時には、下式に示すように各論理素子に対して
論理素子の稚類と負荷容量値だけにより遅延値を決めて
いた。
ｔｐｄ＝ ｔｐｄｏ ＋ＲＸＣＬ
但し、ｊｐｄは論理素子のある出力端子に付ける遅延値
、ｊ ｐｄｏは論理素子の種類によって決まる固定の遅
延値、Ｒは出力端子の出力抵抗値、ｃＬは出力端子につ
く負荷容量値を示す。
、ｊ ｐｄｏは論理素子の種類によって決まる固定の遅
延値、Ｒは出力端子の出力抵抗値、ｃＬは出力端子につ
く負荷容量値を示す。
第１０図の固有出力端子遅延パラメータ３２には、立上
り及び立下り時間のそれぞれの最悪値が入っている。第
１１図のようにある時刻の入力状態値の変化を認識する
と、論理素子の真理値表３１から論理値を決定し（ステ
ップ１３）、立上りか立下りかが決まると、論理素子の
出力端子に固定値として与えられているパラメータから
値を選択する（ステップ２３）。この値は、固定値であ
るので、このフローの中で入力や状態値が参照されるの
は論理値を決定する時のみであり、遅延値には全く関係
していない。第１１図はこの時の状態を表すものであり
、抵抗Ｒｐは入力が変化しても常に一定値となっている
。
り及び立下り時間のそれぞれの最悪値が入っている。第
１１図のようにある時刻の入力状態値の変化を認識する
と、論理素子の真理値表３１から論理値を決定し（ステ
ップ１３）、立上りか立下りかが決まると、論理素子の
出力端子に固定値として与えられているパラメータから
値を選択する（ステップ２３）。この値は、固定値であ
るので、このフローの中で入力や状態値が参照されるの
は論理値を決定する時のみであり、遅延値には全く関係
していない。第１１図はこの時の状態を表すものであり
、抵抗Ｒｐは入力が変化しても常に一定値となっている
。
上述した従来の論理シミュレータは、論理素子の出力端
子が固定の遅延パラメータを持つため、１つの出力端子
につきただ１つの固有値しか持つことができない。この
為出力状態が入力や内部状態の組合せに依存するような
論理素子の場合、最悪値をパラメータとして与えるとい
う措置をとるしかなく、精度のよいシミュレーションを
行うことができないという欠点がある。
子が固定の遅延パラメータを持つため、１つの出力端子
につきただ１つの固有値しか持つことができない。この
為出力状態が入力や内部状態の組合せに依存するような
論理素子の場合、最悪値をパラメータとして与えるとい
う措置をとるしかなく、精度のよいシミュレーションを
行うことができないという欠点がある。
本発明の目的は、論理素子の出力端子に属する遅延パラ
メータがその当該素子に対して唯一の固有のものではな
く、入力値と内部状態との組合せに応じた変数とするこ
とにより、シミュレーション時にはその時の入力信号と
内部状態の組合せにより最適の遅延値を算出できるよう
にした論理シミュレータを提供することにある。
メータがその当該素子に対して唯一の固有のものではな
く、入力値と内部状態との組合せに応じた変数とするこ
とにより、シミュレーション時にはその時の入力信号と
内部状態の組合せにより最適の遅延値を算出できるよう
にした論理シミュレータを提供することにある。
本発明の楕戒は、実時間遅延値でシミュレーションを行
なう論理シミュレータにおいて、遅延値が入力信号レベ
ルと内部状態との組合せに依存する各論理素子に入力信
号レベルと内部状態の組合せに応じた抽出情報と前記各
論理素子に固有の各遅延パラメータとを与え、これらの
パラメータから最適なものを選択して実時間遅延シミュ
レーションを行なうことを特徴とする。
なう論理シミュレータにおいて、遅延値が入力信号レベ
ルと内部状態との組合せに依存する各論理素子に入力信
号レベルと内部状態の組合せに応じた抽出情報と前記各
論理素子に固有の各遅延パラメータとを与え、これらの
パラメータから最適なものを選択して実時間遅延シミュ
レーションを行なうことを特徴とする。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例の論理シミュレータを説明す
るフローチャート、第２図は第１図の論理シミュレータ
の特徴を示す部分フローチャートである。本実施例にお
いて、論理素子は、第３図に示すように、真理値表３１
、固有入力遅延パラメータ３２、抽出情報３３、出力遅
延パラメータ変数３４を含み構成されている。
るフローチャート、第２図は第１図の論理シミュレータ
の特徴を示す部分フローチャートである。本実施例にお
いて、論理素子は、第３図に示すように、真理値表３１
、固有入力遅延パラメータ３２、抽出情報３３、出力遅
延パラメータ変数３４を含み構成されている。
本実施例では、この論理素子が第４図，第５図に示すＡ
ＮＤ−ＮＯＲ回路の場合を考える。この時の真理値表は
第ｌ表のようになり、その抽出情報は第２表のようにな
る。又、固有入力遅延パラメータは、第６図のａ，ｂ，
ｃ、出力遅延パラメータ変数は第６図のｙまで与えられ
る。
ＮＤ−ＮＯＲ回路の場合を考える。この時の真理値表は
第ｌ表のようになり、その抽出情報は第２表のようにな
る。又、固有入力遅延パラメータは、第６図のａ，ｂ，
ｃ、出力遅延パラメータ変数は第６図のｙまで与えられ
る。
第１表
第２表
第１図に示す通り、
ステップ１１で入力バター
ンに変化があると、
ステップ１２からの真理値表
と比較してステップ１３で論理値を決定する。ここで、
出力信号の変化があるかどうかが決まり、次にスデップ
１５の抽出情報に従ってステップ１４の入力端子パラメ
ータから値を抽出し、ステップ１６でパラメータ演算を
行なう。その結果をステップ１７で出力端子パラメータ
変数に代入し、ステップ１８で下弐のように遅延値を求
める。
出力信号の変化があるかどうかが決まり、次にスデップ
１５の抽出情報に従ってステップ１４の入力端子パラメ
ータから値を抽出し、ステップ１６でパラメータ演算を
行なう。その結果をステップ１７で出力端子パラメータ
変数に代入し、ステップ１８で下弐のように遅延値を求
める。
ｔｐ．＝Ａ（ａ，ｂ，ｃ） 十Ｂ （ａ．ｂ，ｃ）Ｘ
Ｃ Ｌ ＝ ｔ ＋ Ｒ Ｘ Ｃ ｔ．ここでｔｐｄは
出力端子Ｙに付ける遅延値、Ａ（ａ，ｂ，ｃ）は入力遅
延パラメータａ，ｂ，ｃから、論理素子の種類によって
決まる遅延値を演算する関係、Ｂ （ａ，ｂ，ｃ）は入
力遅延パラメータａ，ｂ，ｃから出力抵抗を演算する関
係、ＣＬは出力端子Ｙに付く負荷容量である。
Ｃ Ｌ ＝ ｔ ＋ Ｒ Ｘ Ｃ ｔ．ここでｔｐｄは
出力端子Ｙに付ける遅延値、Ａ（ａ，ｂ，ｃ）は入力遅
延パラメータａ，ｂ，ｃから、論理素子の種類によって
決まる遅延値を演算する関係、Ｂ （ａ，ｂ，ｃ）は入
力遅延パラメータａ，ｂ，ｃから出力抵抗を演算する関
係、ＣＬは出力端子Ｙに付く負荷容量である。
この実施例において特に有効になるのは、Ｙ＝Ｏの時で
ある。第１表からＹ＝ＯになるのはＡ＝Ｂ＝１又はＣ＝
１の時であるが、第２表の通り、これら両者では出力抵
抗値が異っている。
ある。第１表からＹ＝ＯになるのはＡ＝Ｂ＝１又はＣ＝
１の時であるが、第２表の通り、これら両者では出力抵
抗値が異っている。
第６図は本実施例の論理シミュレータにお（づる祇抗の
付き方を示す等価回路図であり、入力によって最適値を
求めることかできる。
付き方を示す等価回路図であり、入力によって最適値を
求めることかできる。
第７図は本発明の第２の実施例を説明する４人力ＮＯＲ
のトランジスタレベルの回路図である。
のトランジスタレベルの回路図である。
Ａ，Ｂ，Ｃ，Ｄは入力端子名、Ｙは出力端子名、Ｃは出
力容量、ｃｏはＡＢ間，ＢＣ間，ＣＤ間の各容量である
。４人力ＮＯＲの出力がロウになるためには、端子Ａ，
Ｂ，Ｃ，Ｄのいずれか１つがハイになればよいが、例え
ば入力端子Ｄがハイになる場合の出力容量はＣＬＩだけ
であるのに対し、入力端子Ａがハイになる場合の出力容
量はＣ Ｌｌ＋２ Ｃ ｏとなるため、端子Ｄの時より
Ｙの変化か遅くなる。
力容量、ｃｏはＡＢ間，ＢＣ間，ＣＤ間の各容量である
。４人力ＮＯＲの出力がロウになるためには、端子Ａ，
Ｂ，Ｃ，Ｄのいずれか１つがハイになればよいが、例え
ば入力端子Ｄがハイになる場合の出力容量はＣＬＩだけ
であるのに対し、入力端子Ａがハイになる場合の出力容
量はＣ Ｌｌ＋２ Ｃ ｏとなるため、端子Ｄの時より
Ｙの変化か遅くなる。
このような場合、従来は出力端子が論理素子固有の遅延
パラメータを有していたため、入力端子の違いによる論
理素子の遅延値の違いを考慮てきなかったが本実施例で
は入力端子がそれぞれ固有値を有し、状態によって出力
端子にその値を入力するため、上述の遅延値の違いを考
慮することが可能になるという利点がある。
パラメータを有していたため、入力端子の違いによる論
理素子の遅延値の違いを考慮てきなかったが本実施例で
は入力端子がそれぞれ固有値を有し、状態によって出力
端子にその値を入力するため、上述の遅延値の違いを考
慮することが可能になるという利点がある。
以上説明したように本発明は、論理素子固有のデータと
して入力端子に遅延パラメータを与え、ブロックの動作
を真理値表で与えることにより、出力端子が持つべき遅
延パラメータを入力や内部状態の組合せと真理値表に従
って入力端子パラメータから抽出することによって最適
化し、シミュレーション精度を上げることができるとい
う効果がある。
して入力端子に遅延パラメータを与え、ブロックの動作
を真理値表で与えることにより、出力端子が持つべき遅
延パラメータを入力や内部状態の組合せと真理値表に従
って入力端子パラメータから抽出することによって最適
化し、シミュレーション精度を上げることができるとい
う効果がある。
第１図は本発明の論理シミュレータの一実施例を説明す
るフローチャート、第２図は第１図の論理シミュレーシ
ョンの特徴を示す部分フローチャート、第３図は第１図
にお゛ける論理素子の情報ＦＲ戊図、第４図．第５図は
本実施例を説明するＡＮＤ−ＮＯＲ回路の論理回路図お
よびそのトランジスタレベルの回路図、第６図は本実施
例の論理シミュレータにおける遅延パラメータの等価回
路図、第７図は本実施例における４人力ＮＯＲの場合の
トランジスタレベルの回路図、第８図は従来の論理シミ
ュレータの一例のフローチャート、第９図は第８図の論
理シミュレーションの特徴を表す部分フローチャート、
第１０図は第８図の論理素子に与える情報構或図、第１
１図は第８図の論理シミュレータにおける遅延パラメー
タの等価回路図である。 １０〜１８．２０〜２３・・・処理ステップ、３↓〜３
４・・・情報要素、Ａ，Ｂ，Ｃ，Ｄ・・・入力端子、Ｙ
・・・出力端子、ＣＬＯ．ＣＬｌ・・・出力容量、ａ，
ｂ，ｃ，ｙ・・・Ａ，Ｂ，Ｃ，Ｙのパラメータ関係、Ｃ
ＡＣＢ，Ｃｃ・・・入力端子容量、ｔＡＲ．ｔＢＲ，ｔ
ｃｌＮ．．．Ａ，Ｂ，Ｃに対応する立上りのゲート遅延
時間、ｔ ＡＦ．ｔ ＢＰＩ ｊ ｃｐ・・・Ａ，Ｂ，
Ｃに対応する立下りのゲート遅延時間、ｔ・・・Ｙのゲ
ート遅延変数、Ｒ・・・Ｙの抵抗変数、ＣＬ・・・Ｙの
容量変数、Ｒ Ａ ＩＬ ＩＲｎｎ・ＲＣＲ・ＲＡＰ．
ＲＢＦ， Ｒｃ，“゜・Ａ，Ｂ，Ｃに対応する立上り、
立下りの時のゲート抵抗、ｃｏ ・ＡＢ間，ＢＣ間，Ｃ
Ｄ間の容量。
るフローチャート、第２図は第１図の論理シミュレーシ
ョンの特徴を示す部分フローチャート、第３図は第１図
にお゛ける論理素子の情報ＦＲ戊図、第４図．第５図は
本実施例を説明するＡＮＤ−ＮＯＲ回路の論理回路図お
よびそのトランジスタレベルの回路図、第６図は本実施
例の論理シミュレータにおける遅延パラメータの等価回
路図、第７図は本実施例における４人力ＮＯＲの場合の
トランジスタレベルの回路図、第８図は従来の論理シミ
ュレータの一例のフローチャート、第９図は第８図の論
理シミュレーションの特徴を表す部分フローチャート、
第１０図は第８図の論理素子に与える情報構或図、第１
１図は第８図の論理シミュレータにおける遅延パラメー
タの等価回路図である。 １０〜１８．２０〜２３・・・処理ステップ、３↓〜３
４・・・情報要素、Ａ，Ｂ，Ｃ，Ｄ・・・入力端子、Ｙ
・・・出力端子、ＣＬＯ．ＣＬｌ・・・出力容量、ａ，
ｂ，ｃ，ｙ・・・Ａ，Ｂ，Ｃ，Ｙのパラメータ関係、Ｃ
ＡＣＢ，Ｃｃ・・・入力端子容量、ｔＡＲ．ｔＢＲ，ｔ
ｃｌＮ．．．Ａ，Ｂ，Ｃに対応する立上りのゲート遅延
時間、ｔ ＡＦ．ｔ ＢＰＩ ｊ ｃｐ・・・Ａ，Ｂ，
Ｃに対応する立下りのゲート遅延時間、ｔ・・・Ｙのゲ
ート遅延変数、Ｒ・・・Ｙの抵抗変数、ＣＬ・・・Ｙの
容量変数、Ｒ Ａ ＩＬ ＩＲｎｎ・ＲＣＲ・ＲＡＰ．
ＲＢＦ， Ｒｃ，“゜・Ａ，Ｂ，Ｃに対応する立上り、
立下りの時のゲート抵抗、ｃｏ ・ＡＢ間，ＢＣ間，Ｃ
Ｄ間の容量。
Claims (1)
- 実時間遅延値でシミュレーションを行なう論理シミュレ
ータにおいて、遅延値が入力信号レベルと内部状態との
組合せに依存する各論理素子に入力信号レベルと内部状
態の組合せに応じた抽出情報と前記各論理素子に固有の
各遅延パラメータとを与え、これらのパラメータから最
適なものを選択して実時間遅延シミュレーションを行な
うことを特徴とする論理シミュレータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1195442A JPH0358279A (ja) | 1989-07-27 | 1989-07-27 | 論理シミュレータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1195442A JPH0358279A (ja) | 1989-07-27 | 1989-07-27 | 論理シミュレータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0358279A true JPH0358279A (ja) | 1991-03-13 |
Family
ID=16341134
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1195442A Pending JPH0358279A (ja) | 1989-07-27 | 1989-07-27 | 論理シミュレータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0358279A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0528210A (ja) * | 1991-07-19 | 1993-02-05 | Nec Corp | タイミング検証システム |
| JPH0540801A (ja) * | 1991-08-06 | 1993-02-19 | Mitsubishi Electric Corp | タイミングシミユレーシヨンシステム |
| JPH08129565A (ja) * | 1994-11-02 | 1996-05-21 | Nec Corp | 論理シミュレーション方法 |
| US6552551B2 (en) | 2000-09-27 | 2003-04-22 | Mitsubishi Denki Kabushiki Kaisha | Method of producing load for delay time calculation and recording medium |
| US9498109B2 (en) | 2010-02-10 | 2016-11-22 | Olympus Corporation | Fluorescence endoscope device |
| US9588046B2 (en) | 2011-09-07 | 2017-03-07 | Olympus Corporation | Fluorescence observation apparatus |
-
1989
- 1989-07-27 JP JP1195442A patent/JPH0358279A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0528210A (ja) * | 1991-07-19 | 1993-02-05 | Nec Corp | タイミング検証システム |
| JPH0540801A (ja) * | 1991-08-06 | 1993-02-19 | Mitsubishi Electric Corp | タイミングシミユレーシヨンシステム |
| JPH08129565A (ja) * | 1994-11-02 | 1996-05-21 | Nec Corp | 論理シミュレーション方法 |
| US6552551B2 (en) | 2000-09-27 | 2003-04-22 | Mitsubishi Denki Kabushiki Kaisha | Method of producing load for delay time calculation and recording medium |
| US9498109B2 (en) | 2010-02-10 | 2016-11-22 | Olympus Corporation | Fluorescence endoscope device |
| US9588046B2 (en) | 2011-09-07 | 2017-03-07 | Olympus Corporation | Fluorescence observation apparatus |
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