JPH0528210A - タイミング検証システム - Google Patents
タイミング検証システムInfo
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- JPH0528210A JPH0528210A JP3179829A JP17982991A JPH0528210A JP H0528210 A JPH0528210 A JP H0528210A JP 3179829 A JP3179829 A JP 3179829A JP 17982991 A JP17982991 A JP 17982991A JP H0528210 A JPH0528210 A JP H0528210A
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- timing
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Abstract
(57)【要約】
【目的】 タイミング検証の精度を向上させ検証工数の
低減化を図る。 【構成】 タイミング検証手段１０は、回路接続読み込
み手段１１により回路接続情報１およびライブラリ記述
情報２を読み込み、内部構造として補助記憶装置４に格
納し、ファンアウトトレース手段１２により参照セルの
ファンアウトをトレースし、回路依存項目設定手段１３
により、参照セルに対して回路構成依存のタイミング検
証項目を算出し遅延テーブルを作成し、状態値依存項目
設定手段１４により遅延テーブルを内部構造として設
定、補助記憶装置４に格納し、動的タイミング検証手段
１５により動的タイミング検証を行う。
低減化を図る。 【構成】 タイミング検証手段１０は、回路接続読み込
み手段１１により回路接続情報１およびライブラリ記述
情報２を読み込み、内部構造として補助記憶装置４に格
納し、ファンアウトトレース手段１２により参照セルの
ファンアウトをトレースし、回路依存項目設定手段１３
により、参照セルに対して回路構成依存のタイミング検
証項目を算出し遅延テーブルを作成し、状態値依存項目
設定手段１４により遅延テーブルを内部構造として設
定、補助記憶装置４に格納し、動的タイミング検証手段
１５により動的タイミング検証を行う。
Description
【０００１】
【産業上の利用分野】本発明は、ＬＳＩ（大規模集積回
路）設計システムに利用され、特に、論理検証工程にお
けるタイミング検証システムに関する。
路）設計システムに利用され、特に、論理検証工程にお
けるタイミング検証システムに関する。
【０００２】
【従来の技術】近年、設計対象となるＬＳＩの多種多様
化およびプロセス技術の向上に伴い、ライブラリベース
のＡＳＩＣ（特定用途向け集積回路）設計手法によるＬ
ＳＩにも高速動作が要求されてきている。クロック周波
数は５０ＭＨｚを越え、サイクルタイム２０μｓ内に多
段の論理を処理させる必要があり、精度の高いタイミン
グ検証が必要不可欠である。
化およびプロセス技術の向上に伴い、ライブラリベース
のＡＳＩＣ（特定用途向け集積回路）設計手法によるＬ
ＳＩにも高速動作が要求されてきている。クロック周波
数は５０ＭＨｚを越え、サイクルタイム２０μｓ内に多
段の論理を処理させる必要があり、精度の高いタイミン
グ検証が必要不可欠である。
【０００３】従来のライブラリベースのＡＳＩＣ手法に
よるタイミング検証システムは、ライブラリとして回路
解析あるいは実測した値を固定値として端子に定義する
ことで、伝搬遅延によるクリティカルパス解析ならびに
セットアップ、ホールドタイム等のタイミングチェック
を行いレポートする形式を取っている。この従来のタイ
ミング検証システムでは、ライブラリごとに固定値とし
て、例えばセットアップ、ホールドタイムを最小、最大
の幅を持たせ定義している。しかしながら、論理によっ
ては出力側の接続状態によってセットアップ、ホールド
タイムが変化する場合がある。また、動作中のＬＳＩ内
部状態値によってこれらの値が変化する場合もある。
よるタイミング検証システムは、ライブラリとして回路
解析あるいは実測した値を固定値として端子に定義する
ことで、伝搬遅延によるクリティカルパス解析ならびに
セットアップ、ホールドタイム等のタイミングチェック
を行いレポートする形式を取っている。この従来のタイ
ミング検証システムでは、ライブラリごとに固定値とし
て、例えばセットアップ、ホールドタイムを最小、最大
の幅を持たせ定義している。しかしながら、論理によっ
ては出力側の接続状態によってセットアップ、ホールド
タイムが変化する場合がある。また、動作中のＬＳＩ内
部状態値によってこれらの値が変化する場合もある。
【０００４】回路構成依存や状態値依存のタイミング定
義は、ライブラリの中でも、図２に示すような、パスト
ランジスタ２１を使用したラッチ回路では特に顕著に誤
差を生じる。従来のタイミング検証システムでは、回路
構成に依存するあるいは状態値に依存するタイミング検
証項目は、負荷が最大のとき等を考慮したワーストケー
スの値を固定値として使用している。負荷最小の場合と
の誤差は１桁近くあり、ほとんどの場合タイミングエラ
ーとして検出され、高速動作保証のためにはレポートさ
れたエラー個所を含む回路解析を再度実行しなければな
らない。
義は、ライブラリの中でも、図２に示すような、パスト
ランジスタ２１を使用したラッチ回路では特に顕著に誤
差を生じる。従来のタイミング検証システムでは、回路
構成に依存するあるいは状態値に依存するタイミング検
証項目は、負荷が最大のとき等を考慮したワーストケー
スの値を固定値として使用している。負荷最小の場合と
の誤差は１桁近くあり、ほとんどの場合タイミングエラ
ーとして検出され、高速動作保証のためにはレポートさ
れたエラー個所を含む回路解析を再度実行しなければな
らない。
【０００５】
【発明が解決しようとする課題】この従来のタイミング
検証システムでは、回路構成に依存するあるいは内部の
状態値に依存するタイミング定義を必要とするライブラ
リを含む場合、ワーストケースが採用され、検証精度の
誤差が大きくなる欠点があった。このため、高速動作を
保証するＬＳＩに適用するのは難しく、ほとんどの場合
がタイミングエラーとなってしまうため、改めて大規模
な回路解析を実行し直さなければならなくなり検証工数
が増大する欠点があった。
検証システムでは、回路構成に依存するあるいは内部の
状態値に依存するタイミング定義を必要とするライブラ
リを含む場合、ワーストケースが採用され、検証精度の
誤差が大きくなる欠点があった。このため、高速動作を
保証するＬＳＩに適用するのは難しく、ほとんどの場合
がタイミングエラーとなってしまうため、改めて大規模
な回路解析を実行し直さなければならなくなり検証工数
が増大する欠点があった。
【０００６】本発明の目的は、前記の欠点を除去するこ
とにより、高速動作を保証するＬＳＩ設計のタイミング
検証精度を向上させ、検証工数を低減できるタイミング
検証システムを提供することにある。
とにより、高速動作を保証するＬＳＩ設計のタイミング
検証精度を向上させ、検証工数を低減できるタイミング
検証システムを提供することにある。
【０００７】
【課題を解決するための手段】本発明は、論理回路の動
作におけるタイミング検証手段を備えたタイミング検証
システムにおいて、前記タイミング検証手段は、回路接
続情報および必要とするタイミング検証項目の計算式情
報とを入力する情報入力手段と、この情報入力手段によ
り入力された情報に基づき、負荷により変化する回路構
成依存タイミング検証項目および回路の前状態値によっ
て変化する状態値依存タイミング検証項目を設定する依
存項目設定手段と、前記回路構成依存タイミング検証項
目および状態値依存タイミング検証項目についてタイミ
ング検証を行う動的タイミング検証手段とを含むことを
特徴とする。
作におけるタイミング検証手段を備えたタイミング検証
システムにおいて、前記タイミング検証手段は、回路接
続情報および必要とするタイミング検証項目の計算式情
報とを入力する情報入力手段と、この情報入力手段によ
り入力された情報に基づき、負荷により変化する回路構
成依存タイミング検証項目および回路の前状態値によっ
て変化する状態値依存タイミング検証項目を設定する依
存項目設定手段と、前記回路構成依存タイミング検証項
目および状態値依存タイミング検証項目についてタイミ
ング検証を行う動的タイミング検証手段とを含むことを
特徴とする。
【０００８】
【作用】タイミング検証手段は、情報入力手段によって
所要の情報を入力し、依存項目設定手段により、負荷に
より変化する回路構成依存タイミング検証項目および回
路の前状態値によって変化する状態値依存タイミング検
証項目を設定し、動的タイミング検証手段によりタイミ
ング検証を行う。
所要の情報を入力し、依存項目設定手段により、負荷に
より変化する回路構成依存タイミング検証項目および回
路の前状態値によって変化する状態値依存タイミング検
証項目を設定し、動的タイミング検証手段によりタイミ
ング検証を行う。
【０００９】従って、タイミング検証は、ワーストケー
スではなく、回路構成およびその動作の設計条件に合わ
せて行われることになり、検証精度を向上させることが
可能となり、それに伴いやり直し検証を少なくし検証工
数を低減させることが可能となる。
スではなく、回路構成およびその動作の設計条件に合わ
せて行われることになり、検証精度を向上させることが
可能となり、それに伴いやり直し検証を少なくし検証工
数を低減させることが可能となる。
【００１０】
【実施例】以下、本発明の実施例について図面を参照し
て説明する。
て説明する。
【００１１】図１は本発明の第一実施例を示すブロック
構成図である。
構成図である。
【００１２】図１によると、本発明の第一実施例は、論
理回路の動作におけるタイミング検証手段１０と補助記
憶装置４とを備えたタイミング検証システムにおいて、
本発明の特徴とするところの、タイミング検証手段１０
は、回路接続情報１および必要とするタイミング検証項
目の計算式情報としてのライブラリ記述情報２とを入力
する情報入力手段としての回路接続読み込み手段１１
と、この回路接続読み込み手段１１により入力された情
報に基づき、負荷により変化する回路構成依存タイミン
グ検証項目および回路の前状態値によって変化する状態
値依存タイミング検証項目を設定する依存項目設定手段
としての、ファンアウトトレース手段１２、回路依存項
目設定手段１３および状態値依存項目設定手段１４と、
前記回路構成依存タイミング検証項目および状態値依存
タイミング検証項目についてタイミング検証を行い検証
レポート３を出力する動的タイミング検証手段１５とを
含んでいる。なお、ここでタイミング検証手段１０はプ
ロセッサを用いて構成される。
理回路の動作におけるタイミング検証手段１０と補助記
憶装置４とを備えたタイミング検証システムにおいて、
本発明の特徴とするところの、タイミング検証手段１０
は、回路接続情報１および必要とするタイミング検証項
目の計算式情報としてのライブラリ記述情報２とを入力
する情報入力手段としての回路接続読み込み手段１１
と、この回路接続読み込み手段１１により入力された情
報に基づき、負荷により変化する回路構成依存タイミン
グ検証項目および回路の前状態値によって変化する状態
値依存タイミング検証項目を設定する依存項目設定手段
としての、ファンアウトトレース手段１２、回路依存項
目設定手段１３および状態値依存項目設定手段１４と、
前記回路構成依存タイミング検証項目および状態値依存
タイミング検証項目についてタイミング検証を行い検証
レポート３を出力する動的タイミング検証手段１５とを
含んでいる。なお、ここでタイミング検証手段１０はプ
ロセッサを用いて構成される。
【００１３】図２（ａ）および（ｂ）は、回路接続情報
１に含まれる回路構成依存および状態値依存の回路例と
して、Ｄ形フリップフロップ（ＤＦＦ）２０を示す回路
図である。このＤ形フリップフロップ２０は、パストラ
ンジスタ２１とインバータ２２〜２５とを含んでいる。
１に含まれる回路構成依存および状態値依存の回路例と
して、Ｄ形フリップフロップ（ＤＦＦ）２０を示す回路
図である。このＤ形フリップフロップ２０は、パストラ
ンジスタ２１とインバータ２２〜２５とを含んでいる。
【００１４】図３はライブラリ記述情報２の一例を示す
図である。このライブラリ記述形式例３０は、図２のＤ
形フリップフロップ２０の場合を示し、ピンＤのピンＣ
ＬＫに対するセットアップタイムを記述したものであ
る。ｉｆ文では、各ピンの状態値によってセットアップ
タイムが変わる場合を示し、特にピンＱは前状態値を意
味している。ｍｉｎおよびｍａｘはセットアップタイム
の最小値および最大値を示し、ｆａｎ−ｏｕｔ（Ｑ）は
ピンＱに接続された負荷の総和を関数として接続情報よ
り算出することを意味しており、ＫＲおよびＫＦは回路
解析または実測して得られる係数である。
図である。このライブラリ記述形式例３０は、図２のＤ
形フリップフロップ２０の場合を示し、ピンＤのピンＣ
ＬＫに対するセットアップタイムを記述したものであ
る。ｉｆ文では、各ピンの状態値によってセットアップ
タイムが変わる場合を示し、特にピンＱは前状態値を意
味している。ｍｉｎおよびｍａｘはセットアップタイム
の最小値および最大値を示し、ｆａｎ−ｏｕｔ（Ｑ）は
ピンＱに接続された負荷の総和を関数として接続情報よ
り算出することを意味しており、ＫＲおよびＫＦは回路
解析または実測して得られる係数である。
【００１５】次に、本第一実施例の動作について図４に
示す流れ図を参照して説明する。
示す流れ図を参照して説明する。
【００１６】回路接続読み込み手段１１は、論理接続を
トレースするための回路接続情報１と回路構成依存およ
び内部状態値依存のタイミング検証項目を回路解析の実
行結果あるいは実測値から定義した計算式を記述するラ
イブラリ記述情報２を読み込み、内部接続情報として補
助記憶装置４に格納する（ステップＳ１ ）。ファンア
ウトトレース手段１２は、回路構成依存部分を設定する
ために、回路接続情報１に相当する参照セルでｆａｎ−
ｏｕｔ関数が使用されているものに対してトレースを行
い負荷を計算し、ｆａｎ−ｏｕｔ関数の戻り値として返
し（ステップＳ２）、回路構成依存項目設定手段１３に
より、参照セルに対して、ライブラリ記述情報２から回
路構成依存のタイミング検証項目を算出し、表１に示す
遅延テーブルを作成する（ステップＳ３）。ここで、Ｑ
の項は図２のＤ型フリップフロップ２０のピンＱの状態
値であるが、前状態の値を意味している。
トレースするための回路接続情報１と回路構成依存およ
び内部状態値依存のタイミング検証項目を回路解析の実
行結果あるいは実測値から定義した計算式を記述するラ
イブラリ記述情報２を読み込み、内部接続情報として補
助記憶装置４に格納する（ステップＳ１ ）。ファンア
ウトトレース手段１２は、回路構成依存部分を設定する
ために、回路接続情報１に相当する参照セルでｆａｎ−
ｏｕｔ関数が使用されているものに対してトレースを行
い負荷を計算し、ｆａｎ−ｏｕｔ関数の戻り値として返
し（ステップＳ２）、回路構成依存項目設定手段１３に
より、参照セルに対して、ライブラリ記述情報２から回
路構成依存のタイミング検証項目を算出し、表１に示す
遅延テーブルを作成する（ステップＳ３）。ここで、Ｑ
の項は図２のＤ型フリップフロップ２０のピンＱの状態
値であるが、前状態の値を意味している。
【００１７】
【表１】 次に、状態値依存項目設定手段１４により、遅延テーブ
ルを内部構造として補助記憶装置４に格納する（ステッ
プＳ４）。そして、ステップＳ５で参照セルが終わりか
を判定し、参照セルがなくなるまでステップＳ２からス
テップＳ４を参照セルごとに繰り返し、動的タイミング
検証手段１５で使用する内部構造を用意する。動的タイ
ミング検証手段１５では、論理シミュレーションと並行
にセットアップタイム検証を実行し、検証レポート３を
出力する。この場合前状態値に従って、遅延テーブルの
値をセットアップ検証項目として選択使用する。
ルを内部構造として補助記憶装置４に格納する（ステッ
プＳ４）。そして、ステップＳ５で参照セルが終わりか
を判定し、参照セルがなくなるまでステップＳ２からス
テップＳ４を参照セルごとに繰り返し、動的タイミング
検証手段１５で使用する内部構造を用意する。動的タイ
ミング検証手段１５では、論理シミュレーションと並行
にセットアップタイム検証を実行し、検証レポート３を
出力する。この場合前状態値に従って、遅延テーブルの
値をセットアップ検証項目として選択使用する。
【００１８】図５は本発明の第二実施例を示すブロック
構成図である。本第二実施例は、回路構成依存タイミン
グ検証項目が負荷の大小に関する影響のみに限定する場
合に、本発明を適用したものである。
構成図である。本第二実施例は、回路構成依存タイミン
グ検証項目が負荷の大小に関する影響のみに限定する場
合に、本発明を適用したものである。
【００１９】本第二実施例は、本発明の特徴とするとこ
ろの、タイミング検証手段１０ａとして、回路接続情報
１および設計ルールチェック情報５を読み込み内部接続
情報として補助記憶装置４に格納する回路接続読み込み
手段１１と、設計ルールチェック情報６を利用し設計ル
ールチェックを行い参照テーブルを作成する設計ルール
チェック手段１６と、状態値依存項目設定手段１４と、
動的タイミング検証手段１５とを含んでいる。
ろの、タイミング検証手段１０ａとして、回路接続情報
１および設計ルールチェック情報５を読み込み内部接続
情報として補助記憶装置４に格納する回路接続読み込み
手段１１と、設計ルールチェック情報６を利用し設計ル
ールチェックを行い参照テーブルを作成する設計ルール
チェック手段１６と、状態値依存項目設定手段１４と、
動的タイミング検証手段１５とを含んでいる。
【００２０】次に、本第二実施例の動作について図６に
示す流れ図を参照して説明する。本第二実施例の動作は
図４の第一実施例の流れ図と比較して、図４のステップ
Ｓ２、Ｓ３における遅延テーブル作成が、図６ではステ
ップＳ１２における設計ルールチェックによる遅延テー
ブルの作成に簡単化されたもので、それ以外は第一実施
例と同様である。なお、この場合、ステップＳ１３にお
ける遅延テーブルの作成は、ファンアウト依存の計算式
を設計ルールチェック情報に組み込むことで行われる。
示す流れ図を参照して説明する。本第二実施例の動作は
図４の第一実施例の流れ図と比較して、図４のステップ
Ｓ２、Ｓ３における遅延テーブル作成が、図６ではステ
ップＳ１２における設計ルールチェックによる遅延テー
ブルの作成に簡単化されたもので、それ以外は第一実施
例と同様である。なお、この場合、ステップＳ１３にお
ける遅延テーブルの作成は、ファンアウト依存の計算式
を設計ルールチェック情報に組み込むことで行われる。
【００２１】
【発明の効果】以上説明したように、本発明は、回路構
成依存および状態値依存のタイミング検証項目を各ＬＳ
Ｉの設計ごとに、かつ使用されている素子ごとに設定す
るため、高速動作を要求されるＬＳＩ設計のタイミング
検証精度を向上させ、大規模な回路解析による詳細なタ
イミング検証工数を低減させる効果がある。
成依存および状態値依存のタイミング検証項目を各ＬＳ
Ｉの設計ごとに、かつ使用されている素子ごとに設定す
るため、高速動作を要求されるＬＳＩ設計のタイミング
検証精度を向上させ、大規模な回路解析による詳細なタ
イミング検証工数を低減させる効果がある。
【図１】本発明の第一実施例を示すブロック構成図。
【図２】回路構成依存および状態依存のライブラリの回
路例を示す図。
路例を示す図。
【図３】そのライブラリ記述形式を示す図。
【図４】第一実施例の動作を示す流れ図。
【図５】本発明の第二実施例を示すブロック構成図。
【図６】その動作を示す流れ図。
１ 回路接続情報 ２ ライブラリ記述情報 ３ 検証レポート ４ 補助記憶装置 ５ 設計ルールチェック情報 １０、１０ａ タイミング検証手段 １１ 回路接続読み込み手段 １２ ファンアウトトレース手段 １３ 回路依存項目設定手段 １４ 状態値依存項目設定手段 １５ 動的タイミング検証手段 １６ 設計ルールチェック手段 ２０ Ｄ形フリップフロップ ２１ パストランジスタ ２２〜２５ インバータ ３０ ライブラリ記述形式例 Ｓ１〜Ｓ６、Ｓ１１〜Ｓ１５ ステップ
Claims (1)
- 【特許請求の範囲】 【請求項１】 論理回路の動作におけるタイミング検証
手段を備えたタイミング検証システムにおいて、 前記タイミング検証手段は、回路接続情報および必要と
するタイミング検証項目の計算式情報とを入力する情報
入力手段と、この情報入力手段により入力された情報に
基づき、負荷により変化する回路構成依存タイミング検
証項目および回路の前状態値によって変化する状態値依
存タイミング検証項目を設定する依存項目設定手段と、
前記回路構成依存タイミング検証項目および状態値依存
タイミング検証項目についてタイミング検証を行う動的
タイミング検証手段とを含むことを特徴とするタイミン
グ検証システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3179829A JP2817455B2 (ja) | 1991-07-19 | 1991-07-19 | タイミング検証システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3179829A JP2817455B2 (ja) | 1991-07-19 | 1991-07-19 | タイミング検証システム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0528210A true JPH0528210A (ja) | 1993-02-05 |
| JP2817455B2 JP2817455B2 (ja) | 1998-10-30 |
Family
ID=16072622
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3179829A Expired - Fee Related JP2817455B2 (ja) | 1991-07-19 | 1991-07-19 | タイミング検証システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2817455B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPWO2022239226A1 (ja) * | 2021-05-14 | 2022-11-17 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01235249A (ja) * | 1988-03-15 | 1989-09-20 | Matsushita Electric Ind Co Ltd | 階層的配置配線システムの遅延解析方法 |
| JPH01271869A (ja) * | 1988-04-22 | 1989-10-30 | Nec Corp | 伝達遅延時間計算方法 |
| JPH0239249A (ja) * | 1988-07-28 | 1990-02-08 | Nec Corp | 論理回路のタイミング検証方法 |
| JPH0281139A (ja) * | 1988-09-16 | 1990-03-22 | Fujitsu Ltd | シミュレーション装置のパルス幅チェック方式 |
| JPH0358279A (ja) * | 1989-07-27 | 1991-03-13 | Nec Corp | 論理シミュレータ |
-
1991
- 1991-07-19 JP JP3179829A patent/JP2817455B2/ja not_active Expired - Fee Related
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01235249A (ja) * | 1988-03-15 | 1989-09-20 | Matsushita Electric Ind Co Ltd | 階層的配置配線システムの遅延解析方法 |
| JPH01271869A (ja) * | 1988-04-22 | 1989-10-30 | Nec Corp | 伝達遅延時間計算方法 |
| JPH0239249A (ja) * | 1988-07-28 | 1990-02-08 | Nec Corp | 論理回路のタイミング検証方法 |
| JPH0281139A (ja) * | 1988-09-16 | 1990-03-22 | Fujitsu Ltd | シミュレーション装置のパルス幅チェック方式 |
| JPH0358279A (ja) * | 1989-07-27 | 1991-03-13 | Nec Corp | 論理シミュレータ |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPWO2022239226A1 (ja) * | 2021-05-14 | 2022-11-17 | ||
| WO2022239226A1 (ja) * | 2021-05-14 | 2022-11-17 | 三菱電機株式会社 | 組込み回路、回路品質確認装置、及び回路品質確認方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2817455B2 (ja) | 1998-10-30 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |