JP2924222B2 - 論理シミュレータ - Google Patents
論理シミュレータInfo
- Publication number
- JP2924222B2 JP2924222B2 JP3039394A JP3939491A JP2924222B2 JP 2924222 B2 JP2924222 B2 JP 2924222B2 JP 3039394 A JP3039394 A JP 3039394A JP 3939491 A JP3939491 A JP 3939491A JP 2924222 B2 JP2924222 B2 JP 2924222B2
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- Japan
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- gate
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- Test And Diagnosis Of Digital Computers (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、集積回路の設計に用い
る論理シミュレータに利用され、特に、ＬＳＩ論理設計
検証のためのイベント駆動型の論理シミュレータに関す
る。
る論理シミュレータに利用され、特に、ＬＳＩ論理設計
検証のためのイベント駆動型の論理シミュレータに関す
る。
【０００２】
【従来の技術】図７はかかる従来の論理シミュレータの
一例を示すブロック構成図であり、図８はそのシミュレ
ーション手段の処理手順を示す流れ図である。本従来例
は、論理回路モデルを入力するデータ入力手段10と、ゲ
ート演算処理手段21を含み入力された論理回路のシミュ
レーションを行うシミュレーション手段20a と、得られ
た結果のデータを出力するデータ出力手段30と、処理デ
ータを格納する補助記憶手段40とを備えている。
一例を示すブロック構成図であり、図８はそのシミュレ
ーション手段の処理手順を示す流れ図である。本従来例
は、論理回路モデルを入力するデータ入力手段10と、ゲ
ート演算処理手段21を含み入力された論理回路のシミュ
レーションを行うシミュレーション手段20a と、得られ
た結果のデータを出力するデータ出力手段30と、処理デ
ータを格納する補助記憶手段40とを備えている。
【０００３】図８によるとシミュレーション手段20a
は、時刻を０に設定し（ステップＳ21) 、時刻０より昇
順に、時刻単位テーブル上、素子の出力が変化する入力
条件（以下、イベントという。）が登録されているか否
かを判定し（ステップＳ22) 、現在時刻のイベントの有
る場合に、ゲートの演算処理を行う（ステップＳ23) 。
そして、出力変化のイベントの有無を検証し（ステップ
Ｓ24) 、変化イベントを出力する（ステップＳ25) 。こ
の処理を時刻が終了するまで繰り返す（ステップＳ26、
27) 。
は、時刻を０に設定し（ステップＳ21) 、時刻０より昇
順に、時刻単位テーブル上、素子の出力が変化する入力
条件（以下、イベントという。）が登録されているか否
かを判定し（ステップＳ22) 、現在時刻のイベントの有
る場合に、ゲートの演算処理を行う（ステップＳ23) 。
そして、出力変化のイベントの有無を検証し（ステップ
Ｓ24) 、変化イベントを出力する（ステップＳ25) 。こ
の処理を時刻が終了するまで繰り返す（ステップＳ26、
27) 。
【０００４】
【発明が解決しようとする課題】以上説明したように、
従来の論理シミュレータにおいては、トレース情報を格
納し検索する手段を有しないため、シミュレーション結
果の中で、回路上の信号の値が期待していた値と違った
場合、回路図上接続を見ながらその原因となる可能性の
ある信号の出力指定を追加し再シミュレーションする
か、全ピンの出力を指定して再シミュレーションし、そ
の結果から原因を検索する必要があった。
従来の論理シミュレータにおいては、トレース情報を格
納し検索する手段を有しないため、シミュレーション結
果の中で、回路上の信号の値が期待していた値と違った
場合、回路図上接続を見ながらその原因となる可能性の
ある信号の出力指定を追加し再シミュレーションする
か、全ピンの出力を指定して再シミュレーションし、そ
の結果から原因を検索する必要があった。
【０００５】このため、信号の値が期待していたものと
違った場合、原因となる可能性のある信号の出力指定を
追加しても、真の原因となったイベントをみつけられる
まで、一般的に数回の再シミュレーションをしなければ
ならず、また、全ピンのシミュレーションは、大規模回
路に対しては、実行時間が膨大なものになってしまい、
また、出力された大量のリストの中から接続関係を見な
がら、真の原因を人手によりトレースする手間もかか
り、回路設計期間（ＴＡＴ）が大となる欠点があった。
違った場合、原因となる可能性のある信号の出力指定を
追加しても、真の原因となったイベントをみつけられる
まで、一般的に数回の再シミュレーションをしなければ
ならず、また、全ピンのシミュレーションは、大規模回
路に対しては、実行時間が膨大なものになってしまい、
また、出力された大量のリストの中から接続関係を見な
がら、真の原因を人手によりトレースする手間もかか
り、回路設計期間（ＴＡＴ）が大となる欠点があった。
【０００６】本発明の目的は、回路設計期間を短縮でき
る論理シミュレータを提供することにある。
る論理シミュレータを提供することにある。
【０００７】
【課題を解決するための手段】本発明は、入力された論
理回路モデルに対し一連の入力信号を印加し各ゲートに
ついて論理演算を行い出力を求め、かつ、当該演算にお
いてゲートの出力信号変化が発生した場合に当該出力変
化の発生原因となる当該ゲートの入力信号をト レース情
報としてゲートごとに求めるトレース情報生成手段を有
するゲート演算処理手段と、前記トレース情報を格納す
るトレース情報格納手段と、前記トレース情報格納手段
により格納されたゲートごとのトレース情報とゲート間
の接続情報を基に最新の信号変化の原因を回路の入力端
子の方向にゲート間にまたがった検索を行いトレースバ
ック情報を生成するトレースバック情報生成手段とを含
むことを特徴とする。
理回路モデルに対し一連の入力信号を印加し各ゲートに
ついて論理演算を行い出力を求め、かつ、当該演算にお
いてゲートの出力信号変化が発生した場合に当該出力変
化の発生原因となる当該ゲートの入力信号をト レース情
報としてゲートごとに求めるトレース情報生成手段を有
するゲート演算処理手段と、前記トレース情報を格納す
るトレース情報格納手段と、前記トレース情報格納手段
により格納されたゲートごとのトレース情報とゲート間
の接続情報を基に最新の信号変化の原因を回路の入力端
子の方向にゲート間にまたがった検索を行いトレースバ
ック情報を生成するトレースバック情報生成手段とを含
むことを特徴とする。
【０００８】
【作用】トレース情報格納手段は、ゲート演算処理手段
からのトレース情報を、それがゲートの何番目の入力に
よるものかを分る形で格納していき、トレースバック情
報生成手段は、指定された信号の最新の信号変化の原因
を回路の入力端子方向に順次に検索しトレースバック情
報を生成し格納する。
からのトレース情報を、それがゲートの何番目の入力に
よるものかを分る形で格納していき、トレースバック情
報生成手段は、指定された信号の最新の信号変化の原因
を回路の入力端子方向に順次に検索しトレースバック情
報を生成し格納する。
【０００９】従って、回路上の信号の値が期待値と異な
った場合には、トレースバック情報を読み出すことによ
り、その真の原因を簡単に見出すことができ、設計開発
期間を短縮することが可能となる。
った場合には、トレースバック情報を読み出すことによ
り、その真の原因を簡単に見出すことができ、設計開発
期間を短縮することが可能となる。
【００１０】
【実施例】以下、本発明の実施例について図面を参照し
て説明する。
て説明する。
【００１１】図１は本発明の一実施例を示すブロック構
成図である。本実施例は、データ入力手段10と、このデ
ータ入力手段10により入力された論理回路モデルに対し
一連の入力信号を印加し各ゲートについての論理演算を
行い出力信号変化の発生原因となる当該ゲートの入力信
号をトレース情報として出力するゲート演算処理手段21
を含むシミュレーション手段20と、シミュレーション結
果を出力するデータ出力手段30と、処理データを格納す
る補助記憶手段40とを備えた論理シミュレータにおい
て、本発明の特徴とするところの、シミュレーション手
段20は、前記トレース情報を格納するトレース情報格納
手段と、この格納されたトレース情報を基に信号の最新
の信号変化の原因を回路の入力端子方向に検索したトレ
ースバック情報を生成し格納するトレースバック情報生
成格納手段23を含んでいる。
成図である。本実施例は、データ入力手段10と、このデ
ータ入力手段10により入力された論理回路モデルに対し
一連の入力信号を印加し各ゲートについての論理演算を
行い出力信号変化の発生原因となる当該ゲートの入力信
号をトレース情報として出力するゲート演算処理手段21
を含むシミュレーション手段20と、シミュレーション結
果を出力するデータ出力手段30と、処理データを格納す
る補助記憶手段40とを備えた論理シミュレータにおい
て、本発明の特徴とするところの、シミュレーション手
段20は、前記トレース情報を格納するトレース情報格納
手段と、この格納されたトレース情報を基に信号の最新
の信号変化の原因を回路の入力端子方向に検索したトレ
ースバック情報を生成し格納するトレースバック情報生
成格納手段23を含んでいる。
【００１２】なお、ここで、例えば、データ入力手段10
は、計算機上に論理回路モデルを構築し、シミュレーシ
ョン手段は、その電子回路モデルに対しアプリケーショ
ンプログラムによりシミュレーションを行い、データ出
力手段はディスプレイ装置上に表示、またはラインプリ
ンタ上にプリントアウトする。
は、計算機上に論理回路モデルを構築し、シミュレーシ
ョン手段は、その電子回路モデルに対しアプリケーショ
ンプログラムによりシミュレーションを行い、データ出
力手段はディスプレイ装置上に表示、またはラインプリ
ンタ上にプリントアウトする。
【００１３】次に、図２に示す流れ図を参照してシミュ
レーション手段20の処理手順を説明する。始めに、時刻
を０に設定する（ステップＳ１）。そして、シミュレー
ションは、時刻０より、昇順に、時刻単位テーブル上素
子の出力変化イベントが登録されているか否かを判定し
ながら処理をすすめる（ステップＳ２）。登録されてい
ればこれを評価し、イベントが入力されるゲートの演算
処理をする（ステップＳ３）。演算処理の結果、出力変
化イベントが生じれば（ステップＳ４）これを時刻単位
のテーブルに変化イベントとして登録する（ステップＳ
５）。そして、この演算処理を引き起こしたイベント
が、何番目の入力信号から伝搬したものかを現時刻との
比較から割り出し（Ｓ６、Ｓ７、Ｓ８）、トレース情報
としてテーブルに格納する（ステップＳ９）。登録イベ
ントの処理後、１時刻、時間をインクリメントする（ス
テップＳ10）。そして、終了時刻に達したか否かを判断
し（ステップＳ11) 、終了時刻に達しておれば終了と
し、達していなければステップＳ２に戻る。
レーション手段20の処理手順を説明する。始めに、時刻
を０に設定する（ステップＳ１）。そして、シミュレー
ションは、時刻０より、昇順に、時刻単位テーブル上素
子の出力変化イベントが登録されているか否かを判定し
ながら処理をすすめる（ステップＳ２）。登録されてい
ればこれを評価し、イベントが入力されるゲートの演算
処理をする（ステップＳ３）。演算処理の結果、出力変
化イベントが生じれば（ステップＳ４）これを時刻単位
のテーブルに変化イベントとして登録する（ステップＳ
５）。そして、この演算処理を引き起こしたイベント
が、何番目の入力信号から伝搬したものかを現時刻との
比較から割り出し（Ｓ６、Ｓ７、Ｓ８）、トレース情報
としてテーブルに格納する（ステップＳ９）。登録イベ
ントの処理後、１時刻、時間をインクリメントする（ス
テップＳ10）。そして、終了時刻に達したか否かを判断
し（ステップＳ11) 、終了時刻に達しておれば終了と
し、達していなければステップＳ２に戻る。
【００１４】次に、図３から図６を用いて、格納された
トレース情報を元に信号の最新の信号変化の原因を回路
の入力端子方向に検索してトレースバック情報を生成す
る例を具体的に示す。図３の回路に対し、図４のＩＮ１
からＩＮ３の一連の入力信号を与え、シミュレーション
の結果、ゲートＧＡ、ＧＢ、ＧＣおよびＧＤのピンＡ、
Ｂ、ＣおよびＤの波形変化が得られ、現在、時刻Ｔ８で
シミュレータが停止している状況にあるとする。論理回
路モデル上のトレース情報は図５に示すようにゲートの
入力数と出力数を示すゲート情報テーブル51、各ピンの
状態を示すピン情報テーブル52、およびピンとゲートと
の関連を示すピン・ゲート関連テーブル53の形で格納さ
れる。
トレース情報を元に信号の最新の信号変化の原因を回路
の入力端子方向に検索してトレースバック情報を生成す
る例を具体的に示す。図３の回路に対し、図４のＩＮ１
からＩＮ３の一連の入力信号を与え、シミュレーション
の結果、ゲートＧＡ、ＧＢ、ＧＣおよびＧＤのピンＡ、
Ｂ、ＣおよびＤの波形変化が得られ、現在、時刻Ｔ８で
シミュレータが停止している状況にあるとする。論理回
路モデル上のトレース情報は図５に示すようにゲートの
入力数と出力数を示すゲート情報テーブル51、各ピンの
状態を示すピン情報テーブル52、およびピンとゲートと
の関連を示すピン・ゲート関連テーブル53の形で格納さ
れる。
【００１５】このとき、ピンＤからのトレースバックを
指定する。シミュレータ側では、まず、ピン情報テーブ
ル52のピンＤの情報を参照する。ピンＤは、時刻Ｔ７で
状態０に変化している。そして、トレースバックの情報
から、ゲートＧＤの１番目の入力であるピンＣのイベン
トが、伝搬して引き起こされていることがわかる。この
ため、次にピンＣのピン情報を参照する。ピンＤと同様
にして、時刻Ｔ６に、状態「０」に変化し、それはゲー
トＧＣの１番目の入力であるピンＢの変化が原因である
ことをピン情報テーブル52より読み取る。この操作を続
け、入力端子方向にトレースバックを行い、図６のトレ
ースバック情報54を出力として表示する。
指定する。シミュレータ側では、まず、ピン情報テーブ
ル52のピンＤの情報を参照する。ピンＤは、時刻Ｔ７で
状態０に変化している。そして、トレースバックの情報
から、ゲートＧＤの１番目の入力であるピンＣのイベン
トが、伝搬して引き起こされていることがわかる。この
ため、次にピンＣのピン情報を参照する。ピンＤと同様
にして、時刻Ｔ６に、状態「０」に変化し、それはゲー
トＧＣの１番目の入力であるピンＢの変化が原因である
ことをピン情報テーブル52より読み取る。この操作を続
け、入力端子方向にトレースバックを行い、図６のトレ
ースバック情報54を出力として表示する。
【００１６】すなわち、図６に示すトレースバック情報
54によると、ピンＤ（ＢＵＦ）が時刻Ｔ７において状態
「０」になったのは、時刻Ｔ３においてピンＩＮ２（Ｉ
Ｎ）が状態「１」になったことで、時刻Ｔ４でピンＡ
（ＡＮＤ）が状態「１」に、時刻Ｔ５でピンＢ（ＩＮ
Ｖ）が状態「０」に、時刻Ｔ６でピンＣ（ＯＲ）が状態
「０」になった結果であることが明らかである。
54によると、ピンＤ（ＢＵＦ）が時刻Ｔ７において状態
「０」になったのは、時刻Ｔ３においてピンＩＮ２（Ｉ
Ｎ）が状態「１」になったことで、時刻Ｔ４でピンＡ
（ＡＮＤ）が状態「１」に、時刻Ｔ５でピンＢ（ＩＮ
Ｖ）が状態「０」に、時刻Ｔ６でピンＣ（ＯＲ）が状態
「０」になった結果であることが明らかである。
【００１７】
【発明の効果】以上説明したように、本発明は、期待値
と不一致が生じたときにその原因となるイベントをトレ
ースバックできるため、問題箇所の特定が容易になり、
回路設計期間を縮小できる効果がある。
と不一致が生じたときにその原因となるイベントをトレ
ースバックできるため、問題箇所の特定が容易になり、
回路設計期間を縮小できる効果がある。
【図１】本発明の一実施例を示すブロック構成図。
【図２】そのシミュレーション手段の処理手順を示す流
れ図。
れ図。
【図３】本実施例を適用する回路を示すブロック構成
図。
図。
【図４】図３の回路に与えた入力検査例とそのシミュレ
ーション結果の波形を示す図。
ーション結果の波形を示す図。
【図５】図３の論理回路のモデルを実現するためのテー
ブル群を示す説明図。
ブル群を示す説明図。
【図６】図３のピンＤに対してのトレースバック情報を
示す説明図。
示す説明図。
【図７】従来例を示すブロック構成図。
【図８】そのシミュレーション手段の処理手順を示す流
れ図。
れ図。
10 データ入力手段 20、20a シミュレーション手段 21 ゲート演算処理手段 22 トレース情報格納手段 23 トレースバック情報生成格納手段 30 データ出力手段 40 補助記憶手段 51 ゲート情報テーブル 52 ピン情報テーブル 53 ピン・ゲート関連テーブル 54 トレースバック情報 Ａ、Ｂ、Ｃ、Ｄ ピン ＧＡ、ＧＢ、ＧＣ、ＧＤ ゲート ＩＮ１、ＩＮ２、ＩＮ３ 入力端子 Ｓ１〜Ｓ11、Ｓ21〜Ｓ27 ステップ
Claims (1)
- 【請求項１】 入力された論理回路モデルに対し一連の
入力信号を印加し各ゲートについて論理演算を行い出力
を求め、かつ、当該演算においてゲートの出力信号変化
が発生した場合に当該出力変化の発生原因となる当該ゲ
ートの入力信号をトレース情報としてゲートごとに求め
るトレース情報生成手段を有するゲート演算処理手段
と、 前記トレース情報を格納するトレース情報格納手段と、前記トレース情報格納手段により格納されたゲートごと
のトレース情報とゲート間の接続情報を基に最新の信号
変化の原因を回路の入力端子の方向にゲート間にまたが
った検索を行いトレースバック情報を生成するトレース
バック情報生成手段と を含むことを特徴とする論理シミ
ュレータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3039394A JP2924222B2 (ja) | 1991-02-07 | 1991-02-07 | 論理シミュレータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3039394A JP2924222B2 (ja) | 1991-02-07 | 1991-02-07 | 論理シミュレータ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04256071A JPH04256071A (ja) | 1992-09-10 |
| JP2924222B2 true JP2924222B2 (ja) | 1999-07-26 |
Family
ID=12551785
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3039394A Expired - Fee Related JP2924222B2 (ja) | 1991-02-07 | 1991-02-07 | 論理シミュレータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2924222B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02105943A (ja) * | 1988-10-14 | 1990-04-18 | Nec Corp | シミュレーション方式 |
-
1991
- 1991-02-07 JP JP3039394A patent/JP2924222B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04256071A (ja) | 1992-09-10 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |