JPH07200642A - 半導体集積回路の遅延時間計算装置 - Google Patents
半導体集積回路の遅延時間計算装置Info
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- JPH07200642A JPH07200642A JP5336111A JP33611193A JPH07200642A JP H07200642 A JPH07200642 A JP H07200642A JP 5336111 A JP5336111 A JP 5336111A JP 33611193 A JP33611193 A JP 33611193A JP H07200642 A JPH07200642 A JP H07200642A
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- cell
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F30/30—Circuit design
- G06F30/32—Circuit design at the digital level
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- Geometry (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】セルの追加・変更又は負荷の変化に対してセル
の遅延時間の変化を迅速かつ正確に知ることができる遅
延時間計算装置を提供する。 【構成】パス経路構築部４はセルが挿入されると、信号
遅延伝搬パスを作成し、データベース８に記憶する。こ
のパスは既存セルの別のセルへの置換、新規セルの追加
及びパスの配線容量の設定のいずれかによって作成され
る。遅延時間計算部５は追加又は変更されたセルの遅延
時間を計算するとともに、追加変更で伝搬するセルの遅
延時間を計算する。求められた遅延時間は経路構築部４
によってデータベース８に記憶される。そして、出力デ
ータ作成部６はデータベース８に記憶された遅延時間を
パス経路とともにＣＲＴ７のウィンドウ７ａ上に表示さ
せる。
の遅延時間の変化を迅速かつ正確に知ることができる遅
延時間計算装置を提供する。 【構成】パス経路構築部４はセルが挿入されると、信号
遅延伝搬パスを作成し、データベース８に記憶する。こ
のパスは既存セルの別のセルへの置換、新規セルの追加
及びパスの配線容量の設定のいずれかによって作成され
る。遅延時間計算部５は追加又は変更されたセルの遅延
時間を計算するとともに、追加変更で伝搬するセルの遅
延時間を計算する。求められた遅延時間は経路構築部４
によってデータベース８に記憶される。そして、出力デ
ータ作成部６はデータベース８に記憶された遅延時間を
パス経路とともにＣＲＴ７のウィンドウ７ａ上に表示さ
せる。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路の遅延
時間計算装置に関する。詳しくは、半導体集積回路の設
計において使用しようとしているセル自身の負荷又はそ
のセルに接続される負荷によって発生する信号伝播の遅
延時間の変化を計算する装置に関する。
時間計算装置に関する。詳しくは、半導体集積回路の設
計において使用しようとしているセル自身の負荷又はそ
のセルに接続される負荷によって発生する信号伝播の遅
延時間の変化を計算する装置に関する。
【０００２】近年の半導体集積回路は大規模化が進めら
れるとともに、その回路の動作が高速化されてきてい
る。そのため、半導体集積回路の回路設計において、使
用しようとしているセルによるタイミング設計は最も考
慮されなければならない。さらに、回路の動作が高速化
されてきていることにより、セルに入力される信号のな
まりによる遅延時間への影響も考慮する必要が生じてい
る。
れるとともに、その回路の動作が高速化されてきてい
る。そのため、半導体集積回路の回路設計において、使
用しようとしているセルによるタイミング設計は最も考
慮されなければならない。さらに、回路の動作が高速化
されてきていることにより、セルに入力される信号のな
まりによる遅延時間への影響も考慮する必要が生じてい
る。
【０００３】従って、半導体集積回路を設計する際、セ
ルの遅延時間が種々の負荷によってどのように変化する
かを迅速に計算でき、設計時間を短縮できることが求め
られている。
ルの遅延時間が種々の負荷によってどのように変化する
かを迅速に計算でき、設計時間を短縮できることが求め
られている。
【０００４】
【従来の技術】図７には従来の半導体集積回路の設計に
おける回路の遅延時間の計算方法が示されている。ま
ず、設計者の経験上の知識に基づいて所定のセルが１つ
ずつ選択され、例えば図６に示すように回路４０が決定
される（ステップ５１）。回路４０はＡＮＤ回路４１，
４２，４５，４６、ＯＲ回路４３及びＮＯＴ回路４４か
らなる。ＡＮＤ回路４１は入力端子Ａ，Ｂを備え、その
出力端子にＮＯＴ回路４４が接続されている。ＡＮＤ回
路４２は入力端子Ｃ，Ｄを備えている。ＡＮＤ回路４５
の２つの入力端子はＮＯＴ回路４４の出力端子及びＡＮ
Ｄ回路４２の出力端子にそれぞれ接続されている。ＯＲ
回路４３は入力端子Ｅ，Ｆを備えている。そして、ＡＮ
Ｄ回路４６の２つの入力端子はＡＮＤ回路４５の出力端
子及びＯＲ回路４３の出力端子にそれぞれ接続されてい
る。ＡＮＤ回路４６は出力端子Ｘを備えている。
おける回路の遅延時間の計算方法が示されている。ま
ず、設計者の経験上の知識に基づいて所定のセルが１つ
ずつ選択され、例えば図６に示すように回路４０が決定
される（ステップ５１）。回路４０はＡＮＤ回路４１，
４２，４５，４６、ＯＲ回路４３及びＮＯＴ回路４４か
らなる。ＡＮＤ回路４１は入力端子Ａ，Ｂを備え、その
出力端子にＮＯＴ回路４４が接続されている。ＡＮＤ回
路４２は入力端子Ｃ，Ｄを備えている。ＡＮＤ回路４５
の２つの入力端子はＮＯＴ回路４４の出力端子及びＡＮ
Ｄ回路４２の出力端子にそれぞれ接続されている。ＯＲ
回路４３は入力端子Ｅ，Ｆを備えている。そして、ＡＮ
Ｄ回路４６の２つの入力端子はＡＮＤ回路４５の出力端
子及びＯＲ回路４３の出力端子にそれぞれ接続されてい
る。ＡＮＤ回路４６は出力端子Ｘを備えている。
【０００５】次に、信号の伝搬経路が検索される（ステ
ップ５２）。例えば、入力端子Ａ〜Ｆから出力端子Ｘま
での経路（パス）がそれぞれ検索される。回路シミュレ
ーションが実行され、各パスに関して信号の伝搬遅延時
間が計算される（ステップ５３）。その計算結果が出力
される（ステップ５４）。設計者はこの計算結果に基づ
いてパスの遅延時間を調べることができる。
ップ５２）。例えば、入力端子Ａ〜Ｆから出力端子Ｘま
での経路（パス）がそれぞれ検索される。回路シミュレ
ーションが実行され、各パスに関して信号の伝搬遅延時
間が計算される（ステップ５３）。その計算結果が出力
される（ステップ５４）。設計者はこの計算結果に基づ
いてパスの遅延時間を調べることができる。
【０００６】そして、所定のパスの遅延時間が要求され
る時間を満たすものでない場合には、回路の変更が行わ
れ（ステップ５５）、ステップ５２以降の処理が繰り返
し実行される。
る時間を満たすものでない場合には、回路の変更が行わ
れ（ステップ５５）、ステップ５２以降の処理が繰り返
し実行される。
【０００７】また、回路が決定される前には、遅延時間
は、多数のセルから選択されたセルに関して設計者によ
って計算されていた。
は、多数のセルから選択されたセルに関して設計者によ
って計算されていた。
【０００８】
【発明が解決しようとする課題】従って、セルの負荷に
よって変化する遅延時間の変化を知るためには、再度、
セルの配置及び配線を含む回路設計が行い、回路のシミ
ュレーションを行う必要があった。このような作業には
多大な手間と時間とが必要となる。
よって変化する遅延時間の変化を知るためには、再度、
セルの配置及び配線を含む回路設計が行い、回路のシミ
ュレーションを行う必要があった。このような作業には
多大な手間と時間とが必要となる。
【０００９】また、パスを伝搬する信号にはなまりが生
ずる。なまりとは出力信号の立ち上がりの遅延時間であ
る。なまりには、図５（ａ）に示す入力信号ＩＳＧに対
して、図５（ｂ）に示す出力信号ＯＳＧのようにセル自
身の固有の遅延時間Ｔ１がある。また、出力信号ＯＳＧ
に対して、図５（ｃ）に示す信号ＳＴのように配線によ
る遅延時間Ｔ２がある。さらに、後続のセルが前段セル
からなまりのある信号を入力すると、図５（ｄ）に示す
ように、遅延時間Ｔ１及びＴ２の影響を受けた遅延時間
Ｔ３（Ｔ３＞Ｔ１又はＴ２）が生ずる。このような信号
のなまりを考慮した遅延時間の計算は非常に複雑である
ため、人手に頼ってできるものではない。
ずる。なまりとは出力信号の立ち上がりの遅延時間であ
る。なまりには、図５（ａ）に示す入力信号ＩＳＧに対
して、図５（ｂ）に示す出力信号ＯＳＧのようにセル自
身の固有の遅延時間Ｔ１がある。また、出力信号ＯＳＧ
に対して、図５（ｃ）に示す信号ＳＴのように配線によ
る遅延時間Ｔ２がある。さらに、後続のセルが前段セル
からなまりのある信号を入力すると、図５（ｄ）に示す
ように、遅延時間Ｔ１及びＴ２の影響を受けた遅延時間
Ｔ３（Ｔ３＞Ｔ１又はＴ２）が生ずる。このような信号
のなまりを考慮した遅延時間の計算は非常に複雑である
ため、人手に頼ってできるものではない。
【００１０】本発明は上記問題点を解決するためになさ
れたものであって、その目的は、セルの追加・変更又は
負荷の変化に対して逐次遅延時間を計算し、セルの遅延
時間の変化を迅速かつ正確に知ることができる半導体集
積回路の遅延時間計算装置を提供することにある。
れたものであって、その目的は、セルの追加・変更又は
負荷の変化に対して逐次遅延時間を計算し、セルの遅延
時間の変化を迅速かつ正確に知ることができる半導体集
積回路の遅延時間計算装置を提供することにある。
【００１１】
【課題を解決するための手段】上記目的を達成するた
め、本発明では、半導体集積回路を構成するための種々
のセルのデータを予め記憶したデータベースと、半導体
集積回路を構成するために挿入されるセルのデータが入
力されるデータ入力部と、データ入力部を介して入力さ
れたセルのデータに基づいてデータベースから当該セル
のデータを読み出して信号が伝播する経路を構築するパ
ス経路構築部と、パス経路構築部により構築されたパス
について挿入されたセルの遅延時間を算出する遅延時間
計算部と、情報を表示するための表示器と、パス経路構
築部により構築されたパス経路及び遅延時間計算部によ
り算出された遅延時間を表示器に表示させる出力データ
作成部とを備えて構成した。
め、本発明では、半導体集積回路を構成するための種々
のセルのデータを予め記憶したデータベースと、半導体
集積回路を構成するために挿入されるセルのデータが入
力されるデータ入力部と、データ入力部を介して入力さ
れたセルのデータに基づいてデータベースから当該セル
のデータを読み出して信号が伝播する経路を構築するパ
ス経路構築部と、パス経路構築部により構築されたパス
について挿入されたセルの遅延時間を算出する遅延時間
計算部と、情報を表示するための表示器と、パス経路構
築部により構築されたパス経路及び遅延時間計算部によ
り算出された遅延時間を表示器に表示させる出力データ
作成部とを備えて構成した。
【００１２】
【作用】従って、本発明によれば、データ入力部によっ
てセルの追加・変更又は負荷の変更が容易に行われる。
セルの追加・変更に基づきパス経路構築部によってその
セルを含むパス経路が構築され、そのパス経路に基づい
て遅延時間が算出される。算出された遅延時間が新たな
パス経路とともに表示器に表示される。そのため、セル
の追加・変更又は負荷の変化によるセルの遅延時間への
影響が迅速かつ正確に認識できる。
てセルの追加・変更又は負荷の変更が容易に行われる。
セルの追加・変更に基づきパス経路構築部によってその
セルを含むパス経路が構築され、そのパス経路に基づい
て遅延時間が算出される。算出された遅延時間が新たな
パス経路とともに表示器に表示される。そのため、セル
の追加・変更又は負荷の変化によるセルの遅延時間への
影響が迅速かつ正確に認識できる。
【００１３】
【実施例】以下、本発明を具体化した一実施例を図１〜
図６に従って説明する。図１は本実施例における半導体
集積回路の遅延時間計算装置１を示している。計算装置
１はＣＡＤ（computor aided design ）装置からなる。
計算装置１はデータベース２、データ入力部３、パス経
路構築部４、遅延時間計算部５及び出力データ作成部６
を備えている。また、計算装置１はＣＲＴ７、キーボー
ド１１、マウス１２及びカードリーダ９を備えている。
図６に従って説明する。図１は本実施例における半導体
集積回路の遅延時間計算装置１を示している。計算装置
１はＣＡＤ（computor aided design ）装置からなる。
計算装置１はデータベース２、データ入力部３、パス経
路構築部４、遅延時間計算部５及び出力データ作成部６
を備えている。また、計算装置１はＣＲＴ７、キーボー
ド１１、マウス１２及びカードリーダ９を備えている。
【００１４】データベース２には半導体集積回路を構成
するための種々のセルのデータが記憶されている。この
セルのデータは当該セルの遅延時間を計算するための方
程式及びその方程式に用いるための種々のパラメータを
含む。方程式には入力信号のなまり（以下、入力なまり
という）に基づいて遅延時間を計算するための方程式
と、パスを構築する際にそのセルの当該端子以外の端子
のコンディションに基づいて遅延時間を計算するための
方程式とがある。また、パラメータには入力なまりに対
応するパラメータと、当該端子以外の端子のコンディシ
ョンに対応するパラメータとがある。
するための種々のセルのデータが記憶されている。この
セルのデータは当該セルの遅延時間を計算するための方
程式及びその方程式に用いるための種々のパラメータを
含む。方程式には入力信号のなまり（以下、入力なまり
という）に基づいて遅延時間を計算するための方程式
と、パスを構築する際にそのセルの当該端子以外の端子
のコンディションに基づいて遅延時間を計算するための
方程式とがある。また、パラメータには入力なまりに対
応するパラメータと、当該端子以外の端子のコンディシ
ョンに対応するパラメータとがある。
【００１５】本実施例における入力なまりに基づく遅延
時間の方程式は、遅延時間Ｔ３（秒）＝α×入力なまり
Ｔ１（秒）＋β×配線容量（ファラド）＋γ（秒）であ
る。パラメータαの単位は秒／秒である。パラメータβ
の単位は秒／ファラドである。パラメータγはセル固有
の遅延時間である。また、入力なまりの方程式は、入力
なまりＴ１（秒）＝ａ×なまり（秒）＋ｂ（秒）であ
る。パラメータａはなまりによる出力なまりの変化係数
であり、単位は秒／秒である。パラメータｂはセル固有
のなまりである。
時間の方程式は、遅延時間Ｔ３（秒）＝α×入力なまり
Ｔ１（秒）＋β×配線容量（ファラド）＋γ（秒）であ
る。パラメータαの単位は秒／秒である。パラメータβ
の単位は秒／ファラドである。パラメータγはセル固有
の遅延時間である。また、入力なまりの方程式は、入力
なまりＴ１（秒）＝ａ×なまり（秒）＋ｂ（秒）であ
る。パラメータａはなまりによる出力なまりの変化係数
であり、単位は秒／秒である。パラメータｂはセル固有
のなまりである。
【００１６】カードリーダ９は所定のセルを挿入するた
めの制御カード１３に書かれたデータを読み取る。セル
を挿入するためのデータとは、挿入するセルのデータ
と、そのセルを挿入する位置のデータとを含み、必要が
あれば配線による容量のデータも含まれる。挿入するセ
ルとは追加又は変更されるセルである。カードリーダ９
は読み取ったデータをデータ入力部３に入力する。キー
ボード１１又はマウス１２は所定のセルを挿入するため
のデータをデータ入力部３に入力するためのものであ
る。
めの制御カード１３に書かれたデータを読み取る。セル
を挿入するためのデータとは、挿入するセルのデータ
と、そのセルを挿入する位置のデータとを含み、必要が
あれば配線による容量のデータも含まれる。挿入するセ
ルとは追加又は変更されるセルである。カードリーダ９
は読み取ったデータをデータ入力部３に入力する。キー
ボード１１又はマウス１２は所定のセルを挿入するため
のデータをデータ入力部３に入力するためのものであ
る。
【００１７】データ入力部３は前記カードリーダ９、キ
ーボード１１及びマウス１２のいずれかから入力された
データを解析し、その解析結果をパス経路構築部４に出
力する。
ーボード１１及びマウス１２のいずれかから入力された
データを解析し、その解析結果をパス経路構築部４に出
力する。
【００１８】パス経路構築部４は設定されたセルのデー
タに基づいてデータベース２から当該セルの情報を読み
込むとともに、セルの挿入位置に基づいて信号が伝搬す
るパス経路を構築する。経路構築部４はそのパス経路及
びセルのデータをデータベース８に格納する。例えば、
図２に示すセル２５と２６との間にセル２７が挿入され
ると、セル２７を含むパス経路を再構築し、そのパス経
路をデータベース８に登録する。
タに基づいてデータベース２から当該セルの情報を読み
込むとともに、セルの挿入位置に基づいて信号が伝搬す
るパス経路を構築する。経路構築部４はそのパス経路及
びセルのデータをデータベース８に格納する。例えば、
図２に示すセル２５と２６との間にセル２７が挿入され
ると、セル２７を含むパス経路を再構築し、そのパス経
路をデータベース８に登録する。
【００１９】出力データ作成部６は経路構築部４によっ
て作成されたパス経路をデータベース８から読み出す。
そして、データ作成部６はそのパス経路をＣＲＴ７のウ
ィンドウ７ａ上に表示させたり、レポート１０として出
力させる。また、データ作成部６はウィンドウ７ｂ上に
挿入可能なセルのセルリストを表示させる。このセルリ
ストに基づいて挿入するセルを選択することができる。
図２はウィンドウ７ａ上の表示の一例を示している。入
力端子２１と出力端子２２との間にセル２３〜２５，２
７及び２６の順からなるパス経路が表示されている。
て作成されたパス経路をデータベース８から読み出す。
そして、データ作成部６はそのパス経路をＣＲＴ７のウ
ィンドウ７ａ上に表示させたり、レポート１０として出
力させる。また、データ作成部６はウィンドウ７ｂ上に
挿入可能なセルのセルリストを表示させる。このセルリ
ストに基づいて挿入するセルを選択することができる。
図２はウィンドウ７ａ上の表示の一例を示している。入
力端子２１と出力端子２２との間にセル２３〜２５，２
７及び２６の順からなるパス経路が表示されている。
【００２０】遅延時間計算部５は設定されたセルのデー
タに基づいてデータベース２から当該セルの情報を読み
込むとともに、そのセルの設定によって遅延時間が伝搬
するセルについての遅延時間を計算する。遅延時間の計
算結果は経路構築部４に転送され、前記データベース８
の当該パス経路の各セルのデータとともに記憶される。
タに基づいてデータベース２から当該セルの情報を読み
込むとともに、そのセルの設定によって遅延時間が伝搬
するセルについての遅延時間を計算する。遅延時間の計
算結果は経路構築部４に転送され、前記データベース８
の当該パス経路の各セルのデータとともに記憶される。
【００２１】本実施例における遅延時間の計算は、図
３，図４のフローチャートに従って実行される。まず、
信号遅延伝搬パスが作成される（ステップ３１）。この
パスは既存セルの別のセルへの置換（ステップ３２）、
新規セルの追加（ステップ３３）及びパスの配線容量の
設定（ステップ３４）のいずれかによって作成される。
３，図４のフローチャートに従って実行される。まず、
信号遅延伝搬パスが作成される（ステップ３１）。この
パスは既存セルの別のセルへの置換（ステップ３２）、
新規セルの追加（ステップ３３）及びパスの配線容量の
設定（ステップ３４）のいずれかによって作成される。
【００２２】次に、追加又は変更されたセルの遅延時間
が図４のフローチャートに従って計算される（ステップ
３５）。追加変更で伝搬するセルの遅延時間が計算され
る（ステップ３６）。そして、ステップ３５，３６の遅
延時間の計算結果が出力される（ステップ３７）。
が図４のフローチャートに従って計算される（ステップ
３５）。追加変更で伝搬するセルの遅延時間が計算され
る（ステップ３６）。そして、ステップ３５，３６の遅
延時間の計算結果が出力される（ステップ３７）。
【００２３】図４の遅延時間の計算には、入力なまりを
考慮した計算処理と、パスを構成するセルの当該端子以
外の端子のコンディションを考慮した計算処理とがあ
る。まず、入力なまりを考慮した遅延時間の計算処理に
ついて説明する。ステップ３５１で前段のセルの出力な
まりの再計算が行われる。これは挿入されたセルの入力
なまりは、前段のセルの出力なまりによってもたらされ
るためである。そして、前段のセルの出力なまりが挿入
セルの入力なまりにされる。
考慮した計算処理と、パスを構成するセルの当該端子以
外の端子のコンディションを考慮した計算処理とがあ
る。まず、入力なまりを考慮した遅延時間の計算処理に
ついて説明する。ステップ３５１で前段のセルの出力な
まりの再計算が行われる。これは挿入されたセルの入力
なまりは、前段のセルの出力なまりによってもたらされ
るためである。そして、前段のセルの出力なまりが挿入
セルの入力なまりにされる。
【００２４】ステップ３５２では、挿入されたセルに対
応する方程式及びパラメータが前記データベース２から
読み込まれる。そして、ステップ３５３において、ステ
ップ３５１で求められた入力なまり、ステップ３５２で
読み込まれた方程式及びパラメータに基づいてそのセル
の遅延時間が計算される。
応する方程式及びパラメータが前記データベース２から
読み込まれる。そして、ステップ３５３において、ステ
ップ３５１で求められた入力なまり、ステップ３５２で
読み込まれた方程式及びパラメータに基づいてそのセル
の遅延時間が計算される。
【００２５】挿入されたセル以降にセルが存在すれば、
それらの入力なまりが挿入したセルによって変化するた
め、挿入されたセル以降のセルについてステップ３６に
おいてステップ３５１〜３５３の処理が繰り返し実行さ
れる。
それらの入力なまりが挿入したセルによって変化するた
め、挿入されたセル以降のセルについてステップ３６に
おいてステップ３５１〜３５３の処理が繰り返し実行さ
れる。
【００２６】セルの当該端子以外の端子のコンディショ
ンを考慮した計算処理は、まず、ステップ３５４でパス
を構築する際に当該端子以外の端子についてのコンディ
ションが指定される。ステップ３５５では、前記データ
ベース２から挿入されたセルの当該コンディションに対
応する方程式及びパラメータが読み込まれる。そして、
ステップ３５６において、その方程式及びパラメータに
基づいて遅延時間が計算される。
ンを考慮した計算処理は、まず、ステップ３５４でパス
を構築する際に当該端子以外の端子についてのコンディ
ションが指定される。ステップ３５５では、前記データ
ベース２から挿入されたセルの当該コンディションに対
応する方程式及びパラメータが読み込まれる。そして、
ステップ３５６において、その方程式及びパラメータに
基づいて遅延時間が計算される。
【００２７】挿入されたセル以降にセルが存在すれば、
それらのセルについてステップ３６においてステップ３
５４〜３５６の処理が繰り返し実行される。このよう
に、本実施例では、データ入力部３によってセルの追加
・変更又は負荷の変更を容易に行うことができる。セル
の追加・変更に基づきパス経路構築部４によってそのセ
ルを含むパス経路が構築され、そのパス経路に基づき遅
延時間計算部５によって遅延時間が逐次算出される。算
出された遅延時間が新たなパス経路とともにＣＲＴ７上
のウィンドウ７ａに表示される。そのため、半導体集積
回路の設計の前段階において、セルの追加・変更又は負
荷の変化によるセルの遅延時間への影響を迅速かつ正確
に認識することができ、回路の設計時間を短縮化するこ
とができる。
それらのセルについてステップ３６においてステップ３
５４〜３５６の処理が繰り返し実行される。このよう
に、本実施例では、データ入力部３によってセルの追加
・変更又は負荷の変更を容易に行うことができる。セル
の追加・変更に基づきパス経路構築部４によってそのセ
ルを含むパス経路が構築され、そのパス経路に基づき遅
延時間計算部５によって遅延時間が逐次算出される。算
出された遅延時間が新たなパス経路とともにＣＲＴ７上
のウィンドウ７ａに表示される。そのため、半導体集積
回路の設計の前段階において、セルの追加・変更又は負
荷の変化によるセルの遅延時間への影響を迅速かつ正確
に認識することができ、回路の設計時間を短縮化するこ
とができる。
【００２８】また、本実施例では半導体集積回路を構成
するための種々のセルについて、入力信号のなまりを考
慮した方程式及びパラメータがデータベース２に記憶さ
れ、この方程式及びパラメータに基づいて遅延時間計算
部５によって入力信号のなまりを考慮した遅延時間が算
出される。そのため、セルの追加・変更又は負荷の変化
によるセルの遅延時間への影響をより正確に求めること
ができる。
するための種々のセルについて、入力信号のなまりを考
慮した方程式及びパラメータがデータベース２に記憶さ
れ、この方程式及びパラメータに基づいて遅延時間計算
部５によって入力信号のなまりを考慮した遅延時間が算
出される。そのため、セルの追加・変更又は負荷の変化
によるセルの遅延時間への影響をより正確に求めること
ができる。
【００２９】また、本実施例では半導体集積回路を構成
するための種々のセルについて、パス経路を構成するセ
ルの当該端子以外の端子のコンディションを考慮した方
程式及びパラメータがデータベース２に記憶され、この
方程式及びパラメータに基づいて遅延時間計算部５によ
ってコンディションを考慮した遅延時間が算出される。
そのため、セルの追加・変更又は負荷の変化によるセル
の遅延時間への影響をより正確に求めることができる。
するための種々のセルについて、パス経路を構成するセ
ルの当該端子以外の端子のコンディションを考慮した方
程式及びパラメータがデータベース２に記憶され、この
方程式及びパラメータに基づいて遅延時間計算部５によ
ってコンディションを考慮した遅延時間が算出される。
そのため、セルの追加・変更又は負荷の変化によるセル
の遅延時間への影響をより正確に求めることができる。
【００３０】なお、指定されたパスに対して、信号の伝
播を考えられ得るすべてのコンディションの組み合わせ
に基づいてセルの遅延時間を算出し、その最大若しくは
最小の遅延時間とそのときのコンディションの組み合わ
せとをＣＲＴ７上に表示させるようにしてもよい。
播を考えられ得るすべてのコンディションの組み合わせ
に基づいてセルの遅延時間を算出し、その最大若しくは
最小の遅延時間とそのときのコンディションの組み合わ
せとをＣＲＴ７上に表示させるようにしてもよい。
【００３１】また、種々のセルの遅延時間を近似式で表
現したデータをデータベース２に記憶しておき、簡易な
遅延時間を簡易に算出するようにしてもよい。さらに、
種々のセルの遅延時間をグラフとして予めデータベース
２に記憶しておき、遅延時間をフレキシブルに算出する
ようにしてもよい。
現したデータをデータベース２に記憶しておき、簡易な
遅延時間を簡易に算出するようにしてもよい。さらに、
種々のセルの遅延時間をグラフとして予めデータベース
２に記憶しておき、遅延時間をフレキシブルに算出する
ようにしてもよい。
【００３２】また、パスを構成する論理を考慮して信号
を伝播させ、前段の出力信号に適用されるセルのみで半
導体集積回路を作成し、遅延時間を算出するようにして
もよい。
を伝播させ、前段の出力信号に適用されるセルのみで半
導体集積回路を作成し、遅延時間を算出するようにして
もよい。
【００３３】さらに、上記の方法で構築されるパスをデ
ータパスとし、例えばフリップフロップを対話式で選択
しつつ、与えられたクロック信号から逐次タイミング回
路のセットアップタイムやホールドタイムを算出し、Ｃ
ＲＴ上に表示させるようにしてもよい。
ータパスとし、例えばフリップフロップを対話式で選択
しつつ、与えられたクロック信号から逐次タイミング回
路のセットアップタイムやホールドタイムを算出し、Ｃ
ＲＴ上に表示させるようにしてもよい。
【００３４】
【発明の効果】以上詳述したように、本発明によれば、
セルの追加・変更又は負荷の変化に対して逐次遅延時間
を計算し、セルの遅延時間の変化を迅速かつ正確に知る
ことができる優れた効果がある。
セルの追加・変更又は負荷の変化に対して逐次遅延時間
を計算し、セルの遅延時間の変化を迅速かつ正確に知る
ことができる優れた効果がある。
【図１】一実施例の遅延時間計算装置を示す構成図であ
る。
る。
【図２】図１のＣＲＴの表示状態を示す説明図である。
【図３】図１の遅延時間計算装置における遅延時間の計
算処理を示すフローチャートである。
算処理を示すフローチャートである。
【図４】遅延時間の計算処理の詳細を示すフローチャー
トである。
トである。
【図５】複数のセルからなるパスを伝播する信号の特性
を示す各波形図である。
を示す各波形図である。
【図６】設計される集積回路の一例を示す論理回路図で
ある。
ある。
【図７】従来における遅延時間の計算処理を示すフロー
チャートである。
チャートである。
２ データベース ３ データ入力部 ４ パス経路構築部 ５ 遅延時間計算部 ７ 表示器 ６ 出力データ作成部 １０ レポート １１ キーボード １２ マウス
Claims (5)
- 【請求項１】 半導体集積回路を構成するための種々の
セルのデータを予め記憶したデータベース（２）と、 半導体集積回路を構成するために挿入されるセルのデー
タが入力されるデータ入力部（３）と、 前記データ入力部（３）を介して入力されたセルのデー
タに基づいて前記データベース（２）から当該セルのデ
ータを読み出して信号が伝播する経路を構築するパス経
路構築部（４）と、 前記パス経路構築部（４）により構築されたパスについ
て挿入されたセルの遅延時間を算出する遅延時間計算部
（５）と、 情報を表示するための表示器（７）と、 前記パス経路構築部（４）により構築されたパス経路及
び前記遅延時間計算部（５）により算出された遅延時間
を前記表示器（７）に表示させる出力データ作成部
（６）とを備えることを特徴とする半導体集積回路の遅
延時間計算装置。 - 【請求項２】 前記出力データ作成部（６）は前記遅延
時間計算部（５）により算出された遅延時間をレポート
（１０）として出力することを特徴とする請求項１に記
載の半導体集積回路の遅延時間計算装置。 - 【請求項３】 前記データ入力部（３）に対して、挿入
するセルを設定するためのキーボード（１１）及びマウ
ス（１２）を備えることを特徴とする請求項１に記載の
半導体集積回路の遅延時間計算装置。 - 【請求項４】 前記データベース（２）は種々のセルに
関して入力信号のなまりを考慮した方程式及びパラメー
タを記憶しており、 前記遅延時間計算部（５）は挿入されたセルの遅延時間
を算出する際、その前段のセルの出力信号のなまりを入
力信号のなまりとし、前記入力信号のなまりを考慮した
方程式及びパラメータに基づいて挿入されたセルの遅延
時間を算出することを特徴とする請求項１に記載の半導
体集積回路の遅延時間計算装置。 - 【請求項５】 前記データベース（２）は種々のセルに
関して、当該セルのパスを構成する端子以外の端子のコ
ンディションを考慮した方程式及びパラメータを記憶し
ており、 前記遅延時間計算部（５）は挿入されたセルの遅延時間
を算出する際、前記コンディションを考慮した方程式及
びパラメータに基づいて遅延時間を算出することを特徴
とする請求項１に記載の半導体集積回路の遅延時間計算
装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33611193A JP3153403B2 (ja) | 1993-12-28 | 1993-12-28 | 半導体集積回路の遅延時間計算装置 |
| US08/351,646 US5663889A (en) | 1993-12-28 | 1994-12-07 | Apparatus for computing delay time of integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33611193A JP3153403B2 (ja) | 1993-12-28 | 1993-12-28 | 半導体集積回路の遅延時間計算装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07200642A true JPH07200642A (ja) | 1995-08-04 |
| JP3153403B2 JP3153403B2 (ja) | 2001-04-09 |
Family
ID=18295809
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33611193A Expired - Fee Related JP3153403B2 (ja) | 1993-12-28 | 1993-12-28 | 半導体集積回路の遅延時間計算装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5663889A (ja) |
| JP (1) | JP3153403B2 (ja) |
Cited By (1)
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1993
- 1993-12-28 JP JP33611193A patent/JP3153403B2/ja not_active Expired - Fee Related
-
1994
- 1994-12-07 US US08/351,646 patent/US5663889A/en not_active Expired - Lifetime
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