JPH09259172A - 論理シミュレーション用モデルの作成方法 - Google Patents

Abstract

(57)【要約】 【課題】検証済み論理回路から、論理情報を抽出し最適
化した論理表現を持ち、元の回路と、論理シミュレーシ
ョン上、等価でかつシミュレーションが高速なモデルに
おいて、高精度な遅延解析機能を持つモデルの作成を可
能とする。 【解決手段】検証済みの論理回路１０１から抽出した論
理を最適化した表現を用いて高速なシミュレーションを
可能とする論理シミュレーションモデルの作成におい
て、論理回路１０１から外部端子、順序素子の端子を節
点とした部分経路の遅延情報を抽出し、遅延データベー
ス１０８と検索表１０９を作成する遅延情報作成手段を
有し、論理シミュレーションモデル１０７と検索表１０
９遅延データベース１０８を統合して論理的、遅延的に
入力論理回路と等価で高速なシミュレーションが可能な
モデルを提供する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、論理シミュレーシ
ョン用モデルの作成方法に関し、特に高精度なタイミン
グ機能を有するソフトウェア論理シミュレーション用モ
デルの作成方法に関する。

【０００２】

【従来の技術】ソフトウェア論理シミュレーションモデ
ルは、ボードレベル、システムレベルの論理シミュレー
ションにおいて、過去に論理設計を行ない、検証済みの
部分マクロを代替することにより、論理シミュレーショ
ン全体を高速化する目的で用いられている。

【０００３】この種のソフトウェア論理シミュレーショ
ンモデルの作成方法として、本発明者は既に特願平７−
４０１６８号にて、論理シミュレーションの高速化対応
とし、タイミング的にも正確な論理シミュレーション用
モデルを論理合成ツールを用いて自動合成し、検証済み
の論理回路から回路が実現している論理を抽出し、デー
タベース化して論理演算後にタイミングデータを付加す
る論理シミュレーションモデルの作成方法を提案してい
る。

【０００４】このソフトウェア論理シミュレーションモ
デルの作成フローを図９に示す。

【０００５】図９を参照して、この論理シミュレーショ
ンモデル作成方法は、論理回路１００１と回路設計規則
データベース１００２（回路設計規則、禁止、制約事項
等Ｙが格納されている）とを入力とし、論理回路１００
１から組合せ部分回路の論理機能を抽出し論理最適化を
行なう論理合成手段１００４と、論理回路１００１から
外部端子間の遅延情報を抽出し遅延データベース１００
７を作成する遅延情報作成手段１００６と、から構成さ
れている。論理回路１００１にフリップフロップ等の順
序素子が含まれる場合にはこれらの順序素子とそれらの
間の組み合わせ回路に分割し、回路設計規則データベー
ス１００２から論理回路１００１に用いられる各ゲート
を取り出し（ゲート論理の取り出しステップ１００５参
照）、分割した部分回路の論理表現を論理合成手段１０
０４を用いてそれぞれ構成する。論理合成手段１００４
では、例えばシャノン展開の式を利用して多段論理の中
間変数を正論理と負論理に展開することにより（回路展
開ステップ１０１０）、分割された組み合わせ回路部分
の論理を多段から２段に変更し（論理段数変更ステップ
１０１１）、論理表現を最適化する（組み合わせ論理最
適化ステップ１０１２）。最適化ステップ１０１２で
は、例えば論理の共通因子を括りだし論理演算の数が最
小となるように論理表現を変更する。そして、ゲートの
遅延情報と接続情報を入力とする、基本ゲート、基本ブ
ロックの遅延時間抽出ステップ１０１３と、外部端子間
遅延計算ステップ１０１４からなる遅延情報作成手段１
００６により、正確な論理シミュレーションモデルが作
成される。

【０００６】この方法により作成されたソフトウェア論
理シミュレーションモデルは、最適化された組合せ論理
と詳細なタイミング処理の省略により、元の回路と論理
的等価性を保ったまま、シミュレーション時間を元の論
理回路よりも削減する。また、外部端子間に設定され遅
延データベースに格納された遅延情報により、遅延機能
を表現する。

【０００７】図９に示す手順でソフトウェア論理シミュ
レーションモデルを作成する例を図１０から図１１に示
す。

【０００８】図１０（Ａ）に示す回路図がモデル化を行
なう論理回路である。図１０（Ａ）に示す回路におい
て、順序素子や外部端子で挟まれた組合せ部分回路（１
１０２、１１０３、１１０６）と、順序素子（１１０
１、１１０５、１１０４）と、を図１０（Ｂ）に示すよ
うに、それぞれの部分回路（１２０２、１２０３、１２
０６）及び順序素子（１２０１、１２０５、１２０４）
に分割する。

【０００９】回路１２０２（インバータ、ＡＮＤゲー
ト、及びバッファ）、回路１２０３（インバータとＡＮ
Ｄゲート）、回路１２０６（ＯＲゲート）の論理機能
を、論理合成手段により最適化した結果の論理式は、そ
れぞれ式１２１０（Ｄ＝Ｂ・Ｃ￣、但し「￣」は反転を
示す）、式１２１１（Ｅ＝Ｂ￣・Ｃ）、式１２１２（Ｘ
＝Ｆ＋Ｇ）となる。

【００１０】回路１２０２を式１２１０、回路１２０３
を式１２１１、回路１２０６を式１２１２のように論理
式を用いて組合せ部分回路の動作を表現することにより
論理表現が作成される（図１０（Ｃ）参照）。

【００１１】次に、外部端子間の遅延値を計算する。図
１１（Ａ）を参照すると、この回路は外部入力端子Ａか
ら外部出力端子Ｘ、外部入力端子Ｂから外部出力端子Ｘ
へ達する信号伝播経路が存在するため、図１１（Ｂ）に
示すように、端子Ａ−端子Ｘ間と、端子Ｂ−端子Ｘ間
と、にそれぞれ遅延情報が設定される。

【００１２】最後に、式１２１０、式１２１１、及び式
１２１２と、順序素子１２０１、順序素子１２０５、及
び順序素子１２０４と、を元の回路の通りに接続し、端
子Ａ−端子Ｘ間と、端子Ｂ−端子Ｘ間と、に遅延値を設
定し、図１１（Ｃ）に示すモデル（破線が外部端子間遅
延情報を示す）を得る。

【００１３】

【発明が解決しようとする課題】上記した論理シミュレ
ーションモデルの作成方法では、シミュレーションを高
速化する目的で、組合せ部分回路の機能を論理式で表現
することにより、元の回路においては個々のゲート遅延
値とゲートの接続関係で表現されていた回路の遅延情報
が失われる。

【００１４】従来の技術で作成される論理シミュレーシ
ョンモデルでは、この失われた遅延情報を、回路の外部
端子間に割り当てられる遅延値で表現するようにしたも
のであるため、回路の同一の外部入力端子、出力端子の
間に複数の経路が存在する場合、これら複数の経路の遅
延値を個別に表現することができない。このため、モデ
ル化する前の回路によるシミュレーションに比べて、シ
ミュレーションモデルの遅延値が大きく異なる場合が多
い。したがって、論理の最適化の結果、高速なシミュレ
ーションモデルは作成できたが、精度の面で実用には供
し難く、改良の余地がある。

【００１５】この問題に対して、外部端子間に複数の信
号伝播経路が存在する場合に、信号伝播経路毎に遅延値
を設定し、信号伝播経路の決定要因である外部入力端子
や内部レジスタとの関係を回路設計者が逐一指定し、シ
ミュレーション時には指定された外部入力端子や内部レ
ジスタの値を参照することにより、選択した遅延値をシ
ミュレーションに反映させる方法が提案されている。

【００１６】しかし、この方法にも、全ての経路選択に
ついて外部入力端子や内部レジスタを指定することは、
事実上不可能であるという問題があった。

【００１７】したがって、本発明は、上記事情に鑑みて
為されたものであって、その目的は、論理合成手段を用
いて検証済みの論理回路から回路の実現している論理を
抽出し、最適化した論理表現に置き換える高速ソフトウ
ェア論理シミュレーションモデルの作成方法において、
シミュレーションモデルの遅延精度を大幅に高めるよう
にした方法を提供することにある。

【００１８】

【課題を解決するための手段】前記目的を達成するた
め、本発明は、検証済み論理回路情報に基づいて論理ブ
ロックを抽出し前記論理ブロックが表現する論理を最適
化して前記論理回路に等価な論理表現にすることにより
作成される論理シミュレーション用モデルにおいて、前
記論理回路情報から順序素子と組合せ素子を認識し、外
部端子と順序素子を抽出して、さらに外部端子と順序素
子の端子を節点とした部分経路毎の信号伝播時間を解析
した上で遅延情報として構成する遅延情報作成手段を備
え、前記遅延情報作成手段の出力を前記論理表現のタイ
ミング情報とすることを特徴としたものである。

【００１９】本発明においては、遅延データベースに
は、外部端子、順序素子の端子で区切られた部分経路の
遅延時間が格納され、シミュレーション時に外部入力端
子から始まるイベントの伝播に伴ってイベントが通過し
た部分経路毎に遅延時間の遅延データベースからの取
得、加算をイベントが外部出力端子に達するまで繰り返
し、これにより、外部端子間に存在する複数の信号経路
に正しい遅延時間を与えることが可能となり、高精度な
遅延時間の解析を可能としたものである。

【００２０】

【発明の実施の形態】本発明の実施の形態について図面
を参照して以下に詳細に説明する。図１は、本発明の論
理シミュレーションモデル作成手順を示すブロック図で
ある。

【００２１】図１を参照して、論理回路１０１と論理回
路１０１の設計検証に用いられる回路設計データベース
ファイル１０２とを入力とし、論理シミュレーションモ
デル１０７を作成するためのゲート論理の取り出しステ
ップ１０５、及び論理合成手段１０４については、前記
した特願平７−４０１６８号に記載の方法が参照され
る。

【００２２】このゲート論理の取り出しステップ１０５
では、論理回路１０１に用いられている各ゲートの論理
を取り出し、論理合成手段１０４では、ゲート論理の取
り出しステップ１０５で取り出したゲート論理のうち組
合せ回路部分についてシミュレーションを最も少ない演
算で行なえる論理表現に変形し、論理シミュレーション
モデル１０７を作成する。この論理シミュレーションモ
デル１０７は、論理情報のみを含み論理回路の持つ遅延
の情報を有していないため、論理シミュレーションモデ
ルとしては遅延の面で不正確である。

【００２３】そこで、本発明の実施形態は、遅延の面で
も正確なシミュレーションモデルを作成するために、さ
らに論理回路１０１から遅延情報を作成する遅延情報作
成手段１０６を有する。

【００２４】遅延情報作成手段１０６は、まず、論理回
路１０１からフリップフロップなどの順序素子及び外部
入力端子、外部出力端子を抽出する（ステップ１１
３）。

【００２５】次に、ステップ１１３で抽出した外部端子
及び順序素子の入力端子、出力端子を節点とし、論理回
路１０１中の信号伝播経路を、これら節点の間の部分経
路に分割する（ステップ１１４）。

【００２６】次に、外部端子と順序素子の端子の間の信
号伝播経路の遅延時間を算出する（ステップ１１５）。
このとき、シミュレーション時に外部入力端子からのイ
ベント入力を外部出力端子まで伝播しない部分経路につ
いては遅延時間を算出しない。例えば、終点となる節点
がエッジトリガ型のフリップフロップのデータ入力端子
であった場合、その端子へのイベント入力はフリップフ
ロップの出力へ伝播しないため、外部入力端子からその
終点に達する全ての部分経路の遅延時間は算出しない。
このように不必要な部分経路の遅延時間を算出しないこ
とで、シミュレーションモデルの作成時間を短縮し、遅
延データベース１０８のサイズを大幅に縮小することが
できる。

【００２７】図２に、遅延時間を解析する必要のある部
分経路を探索して遅延時間を計算する方法（算法）の一
例を示す。探索は、外部出力端子から外部入力端子の方
向に向かって行われる。

【００２８】まず、ある外部出力端子に注目し、その外
部出力端子を部分経路の終点とする（ステップ２０
１）。次に、順序素子追跡サブルーチンを呼び出す（ス
テップ２０２）。ステップ２０２から復帰したら、次の
外部出力端子から探索を始める。すべての外部出力端子
からの探索が終了するまで、ステップ２０１、及び２０
２を繰り返す。

【００２９】図３を参照して、順序素子追跡サブルーチ
ンについて説明する。

【００３０】部分経路の終点として設定された節点から
入力方向に遡り、１段前の節点に注目する（ステップ２
１０）。

【００３１】ステップ２１０で注目した節点を部分経路
の始点とする（ステップ２１１）。

【００３２】部分経路の始点と終点の間の遅延時間を算
出し、計算結果を遅延データベース１０８に書き出す
（ステップ２１２）。

【００３３】部分経路の始点が、外部入力端子であった
場合には、サブルーチンを抜ける（ステップ２１３）。

【００３４】一方、部分経路の始点が、順序素子の出力
端子であった場合には、その順序素子の全ての入力端子
から入力方向へ探索を続ける。全ての入力端子について
の探索が終了したらサブルーチンを抜ける（ステップ２
１４）。

【００３５】順序素子の入力端子から１つを選んで部分
経路の終点とする（ステップ２１５）。

【００３６】そして、終点とした入力端子が、エッジト
リガ型フリップフロップのデータ端子であった場合には
入力方向への探索を行わずにステップ２１４へ戻る（ス
テップ２１６）。

【００３７】ステップ２１６で、終点がエッジトリガ型
フリップフロップのデータ端子でなかった場合は、順序
素子追跡サブルーチンを再帰的に呼び出し（ステップ２
１７）、サブルーチンから復帰したステップ２１４へ戻
る（ステップ２０７）。

【００３８】図２及び図３に示す方法で求められた部分
経路の遅延時間は、外部端子、順序素子の端子の間に存
在する組合せ部分回路の遅延時間に相当する。

【００３９】遅延時間の算出には、テストパタンを用い
ずに、各ゲート、信号線の遅延値から、回路内の特定の
端子間の遅延時間を求めるスタティックタイミング解析
（Srinivas Devadas, Kurt Keutzer, Sharad Malik,“D
elay Computation in Combinational Logic Circuits:
Theory and Algorithms”, ICCAD' 91. pp. 176, 199
1）を用いることができる。また、順序素子の入力端子
を始点、順序素子の出力端子を終点とする部分経路の遅
延時間には、順序素子のゲート遅延をそのまま用いるこ
とができる。

【００４０】このようにして求められた部分経路毎の遅
延情報を遅延データベース１０８に格納する。また、遅
延データベース１０８を高速に検索するために、ハッシ
ュテーブルや二分木を用いた検索表１０９を作成しても
よい。

【００４１】この遅延データベース１０８を検索する際
の検索キーとしては、例えば、始点となる節点（「入力
節点」という）、終点となる節点（「出力節点」とい
う）、始点となる節点の信号値（「入力節点値」とい
う）、終点となる節点の信号値（「出力節点値」とい
う）の４つである。

【００４２】ハッシュテーブル（検索表）１０９は、各
節点に通し番号をつけ、前記４つの検索キーを変数とす
るハッシュ関数を設定し、ハッシュ関数の計算結果をも
とに遅延情報の分類を行ない、遅延情報の格納場所をハ
ッシュ関数の計算結果と結びつけることにより作成する
（ステップ１１５）。

【００４３】図６に、本発明の一実施例として、遅延デ
ータベース１０８とハッシュテーブル１０９による検索
表の構成例を示す。

【００４４】遅延情報作成手段１０６（図１参照）によ
って算出された各遅延データは、入力節点番号、入力節
点の信号値、出力節点番号、出力節点の信号値の４つを
変数としたハッシュ関数７００を用いて、ハッシュ関数
７００の計算結果によって分類される。この計算結果を
「ハッシュ値」と呼ぶ。関数７００は各分類が極力複数
の遅延データを持たないように設定する。関数７００の
出力値をハッシュ値テーブル７０１に並べ、各ハッシュ
値に分類された遅延データを７０２、７０３のようにリ
スト構造で結び付ける。各遅延データは７０５に示すよ
うに遅延値、入力節点の番号、入力節点値、出力節点の
番号、出力節点値、次データへのリンクの６つの要素を
持つ。

【００４５】遅延値を取得するときには、関数７００に
変数値を与えて得られるハッシュ値と同じ値をハッシュ
値テーブル７０１上で検索し、合致した値に関連づけら
れた遅延データのリンクをたどる。最終的に入力節点番
号、入力節点値、出力節点番号、出力節点値の４つの変
数値を遅延データ７０５の要素と比較し、すべてが合致
するものが目的の遅延データとなる。

【００４６】検索表１０９を用いて遅延データベース１
０８を高速に検索し、出力遅延値を求める機構遅延機能
として論理シミュレーションモデル１０７に付加したも
のを、論理シミュレーションモデルとして作成する。

【００４７】図１に示す本発明の実施形態に従いモデル
化を行なった例を図４に示す。

【００４８】図４（Ａ）に示す回路がモデル化を行なう
論理回路である。この回路は従来の技術で示した図１０
（Ａ）に示す回路と同じ構成である。論理機能のモデル
化の手順は従来の技術で図１０（Ｂ）と図１０（Ｃ）を
用いて示した方法を利用することができる。

【００４９】遅延情報の作成方法を説明する。まず、図
４（Ａ）に示される論理回路から順序素子（３０１、３
０４、３０５）と、外部入力端子Ａ、外部入力端子Ｂ、
外部出力端子Ｘを抽出する。そして、順序素子の入力
（Ｈ、Ｄ、Ｅ）、順序素子の出力（Ｃ、Ｆ、Ｇ）と、端
子Ａ、端子Ｂ、端子Ｘを節点とする。

【００５０】これらの節点で、接続関係を持つ節点間
（Ａ−Ｈ間、Ｃ−Ｄ間、Ｂ−Ｄ間、Ｃ−Ｅ間、Ｅ−Ｘ
間、Ｇ−Ｘ間）に組合せ部分回路の遅延情報を設定す
る。設定する遅延情報は、節点Ａ、節点Ｃ、節点Ｆ、節
点Ｇを始点とし、節点Ｈ、節点Ｄ、節点Ｅ、節点Ｘを終
点としたスタティックタイミング解析により求める。

【００５１】図４（Ｂ）を参照して、遅延情報４０３と
遅延情報４０５は論理式１２１０（図１０（Ｃ）参照、
Ｄ＝ＢＣ￣）、即ち回路３０２に、遅延情報４０４と遅
延情報４０６は論理式１２１１（図１０（Ｃ）参照、Ｅ
＝Ｂ￣Ｃ）即ち回路３０３に、遅延情報４０９と遅延情
報４１０は論理式１２１２（図１０（Ｃ）参照、Ｘ＝Ｆ
＋Ｇ）即ち回路３０６に対応する。また、遅延情報４０
２は順序素子３０１、遅延情報４０７は順序素子３０
５、遅延情報４０８は順序素子３０４の遅延情報に対応
する。遅延情報４０１から遅延情報４１０までを遅延デ
ータベース１０８に格納する。

【００５２】このようにして、論理最適化により失われ
る組合せ部分回路の遅延情報を節点間の遅延情報により
表現し、順序素子の遅延情報と一元的に管理することが
可能となる。

【００５３】最後に、論理式１２１０、１２１１、１２
１２と、順序素子３０２、３０３、３０６を元の回路の
通りに接続し、節点Ａから節点Ｘまでの間に遅延情報４
０１から４１０までを設定し、図４（Ｃ）に示すモデル
を得る。

【００５４】本発明の一実施例として、シミュレーショ
ン時の動作を図５に示す。シミュレーションの起動は、
入力ピンの信号変化（ステップ６００）から始まる。こ
れを受けて発生したイベントをイベントキューに登録す
る（ステップ６０１）。イベントキューから順次イベン
トを取り出し（ステップ６０２）、イベントが伝播した
ゲートの演算を行なう（ステップ６０３）。

【００５５】ステップ６０３の演算によってゲートの出
力値に変化があり、イベントが発生したかどうかを判断
し（ステップ６０４）、イベントが発生した場合には、
イベントが伝播した部分経路の遅延値の検索を行ない入
力端子からの遅延時間に加算（ステップ６０５；ハッシ
ュテーブル１０９及び遅延データベース１０８を参照し
て遅延値を得る）した上で、イベントの登録（ステップ
６０１）に戻る。イベントが発生しなかった場合は、イ
ベントキューにイベントが残存しているかどうかを検査
し（ステップ６０６）、残存していた場合はイベント取
り出し（ステップ６０２）に戻り、残存していなかった
場合には出力値と遅延時間をシミュレータに渡して（ス
テップ６０７）、このソフトウェアモデルを使ったシミ
ュレーションは終了する。イベントが発生しなかった場
合には遅延時間の検索、加算を行なわないことにより、
ゲートの演算とともに遅延時間の検索、加算を行なうよ
りも高速なシミュレーションを行なうことができる。

【００５６】本発明の実施の形態を更に詳細に説明すべ
く、シミュレーション時の遅延時間の計算方法の実施例
を図７を参照して以下に説明する。なお、図７は、図４
に示した論理回路の外部入力端子Ａから外部出力端子Ｘ
への信号伝搬経路を示している。なお、図７において、
破線で示した部分経路に付した数値は節点間の遅延値を
示している。

【００５７】外部入力端子Ａの変化によって外部出力端
子にの変化が起こった場合、外部入力端子Ａから外部出
力端子Ｘまでの信号伝播経路は、８０１（経路Ａ−Ｈ−
Ｃ−Ｄ−Ｆ−Ｘ）と、８０２（経路Ａ−Ｈ−Ｃ−Ｅ−Ｇ
−Ｘ）の２つが存在し、それぞれ遅延時間は「７５」と
「６０」となっている。

【００５８】信号が経路８０１を伝播した場合を考え
る。外部入力端子Ａで変化した信号が節点Ｈに伝播した
時点でＡ−Ｈ間の遅延時間を遅延情報ファイルで検索
し、遅延時間として「０」を得る。この遅延時間と信号
変化（イベント）を出力側に伝播する。

【００５９】次に、Ｈ−Ｃ間の遅延時間「２０」を得
て、節点Ｈまでの遅延時間「０」と加算した結果の「２
０」を信号変化とともに出力側に伝播する。同様にＣ−
Ｄ間、Ｄ−Ｆ間、Ｆ−Ｘ間の遅延時間の検索、加算、伝
播を外部出力端子まで繰り返すことにより、経路８０１
の遅延時間「７５」を得る。

【００６０】これに対して、図１１（Ｂ）を参照して説
明した従来の技術では、Ａ−Ｘ間に遅延情報を１つ、即
ち「７５」又は「６０」のうちの１つしか設定すること
ができないたため、元の回路と遅延時間に比べ、「１
５」の誤差が発生することがある。

【００６１】図８に、比較のために、従来の技術による
シミュレーションモデルを用いたシミュレーションでの
平均遅延誤差率と、本発明によるシミュレーションモデ
ルを用いたシミュレーションでの平均遅延誤差率と、を
示した。なお、回路Ａ〜Ｉはベンチマーク用の各種論理
回路を示している。

【００６２】各平均遅延誤差率（％）は次式（１）を用
いて求めた。

【００６３】

【数１】

【００６４】この平均遅延誤差率とは、元の回路を用い
たシミュレーションで得られる遅延時間の平均に対し
て、シミュレーションモデルを用いたシミュレーション
で得られる遅延時間にどの程度誤差があるかを表してい
る。例えば、元の回路での遅延時間が「１００」である
ときにシミュレーションモデルでの遅延時間が「１５
０」であった場合には、この平均遅延誤差率は５０％と
なる。

【００６５】図８に示すグラフから明らかなように、本
発明によれば、平均遅延誤差率は最悪でも数％程度とさ
れ（従来手法では１００％を超える）、遅延誤差を飛躍
的に縮小できることがわかる。

【００６６】

【発明の効果】以上説明したように、本発明によれば、
最適化前の回路で部分経路の遅延を解析しデータベース
化しておき、論理的に最適化されたモデルに対してシミ
ュレーション時にイベンド伝播に伴った遅延の検索、加
算を行なうことにより、外部入力端子、外部出力端子の
組合せの間に存在する複数の信号伝播経路毎に、正しい
遅延時間を与えることが可能となり、遅延時間の高精度
なシミュレーションモデルを作成することができる。

【図面の簡単な説明】

【図１】本発明の実施の形態に係る論理シミュレーショ
ン用モデルの作成方法のフローチャートである。

【図２】本発明の実施の形態における遅延情報作成方法
のフローチャートである。

【図３】本発明の実施の形態における遅延情報作成方法
のフローチャートである。

【図４】本発明の実施の形態を説明するための図であ
り、（Ａ）は本発明に適用した回路図とその信号伝播経
路を表す図、（Ｂ）は遅延情報の構成を表す図、（Ｃ）
は論理シミュレーションモデルの図である。

【図５】本発明の実施の形態により作成された論理シミ
ュレーションモデルを動作させた時のフローチャートで
ある。

【図６】本発明の実施の形態を説明するための図であ
り、遅延データベースの構成の一例を示す図である。

【図７】本発明の実施の形態を説明するための図であ
り、遅延計算を表す図である。

【図８】本発明の実施の形態と、従来技術との効果を比
較して示した図である。

【図９】従来の論理シミュレーションモデルの作成フロ
ーチャートである。

【図１０】（Ａ）従来の技術の説明に用いた回路図であ
る。 （Ｂ）（Ａ）の回路から抽出される論理ブロックの図で
ある。 （Ｃ）従来の技術の最適化された論理表現の図である。

【図１１】（Ａ）図１０（Ａ）の回路の信号伝播経路を
表す図である。 （Ｂ）従来の技術の遅延情報を表す図である。 （Ｃ）従来の技術による論理シミュレーションモデルの
図である。

【符号の説明】

１０１、１００１ 論理回路 １０２、１００２ 回路設計規則データベース １０３、１００３ 論理ゲート １０４、１００４ 論理合成手段 １０５、１００５ ゲート論理の取りだしステップ １０６ 遅延情報作成手段 １０７ 論理シミュレーションモデル １０８ 遅延データベース １０９ 検索表 １１０、１０１０ 回路展開ステップ １１１、１０１１ 論理段数変更ステップ １１２、１０１２ 組合せ論理最適化ステップ １１３ 外部端子、順序素子抽出ステップ １１４ 経路分割ステップ １１５ 部分経路遅延時間解析ステップ ２００ 全外部出力端子処理終了判断ステップ ２０１ 外部出力端子終点設定ステップ ２０２ 順序素子追跡サブルーチン呼び出しステップ ２１０ 入力方向追跡ステップ ２１１ 到達節点始点設定ステップ ２１２ 部分経路遅延時間算出ステップ ２１３ 始点外部入力端子判断ステップ ２１４ 全入力端子処理終了判断ステップ ２１５ 入力端子終点設定ステップ ２１６ 終点データ端子判断ステップ ２１７ 順序素子追跡サブルーチン再帰呼び出しステッ
プ ３０１、３０２、３０３、３０４、３０５、３０６、１
１０１、１１０２、１１０３、１１０４、１１０５、１
１０６ 回路構成ブロック ４０１、４０２、４０３、４０４、４０５、４０６、４
０７、４０８、４０９、４１０ 節点間の遅延情報 ６００ 入力パタン変化検出処理 ６０１ イベント登録処理 ６０２ イベント取り出し処理 ７００ ハッシュ関数 ７０１ ハッシュ値テーブル ７０２、７０３ 遅延データリンク ７０４ 遅延データ ７０５ 遅延データの内訳 ８０１、８０２ 遅延経路 ９００ 平均遅延誤差率の計算式 １００６ 遅延情報作成手段 １００７ 遅延データベース １００８ ハッシュ表 １０１３ 基本ゲート、基本ブロックの遅延時間抽出ス
テップ １０１４ 外部端子間遅延計算ステップ １２０１、１２０２、１２０３、１２０４、１２０５、
１２０６ 抽出された部分回路 １２１０、１２１１、１２１２ 組合せ部分回路の論理
式 １３０１、１３０２、１３０３、１３０４、１３０５、
１３０６ シミュレーションモデル構成ブロック

Claims (5)

【特許請求の範囲】
1. 【請求項１】検証済み論理回路情報に基づいて論理ブロ
   ックの抽出を行い、前記論理ブロックと前記論理ブロッ
   クとの接続関係によって表現される論理機能を最適化し
   て前記論理回路に等価な論理表現を作成する論理合成手
   段を有する論理シミュレーション用モデルの作成方法に
   おいて、 論理回路中の順序素子と組合せ素子とを判別し、前記論
   理回路情報から外部端子及び順序素子の端子を節点とし
   た部分経路毎のタイミング情報を抽出し、このタイミン
   グ情報に基づいて、前記論理回路の入力端子から出力端
   子までの信号伝播時間を、前記論理回路中の信号伝播経
   路に従って加算することにより算出する遅延情報作成手
   段を備え、 前記遅延情報作成手段の出力を前記論理表現のタイミン
   グ情報とすることを特徴とする論理シミュレーション用
   モデルの作成方法。
2. 【請求項２】検証済み論理回路情報に基づいて論理ブロ
   ックの抽出を行い、前記論理ブロックと前記論理ブロッ
   クとの接続関係によって表現される論理機能を最適化し
   て前記論理回路に等価な論理表現を作成する論理合成手
   段により出力された論理表現モデルに対して、 （ａ）前記論理回路の素子の遅延情報及び接続情報を入
   力して前記論理回路の外部端子と順序素子とを抽出する
   工程と、 （ｂ）外部端子と、順序素子の入力端子又は出力端子
   と、を節点として、前記論理回路中の信号伝播経路を、
   これら節点の間の部分経路に分割する工程と、 （ｃ）部分経路の遅延時間を算出して該部分経路の遅延
   情報を遅延データベースに格納する工程と、を含む遅延
   情報作成手段を備え、 シミュレーションの際に、遅延時間を部分回路毎に付加
   してなるものを論理シミュレーション用のモデルとした
   ことを特徴とする論理シミュレーション用モデルの作成
   方法。
3. 【請求項３】前記工程（ｃ）において、前記論理回路の
   外部端子と順序素子の端子の間の信号伝播経路の部分経
   路の遅延時間を算出する際、 シミュレーション時に前記論理回路の外部入力端子から
   のイベント入力を前記論理回路の外部出力端子まで伝播
   しない部分経路については遅延時間を算出せず、 遅延時間を解析する必要のある部分経路を探索して該部
   分経路の遅延時間のみを算出することを特徴とする請求
   項２記載の論理シミュレーション用モデルの作成方法。
4. 【請求項４】前記遅延データベースに、前記論理回路の
   外部端子、順序素子の端子で区切られた部分経路の遅延
   時間を格納し、前記論理回路のシミュレーション実行時
   に、前記外部入力端子から始まるイベントの伝播に伴っ
   てイベントが通過した部分経路毎に遅延時間を前記遅延
   データベースから取得し、遅延時間の加算演算をイベン
   トが外部出力端子に達するまで繰り返すことを特徴とす
   る請求項２記載の論理シミュレーション用モデルの作成
   方法。
5. 【請求項５】前記遅延データベースにおける、部分経路
   の遅延情報のアクセスの際に、前記部分経路の接続情報
   に基づき生成された値をキーとして検索がなされること
   を特徴とする請求項２記載の論理シミュレーション用モ
   デルの作成方法。