JP3032874B2 - 等価回路作成方法および論理シミュレーション方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、等価回路作成方法およ
び論理シミュレーション方法に関し、特にＭＯＳデジタ
ル回路を取り扱うのに好適な等価回路作成方法および論
理シミュレーション方法に関する。

【０００２】

【従来の技術】ＭＯＳデジタル回路の論理設計の検証を
行うために用いられるシミュレータでは、ＭＯＳ回路に
固有のダイナミック回路（３ステート・ゲート等、出力
がハイインピーダンス状態を持つ素子の出力ネットにお
いて、そのネットの配線容量による記憶作用を利用した
回路。少ない素子数でラッチ回路を構成できるため、Ｖ
ＬＳＩの設計において多用される。）の動作をシミュレ
ートする機能と、ＭＯＳトランジスタの双方向素子とし
ての動作をシミュレートする機能の２つの機能が必要で
ある。これら２つの機能を備えたシミュレータとして
は、従来、回路シミュレータと，スイッチ・レベル・シ
ミュレータとが知られている。

【０００３】しかし、回路シミュレータは、シミュレー
ション対象回路をアナログ回路として取り扱うため、Ｍ
ＯＳデジタル回路を対象とする場合には多大な計算機時
間を必要としている。一方、スイッチ・レベル・シミュ
レータは、シミュレーション対象回路をデジタル回路と
して取り扱うため、ＭＯＳデジタル回路を対象とする場
合には前記回路シミュレータに比べれば少ない計算機時
間でシミュレーション実行可能となる。しかし、ダイナ
ミック回路としての作用を考慮し、また、すべてのＭＯ
Ｓトランジスタを双方向素子として取り扱うため、やは
り多くの計算機時間を必要としている。

【０００４】ところで、デジタル回路を高速にシミュレ
ーション実行可能なシミュレータとして、従来、論理シ
ミュレータが知られている。しかし、論理シミュレータ
は、ダイナミック回路としての作用を考慮せず、基本的
にはＡＮＤ，ＯＲ，インバータ等、単方向の論理ゲート
のみを取り扱うため、そのままではＭＯＳデジタル回路
をシミュレーションできない。そこで、ダイナミック回
路としての作用を考慮した仮想のラッチ素子を用いると
共にＭＯＳトランジスタを単方向素子にモデル化した等
価回路を作成することによって、論理シミュレータでＭ
ＯＳデジタル回路を取り扱い可能とする技術が、第18回
デザイン・オートメーション・コンファレンス・プロシ
ーディング（1976年）第775頁から第785頁（18th. Desi
gn Automation Conference Proceedings(1976)，pp.775
-785）において提案されている。しかし、ＭＯＳデジタ
ル回路の等価回路作成方法についての開示はされておら
ず、一般のＭＯＳデジタル回路の論理シミュレーション
は実現されていない。

【０００５】これに対して、特開昭６２−１１９４７１
号公報において、ＭＯＳトランジスタを単方向素子にモ
デル化するための技術が提案されている。この特開昭６
２−１１９４７１号公報において提案の技術は、ＭＯＳ
トランジスタのゲート端子を除く２端子の電源およびグ
ランドからの距離の遠近を調べることによって信号の伝
播する方向を決定し、ＭＯＳトランジスタを単方向素子
にモデル化するものである。

【０００６】

【発明が解決しようとする課題】しかし、上記特開昭６
２−１１９４７１号公報において提案の技術では、ダイ
ナミック回路としての作用を考慮した等価回路作成は行
わないため、人手で等価回路を修正しなければならない
問題点がある。

【０００７】また、着目するＭＯＳトランジスタの端子
から電源あるいはグランドに達するまでの最短の経路を
探索しなければならないため、場合により非常に多くの
計算時間を必要とする問題点がある。さらに、着目する
ＭＯＳトランジスタの端子と電源あるいはグランドの間
にあるトランジスタの数により距離を定義しているため
に、論理ゲートやフリップフロップ等を含む場合には正
確に距離を算出することが困難となる問題点がある。ま
た、着目するＭＯＳトランジスタのゲート端子を除く２
端子の電源およびグランドからの距離が等しい場合に
は、人手による指定を必要とする問題点がある。さら
に、ある論理ゲートの出力端子と他のゲートの入力端子
との間に存在するパス・トランジスタにおいては、論理
ゲートの出力端子に接続する側から他のゲートの入力端
子に接続する側に信号が流れるべきであるにもかかわら
ず、そのような論理的性質とは無関係に電源あるいはグ
ランドからの距離により向きが決められてしまう問題点
がある。

【０００８】このため、従来は論理シミュレータでＭＯ
Ｓデジタル回路を取扱うことが事実上不可能であり、多
大な計算時間を必要とする回路シミュレータあるいはス
イッチ・レベル・シミュレータを使用しなければならな
い問題点があった。

【０００９】そこで、本発明の第１の目的は、一般のＭ
ＯＳデジタル回路から論理シミュレータでシミュレーシ
ョン可能な等価回路を作成するための等価回路作成方法
を提供することにある。また、本発明の第２の目的は、
一般のＭＯＳデジタル回路を取り扱い可能な論理シミュ
レーション方法を提供することにある。

【００１０】

【課題を解決するための手段】本発明は、所与のＭＯＳ
デジタル回路を構成する素子の種類の情報と，各素子の
端子間の接続関係の情報とを得、それら情報に基づい
て、ＭＯＳトランジスタのソース端子およびドレイン端
子を除く各素子の各端子については、電源端子か，グラ
ンド端子か，入力端子か，ＭＯＳトランジスタのゲート
端子か，ハイインピーダンス状態が存在しない出力端子
か，ハイインピーダンス状態が存在する出力端子かによ
りタイプ分類し、ＭＯＳトランジスタのソース端子およ
びドレイン端子については、それぞれに直接接続する他
の端子のタイプに従って当該ＭＯＳトランジスタの信号
の流れる向きを決定し、入力端子か，出力端子かにより
タイプ分類し、そのタイプ分類の過程で決定したＭＯＳ
トランジスタの信号の流れる向きに従ってＭＯＳトラン
ジスタを１個以上の単方向素子に置き換えて等価回路を
作成することを特徴とする等価回路作成方法を提供す
る。

【００１１】また、本発明は、上記等価回路作成方法に
おいて、ＭＯＳデジタル回路に含まれるネットに接続す
る出力端子が全てハイインピーダンス状態が存在する出
力端子である場合に、当該ネットに直接接続する端子の
タイプに応じて仮想的なラッチ素子またはラッチ型素子
を用いて表現することを特徴とする等価回路作成方法を
提供する。

【００１２】また、本発明は、ＭＯＳデジタル回路の回
路記述を入力して上記等価回路作成方法により等価回路
を作成し、その等価回路を用いて前記ＭＯＳデジタル回
路の動作を模擬することを特徴とする論理シミュレーシ
ョン方法を提供する。

【００１３】

【作用】本発明の等価回路作成方法では、ＭＯＳトラン
ジスタの端子を当該端子の種類と当該端子に直接接続す
る他の端子のタイプとによってタイプ分類することによ
って、その過程でＭＯＳトランジスタの方向を決定す
る。また、本発明の等価回路作成方法では、ＭＯＳデジ
タル回路に特有のダイナミック回路を、当該ネットに直
接接続する端子のタイプに応じて、仮想的なラッチ素子
またはラッチ型素子により表現する。従って、従来のよ
うに電源あるいはグランドに達するまでの最短経路を探
索するような複雑な処理を必要としないため、処理を簡
単化できると共に計算機時間を短縮できる。

【００１４】また、本発明の論理シミュレーション方法
では、上記等価回路作成方法により作成した等価回路を
用いて、高速の論理シミュレーションを行う。従って、
一般のＭＯＳデジタル回路の設計検証を高速に効率良く
実施可能となる。

【００１５】

【実施例】以下、本発明の実施例を図面を用いて説明す
る。なお、これにより本発明が限定されるものではな
い。

【００１６】図１は、本発明の等価回路作成方法および
論理シミュレーション方法を実施する論理シミュレーシ
ョンシステム８００のブロック図である。回路記述ファ
イル８０１は、等価回路作成あるいは論理シミュレーシ
ョンの対象となるＭＯＳデジタル回路を記述したファイ
ルであり、ＭＯＳデジタル回路を構成する素子の種類の
情報と，素子の端子の情報とを含んでいる。素子の種類
の情報は、その素子が、複数のＭＯＳトランジスタで構
成される論理ゲート素子か，３ステートゲート素子か，
フリップフロップか，単体のＭＯＳトランジスタか，通
常外部入力ピンである電源やグランドか等の情報であ
る。素子の端子の情報は、その端子が入力端子あるいは
出力端子であるか、単体のＭＯＳトランジスタの端子に
ついてはゲート端子かそれ以外の端子か、その出力端子
にハイインピーダンス状態が存在するか、他のどの素子
のどの端子に接続するか等の情報である。

【００１７】処理装置８０２は、等価回路作成処理およ
び論理シミュレーション処理を行う装置である。等価回
路記述ファイル８０３は、前記回路記述ファイル８０１
から前記処理装置８０２が作成した等価回路を記述した
ファイルである。シミュレーション結果ファイル８０４
は、前記等価回路記述ファイル８０３を用いて前記処理
装置８０２が実行した論理シミュレーションの結果を格
納したファイルである。シミュレーション結果リスト８
０５は、前記論理シミュレーションの実行結果のリスト
出力である。

【００１８】図２は、等価回路記述ファイル８０３にお
いて等価回路を表現したデータ構造である。素子テーブ
ル９１０は、等価回路を構成する各素子に対応した情報
を保持する。ネットテーブル９２０は、等価回路を構成
する各素子間のネットに対応した情報を保持する。入力
端子テーブル９４０および出力端子テーブル９５０は、
それぞれ等価回路を構成する各素子の入力端子および出
力端子に対応した情報を保持し、素子テーブル９１０の
レコードとネット・テーブル９２０のレコードとを関連
付ける。

【００１９】次に、各テーブル９１０，９２０，９４
０，９５０の内容について説明する。素子テーブル９１
０の一つのレコードは、５個のフィールドを持つ。第１
のフィールド９１１は、当該素子の種類（ＡＮＤゲー
ト，ＯＲゲート，インバータ，３ステート・ゲート，単
方向トランジスタ，３ステート結線論理，ラッチ等）を
示す。第２のフィールド９１２は、当該素子の入力端子
数を示す。第３のフィールド９１３は、対応する入力端
子テーブル９４０のレコードを指示するポインタであ
る。当該素子の入力端子数が複数のときは、入力端子数
分の入力端子テーブル９４０のレコードが連続して存在
するが、その先頭レコードを指示する。第４のフィール
ド９１４は、当該素子の出力端子数を示す。第５のフィ
ールド９１５は、対応する出力端子テーブル９５０のレ
コードを指示するポインタである。当該素子の出力端子
数が複数のときは、出力端子数分の出力端子テーブル９
５０のレコードが連続して存在するが、その先頭レコー
ドを指示する。

【００２０】ネットテーブル９２０の一つのレコード
は、１２個のフィールドを持つ。第１のフィールド９２
１は、当該ネットに付与された固有のネット名を示す。

【００２１】第２のフィールド９２２から第９のフィー
ルド９２９までは、当該ネットに直接接続する端子のタ
イプ情報を保持する。ここで、端子のタイプを次のよう
に定義する。 タイプＦ…電源あるいはグランド タイプＤ…素子の出力となる端子で、ハイインピーダン
ス状態のないもの タイプＴ…素子の出力となる端子で、ハイインピーダン
ス状態のあるもの タイプＧ…ＭＯＳトランジスタのゲート端子、および、
ＭＯＳトランジスタ以外の素子の入力となる端子 タイプＫ…ＭＯＳトランジスタのソース端子およびドレ
イン端子で且つ入力となる端子 タイプＸ…等価回路作成処理中において、ＭＯＳトラン
ジスタのソース端子またはドレイン端子が入力となるか
出力となるかが未決定の時は、タイプＫとするかタイプ
Ｔとするか決められないので、その端子を一時的にタイ
プＸとする。 すなわち、当該ネットに直接接続する端子の中に上記タ
イプの端子が存在する場合には第２のフィールド９２２
から第７のフィールド９２７の対応するフィールドに＜
０＞でない値を保持し、存在しない場合には＜０＞の値
を保持する。また、当該ネットから見て信号源となる端
子（タイプＦ，Ｄ，Ｔのいずれか）が複数存在する場合
には第８のフィールド９２８に＜０＞でない値を保持
し、複数存在しない場合には＜０＞の値を保持する。さ
らに、当該ネットに直接接続する双方向トランジスタが
存在する場合には第９のフィールド９２９に＜０＞でな
い値を保持し、存在しない場合には＜０＞の値を保持す
る。

【００２２】第１０のフィールド９３１は、当該ネット
から見て信号源となる端子に対応する出力端子テーブル
９５０のレコードの一つを指示するポインタである。第
１１のフィールド９３２は、当該ネットから見てシンク
となる端子に対応する入力端子テーブル９４０のレコー
ドの一つを指示するポインタである。第１２のフィール
ド９３３は、当該ネットに直接接続する方向未決定のト
ランジスタが存在する場合に、そのトランジスタに対応
するトランジスタ端子テーブル９７０（図３により後述
する）の一つを指示するポインタである。

【００２３】入力端子テーブル９４０の一つのレコード
は６個のフィールドを持つ。第１のフィールド９４１
は、当該端子を識別するために素子ごとに固有に決めら
れた端子番号を保持する。第２のフィールド９４２は、
当該端子のタイプ（タイプＦ，Ｄ，Ｔのいずれか）を示
す。第３のフィールド９４３は、当該端子の属する素子
に対応した素子テーブル９１０のレコードを指示するポ
インタである。第４のフィールド９４４は、当該端子が
接続するネットに対応したネットテーブル９２０のレコ
ードを指示するポインタである。

【００２４】第５のフィールド９４５は、当該端子が接
続するネットに他の入力端子も接続している場合、それ
ら端子の入力端子テーブル９４０のレコードを連結する
ためのポインタである。すなわち、あるネットに対応し
たネットテーブル９２０のレコードが、その第１１のフ
ィールド９３２によって、一つの入力端子テーブル９４
０のレコードを指示する。指示された入力端子テーブル
９４０のレコードは、その第５のフィールド９４５によ
って、前記ネットに接続する他の端子に対応した入力端
子テーブル９４０のレコードを指示する。以下、同様に
して同一ネットに接続する端子に対応した全ての入力端
子テーブル９４０のレコードを順に指示する。最後の入
力端子テーブル９４０のレコードは、ネットテーブル９
２０のレコードによって指示された入力端子テーブル９
４０のレコードを指示する。

【００２５】第６のフィールド９４６は、当該端子が双
方向トランジスタのソース端子あるいはドレイン端子で
ある場合に、同一端子に対応する出力端子テーブル９５
０のレコードを指示するポインタである。

【００２６】出力端子テーブル９５０の一つのレコード
は６個のフィールドを持つ。第１のフィールド９５１
は、当該端子を識別するために素子ごとに固有に決めら
れた番号を保持する。第２のフィールド９５２は、当該
端子のタイプ（タイプＧ，Ｋのいずれか）を示す。第３
のフィールド９５３は、当該端子の属する素子に対応し
た素子テーブル９１０のレコードを指示するポインタで
ある。第４のフィールド９５４は、当該端子が接続する
ネットに対応したネットテーブル９２０のレコードを指
示するポインタである。

【００２７】第５のフィールド９５５は、当該端子が接
続するネットに他の出力端子も接続している場合、それ
ら端子の出力端子テーブル９５０のレコードを連結する
ためのポインタである。すなわち、あるネットに対応し
たネットテーブル９２０のレコードが、その第１０のフ
ィールド９３１によって、一つの出力端子テーブル９５
０のレコードを指示する。指示された出力端子テーブル
９５０のレコードは、その第５のフィールド９５５によ
って、前記ネットに接続する他の端子に対応した出力端
子テーブル９５０のレコードを指示する。以下、同様に
して同一ネットに接続する端子に対応した全ての出力端
子テーブル９５０のレコードを順に指示する。最後の出
力端子テーブル９５０のレコードは、ネットテーブル９
２０のレコードによって指示された出力端子テーブル９
５０のレコードを指示する。

【００２８】第６のフィールド９５６は、当該端子が双
方向トランジスタのソース端子あるいはドレイン端子で
ある場合に、同一端子に対応する入力力端子テーブル９
４０のレコードを指示するポインタである。

【００２９】図３は、等価回路作成作業に用いる等価回
路作成用データ構造である。方向未決定トランジスタテ
ーブル９６０は、信号の流れる向きが未決定のＭＯＳト
ランジスタ対応にレコードが作成される。トランジスタ
端子テーブル９７０は、各トランジスタの端子に関する
情報を保持する。

【００３０】次に、各テーブル９６０，９７０の内容に
ついて説明する。方向未決定トランジスタテーブル９６
０の一つのレコードは５個のフィールドを持つ。第１の
フィールド９６１は、当該トランジスタのゲート端子に
対応する情報を保持するトランジスタ端子テーブル９７
０のレコードを指示するポインタである。第２のフィー
ルド９６２および第３のフィールド９６３は、当該トラ
ンジスタのソース端子あるいはドレイン端子に対応する
情報を保持するトランジスタ端子テーブル９７０のレコ
ードを指示するポインタである。

【００３１】第４のフィールド９６４は、等価回路作成
の過程において、当該トランジスタの方向決定の可能性
がある場合、すなわち当該トランジスタのソース端子あ
るいはドレイン端子に接続する他の端子のタイプが新た
に決められた場合などに＜０＞以外の値を保持し、そう
でない場合に＜０＞の値を保持する。

【００３２】第５のフィールド９６５は、当該レコード
に対応するトランジスタの信号の流れる向きが未決定の
場合に＜０＞の値を保持し、決定済の場合に＜０＞以外
の値を保持する。

【００３３】トランジスタ端子テーブル９７０の一つの
レコードは３個のフィールドを持つ。第１のフィールド
９７１は、当該端子の属するトランジスタ素子に対応し
た方向未決定トランジスタテーブル９６０のレコードを
指示するポインタである。第２のフィールド９７２は、
当該端子が接続するネットに対応したネットテーブル９
２０のレコードを指示するポインタである。第３のフィ
ールド９７３は、当該端子が接続するネットに他のトラ
ンジスタのソースまたはドレイン端子も接続している場
合、それら端子のトランジスタ端子テーブル９７０のレ
コードを連結するためのポインタである。すなわち、あ
るネットに対応したネットテーブル９２０のレコード
が、その第１２のフィールド９３３によって、一つのト
ランジスタ端子テーブル９７０のレコードを指示する。
指示されたトランジスタ端子テーブル９７０のレコード
は、その第３のフィールド９７３によって、前記ネット
に接続する他の端子に対応したトランジスタ端子テーブ
ル９７０のレコードを指示する。以下、同様にして同一
ネットに接続する端子に対応した全てのトランジスタ端
子テーブル９７０のレコードを順に指示する。最後のト
ランジスタ端子テーブル９７０のレコードは、ネットテ
ーブル９２０のレコードによって指示されたトランジス
タ端子テーブル９７０のレコードを指示する。

【００３４】図４は、本発明の等価回路作成方法の第１
実施例にかかる処理のフロー図である。処理１１０で
は、全ての素子について処理１１１および処理１２１を
行う。処理１１１では、回路記述ファイル８０１を読み
込む。処理１２１では、着目する素子が単体のＭＯＳト
ランジスタか否かを判定する。そして、単体のＭＯＳト
ランジスタである場合には、処理１２２，処理１２３，
処理１２４を行う。そうでない場合には、処理１２７，
処理１３０を行う。

【００３５】処理１２２では、方向未決定トランジスタ
テーブル９６０に１レコードを確保し、トランジスタ端
子テーブル９７０に３レコードを確保し、それらに当該
単体のＭＯＳトランジスタの情報とポインタ情報を格納
する。トランジスタ端子テーブル９７０の３レコード
は、それぞれ当該トランジスタのゲート端子，ソース端
子，ドレイン端子に対応する。但し、ソース端子とドレ
イン端子との区別は必須ではない。また、各端子が接続
するネットのネット名がすでにネットテーブル９２０に
登録済みであるかどうかを調べ、登録済みである場合に
は、該当レコードとトランジスタ端子テーブル９７０に
確保したレコードにネットと端子の関係を示すポインタ
情報を格納するか、または、同一のネットを指示する他
のトランジスタ端子テーブル９７０のレコードがある場
合にはそれらを指示するポインタ情報を格納する。一
方、当該ネット名がネットテーブル９２０に登録済みで
ない場合には、ネットテーブル９２０に１レコードを確
保し、当該レコードと前記トランジスタ端子テーブル９
７０に確保したレコードに、ネット情報およびポインタ
情報を格納する。この時点では、ネットテーブル９２０
に新たに確保したレコードの第２のフィールド９２２か
ら第９のフィールド９２９までには＜０＞の値を格納し
ておく。

【００３６】処理１２３では、当該ＭＯＳトランジスタ
のゲート端子をタイプＧに分類する。すなわち、前記ト
ランジスタ端子テーブル９７０に確保したゲート端子対
応のレコードの第２のフィールド９７２が指示するネッ
トテーブル９２０のレコードの第５のフィールド９２５
に＜０＞以外の値を格納する。

【００３７】処理１２４では、当該ＭＯＳトランジスタ
のソースおよびドレイン端子をタイプＸに分類する。す
なわち、前記トランジスタ端子テーブル９７０に確保し
たソースおよびドレイン端子対応のレコードの第２のフ
ィールド９７２が指示するネットテーブル９２０のレコ
ードの第７のフィールド９２７にそれぞれ＜０＞以外の
値を格納する。

【００３８】処理１２７では、当該素子の情報を素子テ
ーブル９１０に登録する。すなわち、素子テーブル９１
０に１レコードを確保し、入力端子テーブル９４０に入
力端子数分のレコードを確保し、出力端子テーブル９５
０に出力端子数分のレコードを確保し、素子情報とポイ
ンタ情報を格納する。さらに、ネットテーブル９２０へ
の情報の格納も、前述の処理１２３の場合と同様に行
う。出力端子の登録に当たって、既に同一ネットが登録
済みであり且つ当該ネットに対応するネットテーブル９
２０の第１０のフィールド９３１にポインタ値が登録さ
れている場合には、当該ネットテーブル９２０の第８の
フィールド９２８に＜０＞以外の値を格納する。

【００３９】処理１３０では、素子のすべての端子につ
いて処理１３１を行う。処理１３１では、当該端子が電
源またはグランド（すなわち、当該素子が、電源あるい
はグランドと接続する外部入力ピン）である場合には、
処理１３２を行う。当該端子が電源またはグランドでな
く且つ入力端子である場合には、処理１３３を行う。当
該端子が電源またはグランドでなく且つ出力端子である
場合には、処理１３４を行う。

【００４０】処理１３２では、当該端子をタイプＦに分
類する。すなわち、当該端子に対応する出力端子テーブ
ル９５０のレコードの第２のフィールド９５２に＜タイ
プＦ＞を格納し、さらに第４のフィールド９５４が指示
するネットテーブル９２０のレコードの第２のフィール
ド９２２に＜０＞以外の値を格納する。処理１３３で
は、当該端子をタイプＧに分類する。すなわち、当該端
子に対応する入力端子テーブル９４０のレコードの第２
のフィールド９４２に＜タイプＧ＞を格納し、さらに第
４のフィールド９４４が指示するネットテーブル９２０
のレコードの第５のフィールド９２５に＜０＞以外の値
を格納する。

【００４１】処理１３４では、当該端子にハイインピー
ダンス状態が存在する（すなわち、当該端子が属する素
子の種類が３ステートゲート等である）場合には、処理
１３５を行う。ハイインピーダンス状態が存在しない場
合には、処理１３６を行う。

【００４２】処理１３５では、当該端子をタイプＴに分
類する。すなわち、当該端子に対応する出力端子テーブ
ル９５０のレコードの第２のフィールド９５２に＜タイ
プＴ＞を格納し、さらに第４のフィールド９５４が指示
するネットテーブル９２０のレコードの第４のフィール
ド９２４に＜０＞以外の値を格納する。

【００４３】処理１３６では、当該端子をタイプＤに分
類する。すなわち、当該端子に対応する出力端子テーブ
ル９５０のレコードの第２のフィールド９５２に＜タイ
プＤ＞を格納し、さらに第４のフィールド９５４が指示
するネットテーブル９２０のレコードの第３のフィール
ド９２３に＜０＞以外の値を格納する。

【００４４】処理１４０では、処理１２２で登録された
方向未決定トランジスタが存在しなくなるまで（すなわ
ち、第５のフィールド９６５に＜０＞の値を持つ方向未
決定トランジスタテーブル９６０のレコードが存在しな
くなるまで）、方向未決定トランジスタの一つを取り出
し、処理１４１，処理１４２を行う。

【００４５】処理１４１では、当該方向未決定トランジ
スタのソース端子／ドレイン端子のそれぞれに直接接続
する全端子のタイプを調べる。すなわち、当該方向未決
定トランジスタに対応する方向未決定トランジスタテー
ブル９６０のレコードの第２のフィールド９６２および
第３のフィールド９６３が指示するトランジスタ端子テ
ーブル９７０のレコードを参照し、さらにその第２のフ
ィールド９７２が指示するネットテーブル９２０のレコ
ードをし、その第２のフィールド９２２から第７のフィ
ールド９２７までの内容を参照することにより、当該方
向未決定トランジスタのソース端子／ドレイン端子のそ
れぞれに直接接続する端子のタイプを調べる。

【００４６】処理１４２では、図５に示す方向決定テー
ブル２００を用いて、当該方向未決定トランジスタの信
号の流れる向きを決定する。例えば、当該方向未決定ト
ランジスタのソース端子側にはタイプＦの端子（電源も
しくはグランド）が存在し、ドレイン端子側にはタイプ
Ｆの端子は存在せず且つタイプＤ，Ｔいずれの端子も存
在しない場合は、方向決定テーブル２００中の矢印によ
り、ソース端子側からドレイン端子側に信号が流れると
決定する。また、例えば、当該方向未決定トランジスタ
のソース端子側にタイプＦの端子が存在せず且つタイプ
Ｄ，Ｔいずれかの端子が存在し且つタイプＧ，Ｋいずれ
かの端子が存在し、ドレイン端子側にはタイプＦの端子
は存在せず且つタイプＤ，Ｔいずれかの端子が存在し且
つタイプＧ，Ｋいずれの端子も存在せず且つタイプＸの
端子が存在する場合は、この時点では信号の流れる向き
を決定しない（決定できないため、保留する）。また、
例えば、当該方向未決定トランジスタのソース端子側に
タイプＦの端子が存在せず且つタイプＤ，Ｔいずれかの
端子が存在し且つタイプＧ，Ｋいずれかの端子が存在
し、ドレイン端子側にはタイプＦの端子は存在せず且つ
タイプＤ，Ｔいずれかの端子が存在し且つタイプＧ，Ｋ
いずれかの端子が存在する場合は、信号の流れる向きは
双方向と決定する。なお、例えば、当該方向未決定トラ
ンジスタのソース端子側にタイプＦの端子が存在し、ド
レイン端子側にもタイプＦの端子が存在する場合は、方
向決定テーブル２００中の＜Error＞により、設計不良
と判断する。当該方向未決定トランジスタの信号の流れ
る向きを単方向もしくは双方向に決定した場合は、処理
１４３を行う。

【００４７】処理１４３では、当該方向未決定トランジ
スタの信号の流れる向きが単方向と決定されたか判定
し、単方向と決定された場合には処理１４４を行い、双
方向と決定された場合には処理１４５を行う。

【００４８】処理１４４では、当該ＭＯＳトランジスタ
（図６の（ａ））を、その信号の流れる向きに従って、
単方向トランジスタ素子（図６の（ｂ））に置き換え
る。すなわち、方向未決定トランジスタテーブル９６０
の該当レコードの第５のフィールド９６５に＜０＞以外
の値を格納する。また、素子テーブル９１０に１レコー
ドを確保し、入力端子テーブル９４０に２レコードを確
保し、出力端子テーブル９５０に１レコードを確保す
る。なお、図６の（ｂ）で用いたシンボルは、ＭＯＳ等
価回路を実現する基本素子を表わすために便宜上決めた
ものであり、後述する。

【００４９】入力端子テーブル９４０に確保した２レコ
ードのうちの第１のレコードは、単方向トランジスタ素
子ＴＲＳのゲート端子Ｇに対応する。その第１のレコー
ドの第２のフィールド９４２には＜タイプＧ＞を格納す
る。入力端子テーブル９４０に確保した２レコードのう
ちの第２のレコードは、当該ＭＯＳトランジスタのソー
ス端子またはドレイン端子であって単方向トランジスタ
素子ＴＲＳの入力端子Ｄに対応する。その第２のレコー
ドの第２のフィールド９４２には＜タイプＫ＞を格納す
る。出力端子テーブル９５０に確保したレコードは、当
該ＭＯＳトランジスタのソース端子またはドレイン端子
であって単方向トランジスタ素子ＴＲＳの出力端子Ｏに
対応する。そのレコードの第２のフィールド９５２には
＜タイプＴ＞を格納する。

【００５０】さらに、処理１４４では、ポインタ情報
を、方向未決定トランジスタテーブル９６０とトランジ
スタ端子テーブル９７０から取り出し、素子テーブル９
１０，入力端子テーブル９４０，出力端子テーブル９５
０に確保したレコードにそれぞれ格納する。そして、入
力端子テーブル９４０に確保した２レコードのうちの第
１のレコードの第４のフィールド９４４が指示するネッ
トテーブル９２０のレコードの第５のフィールド９２５
に＜０＞以外の値を格納する。また、入力端子テーブル
９４０に確保した２レコードのうちの第２のレコードの
第４のフィールド９４４が指示するネットテーブル９２
０のレコードの第６のフィールド９２６に＜０＞以外の
値を格納する。また、出力端子テーブル９５０に確保し
たレコードの第４のフィールド９５４が指示するネット
テーブル９２０のレコードの第４のフィールド９２４に
＜０＞以外の値を格納する。

【００５１】処理１４５では、当該ＭＯＳトランジスタ
（図７の（ａ））を、２個の単方向トランジスタ素子と
ノード素子の組合せ（図７の（ｂ））に置き換える。す
なわち、素子テーブル９１０に２レコードを確保し、入
力端子テーブル９４０に４レコードを確保し、出力端子
テーブル９５０に２レコードを確保する。また、前述の
処理１４４と同様に、２個の単方向トランジスタ素子に
関する情報および素子と端子の関係を示すポインタ情報
を格納する。また、素子数が増すことによりネットの数
も増えるため、ネットテーブル９２０に必要な数のレコ
ードを確保し、確保したレコードと入力端子テーブル９
４０および出力端子テーブル９５０の該当レコードとに
ネットと端子の関係を示すポインタ情報を格納する。さ
らに、入力端子テーブル９４０および出力端子テーブル
９５０の第６のフィールド９４６および９５６にそれぞ
れ同一端子を指示するポインタを格納する。また、前述
の処理１４４と同様に、単方向トランジスタ素子のゲー
ト端子Ｇ，入力端子Ｄ，出力端子Ｏをそれぞれタイプ
Ｇ，Ｋ，Ｔに分類する。なお、図７の（ｂ）で用いたシ
ンボルは、ＭＯＳ等価回路を実現する基本素子を表わす
ために便宜上決めたものであり、後で詳述する。

【００５２】処理１５０では、回路記述ファイル８０１
中に存在する全てのネットについて処理１５１および処
理１５３を行う。処理１５１では、当該ネットから見た
信号源側にある端子が複数個存在する場合（ネットテー
ブル９２０の該当レコードの第８のフィールド９２８の
内容が＜０＞以外の値である場合）に、処理１５２を行
う。処理１５２では、仮想的な３ステート結線論理素子
（後述する図１３の（ａ））を挿入し、当該ネットから
見た信号源側の端子が唯１つとなるようにする。すなわ
ち、素子テーブル９１０および出力端子テーブル９５０
に各１レコードを確保し、入力端子テーブル９４０およ
びネットテーブル９２０にはそれぞれ当該ネットの信号
源側の端子の数だけのレコードを確保し、素子，端子，
ネットに関する情報を格納する。このとき、当該ネット
の信号源側にタイプＦの端子が存在する場合には、３ス
テート結線論理素子の出力端子をタイプＦに分類する。
また、当該ネットの信号源側にタイプＦの端子が存在せ
ず且つタイプＤの端子が存在する場合には、３ステート
結線論理素子の出力端子をタイプＤに分類する。また、
当該ネットの信号源側にタイプＦの端子もタイプＤの端
子も存在しない場合には、３ステート結線論理素子の出
力端子をタイプＴに分類する。

【００５３】処理１５３では、当該ネットのダイナミッ
ク回路としての性質を判定する。すなわち、処理１５１
を行う前の当該ネットから見た信号源側の端子がタイプ
Ｔの端子だけである場合に、当該ネットはダイナミック
回路として動作するので、処理１５４を行う。処理１５
４では、当該ネットから見たシンク側にあるタイプＧの
端子の前に、仮想的ラッチ素子（例えば、フリップフロ
ップ）を挿入する。タイプＧの端子が複数存在する場合
でも、１つの仮想的ラッチ素子を挿入し、その仮想的ラ
ッチ素子の出力端子を複数のタイプＧの端子に接続す
る。具体的には、素子テーブル９１０，入力端子テーブ
ル９４０，出力端子テーブル９５０，ネットテーブル９
２０に各１レコードを確保し、素子，端子，ネットに関
する情報を格納する。

【００５４】以上の等価回路作成処理によって、例え
ば、図８の（ａ）のＭＯＳデジタル回路５００から図８
の（ｂ）の等価回路５１０が得られる。図８の（ａ）に
おいて、５０１，５０２，５０３はＭＯＳトランジス
タ、５０４はインバータ、５０５はネットである。図８
の（ｂ）において、５１１，５１２，５１３は単方向ト
ランジスタ、５１４は仮想的な３ステート結線論理素
子、５１５はインバータ、５２０は仮想的なラッチ素子
である。

【００５５】以上の等価回路作成処理によれば、ダイナ
ミック回路としての作用を考慮した等価回路を作成する
ことが出来る。また、ＭＯＳトランジスタの向きを、当
該ＭＯＳトランジスタのソース端子，ドレイン端子に直
接接続する他の素子の端子のタイプのみによって決定す
るので、計算機時間を短縮できる。

【００５６】図９は、本発明の等価回路作成方法の第２
実施例にかかる処理のフロー図である。処理３１０で
は、図４の処理１１０〜１３６と同様にして、単体のＭ
ＯＳトランジスタのソース端子，ドレイン端子を除き、
ＭＯＳデジタル回路を構成する各素子の端子のタイプを
分類する。処理３４０では、図４の処理１４０〜１４５
と同様にして、ＭＯＳトランジスタのソース端子，ドレ
イン端子のそれぞれに直接接続する端子のタイプによ
り、当該ＭＯＳトランジスタの方向を決定する。

【００５７】処理３５０では、回路記述ファイル８０１
中に存在する全てのネットについて処理３５１および処
理３５３を行う。処理３５１では、図４の処理１５１〜
１５２と同様にして、当該ネットから見た信号源側にあ
る端子が複数個存在する場合に、仮想的な３ステート結
線論理素子を挿入し、当該ネットから見た信号源側の端
子が唯１つとなるようにする。

【００５８】処理３５３では、当該ネットのダイナミッ
ク回路としての性質を判定する。すなわち、処理３５１
を行う前の当該ネットから見た信号源側の端子がタイプ
Ｔの端子だけである場合に、当該ネットがダイナミック
回路として動作するので、処理３５４を行う。処理３５
４では、当該ネットから見たシンク側にタイプＧの端子
だけが存在する場合に、処理３５５を行い、そうでない
場合に処理３５６を行う。処理３５５では、処理３５１
で挿入した仮想的な３ステート結線論理素子をラッチ型
素子（後述する図１３の（ｂ））に置き換える。具体的
な処理としては、素子テーブル９１０内の該当レコード
の第１のフィールド９１１の内容を置き換える。

【００５９】処理３５６では、当該ネットから見たシン
ク側にあるタイプＧの端子の前に、仮想的ラッチ素子を
挿入する。なお、仮想的ラッチ素子として、ラッチ型３
ステート結線論理素子（後述する図１３の（ｂ））を用
いてもよい。

【００６０】以上の等価回路作成処理によって、例え
ば、図１０の（ａ）のＭＯＳデジタル回路５００から図
１０の（ｂ）の等価回路５３０が得られる。以上の等価
回路作成処理によれば、ダイナミック回路としての作用
を考慮した等価回路を作成することが出来る。また、Ｍ
ＯＳトランジスタの向きを、当該ＭＯＳトランジスタの
ソース端子，ドレイン端子に直接接続する他の素子の端
子のタイプのみによって決定するので、計算機時間を短
縮できる。さらに、ダイナミック回路の作用を考慮する
ために挿入する仮想的なラッチ素子の数を削減すること
ができ、より高速な論理シミュレーションの実行が可能
となる。

【００６１】図１１は、本発明の等価回路作成方法の第
３実施例にかかる処理のフロー図である。処理３１０，
３４０，３５０，３５１は、図９における処理と同一で
ある。処理３６１では、当該ネットから見た信号源側に
ある端子が１つだけの場合に処理３６３を行い、複数存
在する場合に処理３５３を行う。処理３６３では、当該
ネットから見た信号源側の端子がタイプＴの端子である
場合に、当該ネットがダイナミック回路として動作する
ので、処理３６４を行う。処理３６４では、当該ネット
から見たシンク側にタイプＧの端子だけが存在する場合
に、処理３６５を行う。処理３６５では、当該ネットか
らみた信号源側の端子を持つ素子をラッチ型素子に置き
換える。信号源側の端子を持つ素子は、タイプＴの端子
を持つ素子であり、例えば、図１２の（ａ）の単方向ト
ランジスタＴＲＳ，図１３の（ａ）の３ステート結線論
理素子ＴＳＷ，図１４の（ａ）の３ステート・ゲートＴ
ＳＧであるが、これらを図１２の（ｂ）の単方向トラン
ジスタＴＲＳＬ，図１３の（ｂ）の３ステート結線論理
素子ＴＳＷＬ，図１４の（ｂ）の３ステート・ゲートＴ
ＳＧＬにそれぞれ置き換える。具体的な処理としては、
素子テーブル９１０内の該当レコードの第１のフィール
ド９１１の内容を適当なものに置き換える。

【００６２】処理３５３，３５４，３５５，３５６は、
図９における処理と同一である。

【００６３】以上の等価回路作成処理によれば、ダイナ
ミック回路としての作用を考慮した等価回路を作成する
ことが出来る。また、ＭＯＳトランジスタの向きを、当
該ＭＯＳトランジスタのソース端子，ドレイン端子に直
接接続する他の素子の端子のタイプのみによって決定す
るので、計算機時間を短縮できる。さらに、ダイナミッ
ク回路の作用を考慮するために挿入する仮想的なラッチ
素子の数を削減することができ、より高速な論理シミュ
レーションの実行が可能となる。

【００６４】ここで、図６の（ｂ），図７の（ｂ），図
８の（ｂ），図１０の（ｂ）で用いたシンボルについ
て、図１２，図１３，図１４により説明する。図１２に
示した単方向トランジスタＴＲＳ，ＴＲＳＬは、ＭＯＳ
トランジスタを、その信号の流れる向きに着目して単方
向モデルとしたものである。ラッチ型単方向トランジス
タＴＲＳＬは、出力端子に接続するネットのダイナミッ
ク回路としての性質を考慮している。図１３に示した３
ステート結線論理素子ＴＳＷ，ＴＳＷＬは、複数の素子
の出力が１つのネットを形成している結線論理の動作を
模擬する仮想的なノード素子である。図では４入力の素
子を示しているが、入力数は任意である。ラッチ型３ス
テート結線論理素子ＴＳＷＬは、ネットのダイナミック
回路としての性質を考慮している。図１４に示した３ス
テート・ゲートＴＳＧ，ＴＳＧＬは、その出力Ｏがハイ
インピーダンスＺを取り得る。ラッチ型３ステート・ゲ
ートＴＳＧＬは、その出力端子に接続するネットのダイ
ナミック回路としての性質を考慮し、出力がハイインピ
ーダンスとなる場合に直前の出力値Ｑを保持する。

【００６５】次に、図１５は、本発明の論理シミュレー
ション方法の実施例にかかる処理のフロー図である。処
理４０２では、図４または図９または図１１に示したよ
うな等価回路作成処理により、単方向素子のみから成る
等価回路を作成する。処理４０３では、等価回路を用
い、単方向素子のみを対象とする通常の論理シミュレー
ション方法により、ＭＯＳデジタル回路の動作をシミュ
レーションする。処理４０４では、シミュレーション結
果を適当な形式に編集し、シミュレーション結果ファイ
ル８０４およびシミュレーション結果リスト８０５に出
力する。

【００６６】以上の論理シミュレーション処理によれ
ば、一般のＭＯＳデジタル回路から単方向素子のみから
構成される等価回路を作成し論理シミュレーションする
ので、高速な論理シミュレーションが可能となる。

【００６７】

【発明の効果】本発明の等価回路作成方法によれば、ダ
イナミック回路としての作用を考慮した等価回路を作成
することが出来る。また、ＭＯＳトランジスタの向き
を、当該ＭＯＳトランジスタのソース端子，ドレイン端
子に直接接続する他の素子の端子のタイプのみによって
決定するので、計算機時間を短縮できる。

【００６８】また、本発明の論理シミュレーション方法
によれば、一般のＭＯＳデジタル回路から単方向素子の
みから構成される等価回路を作成し論理シミュレーショ
ンするので、高速な論理シミュレーションが可能とな
る。

【図面の簡単な説明】

【図１】本発明を実施する論理シミュレーションシステ
ムのブロック図である。

【図２】等価回路記述ファイルのデータ構造図である。

【図３】等価回路作成用データ構造図である。

【図４】本発明の第１実施例における等価回路作成処理
のフロー図である。

【図５】方向決定テーブルの説明図である。

【図６】ＭＯＳトランジスタを単方向トランジスタに置
き換える説明図である。

【図７】ＭＯＳトランジスタを単方向トランジスタと仮
想のノード素子に置き換える説明図である。

【図８】ＭＯＳデジタル回路例とその等価回路の説明図
である。

【図９】本発明の第２実施例における等価回路作成処理
のフロー図である。

【図１０】ＭＯＳデジタル回路例とその等価回路の説明
図である。

【図１１】本発明の第３実施例における等価回路作成処
理のフロー図である。

【図１２】等価回路に用いる単方向トランジスタのシン
ボルと動作の説明図である。

【図１３】等価回路に用いる３ステート結線論理素子の
シンボルと動作の説明図である。

【図１４】等価回路に用いる３ステート・ゲートのシン
ボルと動作の説明図である。

【図１５】本発明の第４実施例における論理シミュレー
ション処理のフロー図である。

【符号の説明】

２００ 方向決定テーブル ５０３ ＭＯＳトランジスタ ５０４ インバータ ５１３ 単方向トランジスタ素子 ５２０ ラッチ素子 ５３３ ３ステート結線論理素子 ８００ 論理シミュレーションシステム ８０１ 回路記述ファイル ８０２ 処理装置 ８０３ 等価回路記述ファイル ８０４ シミュレーション結果ファイル ８０５ シミュレーション結果リスト ９１０ 素子テーブル ９２０ ネットテーブル ９４０ 入力端子テーブル ９５０ 出力端子テーブル ９６０ 方向未決定トランジスタテーブル ９７０ トランジスタ端子テーブル

フロントページの続き (56)参考文献 特開 昭59−161765（ＪＰ，Ａ) 特開 平１−48140（ＪＰ，Ａ) 特開 平３−198160（ＪＰ，Ａ) 特開 平２−266473（ＪＰ，Ａ) 特開 昭62−119471（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G06F 17/50 ＪＩＣＳＴファイル（ＪＯＩＳ)

Claims (6)

(57)【特許請求の範囲】
1. 【請求項１】 所与のＭＯＳデジタル回路を構成する素
   子の種類の情報と，各素子の端子間の接続関係の情報と
   を得、それら情報に基づいて、ＭＯＳトランジスタのソ
   ース端子およびドレイン端子を除く各素子の各端子につ
   いては、電源端子か，グランド端子か，入力端子か，Ｍ
   ＯＳトランジスタのゲート端子か，ハイインピーダンス
   状態が存在しない出力端子か，ハイインピーダンス状態
   が存在する出力端子かによりタイプ分類し、ＭＯＳトラ
   ンジスタのソース端子およびドレイン端子については、
   それぞれに直接接続する他の端子のタイプに従って当該
   ＭＯＳトランジスタの信号の流れる向きを決定し、入力
   端子か，出力端子かによりタイプ分類し、そのタイプ分
   類の過程で決定したＭＯＳトランジスタの信号の流れる
   向きに従ってＭＯＳトランジスタを１個以上の単方向素
   子に置き換えて等価回路を作成することを特徴とする等
   価回路作成方法。
2. 【請求項２】 請求項１に記載の等価回路作成方法にお
   いて、信号の流れる向きを決定できないＭＯＳトランジ
   スタがタイプ分類の過程で出現したときはタイプ分類を
   保留し、他の端子について先にタイプ分類を行い、１個
   以上の他の端子のタイプ分類を行った後、前記タイプ分
   類を保留したＭＯＳトランジスタについてのタイプ分類
   を再実行することを特徴とする等価回路作成方法。
3. 【請求項３】 請求項１または請求項２に記載の等価回
   路作成方法において、ＭＯＳデジタル回路に含まれるネ
   ットに接続する出力端子が全てハイインピーダンス状態
   が存在する出力端子である場合に、当該ネットに接続す
   る入力端子のうちＭＯＳトランジスタ以外の素子の入力
   端子およびＭＯＳトランジスタのゲート端子の直前に仮
   想的なラッチ素子を挿入することを特徴とする等価回路
   作成方法。
4. 【請求項４】 請求項１または請求項２に記載の等価回
   路作成方法において、ＭＯＳデジタル回路に含まれるネ
   ットに接続する出力端子が全てハイインピーダンス状態
   が存在する出力端子である場合に、当該ネットに接続す
   る入力端子がＭＯＳトランジスタ以外の素子の入力端子
   およびＭＯＳトランジスタのゲート端子のみからなると
   きは当該ネットをラッチ型結線論理素子に置き換え、当
   該ネットに接続する入力端子がＭＯＳトランジスタ以外
   の素子の入力端子およびＭＯＳトランジスタのゲート端
   子と異なる端子を含むときは当該ネットに接続する入力
   端子のうちＭＯＳトランジスタ以外の素子の入力端子お
   よびＭＯＳトランジスタのゲート端子の直前に仮想的な
   ラッチ素子を挿入することを特徴とする等価回路作成方
   法。
5. 【請求項５】 請求項４に記載の等価回路作成方法であ
   って、ＭＯＳデジタル回路に含まれる各ネットに接続す
   る出力端子が１つであり且つハイインピーダンス状態が
   存在する出力端子であり且つ当該ネットに接続する入力
   端子がＭＯＳトランジスタ以外の素子の入力端子および
   ＭＯＳトランジスタのゲート端子のみからなるときは、
   当該ネットに接続する出力端子を持つ素子を仮想的なラ
   ッチ型素子に置き換えることを特徴とする等価回路作成
   方法。
6. 【請求項６】 ＭＯＳデジタル回路の回路記述を入力し
   て請求項１から請求項５までのいずれかに記載の等価回
   路作成方法により等価回路を作成し、その等価回路を用
   いて前記ＭＯＳデジタル回路の動作を模擬することを特
   徴とする論理シミュレーション方法。