KR100404065B1 - Ｅｍｉ 시뮬레이션용 반도체 집적 회로 전원 모델의 작성 방법 및 장치 - Google Patents

Ｅｍｉ 시뮬레이션용 반도체 집적 회로 전원 모델의 작성 방법 및 장치 Download PDF

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닛본 덴끼 가부시끼가이샤
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Abstract

작성이 용이하며 자동 작성 가능한 EMI 시뮬레이션용 반도체 집적 회로 전원 모델의 작성 기술을 제공한다.
가변 저항과 부하 용량에 의한 기술 형식으로 표현된 시뮬레이션 모델의 작성에 있어서, 반도체 집적 회로의 전원 단자 사이에 흐르는 전류 파형의 변화에 기초하여 가변 저항과 부하 용량의 값을 구하는 방법을 이용함으로써, 매우 용이하고 정확하게 시뮬레이션 모델을 작성할 수 있다.

Description

ＥＭＩ 시뮬레이션용 반도체 집적 회로 전원 모델의 작성 방법 및 장치{METHOD AND APPARATUS FOR PREPARING A SIMULATION MODEL FOR SEMICONDUCTOR INTEGRATED CIRCUIT AT POWER SUPPLY TERMINAL FOR SIMULATING ELECTROMAGNETIC INTERFERENCE}
본 발명은 EMI 시뮬레이션용의 반도체 집적 회로 전원 모델의 작성 방법에 관한 것으로, 특히 가변 저항과 부하 용량에 의한 기술 형식으로 표현된 시뮬레이션 모델에 있어서, 반도체 집적 회로에서 발생하는 방사 전자계를 시뮬레이션하기 위한 것이며, 정직류전압과 가변 저항에 의해 전원 단자 사이에 실제로 흐르는 전류의 변화를 나타내는 모델의 작성 방법, 장치 및 프로그램에 관한 것이다.
전자기기에 탑재되는 인쇄 회로 기판(이하, 「PCB」라고도 표기함)으로부터는 EMI(불필요 전자파 방사)가 발생한다. EMI 발생의 주요인으로는 PCB상의 고주파 전류, 특히 반도체 집적 회로(이하, 「LSI」라고도 표기함)의 전원 단자로부터의 고주파 전류를 생각할 수 있다. 그래서, 전자 기기의 EMI 대책으로서, PCB의 설계 단계에서 그 전원층을 흐르는 고주파 전류를 고려할 필요가 있다. 이 때문에, EMI 시뮬레이션에 이용하기 위한 적절한 LSI 전원 모델이 필요해진다.
그와 같은 종래의 LSI 전원 모델의 작성 방법의 일례가, 문헌 1:「신학기보 TECHNICAL REPORT OF IEICE EMCJ 99-103(1999-12)」에, 「LSI의 EMI 시뮬레이션용 전원 모델의 검토」라는 제목으로 개시되어 있다.
이 문헌의 제17 페이지의 도 6의 (a)에는, 도 5에 나타내는 전원 모델의 일례인 가변 저항 모델이 나타내어져 있다. 도 5에 나타내는 모델은, 제1 전원 단자(7)와 내부 출력 단자(6) 사이에 접속된 제1 가변 저항(2) 및 제1 부하 용량(4)과, 제2 전원 단자(8)와 내부 출력 단자(6) 사이에 접속된 제2 가변 저항(3) 및 제2 부하 용량(5)에 의해 구성되어 있다. 그리고, 이 모델에서는 제1 및 제2 가변 저항(2 및 3)의 값의 변화를 제어함으로써, 제1 및 제2 전원 단자(7 및 8)에 흐르는 전류를 표현하는 것이 가능하다.
또한, 이 문헌1의 제17 페이지의 도 6의 (b)에는 가변 저항 모델의 일례로서, 도 14에 도시된 바와 같이 제1 가변 저항(2)을 P 채널 MOS 트랜지스터(이하, 「Pch-Tr」라고도 표기함 : 38)로 기술하고, 제2 가변 저항(3)을 N 채널 MOS 트랜지스터(이하 Nch-Tr : 39)로 기술한 모델이 나타내어져 있다.
도 14에 나타내는 모델은, LSI의 내부 설계 정보로부터 작성된다. 모델의 작성에서는 우선 도 15에 도시된 바와 같이 LSI의 전체 회로 정보(40)로부터 클럭 신호 시스템(41)만을 추출한다. 이와 같이 클럭 신호 시스템만을 추출하는 이유는 논리 CMOS LSI의 전원 전류는 클럭 신호 시스템이 지배적이기 때문이다.
이어서, 도 16에 도시된 바와 같이 추출한 클럭 신호 시스템(41)에서 동일한 타이밍으로 동작하는 트랜지스터와 부하 용량을 각각 하나로 통합한다. 이와 같이함으로써, 클럭 신호 시스템(41)으로부터 모델(42)을 얻을 수 있다.
그러나, LSI의 전체 회로 정보를 입력하는 것만으로 모델 작성의 작업을 행할 수 있는 완전 자동화 툴은 아직 실현되지 않는다. 또한, 종래의 방법에 따른 모델의 작성 작업을 완전 자동화로 하기 위해서는 계산기에 상당히 높은 연산 처리 능력이 요구된다.
이 때문에, LSI의 전체 회로 정보의 방대한 데이터로부터 클럭 신호 시스템만을 추출하고, 또한 그것을 도 16에 도시된 바와 같은 모델에 통합하는 매우 곤란한 작업을, 종래에는 수작업으로 했다. 그 결과, 도 16에 나타낸 트랜지스터 기술의 가변 저항 모델을 작성하는 작업은 결코 간단하지 아니하므로, 매우 곤란하였다.
본 발명은, 상기된 문제를 해결하기 위해 이루어진 것으로, 종래 작성이 곤란한 EMI 시뮬레이션용의 LSI 전원 모델로서의 가변 저항 모델의 기술 형식을 대신하여, 자동 작성에 적합하고, 작성이 용이한, EMI 시뮬레이션용 반도체 집적 회로 전원 모델(이하, 「시뮬레이션 모델」이라고도 표기함)의 작성 방법을 제공하는 것을 목적으로 한다.
도 1은 본 발명의 EMI 시뮬레이션용 반도체 집적 회로 전원 모델의 작성 방법.
도 2는 전원 단자 전류 파형의 도출 회로.
도 3은 전원 단자 전류 파형.
도 4는 정직류전원에 접속된 가변 저항으로 표현된 EMI 시뮬레이션용 반도체 집적 회로 전원 모델.
도 5는 EMI 시뮬레이션용 반도체 집적 회로 전원 모델의 기술 형태.
도 6은 EMI 시뮬레이션용 반도체 집적 회로 전원 모델의 기술 형태의 내부에서의 동작 상태.
도 7은 도 5에 도시한 EMI 시뮬레이션용 반도체 집적 회로 전원 모델의 설계 방법을 나타내는 흐름도.
도 8은 EMI 시뮬레이션용 반도체 집적 회로 전원 모델의 기술 형태.
도 9는 EMI 시뮬레이션용 반도체 집적 회로 전원 모델의 기술 형태의 내부에서의 동작 상태.
도 10은 도 8에 도시한 EMI 시뮬레이션용 반도체 집적 회로 전원 모델의 설계 방법을 나타내는 흐름도.
도 11은 일주기 중에 제1 전류의 제1 피크 파형과 제2 전류의 제2 피크 파형이 각각 2 이상의 동일한 개수씩 교대로 포함되는 경우의 인접한 제1 및 제2 피크 파형을 세트로 했을 때의 각 세트에서 본 발명을 적용한 EMI 시뮬레이션용 반도체 집적 회로 전원 모델의 작성 방법.
도 12는 반도체 집적 회로 내부에 있어서 복수로 분할된 각 블록에 있어서 본 발명을 적용한 EMI 시뮬레이션용 반도체 집적 회로 전원 모델의 작성 방법.
도 13은 복수의 전원 시스템에 있어서 본 발명을 적용한 EMI 시뮬레이션용 반도체 집적 회로 전원 모델의 작성 방법.
도 14는 종래의 트랜지스터 기술에서 가변 저항을 표현한 EMI 시뮬레이션용 반도체 집적 회로 전원 모델.
도 15는 트랜지스터 기술에서 가변 저항을 표현한 EMI 시뮬레이션용 반도체 집적 회로 전원 모델의 작성 방법(1).
도 16은 트랜지스터 기술에서 가변 저항을 표현한 EMI 시뮬레이션용 반도체 집적 회로 전원 모델의 작성 방법(2).
도 17은 모델 생성 프로그램의 동작도.
도 18은 도 5에 도시한 EMI 시뮬레이션용 반도체 집적 회로 전원 모델의 템플릿의 예.
도 19는 전류의 테이블 기술과 그 파형의 일례.
도 20은 데이터 베이스의 전류 파형 정보의 일례.
도 21은 도 20의 전류 파형 정보와 도 18의 템플릿을 이용한 EMI 시뮬레이션용 반도체 집적 회로 전원 모델의 출력 결과.
도 22는 인쇄 회로 기판에 있어서의 EMI 시뮬레이터의 구성도.
도 23은 인쇄 회로 기판에 있어서의 EMI 시뮬레이션의 해석 결과 예.
<도면의 주요 부분에 대한 부호의 설명>
2 : 제1 가변 저항
3 : 제2 가변 저항
4 : 제1 부하 용량
5 : 제2 부하 용량
6 : 내부 출력 단자
7 : 제1 전원 단자
8 : 제2 전원 단자
15 : 제어 전원
16 : 제1 스위치
17 : 제1 부하 용량 측정 저항
18 : 제2 스위치
19 : 제3 스위치
20 : 제2 부하 용량 측정 저항
21 : 제4 스위치
23 : 일주기 중에 제1 전류의 제1 피크 파형과 제2 전류의 제2 피크 파형이 각각 2 이상의 동일한 개수씩 교대로 포함되는 경우의 인접한 제1 및 제2 피크 파형을 세트로 했을 때의 제1 세트
24 : 일주기 중에 제1 전류의 제1 피크 파형과 제2 전류의 제2 피크 파형이 2 이상의 동일한 개수씩 교대로 포함되는 경우의 인접한 제1 및 제2 피크 파형을 세트로 했을 때의 제2 세트
25 : 일주기 중에 제1 전류의 제1 피크 파형과 제2 전류의 제2 피크 파형이 각각 2 이상의 동일한 개수씩 교대로 포함되는 경우의 인접한 제1 및 제2 피크 파형을 세트로 했을 때의 제3 세트
26 : 인접한 제1 및 제2 피크 파형의 제1 세트로부터 구해진 EMI 시뮬레이션용 반도체 집적 회로 전원 모델
27 : 인접한 제1 및 제2 피크 파형의 제2 세트로부터 구해진 EMI 시뮬레이션용 반도체 집적 회로 전원 모델
28 : 인접한 제1 및 제2 피크 파형의 제3 세트로부터 구해진 EMI 시뮬레이션용 반도체 집적 회로 전원 모델
29 : 반도체 집적 회로(LSI)
30 : 반도체 집적 회로(LSI) 내의 복수로 분할된 각 블록마다 구해진 EMI 시뮬레이션용 반도체 집적 회로 전원 모델
31 : 제1 전원 시스템의 EMI 시뮬레이션용 반도체 집적 회로 전원 모델
32 : 제1 전원 시스템의 제1 전원
33 : 제1 전원 시스템의 제2 전원
34 : 제2 전원 시스템의 EMI 시뮬레이션용 반도체 집적 회로 전원 모델
35 : 제2 전원 시스템의 제1 전원
36 : 제2 전원 시스템의 제2 전원
37 : 펄스 신호 입력원
38 : P채널 MOS 트랜지스터
39 : N채널 MOS 트랜지스터
40 : 반도체 집적 회로(LSI)의 전체 회로 정보
41 : 클럭 신호 시스템
42 : 클럭 신호 시스템으로부터 구해진 EMI 시뮬레이션용 반도체 집적 회로 전원 모델
43 : 이상적 직류전압원(정직류전압원)
44 : 반도체 집적 회로(LSI) 또는 그 접속 정보
45 : 데이터 베이스
46 : 처리 장치
47 : 처리 장치의 CPU
48 : 처리 장치의 기억 장치
49 : 기록 매체
60 : 작성된 전원 모델
61 : 인쇄 회로 기판 정보
62 : 회로 해석 시뮬레이터(SPICE)
63 : 회로 해석 시뮬레이터(SPICE)에서의 출력 결과
64 : 전자계 해석 시뮬레이터
65 : 전자계 해석 시뮬레이터에서의 출력 결과
이 목적을 달성하기 위해, 본 발명에 관한 EMI 시뮬레이션용 반도체 집적 회로 전원 모델(시뮬레이션 모델)의 작성 방법에 따르면, 제1 전원 단자와 내부 출력 단자사이에 접속된 제1 가변 저항과, 제2 전원 단자와 내부 출력 단자사이에 접속된 제2 가변 저항과, 제1 전원 단자와 내부 출력 단자사이에 접속된 동일 부하 용량과, 제2 전원 단자와 내부 출력 단자사이에 접속된 제2 부하 용량에 의해 구성된, 인쇄 회로 기판 및 반도체 집적 회로를 대상으로 한 EMI 시뮬레이션용 반도체 집적 회로 전원 모델의 작성에 있어서,
제1 전원 단자로부터 제1 가변 저항 및 제2 부하 용량을 통해 제2 전원 단자로 흐르는 제1 전류에 기초하여, 제1 가변 저항의 값 및 제2 부하 용량의 값을 구하고,
제1 전원 단자로부터 제1 부하 용량 및 제2 가변 저항을 통해 제2 전원 단자 로 흐르는 제2 전류에 기초하여, 제2 가변 저항의 값 및 제1 부하 용량의 값을 구하는 방법이 있다.
이와 같이, 본 발명에 따르면, 가변 저항과 부하 용량에 따른 기술 형식으로 표현된 시뮬레이션 모델에 있어서, 정직류전압과 가변 저항에 의해 전원 단자사이에 실제로 흐르는 전류의 변화를 나타낸다.
이에 따라, 종래의 LSI 전체 회로 정보로부터 작성한 트랜지스터 기술의 시뮬레이션 모델과 같이 클럭 시스템을 추출하는 등의 곤란한 작업을 행하지 않아도, 전원 단자 사이를 흐르는 전류로부터 용이하게 모델을 작성할 수 있다. 그 결과, 모델을 자동적으로 작성하는 것이 가능해진다.
또한, 본 발명에서는 시뮬레이션 모델에는 LSI 내부의 회로 구성이나 디바이스 구조에 관한 상세한 정보가 포함되지 않는다. 이 때문에, LSI 메이커로부터 사용자에게 모델을 제시하는 것이 가능해진다.
또한, 본 발명에 따르면, 제1 부하 용량의 값은 제2 전류를 시간 적분하여 얻어진 전하량을, 제1 전원 단자와 제2 전원 단자 사이의 직류전압으로 나눈 값으로 구하고,
제2 부하 용량의 값은, 제1 전류를 시간 적분하여 얻어진 전하량을, 제1 전원 단자와 제2 전원 단자 사이의 직류전압으로 나눈 값으로서 구하는 방법이 있다.
이와 같이 전원 단자 사이를 흐르는 전류를 적분함으로써, 부하 용량의 값을 용이하게 구할 수 있다.
또한, 본 발명에 따르면, 제1 가변 저항을 흐르는 전류 (Ir1(t)), 및 제2 가변 저항을 흐르는 전류 (Ir2(t))를 하기의 수학식 1 및 수학식 2에 의해 구하고,
또한, 제1 가변 저항의 값 (Rr1(t)), 및 제2 가변 저항의 값 (Rr2(t))를, 하기의 수학식 3 및 수학식 4에 의해 구해지는 방법이 있다.
(1)
(2)
(단, I1(t)은 제1 전류, I2(t)는 제2 전류, C1은 제1 부하 용량의 값, C2는 제2 부하 용량의 값을 나타낸다)
(3)
(4)
(단, V1(t)은 제1 가변 저항의 양단 사이의 전압, V2(t)는 제1 가변 저항의 양단 사이의 전압을 나타낸다)
이에 따라, 실제의 LSI의 전원 단자 사이를 흐르는 전류를 이용하여, 일정한 전압에 있어서 동일한 전류 변화를 하도록 제1 및 제2 가변 저항의 시간 변화를 설정하여 작성할 수 있다.
또한, 본 발명에 따르면, 제1 부하 용량과 직렬로 접속된 제1 스위치를 설치하고, 상기 제1 부하 용량과 병렬로 접속된, 상호 직렬 접속의 제2 스위치 및 제1 부하 용량 측정 저항의 직렬 접속을 설치하고, 제2 부하 용량과 직렬로 접속된 제3 스위치를 설치하고, 상기 제2 부하 용량과 병렬로 접속된, 상호 직렬 접속의 제4 스위치 및 제2 부하 용량 측정 저항을 설치하고, 제1∼제4 스위치의 개폐를 제어하는 제어 전원을 설치하고,
이 제어 전원에 의해, 제1∼제4 스위치의 개폐를 제어하고, 제1 가변 저항의 값 (Rr1d(t)), 및 상기 제2 가변 저항의 값 (Rr2d(t))을, 하기의 수학식 5 및 수학식 6에 의해 구하는 방법이 있다.
(5)
(단, V1은 제1 가변 저항의 양단 사이의 전압, I1(t)는 제1 전류를 나타낸다)
(6)
(단, V2는 제2 가변 저항의 양단 사이의 전압, I2(t)는 제2 전류를 나타낸다)
이와 같이 해도, 실제 LSI의 전원 단자 사이를 흐르는 전류를 이용하여, 일정한 전압에서 마찬가지의 전류 변화를 하도록 제1 및 제2 가변 저항의 시간 변화를 설정하여 작성할 수 있다.
또한, 본 발명에 따르면, 일주기 중에 제1 전류의 제1 피크 파형과 제2 전류의 제1 피크 파형이, 각각 2 이상의 동일한 개수씩 교대로 포함되는 경우에, 인접한 상기 제1 및 제2 피크 파형을 세트로 하고, 각 세트마다 제1 피크 파형 부분의 제1 전류에 기초하여 상기 제1 가변 저항의 값 및 제2 부하 용량의 값을 구하고 또한 제2 피크 파형 부분의 제2 전류에 기초하여 상기 제2 가변 저항의 값 및 제1 부하 용량의 값을 구하는 방법으로 하고 있다.
또한, 본 발명에 따르면, 반도체 집적 회로 내부를 복수 부분으로 분할하여 얻어진 개개의 회로 블록마다 상기 EMI 시뮬레이션용 반도체 집적 회로 전원 모델을 작성하는 방법으로 하고 있다.
이와 같이 하면, LSI의 전체 회로 정보가 방대하여 시뮬레이션이 곤란한 경우에 있어서도, 각 블록마다 전원 단자 전류를 구하고 그들을 더함으로써 용이하게 시뮬레이션 모델을 작성할 수 있다.
또한, 본 발명에 따르면, 복수 세트의 전원 시스템을 갖는 반도체 집적 회로에 대하여 각 전원 시스템마다 상기 EMI 시뮬레이션용 반도체 집적 회로 전원 모델을 작성하는 방법으로 하고 있다.
이와 같이 하면, 복수의 전원 시스템을 갖는 경우에 있어서도, 각 전원 시스템마다 용이하게 시뮬레이션 모델을 작성할 수 있다.
또한, 본 발명에 관한 EMI 시뮬레이션용 반도체 집적 회로 전원 모델의 작성하는 방법에 따르면, 제1 전원 단자와 내부 출력 단자 사이에 접속된 제1 가변 저항, 제2 전원 단자와 상기 내부 출력 단자 사이에 접속된 제2 가변 저항, 상기 제1 전원 단자와 상기 내부 출력 단자 사이에 접속된 제1 부하 용량 및 제2 전원 단자와 상기 내부 출력 단자 사이에 접속된 제2 부하 용량에 의해 구성된 템플릿의 데이터가 기억되는 제1 기억부와,
상기 제1 전원 단자로부터 상기 제1 가변 저항 및 제2 부하 용량을 통해 상기 제2 전원 단자로 흐르는 제1 전류 데이터 및 상기 제1 전원 단자로부터 상기 제1 부하 용량 및 제2 가변 저항을 통해 상기 제2 전원 단자로 흐르는 제2 전류의 데이터가 저장된 제2 기억부와,
상기 제2 기억부로부터 상기 제1 및 제2 전류의 데이터를 판독하고, 상기 제1 전류의 데이터에 기초하여, 상기 제1 가변 저항의 값 및 제2 부하 용량의 값을 구함과 함께, 상기 제2 전류의 데이터에 기초하여 상기 제2 가변 저항의 값 및 제1 부하 용량의 값을 구하는 연산부를 구비한 구성으로 하고 있다.
이와 같이, 본 발명에 따르면, 가변 저항과 부하 용량에 의한 기술 형식으로 표현된 템플릿에서의 정직류전압과 가변 저항에 의해 전원 단자 사이에 실제로 흐르는 전류의 변화를 연산부가 연산한다.
이에 의해, 종래의 LSI 전체 회로 정보로부터 작성하고 있던 트랜지스터 기술의 시뮬레이션 모델과 같이 클럭 시스템을 추출하는 등의 곤란한 작업을 행하지 않아도 전원 단자 사이를 흐르는 전류로부터 용이하게 모델을 작성할 수 있다. 그 결과, 모델을 자동적으로 작성하는 것이 가능해진다.
또한, 본 발명에 따른 프로그램은, 제1 전원 단자와 내부 출력 단자 사이에 접속된 제1 가변 저항과,
제2 전원 단자와 상기 내부 출력 단자 사이에 접속된 제2 가변 저항과,
상기 제1 전원 단자와 상기 내부 출력 단자 사이에 접속된 제1 부하 용량과,
상기 제2 전원 단자와 상기 내부 출력 단자 사이에 접속된 제2 부하 용량에 의해 구성된 템플릿에 의한 인쇄 회로 기판 및 반도체 집적 회로를 대상으로 한 EMI 시뮬레이션용 반도체 집적 회로 전원 모델을 작성하기 위한 프로그램에 있어서,
기억부에 저장된 상기 제1 전원 단자로부터 상기 제1 가변 저항 및 제2 부하 용량을 통해 상기 제2 전원 단자로 흐르는 제1 전류의 데이터와, 상기 제1 전원 단자로부터 상기 제1 부하 용량 및 제2 가변 저항을 통해 상기 제2 전원 단자로 흐르는 제2 전류의 데이터를 해당 기억부로부터 판독하는 처리와,
상기 제1 전류의 데이터에 기초하여 상기 제1 가변 저항의 값 및 제2 부하 용량의 값을 구함과 함께, 상기 제2 전류의 데이터에 기초하여 상기 제2 가변 저항의 값 및 제1 부하 용량의 값을 구하는 처리를 컴퓨터에 실행시키는 것을 특징으로 한다.
이와 같이, 본 발명의 프로그램에 따르면, 가변 저항과 부하 용량에 의한 기술 형식으로 표현된 템플릿에서의 정직류전압과 가변 저항에 의해 전원 단자 사이에 실제로 흐르는 전류의 변화를 컴퓨터로 계산하게 할 수 있다.
이에 의해, 종래의 LSI 전체 회로 정보로부터 작성되어 있던 트랜지스터 기술의 시뮬레이션 모델과 같이 클럭 시스템을 추출하는 등의 곤란한 작업을 행하지않아도, 전원 단자 사이를 흐르는 전류로부터 용이하게 모델을 작성할 수 있다. 그 결과, 모델을 자동적으로 작성하는 것이 가능해진다.
이하, 본 발명의 실시 형태에 대하여, 도면을 참조하여 설명한다.
[제1 실시 형태]
우선, 도 1을 참조하여 본 발명의 제1 실시 형태의 시뮬레이션 모델과 그 작성 방법에 대하여 설명한다.
도 1에 도시한 바와 같이, 제1 실시 형태의 시뮬레이션 모델은 제1 전원 단자(7)와 내부 출력 단자(6) 간에 접속된 제1 가변 저항(2)과, 제2 전원 단자(8)와 내부 출력 단자(6) 간에 접속된 제2 가변 저항(3)과, 제1 전원 단자(7)와 내부 출력 단자(6) 간에 접속된 제1 부하 용량(4)과, 제2 전원 단자(8)와 내부 출력 단자(6) 간에 접속된 제2 부하 용량(5)에 의해 구성되어 있다.
그리고, 시뮬레이션 모델의 작성에 있어서, 도 1에 도시한 바와 같이, 제1 전원 단자(7)로부터 제1 가변 저항(2) 및 제2 부하 용량(5)을 통해 제2 전원 단자(8)로 흐르는 제1 전류 (I1(t))에 대응한 제1 피크 파형 (P1)에 기초하여 제1 가변 저항(2)의 값 및 제2 부하 용량(5)의 값 (C2)를 구한다.
또, 도 1에서는 제1 전류 (I1(t))의 경로를 파선에 의해 나타내고 있다. 또한, 제1 전류 (I1(t))의 경로는 도 14에 도시한 CMOS 인버터를 이용한 모델에 있어서, Pch-Tr38을 온 상태(도통 상태)로 함과 함께, Nch-Tr39를 오프 상태(비도통 상태)로 한 경우의 전류 경로에 상당한다.
또한, 시뮬레이션 모델의 작성에 있어서, 도 1에 도시한 바와 같이, 제1 전원 단자(7)로부터 제2 가변 저항(3) 및 제1 부하 용량(4)을 통해 제2 전원 단자(8)로 흐르는 제2 전류 (I2(t))에 대응한 제2 피크 파형 (P2)에 기초하여 제2 가변 저항(3)의 값 및 제1 부하 용량(4)의 값 (C1)을 구한다.
또, 도 1에서는 제2 전류 (I2(t))의 경로를 일점쇄선에 의해 나타내고 있다. 또한, 제2 전류 (I2(t))의 경로는 도 14에 도시한 모델에 있어서, Pch-Tr38을 오프 상태로 함과 함께, Nch-Tr39를 온 상태로 한 경우의 전류 경로에 상당한다.
다음에, 제1 및 제2 피크 파형 (P1 및 P2)으로부터 제1 및 제2에 부하 용량의 값 (C1 및 C2)을 구하는 방법에 대하여 설명한다.
우선, LSI의 전원 단자 사이를 흐르는 제1 및 제2 전류 (I1(t) 및 I2(t))의 제1 및 제2 피크 파형 (P1 및 P2)을 구한다. 제1 및 제2 피크 파형 (P1 및 P2)은, 도 2에 도시한 바와 같이, LSI(44)에 이상적 직류전압원(정직류전압원: 43)만을 접속한 상태에서의 시뮬레이션 또는 계측을 행하여 구한다.
여기에서, 도 3에 LSI(44)에 정직류전압원(43)만을 접속한 상태에서의 제1 및 제2 전류 (I1(t) 및 I2(t))의 일주기 분의 제1 및 제2 피크 파형 (P1 및 P2)의 예를 나타낸다. 도 3에 도시한 바와 같이, 일주기 분의 파형은 일세트의 제1 피크 파형 (P1)과 제2 피크 파형 (P2)을 포함하고 있다.
또, LSI의 전체 회로 정보가 방대하여 시뮬레이션이 곤란할 때에는 LSI 내를 몇몇의 블록으로 분할하고, 각 블록마다 전원 단자 전류를 구하고 그들을 더하여 파형 (I)을 구하면 된다. 또한, 이 파형 (I)을 구할 때에는 가능한 한 전원 시스템에 부하가 접속되어 있지 않은 상태가 바람직하다. 왜냐하면, 부하가 접속되어있으면, 그 부하의 영향이 모델 내에 포함되기 때문이다.
그리고, 도 4에 도시한 바와 같이, 도 1에 도시한 시뮬레이션 모델의 회로에 정직류전압원(43)을 접속한 상태를 고려하면, 이 제1 및 제2 피크 파형 (P1 및 P2)으로부터 제1 및 제2 부하 용량(4, 5)의 값 (C1 및 C2)을 구할 수 있다.
구체적으로는, 컨덴서를 흐르는 전류치를 시간 적분하여 전하량을 구하고, 그것을 컨덴서에 걸리는 전압치로 나누면, 컨덴서의 용량의 값을 구할 수 있다. 즉, 제1 부하 용량(4)의 값 (C1)은 하기 수학식 7에 나타낸 바와 같이, 제2 전류 (I2(t))를 시간 적분하여 얻어진 전하량을 제1 전원 단자(7)와 제2 전원 단자(8) 간의 직류전압, 즉 정직류전압원(43)의 전압 (V)으로 나눈 값으로서 구해진다.
또한, 제2 부하 용량(5)의 값 (C2)는 하기의 수학식 8에 나타낸 바와 같이, 제1 전류 (I1(t))를 시간 적분하여 얻어진 전하량을 정직류전압원(43)의 전압 (V)으로 나눈 값으로서 구해진다.
단, 하기의 수학식 7 및 수학식 8에 있어서는 전원 단자 전류의 파형 (I(t))의 주기를 T로 나타낸다. 또한, 도 3에 도시한 바와 같이, 주기의 전반에 제1 전류 (I1(t))가 흐르고, 주기의 후반에 제2 전류 (I2(t))가 흐르는 것으로 한다.
(7)
(8)
이와 같이, 시뮬레이션 모델을 작성할 때 제1 및 제2 전원 단자(7, 8) 간에 도 3에 도시한 피크 파형 (P1 및 P2)과 같이 변화하는 제1 전류 (I1(t)) 및 제2 전류 (I2(t))가 흐르면, 전류 (I(t))의 시간 변화는 정직류전원(43)의 전압치(V)와, 제1 및 제2 가변 저항(2, 3)의 값의 변화에 의해 제공된다. 따라서, 도 4에 도시한 모델 회로에 있어서, 제1 및 제2 가변 저항(2, 3)의 값을 도 3에 도시한 바와 같이 전류가 흐르도록 변화시킴으로써, 시뮬레이션 모델을 매우 용이하고 정확하게 작성할 수 있다.
[제2 실시 형태]
다음에, 도 5를 참조하여 본 발명의 제2 실시 형태에 대하여 설명한다.
도 5는 제2 실시 형태의 시뮬레이션 모델을 설명하기 위한 회로도이다.
여기에서, 도 6에 LSI 클럭 신호에 대한 제1 전류 (I1(t)) 및 제2 전류 (I2(t))의 변화를 나타내는 타이밍도를 나타낸다.
LSI의 클럭 신호는 도 6의 절선 I로 나타낸 바와 같이, 펄스 파형의 반복이며, 그 펄스 신호의 일주기가 상기 전류 파형 (I(t))의 주기이다. 이 펄스 신호의 주기에 상기 제1 및 제2 가변 저항을 흐르는 전류의 타이밍을 포함시키도록 기술함으로써 전원 단자 전류의 제어가 가능해진다.
우선, 도 6에 도시한 바와 같이, 펄스 신호가 상승할 때 곡선 I1로 나타내는 제1 전류 (I1(t))의 변화에 대응하는 피크 파형 (P1)에 의해 구해지는 전류가 제1 가변 저항을 흐르도록 제1 가변 저항의 값을 변동시킨다.
또한, 펄스 신호가 하강할 때에 곡선 III로 나타내는 제2 전류 (I2(t))의 변화에 대응하는 피크 파형 (P2)에 의해 구해지는 파형의 전류가 제2 가변 저항을 흐르도록 제2 가변 저항의 값을 변동시킨다.
그리고, 제2 실시 형태에 있어서는 제1 가변 저항을 흐르는 전류의 시간 파형 (Ir1(t)) 및 제2 가변 저항을 흐르는 전류의 시간 파형 (Ir2(t))을 하기의 수학식 1 및 수학식 2에 의해 구한다.
(1)
(2)
(단, I1(t)는 제1 전류, I2(t)는 제2 전류, C1은 제1 부하 용량의 값, C2는 제2 부하 용량의 값을 나타낸다)
계속해서, 제1 가변 저항의 값 (Rr1(t)) 및 제2 가변 저항의 값 (Rr2(t))를 하기의 수학식 3 및 수학식 4에 의해 구한다.
(3)
(4)
(단, V1(t)는 제1 가변 저항의 양단 사이의 전압, V2(t)는 제1 가변 저항의 양단 사이의 전압을 나타낸다)
따라서, 시뮬레이션 모델에 있어서는 제1 가변 저항(2)의 값이 Rr1(t)와 같이 변동하면, 전원 단자(7, 8) 간에 제1 전류 (I1(t))가 흐르게 된다. 또한, 제2 가변 저항(3)의 값이 Rr2(t)와 같이 변동하면, 전원 단자(7, 8) 간에 전류 (I2(t))가 흐르게 된다.
이에 의해, 도 5에 도시한 모델의 기술에 있어서, 모델의 동작으로서 도 3에 도시한 제1 및 제2 피크 파형 (P1 및 P2)의 제1 및 제2 전류 (I1(t) 및 I2(t))를 표현할 수 있다.
다음으로, 도 7의 흐름도를 참조하여 도 5에 도시한 모델을 작성하는 처리의 일례에 대하여 설명한다.
모델 작성에 있어서는, 우선 반도체 집적 회로의 전류 파형 (I(t))의 데이터(도 7의 S1)로부터 일주기분의 파형을 추출한다. 그리고, 그 파형을 반주기씩에 나누어 전반을 상기 제1 전류 (I1(t))로 하고, 후반을 상기 제2 전류 (I2(t))로 한다(도 7의 S2).
다음으로, 가변 저항을 흐르는 전류 (I1(t) 및 I2(t))에 있어서 수학식 7, 8 및 수학식 1, 2에 의해 부하 용량치 (C1, C2 등)의 모델의 파라미터를 계산한다(도 7의 S3 및 S4).
계속해서, 준비되어 있는 도 5의 모델에 대응한 템플릿에 상기한 S2∼S4의 단계에서 구한 파라미터 값을 삽입함으로써, 도 5에 도시한 모델을 작성한다(도 7의 S5).
또, 템플릿에는 수학식 3, 4의 정의 및 도 6의 타이밍도로 도시한 동작을 나타내는 정보가 전부 포함되어 있다.
[제3 실시예]
다음으로, 도 8을 참조하여 본 발명의 제3 실시예에 대하여 설명한다.
도 8은 제3 실시예의 시뮬레이션 모델을 설명하기 위한 회로도이다. 도 8에 도시한 바와 같이, 제3 실시예에 있어서는 제1 부하 용량(4)과 직렬로 접속된 제1 스위치(16)를 설치하고, 제1 부하 용량(4)과 병렬로 접속된 상호 직렬 접속의 제2 스위치(18) 및 제2 부하 용량 측정 저항(17)의 직렬 접속을 설치하고 있다. 또한,제2 부하 용량(5)과 직렬로 접속된 제3 스위치(19)를 설치하고, 제2 부하 용량(5)과 병렬로 접속된 상호 직렬 접속의 제4 스위치(21) 및 제2 부하 용량 측정 저항(20)을 설치하고 있다.
여기서, 참조 번호(17, 20)로 나타낸 제1, 제2 부하 용량 측정 저항의 값을 각각 rd1, rd2로 하며, 이들은 사용자가 임의로 정할 수 있는 값이고, 예를 들면, rd1 = rd2 = 1Ω로 하면 좋다.
또한, 상기 제1 스위치(16), 제2 스위치(18), 제3 스위치(19) 및 제4 스위치 (21)의 개폐를 제어하는 제어 전원(15)을 설치하고 있다.
그리고, 제3 실시예에서는 이 제어 전원(15)에 의해 제1∼제4 스위치(16, 18, 19 및 21)의 개폐를 제어함으로써, 제1 및 제2 가변 저항(2 및 3)의 값을 제어한다. 그리고, 제어 전원(15)의 펄스 신호의 주기를 LSI의 클럭 신호의 주기와 정합함으로써, 전원 단자 전류의 제어가 가능하게 된다.
여기서, 도 9에 제3 실시예에 있어서의 LSI의 클럭 신호에 대한 제1 전류 (I1(t)) 및 제2 전류 (I2(t))의 변화와, 제1 및 제2 가변 저항측의 스위치(11 및 14), 제1∼제4 스위치(16, 18, 19 및 21)의 온·오프(개폐) 상태의 변화의 모습을 나타내는 타이밍도를 나타낸다.
그리고, 도 9에 도시한 바와 같이 LSI의 클럭 신호가 상승할 때, 곡선 Ⅱ로 나타내는 제1 전류 (I1(t))의 변화에 대응하는 피크 파형 (P1)에 의해 구하는 전류가 제1 가변 저항(2)을 흐르도록 제1 가변 저항(2)의 값을 변동시킨다. 또한, 이 때 제어 전원(15)으로부터의 펄스 신호도 상승하고, 그 때에 제2 스위치(18), 제3스위치(19)가 각각 온 상태가 됨과 동시에, 제1 스위치(16) 및 제4 스위치(21)가 각각 오프 상태가 된다.
또한, LSI의 클럭 신호가 하강할 때, 곡선 Ⅲ으로 나타내는 제2 전류 (I2(t))의 변화에 대응하는 피크 파형 (P2)에 의해 구하는 전류가 제2 가변 저항(3)을 흐르도록 제2 가변 저항(3)의 값을 변동시킨다. 또한, 이 때 제어 전원(15)으로부터의 펄스 신호의 전압도 하강하고, 그 때에 제2 스위치(18) 및 제3 스위치(19)가 각각 오프 상태가 되고, 제1 스위치(16) 및 제4 스위치(21)가 각각 온 상태가 된다.
그리고, 제3 실시예에서는 제1 가변 저항(2)의 값 (Rrd1(t)) 및 제2 가변 저항 (3)의 값 (Rrd2(t))을 다음 수학식 5 및 6에 의해 구한다.
(5)
(단, V1은 상기 제1 가변 저항의 양단 사이의 전압을, I1(t)은 상기 제1 전류를 나타낸다)
(6)
(단, V2는 상기 제2 가변 저항의 양단 사이의 전압, I2(t)는 상기 제2 전류를 나타낸다)
따라서, 시뮬레이션 모델에 있어서는 제1 가변 저항(2)의 값이 Rrd1(t)과 같이 변동하면, 전원 단자(7 및 8) 사이에 제1 전류 (I1(t))가 흐르게 된다. 또한, 제2 가변 저항(3)의 값이 Rrd2(t)와 같이 변동하면, 전원 단자(7 및 8) 사이에 전류 (I2(t))가 흐르게 된다.
이에 따라, 도 8에 도시한 모델의 기술에 있어서, 모델의 동작으로서, 도 3에 도시한 제1 및 제2 피크 파형 (P1 및 P2)의 제1 및 제2 전류 (I1(t) 및 I2(t))를 표현할 수 있다.
도 10의 흐름도를 참조하여 도 8에 도시한 모델을 작성하는 처리의 일례에 대하여 설명한다.
모델의 작성에 있어서, 우선 반도체 집적 회로의 전류 파형 (I(t))의 데이터(도 10의 S1)로부터 일주기분의 파형을 추출한다. 그리고, 그 파형을 반주기씩에 나누어 전반을 제1 전류 (I1(t))로 하고, 후반을 제2 전류 (I2(t))로 한다(도 10의 S2).
계속해서, I1(t) 및 I2(t)에 있어서 수학식 7, 8에 의해 C1, C2 등의 모델의 파라미터를 계산한다(도 10의 S3).
다음으로, 준비되어 있는 도 8의 모델에 대응한 템플릿에 상기한 S2 및 S3의 단계에서 구한 파라미터값을 삽입함으로써, 도 8에 도시한 모델을 작성한다(도 10의 S4).
또, 템플릿에는 수학식 5, 6의 정의 및 도 9의 타이밍도에서 도시한 동작을 나타내는 정보가 전부 포함되어 있다.
[제4 실시예]
다음으로, 도 11을 참조하여 본 발명의 제4 실시예에 대하여 설명한다.
제4 실시예에서는 도 11의 상측의 그래프에 도시한 바와 같이, 일주기 중에 제1 전류의 제1 피크 파형 (P1)과 제2 전류의 제2 피크 파형 (P2)이 각각 3개씩 교대로 포함되는 경우에 대하여 설명한다. 이 경우, 우선 인접한 상기 제1 및 제2 피크 파형을 세트로 한다. 즉, 도 11의 그래프에 도시한 좌측의 제1 및 제2 피크 (P1 및 P2)를 제1 세트(23)로 하고, 중앙의 제1 및 제2 피크 (P1 및 P2)를 제2 세트(24)로 하고, 우측의 제1 및 제2 피크 (P1 및 P2)를 제3 세트(25)로 한다.
그리고, 각 세트마다 도 11의 하측의 회로도에 도시한 바와 같이, 상술한 제1, 제2 또는 제3 실시예에 있어서 설명한 모델에 상당하는 모델(26∼28)을 구성한다. 그리고, 각 모델마다 제1, 제2 또는 제3 실시예와 동일한 작성 방법에 의해 각각 제1 피크 파형 부분의 제1 전류에 기초하여 상기 제1 가변 저항의 값 및 제2 부하 용량의 값을 구하고, 또한 제2 피크 파형 부분의 제2 전류에 기초하여 상기 제2 가변 저항의 값 및 제1 부하 용량의 값을 구한다.
또, 도 11에서는 일주기 중에 제1 전류의 제1 피크 파형 (P1)과 제2 전류의 제1 피크 파형 (P2)가 각각 3개씩 교대로 포함되는 경우의 예를 나타내었지만, 4개씩 이상 교대로 포함되는 경우이어도 좋다.
[제5 실시예]
다음으로, 도 12를 참조하여 본 발명의 제5 실시예에 대하여 설명한다.
도 12에 도시한 바와 같이, 제5 실시예에서는 반도체 집적 회로(LSI: 29) 내부를 복수 부분으로 분할하여 얻은 각각의 회로 블록(30)마다 상술한 제1, 제2, 제3 또는 제4 실시예와 동일한 작성 방법에 의해 시뮬레이션 모델을 작성한다.
또, 도 12에서는 LSI를 3분할한 예를 나타내었지만, 4개 이상의 블록으로 분할하여도 좋다.
이와 같이 하면, LSI의 전체 회로 정보가 방대하고 시뮬레이션이 곤란한 경우에 있어서도 각 블록마다 전원 단자 전류를 구하고, 이들을 정합함으로써, 시뮬레이션 모델을 용이하게 자동 작성할 수 있다.
[제6 실시예]
다음으로, 도 13을 참조하여 본 발명의 제6 실시예에 대하여 설명한다.
도 13에 도시한 바와 같이, 제6 실시예에서는 반도체 집적 회로가 복수 세트의 전원 시스템을 갖는 경우, 각 전원 시스템마다 상술한 제1, 제2, 제3, 제4 또는 제5 실시예와 동일한 작성 방법에 의해 시뮬레이션 모델을 작성한다.
이와 같이 하면, 복수의 전원 시스템을 갖는 경우에 있어서도 각 전원 시스템마다 시뮬레이션 모델을 용이하게 자동 작성할 수 있다.
또, 도 13에서는 두개의 전원 시스템을 갖는 예에 대하여 설명하였지만, 전원 시스템은 3개 이상이어도 좋다.
[제7 실시예]
다음으로, 도 17을 참조하여 제7 실시예로서 본 발명의 모델 작성 장치의 일례에 대하여 설명한다.
도 17에 도시한 바와 같이, 본 실시예의 모델 작성 장치는 처리 장치(46), 출력 장치(52), 데이터 베이스(45) 및 기록 매체(49)를 구비하고 있다.
처리 장치(46)는 CPU(47) 및 기억 장치(48)로 구성되어 있다.
또한, 데이터 베이스(45)에는 도 7 및 도 10에 도시되어 있는 반도체 집적 회로의 전원 단자를 흐르는 전류 파형이 시간별 전류치를 나타내는 테이블 형으로기억되어 있다. 또한, 이 데이터 베이스(45)에는 전류 파형을 얻었을 때의 도 2에 서의 이상적 직류전압원(정직류전압원: 43)의 전압치(V)의 값도 기록되어 있다.
또한, 기록 매체(49)에는 도 5 또는 도 8에 도시한 전원 모델의 템플릿 및 도 7 또는 도 10에 도시한 흐름도를 실현하는 프로그램(이하, 모델 생성 프로그램이라 함)이 기록되어 있다.
또, 기록 매체(49)는 자기 디스크, 반도체 메모리, CD-ROM 그 밖의 기록 매체이어도 좋다. 또한, 모델 생성 프로그램은 기록 매체(49)로부터 처리 장치(46)에 판독되고, 처리 장치(46)의 동작을 제어한다.
예를 들면, 도 7의 흐름도에 도시한 처리를 실행하는 경우, CPU(47)는 우선 데이터 베이스(45)로부터 제1 전류 파형 (I1(t)) 및 제2 전류 파형 (I2(t))의 데이터를 시간별 전류치를 나타내는 테이블 형으로 추출하고, 그 정보를 기억 장치 (48)에 기억한다. 또한, 전압치(V)의 값도 기억 장치(48)에 기억한다.
계속해서, CPU(47)는 기억 장치(48)에 기억된 파형의 정보 및 전압치(V)를 순차 판독하여 C1, C2, Ir1(t) 및 It2(t)를 각각 계산한다. 그리고, C1 및 C2를 값으로, 또한 Ir1(t), Ir2(t)를 시간별 값을 나타내는 테이블 형으로 각각 기억 장치 (48)에 기억한다.
다음으로, CPU(47)는 도 6의 타이밍도의 동작을 나타내는 정보가 전부 포함되어 있는 모델의 템플릿을 기록 매체(49)로부터 판독하고, 기억 장치(48)에 기억한 C1, C2, It1(t) 및 Ir2(t)의 데이터를 템플릿에 삽입하여 전원 모델을 작성하고, 출력 장치(52)로부터 출력한다.
또한, 예를 들면 도 10의 흐름도에 도시한 처리를 실행하는 경우도 마찬가지로, CPU(47)는 데이터 베이스(45)로부터 제1 전류 파형 (I1(t)) 및 제2 전류 파형 (I2(t))의 데이터를 시간별 전류치를 나타내는 테이블 형으로 추출하고, 그 정보를 기억 장치(48)에 기억한다. 또한, 전압치(V)의 값도 기억 장치(48)에 기억한다.
계속해서, CPU(47)는 기억 장치(48)에 기억된 파형의 정보 및 전압치(V)를 순차적으로 판독하여 C1, C2를 각각 계산한다. 그리고, C1 및 C2를 값으로 각각 기억 장치(48)에 기억한다.
다음으로, CPU(47)는 도 9의 타이밍도의 동작을 나타내는 정보가 전부 포함되어 있는 모델의 템플릿을 기록 매체(49)로부터 판독하고, 기억 장치(48)에 기억한 C1, C2, Ir1(t) 및 Ir2(t)의 데이터를 템플릿에 삽입하여 전원 모델을 작성하고, 출력 장치(52)로부터 출력한다.
여기서, 도 18에 도 5의 모델에 대응한 템플릿의 예를 나타낸다. 도 18의 (a)는 템플릿의 텍스트 기술로서, 회로의 접속 정보나 각 소자의 값 등 해석에 필요한 데이터가 포함되어 있다. 또한, 도 18의 (b)는 도 18의 (a)에 도시한 텍스트 기술을 회로도로 한 것으로서, 기술된 노드 및 소자가 어떻게 대응하고 있는 것인지를 나타내고 있다.
또, 템플릿 중에 굵은 글씨와 밑줄로 나타내고 있는 문자 부분은, 입력 데이터 베이스에 의해 결정되는 값이다.
다음으로, 템플릿의 각 소자의 설명을 한다.
템플릿 중의 「rr1」은 도 5에 도시한 제1 가변 저항(2)에 상당한다. 도 18의 (a)의 텍스트 기재중 「vcc out」는 「rr1」이 노드 「vcc」와 「out」사이에 접속되어 있는 것을 나타낸다. 또한, 「r1(t)=(v(vcc)(t)-v(out)(t))/ir1(t)」의 기술은 수학식 3을 정의하고 있다. 구체적으로는, v(노드명)(t)가 그 노드의 시각 t에서의 전위를 나타낸다. 그리고, 「v(vcc)(t)-v(out)(t)」가 수학식 3 중의 「V1」에 상당한다. 또한, 「ir1(t)」는 수학식 1 중의 「Ir1(t)」에 대응한 테이블 정보이다. 그리고, 이들 테이블 정보를 순차 참조하여 계산한 시각 t에서의 「rr1」의 값이 「r1(t)」가 되는 것을 나타내고 있다.
또한, 템플릿 중의 「rr2」는 도 5에 도시한 제2 가변 저항(3)에 상당한다. 도 18의 (a)의 텍스트 기재중 「out vss」는 「rr2」가 노드 「out」과 「vss」 사이에 접속되어 있음을 나타낸다. 또한, 「r2(t)=(v(out)(t)-v(vss)(t))/ir2(t)」의 기술은 수학식 4를 정의하고 있다. 구체적으로는, 「v(out)(t)-v(vss)(t)」가 수학식 4 중의 「V2」에 상당한다. 또한, 「ir2(t)」가 수학식 2 중의 「Ir2(t)」에 대응한 테이블 정보이다. 그리고, 이들 테이블 정보를 순차 참조하여 계산한 시각 t에서의 「rr2」의 값이 「r2(t)」가 되는 것을 나타내고 있다.
또한, 도 18의 (a)의 텍스트 기술에 이들 테이블 정보가 「ir1(t) table(…)」, 「ir2(t) table(…)」로서 각각 나타내고 있다. 즉, 「ir1(t) table(…)」은 식 (1)에서 구해진 Ir1(t)에 대응하고 있는 테이블 정보이고, 「ir2(t) table(…)」는 수학식 2에서 구해진 Ir2(t)에 대응하고 있는 테이블 정보이다.
테이블 정보의 「table(…)」의 괄호 내의 기재는 시각 「t1」에 있어서의 전류치가 「i1」이고, 시각 「t2」에 있어서의 전류치가 「i2」인 것과 같이, 각시각의 전류 시를 순차적으로 나타내고 있다. 그리고, 「t1」, 「t2」…와 같이 테이블의 아래로 되어감에 따라 시각이 경과하고, 역행하지 않는다.
또, 이 테이블 정보는 도 18의 (b)의 회로도에는 나타내고 있지 않다.
또한, 테이블 정보에 기술된 각 시각의 전류치를 직선으로 연결함으로써, 테이블 정보에 기술되어 있지 않은 시각의 전류치를 보완하고, 전류 파형을 그릴 수 있다.
예를 들면, 도 19의 (b)에 도 19의 (a)에 기술된 테이블 정보를 보완하여 그린 전류 파형을 나타낸다. 도 20의 (a)의 테이블 정보는 단순히 시각 「t1」, 「t2」, 「t3」, 「t4」, …, 「tn」의 전류치가 「i1」, 「i2」, 「i3」, 「i4」, …, 「in」임을 나타내고 있는 것은 아니다. 즉, 이 테이블 정보에는, 시각 t가 「0≤t≤t1(시각의 초기치)」일 때에도 전류치가 「i1」이고, 또한 시각 t가 「tn(시각의 최종값)≤t」일 때에도, 전류치가 「in」이 있는 것이 포함되어 있다. 또한, 이 테이블 정보에는 각 시각 사이의 전류치가 직선형으로 변화하는 것도 포함되어 있다.
그런데, 테이블 정보의 「table(…)」에서는 기술하고 있는 범위의 전류만 발생하고, 시각 tn(시각의 최종 값) 이후의 전류치는 「in(최종 전류치)」로 되어 있다. 더구나, I1(t) 및 I2(t)는 각각 반주기 분만의 데이터이고, 수학식 1, 2로부터 Ir1(t) 및 Ir2(t)의 반주기분만의 데이터이다. 이 때문에, 그대로 Ir1(t) 및 Ir2(t)의 테이블 정보를 「table(…)」의 괄호 내에 기술한 만큼에서는 일주기분의 데이터밖에 갖고 있지 않다.
그래서, Ir1(t)의 테이블의 정보에 대하여 다음 수학식 9 및 10에 나타내는 조건이 성립하도록 데이터를 확대한다. 또한, Ir2(t)의 테이블의 정보에 대해서도 다음 수학식 11 및 12에 나타내는 조건이 성립하도록 데이터를 확대한다. 이와 같이 데이터를 확대한 결과, N(N은 2 이상의 정수) 주기까지의 데이터를 해석할 수 있다.
또, 수학식 9 및 10에 나타내는 관계를 충족시키는 데이터의 확대 조작은 도 7의 S5의 처리를 행하기 전에 행하면 좋다. 또한, 해석하는 주기의 수 N은 사용자가 임의로 결정할 수 있다.
(9)
(10)
(단, T는 전류 (I(t))의 주기, N은 0 이상의 정수를 나타낸다)
(11)
(10)
(단, T는 전류 (I(t))의 주기, N은 0 이상의 정수를 나타낸다)
또한, 「cc1」 및 「cc2」는 각각 도 5에 도시한 제1 및 제2 부하 용량(4 및 5)에 상당한다. 그리고, 도 18의 (a)의 텍스트 기재중 「vcc out」는 「cc1」이 노드 「vcc」와 「out」 사이에 접속되어 있는 것을 나타낸다. 또한, 「out vss」는 「cc2」가 노드 「out」와 「vss」 사이에 접속되어 있는 것을 나타낸다.
또한, 「C1」 및 「C2」는 수학식 7, 수학식 8에 의해 각각 계산되는 값이다.
다음으로, 도 20은 도 17의 데이터 베이스(45)에 축적되어 있는 전류 파형 정보의 일례를 나타낸다. 도 20의 (a)에 도시한 바와 같이, 이 정보는 시간마다의 전류치를 나타내는 테이블로서 기술되어 있다. 또한, 이 정보의 내용을 파형으로 한 것을 도 20의 (b)에 나타낸다. 여기서는, 발명의 이해를 용이하게 하기 위해 매우 간단한 전류 파형의 예를 나타낸다.
여기서, 도 21에, 데이터 베이스(45)에 상술한 전류 파형 정보와 전압치 V = 3.3V 가 기억되며, 2주기분 즉 20㎱분의 전류 변화를 구한 경우에 출력 장치(52)로부터 출력되는 전원 모델을 나타낸다. 또한, 이 모델을 이용하여 EMI 시뮬레이션을 행할 수 있다.
또, 도 8의 모델을 사용하여, 도 10의 처리를 행할 때도 템플릿의 형태를 조금 변화시킴으로써 대응하는 것이 가능하다.
또한, 기록 매체에 기록되는 프로그램은 모델 생성 프로그램뿐만 아니라, 후술한 EMI 시뮬레이션의 프로그램까지 기록해 놓고, 상기 프로그램을 실행함으로써 인쇄 회로 기판 상의 전류 분포 또는 전자계 분포를 출력하도록 하는 것도 가능하다.
전원 모델로서 도 5와 도 8 중 어느 기술을 이용할지 선택할 수 있도록 되어 있다. 예를 들면, 도 5를 선택한 경우에는, 모델의 작성 순서로서 도 7의 흐름도로 나타내는 처리를 실행하는 프로그램을 이용한다. 또한, 예를 들면, 도 8을 선택한 경우에는, 모델의 작성 순서로서 도 10의 흐름도로 나타내는 처리를 실행하는 프로그램을 이용하도록 되어 있다.
[제8 실시 형태]
다음으로, 도 22를 참조하여 본 발명의 제8 실시 형태에 대하여 설명한다.
도 22는 도 5 또는 도 8에 기재된 전원 모델을 이용한 인쇄 회로 기판의 EMI 시뮬레이션 장치이다. 이 EMI 시뮬레이션 장치는 회로 해석 시뮬레이터(Simulation Program with Integrated Circuit Emphasis : SPICE)(62)와, 전자계 해석 시뮬레이터(64)에 의해 주로 구성되어 있다.
본 실시 형태에서는, 시뮬레이터로서 어플라이드 시뮬레이션 테크놀로지사(APSIM사)의 「RADIA-WB PACKAGE」(상품명)라는 패키지 소프트를 사용하였다. 이 패키지 중에는 회로 해석 시뮬레이터(62)에 대응하는 회로 해석용의「ApsimSPICE」(상품명)라는 툴이 포함되어 인쇄 회로 기판 상의 전류 분포를 구할 수 있다. 또한, 이 패키지 중에는 전자계 해석 시뮬레이터(64)에 대응하는 RADIA(상품명)라는 툴도 포함되어 「ApsimSPICE」에서 얻어진 전류 분포로부터 전자계 분포를 구할 수 있다.
그리고, 시뮬레이션을 행하는 데 있어서, 우선, 입력 데이터로서 출력 장치(52)로 출력되는 전원 모델 데이터(60)와, 인쇄 회로 기판 상의 소자의 회로 상수치와 접속 정보 데이터(61)를 회로 해석 시뮬레이터(62)에 입력한다. 그리고, 해석 시뮬레이터(62)가 이들 데이터에 기초하여 인쇄 회로 기판 상의 전류 분포(62)를 구한다.
또한, 얻어진 전류 분포(63)를 전자계 해석 시뮬레이터(63)에 입력하면, 이 전류 분포(63)에 기초하여 전자계 분포(64)를 구하는 것이 가능하다.
이와 같이 하여 구해진 전류 분포의 일례를 도 23에 나타낸다. 도 23은 도 17, 도 22의 소프트웨어 및 EMI 시뮬레이션 장치를 이용한 인쇄 회로 기판의 해석예를 나타내는 그래프이다. 도 23의 그래프에 파선으로 나타내는 데이터는 어떤 인쇄 회로 기판에 있어서의 임의의 점에서의 전류의 시간 파형을 해석하고, 푸리에 변환을 행하여 주파수 스펙트럼을 구한 것이다. 또한, 도 23의 그래프에 실선으로 나타내는 데이터는 실제의 인쇄 회로 기판에 있어서, 동일한 점을 흐르는 전류를 자계 프로브 MP10L(일본 전기 진공 유리 제품)로 실측한 값이다. 도 23에서는 이들 파선으로 나타내는 데이터와 실선으로 나타내는 데이터를 비교 대상으로 하고 있지만, 상당히 많은 부분이 일치하는 것을 확인할 수 있다.
상술한 실시 형태에 있어서는 본 발명을 특정한 조건으로 구성한 예에 대하여 설명하였지만, 본 발명은 여러 가지의 변경을 행할 수 있으며, 상술한 실시 형태에 한정되지 않는다.
이상, 상세히 설명한 바와 같이, 본 발명에 따르면, 가변 저항과 부하 용량에 의한 기술 형식으로 표현된 시뮬레이션 모델에 있어서, 전원 단자 사이에 흐르는 전류 파형의 변화에 기초하여 가변 저항과 부하 용량의 값을 구한다. 이에 따라, 종래의 LSI 전체 회로 정보로부터 작성된 트랜지스터 기술의 시뮬레이션 모델과 같이 클럭 시스템을 추출하는 등의 곤란한 작업을 행하지 않아도, 전원 단자 사이를 흐르는 전류로부터 용이하게 모델을 작성할 수 있다. 그 결과, 모델을 자동적으로 작성하는 것이 가능해진다.
또한, 본 발명에 따르면, LSI 내부의 회로 구성이나 디바이스 구조에 관한 상세한 정보를 모델 내부에 포함하지 않기 때문에, LSI 메이커로부터 사용자에게 모델을 제시하는 것이 가능해진다.

Claims (34)

  1. 제1 전원 단자와 내부 출력 단자 사이에 접속된 제1 가변 저항과,
    제2 전원 단자와 상기 내부 출력 단자 사이에 접속된 제2 가변 저항과,
    상기 제1 전원 단자와 상기 내부 출력 단자 사이에 접속된 제1 부하 용량과,
    상기 제2 전원 단자와 상기 내부 출력 단자 사이에 접속된 제2 부하 용량을 포함한, 인쇄 회로 기판 및 반도체 집적 회로를 대상으로 한 EMI 시뮬레이션용 반도체 집적 회로 전원 모델의 작성 방법에 있어서,
    상기 제1 전원 단자로부터 상기 제1 가변 저항 및 제2 부하 용량을 통해 상기 제2 전원 단자로 흐르는 제1 전류에 기초하여, 상기 제1 가변 저항의 값 및 제2 부하 용량의 값을 구하고,
    상기 제1 전원 단자로부터 상기 제1 부하 용량 및 제2 가변 저항을 통해 상기 제2 전원 단자로 흐르는 제2 전류에 기초하여, 상기 제2 가변 저항의 값 및 제1 부하 용량의 값을 구하는
    것을 특징으로 하는 EMI 시뮬레이션용 반도체 집적 회로 전원 모델의 작성 방법.
  2. 제1항에 있어서,
    상기 제1 부하 용량의 값은, 상기 제2 전류를 시간 적분하여 얻어진 전하량을, 상기 제1 전원 단자와 상기 제2 전원 단자 사이의 직류전압으로 나눈 값으로서구하고,
    상기 제2 부하 용량의 값은, 상기 제1 전류를 시간 적분하여 얻어진 전하량을, 상기 제1 전원 단자와 상기 제2 전원 단자 사이의 직류전압으로 나눈 값으로서 구하는
    것을 특징으로 하는 EMI 시뮬레이션용 반도체 집적 회로 전원 모델의 작성 방법.
  3. 제1항 또는 제2항에 있어서,
    상기 제1 가변 저항을 흐르는 전류 (Ir1(t)), 및 상기 제2 가변 저항을 흐르는 전류 (Ir2(t))를, 하기의 수학식 1 및 수학식 2에 의해 구하고,
    또한, 상기 제1 가변 저항의 값 (Rr1(t)), 및 상기 제2 가변 저항의 값 (Rr2(t))을, 하기의 수학식 3 및 수학식 4에 의해 구하는
    것을 특징으로 하는 EM1 시뮬레이션용 반도체 집적 모델의 작성 방법.
    (1)
    (2)
    (단, I1(t)은 상기 제1 전류, I2(t)는 상기 제2 전류, C1은 상기 제1 부하 용량의 값, C2는 상기 제2 부하 용량의 값을 나타낸다)
    (3)
    (4)
    (단, V1(t)은 상기 제1 가변 저항의 양단 사이의 전압, V2(t)는 상기 제1 가변 저항의 양단사이의 전압을 나타낸다)
  4. 제1항 또는 제2항에 있어서,
    상기 제1 부하 용량과 직렬로 접속된 제1 스위치를 설치하고, 상기 제1 부하 용량과 병렬로 접속된, 상호 직렬 접속의 제2 스위치 및 제1 부하 용량 측정 저항을 설치하고,
    상기 제2 부하 용량과 직렬로 접속된 제3 스위치를 설치하고, 상기 제2 부하 용량과 병렬로 접속된, 상호 직렬 접속의 제4 스위치 및 제2 부하 용량 측정 저항을 설치하고,
    상기 제1∼제4 스위치의 개폐를 제어하는 제어 전원을 설치하고,
    상기 제어 전원에 의해, 상기 제1∼제4 스위치의 개폐를 제어하고,
    상기 제1 가변 저항의 값 (Rrd1(t)), 및 상기 제2 가변 저항의 값 (Rrd2(t))을, 하기의 수학식 5 및 수학식 6에 의해 구하는
    것을 특징으로 하는 EMI 시뮬레이션용 반도체 집적 회로 전원 모델의 작성 방법.
    (5)
    (단, V1은 상기 제1 가변 저항의 양단 사이의 전압, I1(t)은 상기 제1 전류를 나타낸다)
    (6)
    (단, V2는 상기 제2 가변 저항의 양단사이의 전압, I2(t)는 상기 제2 전류를나타낸다)
  5. 제1항에 있어서,
    일주기 중에, 상기 제1 전류의 제1 피크 파형과 상기 제2 전류의 제2 피크 파형이, 각각 2이상의 동일한 개수씩 교대로 포함되는 경우에, 인접한 상기 제1 및 제2 피크 파형을 세트로 하고, 각 세트마다 제1 피크 파형 부분의 제1 전류에 기초하여, 상기 제1 가변 저항의 값 및 제2 부하 용량의 값을 구하고, 또한 제2 피크 파형 부분의 제2 전류에 기초하여, 상기 제2 가변 저항의 값 및 제1 부하 용량의 값을 구하는
    것을 특징으로 하는 EMI 시뮬레이션용 반도체 집적 회로 전원 모델의 작성 방법.
  6. 제2항에 있어서,
    일주기 중에, 상기 제1 전류의 제1 피크 파형과 상기 제2 전류의 제2 피크 파형이, 각각 2이상의 동일한 개수씩 교대로 포함되는 경우에, 인접한 상기 제1 및 제2 피크 파형을 세트로 하고, 각 세트마다 제1 피크 파형 부분의 제1 전류에 기초하여, 상기 제1 가변 저항의 값 및 제2 부하 용량의 값을 구하고, 또한 제2 피크 파형 부분의 제2 전류에 기초하여, 상기 제2 가변 저항의 값 및 제1 부하 용량의 값을 구하는
    것을 특징으로 하는 EMI 시뮬레이션용 반도체 집적 회로 전원 모델의 작성 방법.
  7. 제3항에 있어서,
    일주기 중에, 상기 제1 전류의 제1 피크 파형과 상기 제2 전류의 제2 피크 파형이, 각각 2이상의 동일한 개수씩 교대로 포함되는 경우에, 인접한 상기 제1 및 제2 피크 파형을 세트로 하고, 각 세트마다 제1 피크 파형 부분의 제1 전류에 기초하여, 상기 제1 가변 저항의 값 및 제2 부하 용량의 값을 구하고, 또한 제2 피크 파형 부분의 제2 전류에 기초하여, 상기 제2 가변 저항의 값 및 제1 부하 용량의 값을 구하는
    것을 특징으로 하는 EMI 시뮬레이션용 반도체 집적 회로 전원 모델의 작성 방법.
  8. 제1 전원 단자와 내부 출력 단자 사이에 접속된 제1 가변 저항, 제2 전원 단자와 상기 내부 출력 단자 사이에 접속된 제2 가변 저항, 상기 제1 전원 단자와 상기 내부 출력 단자 사이에 접속된 제1 부하 용량, 및 상기 제2 전원 단자와 상기 내부 출력 단자 사이에 접속된 제2 부하 용량을 포함한 템플릿의 데이터가 기억되는 제1 기억부와,
    상기 제1 전원 단자로부터 상기 제1 가변 저항 및 제2 부하 용량을 통해 상기 제2 전원 단자로 흐르는 제1 전류의 데이터, 및 상기 제1 전원 단자로부터 상기제1 부하 용량 및 제2 가변 저항을 통해 상기 제2 전원 단자로 흐르는 제2 전류의 데이터가 저장되는 제2 기억부와,
    상기 제2 기억부로부터 상기 제1 및 제2 전류의 데이터를 판독하고, 상기 제1 전류의 데이터에 기초하여, 상기 제1 가변 저항의 값 및 제2 부하 용량의 값을 구함과 함께, 상기 제2 전류의 데이터에 기초하여, 상기 제2 가변 저항의 값 및 제1 부하 용량의 값을 구하는 연산부
    를 구비한 것을 특징으로 하는 EMI 시뮬레이션용 반도체 집적 회로 전원 모델의 작성 장치.
  9. 삭제
  10. 제4항에 있어서,
    일주기 중에, 상기 제1 전류의 제1 피크 파형과 상기 제2 전류의 제2 피크 파형이, 각각 2이상의 동일한 개수씩 교대로 포함되는 경우에, 인접한 상기 제1 및 제2 피크 파형을 세트로 하고, 각 세트마다 제1 피크 파형 부분의 제1 전류에 기초하여, 상기 제1 가변 저항의 값 및 제2 부하 용량의 값을 구하고, 또한 제2 피크 파형 부분의 제2 전류에 기초하여, 상기 제2 가변 저항의 값 및 제1 부하 용량의 값을 구하는
    것을 특징으로 하는 EMI 시뮬레이션용 반도체 집적 회로 전원 모델의 작성 방법.
  11. 제1항에 있어서,
    반도체 집적 회로 내부를 복수 부분으로 분할하여 얻어진 개개의 회로 블록마다, 상기 EMI 시뮬레이션용 반도체 집적 회로 전원 모델을 작성하는
    것을 특징으로 하는 EMI 시뮬레이션용 반도체 집적 회로 전원 모델의 작성 방법.
  12. 제2항에 있어서,
    반도체 집적 회로 내부를 복수 부분으로 분할하여 얻어진 개개의 회로 블록마다, 상기 EMI 시뮬레이션용 반도체 집적 회로 전원 모델을 작성하는
    것을 특징으로 하는 EMI 시뮬레이션용 반도체 집적 회로 전원 모델의 작성 방법.
  13. 제3항에 있어서,
    반도체 집적 회로 내부를 복수 부분으로 분할하여 얻어진 개개의 회로 블록마다, 상기 EMI 시뮬레이션용 반도체 집적 회로 전원 모델을 작성하는
    것을 특징으로 하는 EMI 시뮬레이션용 반도체 집적 회로 전원 모델의 작성 방법.
  14. 제4항에 있어서,
    반도체 집적 회로 내부를 복수 부분으로 분할하여 얻어진 개개의 회로 블록마다, 상기 EMI 시뮬레이션용 반도체 집적 회로 전원 모델을 작성하는
    것을 특징으로 하는 EMI 시뮬레이션용 반도체 집적 회로 전원 모델의 작성 방법.
  15. 제5항에 있어서,
    반도체 집적 회로 내부를 복수 부분으로 분할하여 얻어진 개개의 회로 블록마다, 상기 EMI 시뮬레이션용 반도체 집적 회로 전원 모델을 작성하는
    것을 특징으로 하는 EMI 시뮬레이션용 반도체 집적 회로 전원 모델의 작성 방법.
  16. 제6항에 있어서,
    반도체 집적 회로 내부를 복수 부분으로 분할하여 얻어진 개개의 회로 블록마다, 상기 EMI 시뮬레이션용 반도체 집적 회로 전원 모델을 작성하는
    것을 특징으로 하는 EMI 시뮬레이션용 반도체 집적 회로 전원 모델의 작성 방법.
  17. 제7항에 있어서,
    반도체 집적 회로 내부를 복수 부분으로 분할하여 얻어진 개개의 회로 블록마다, 상기 EMI 시뮬레이션용 반도체 집적 회로 전원 모델을 작성하는
    것을 특징으로 하는 EMI 시뮬레이션용 반도체 집적 회로 전원 모델의 작성 방법.
  18. 제10항에 있어서,
    반도체 집적 회로 내부를 복수 부분으로 분할하여 얻어진 개개의 회로 블록마다, 상기 EMI 시뮬레이션용 반도체 집적 회로 전원 모델을 작성하는
    것을 특징으로 하는 EMI 시뮬레이션용 반도체 집적 회로 전원 모델의 작성 방법.
  19. 제1항에 있어서,
    복수 세트의 전원 시스템을 구비한 반도체 집적 회로에 대해, 각 전원 시스템마다 상기 EMI 시뮬레이션용 반도체 집적 회로 전원 모델을 작성하는
    것을 특징으로 하는 EMI 시뮬레이션용 반도체 집적 회로 전원 모델의 작성 방법.
  20. 제2항에 있어서,
    복수 세트의 전원 시스템을 구비한 반도체 집적 회로에 대해, 각 전원 시스템마다 상기 EMI 시뮬레이션용 반도체 집적 회로 전원 모델을 작성하는
    것을 특징으로 하는 EMI 시뮬레이션용 반도체 집적 회로 전원 모델의 작성 방법.
  21. 제3항에 있어서,
    복수 세트의 전원 시스템을 구비한 반도체 집적 회로에 대해, 각 전원 시스템마다 상기 EMI 시뮬레이션용 반도체 집적 회로 전원 모델을 작성하는
    것을 특징으로 하는 EMI 시뮬레이션용 반도체 집적 회로 전원 모델의 작성 방법.
  22. 제4항에 있어서,
    복수 세트의 전원 시스템을 구비한 반도체 집적 회로에 대해, 각 전원 시스템마다 상기 EMI 시뮬레이션용 반도체 집적 회로 전원 모델을 작성하는
    것을 특징으로 하는 EMI 시뮬레이션용 반도체 집적 회로 전원 모델의 작성 방법.
  23. 제5항에 있어서,
    복수 세트의 전원 시스템을 구비한 반도체 집적 회로에 대해, 각 전원 시스템마다 상기 EMI 시뮬레이션용 반도체 집적 회로 전원 모델을 작성하는
    것을 특징으로 하는 EMI 시뮬레이션용 반도체 집적 회로 전원 모델의 작성 방법.
  24. 제6항에 있어서,
    복수 세트의 전원 시스템을 구비한 반도체 집적 회로에 대해, 각 전원 시스템마다 상기 EMI 시뮬레이션용 반도체 집적 회로 전원 모델을 작성하는
    것을 특징으로 하는 EMI 시뮬레이션용 반도체 집적 회로 전원 모델의 작성 방법.
  25. 제7항에 있어서,
    복수 세트의 전원 시스템을 구비한 반도체 집적 회로에 대해, 각 전원 시스템마다 상기 EMI 시뮬레이션용 반도체 집적 회로 전원 모델을 작성하는
    것을 특징으로 하는 EMI 시뮬레이션용 반도체 집적 회로 전원 모델의 작성 방법.
  26. 제10항에 있어서,
    복수 세트의 전원 시스템을 구비한 반도체 집적 회로에 대해, 각 전원 시스템마다 상기 EMI 시뮬레이션용 반도체 집적 회로 전원 모델을 작성하는
    것을 특징으로 하는 EMI 시뮬레이션용 반도체 집적 회로 전원 모델의 작성 방법.
  27. 제1항에 있어서,
    복수 세트의 전원 시스템을 구비한 반도체 집적 회로에 대해, 각 전원 시스템마다 회로 내부를 복수 부분으로 분할하여 얻어진 개개의 회로 블록마다, 상기 EMI 시뮬레이션용 반도체 집적 회로 전원 모델을 작성하는
    것을 특징으로 하는 EMI 시뮬레이션용 반도체 집적 회로 전원 모델의 작성 방법.
  28. 제2항에 있어서,
    복수 세트의 전원 시스템을 구비한 반도체 집적 회로에 대해, 각 전원 시스템마다 회로 내부를 복수 부분으로 분할하여 얻어진 개개의 회로 블록마다, 상기 EMI 시뮬레이션용 반도체 집적 회로 전원 모델을 작성하는
    것을 특징으로 하는 EMI 시뮬레이션용 반도체 집적 회로 전원 모델의 작성 방법.
  29. 제3항에 있어서,
    복수 세트의 전원 시스템을 구비한 반도체 집적 회로에 대해, 각 전원 시스템마다 회로 내부를 복수 부분으로 분할하여 얻어진 개개의 회로 블록마다, 상기 EMI 시뮬레이션용 반도체 집적 회로 전원 모델을 작성하는
    것을 특징으로 하는 EMI 시뮬레이션용 반도체 집적 회로 전원 모델의 작성 방법.
  30. 제4항에 있어서,
    복수 세트의 전원 시스템을 구비한 반도체 집적 회로에 대해, 각 전원 시스템마다 회로 내부를 복수 부분으로 분할하여 얻어진 개개의 회로 블록마다, 상기 EMI 시뮬레이션용 반도체 집적 회로 전원 모델을 작성하는
    것을 특징으로 하는 EMI 시뮬레이션용 반도체 집적 회로 전원 모델의 작성 방법.
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    복수 세트의 전원 시스템을 구비한 반도체 집적 회로에 대해, 각 전원 시스템마다 회로 내부를 복수 부분으로 분할하여 얻어진 개개의 회로 블록마다, 상기 EMI 시뮬레이션용 반도체 집적 회로 전원 모델을 작성하는
    것을 특징으로 하는 EMI 시뮬레이션용 반도체 집적 회로 전원 모델의 작성 방법.
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    복수 세트의 전원 시스템을 구비한 반도체 집적 회로에 대해, 각 전원 시스템마다 회로 내부를 복수 부분으로 분할하여 얻어진 개개의 회로 블록마다, 상기 EMI 시뮬레이션용 반도체 집적 회로 전원 모델을 작성하는
    것을 특징으로 하는 EMI 시뮬레이션용 반도체 집적 회로 전원 모델의 작성 방법.
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    복수 세트의 전원 시스템을 구비한 반도체 집적 회로에 대해, 각 전원 시스템마다 회로 내부를 복수 부분으로 분할하여 얻어진 개개의 회로 블록마다, 상기 EMI 시뮬레이션용 반도체 집적 회로 전원 모델을 작성하는
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  34. 제10항에 있어서,
    복수 세트의 전원 시스템을 구비한 반도체 집적 회로에 대해, 각 전원 시스템마다 회로 내부를 복수 부분으로 분할하여 얻어진 개개의 회로 블록마다, 상기 EMI 시뮬레이션용 반도체 집적 회로 전원 모델을 작성하는
    것을 특징으로 하는 EMI 시뮬레이션용 반도체 집적 회로 전원 모델의 작성 방법.
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