WO2006121042A1 - 半導体集積回路の電源モデル作成方法、装置、およびプログラム - Google Patents

半導体集積回路の電源モデル作成方法、装置、およびプログラム Download PDF

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WO2006121042A1
WO2006121042A1 PCT/JP2006/309319 JP2006309319W WO2006121042A1 WO 2006121042 A1 WO2006121042 A1 WO 2006121042A1 JP 2006309319 W JP2006309319 W JP 2006309319W WO 2006121042 A1 WO2006121042 A1 WO 2006121042A1
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model
power supply
semiconductor integrated
integrated circuit
cell
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PCT/JP2006/309319
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English (en)
French (fr)
Inventor
Masashi Ogawa
Hiroshi Wabuka
Original Assignee
Nec Corporation
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    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G06F30/36—Circuit design at the analogue level
    • G06F30/367—Design verification, e.g. using simulation, simulation program with integrated circuit emphasis [SPICE], direct methods or relaxation methods

Definitions

  • the present invention relates to a method for creating a power supply model of a semiconductor integrated circuit, and in particular, a power supply model that represents a change in current actually flowing between power supply terminals for simulating a radiated electromagnetic field generated in a semiconductor integrated circuit.
  • a power supply model that represents a change in current actually flowing between power supply terminals for simulating a radiated electromagnetic field generated in a semiconductor integrated circuit.
  • PCB Printed Circuit Board mounted on electronic equipment generates EMI (Elecromagnetic Interference).
  • EMI Electronic Interference
  • the main cause of EMI generation is the high-frequency current on the PCB, especially the high-frequency current from the power supply terminal of the semiconductor integrated circuit (Large Scale Integrated Circuit, hereinafter referred to as “LSI”). Therefore, as an EMI countermeasure for electronic equipment, it is necessary to estimate the high-frequency current that flows through the power supply layer at the PCB design stage. For this reason, an appropriate LSI power supply model for use in E Ml simulation is required.
  • LSI power supply models are not limited to EMI simulation, such as analysis of leakage current into the signal system and analysis of stability of semiconductor power supply voltage during signal switching. Come on.
  • a conventional LSI power supply model generally has a simple structure having an operating part 91 that is a current source between power supply terminals of an LSI and an internal capacitance part 92 that is parallel to the operating part 91. It was.
  • As power supply wiring resistive elements and distributed constant wiring models can be connected to the upper and lower terminals. This power supply model had sufficient accuracy because the current flowing from the power supply terminal of the LSI fluctuates depending on the external load.
  • Patent Document 1 Metal, Apparatus and Program for Creating Semiconductor Integrated Circuit Power Supply Model for EMI Simulation.
  • Patent Document 2 Power Supply Model and Method for Creating Semiconductor Integrated Circuits for EMI Simulation
  • a transistor description model is used for the operation part of the power supply, and the internal capacity depends on the operation state of the transistors in the LSI.
  • a model that combines multiple capacitance models that take into account the capacitance of the LSI that generates the structural power of the LSI.
  • Patent Document 3 semiconductor device model and its creation method and apparatus.
  • This patent document relates to a method for creating a semiconductor device model used when analyzing the behavior of power supply noise of a semiconductor device.
  • a semiconductor device subject to power supply noise analysis is disclosed. Create power supply wiring, internal capacity, internal current consumption, and I / O cell model (submodel), and combine these power supply wiring, internal capacitance, internal current consumption, and I / O cell model (submodel).
  • a semiconductor device model for power supply noise analysis is created.
  • the power supply wiring layer of the LSI is divided into a grid pattern with a specified number of divisions. Then, the power wiring resistance and inductance existing in each divided area (power grid) are assigned to a cross-shaped circuit model to form a power wiring sub-model. It is also assumed that the actual current behavior can be expressed by combining the noise source model and internal capacitance model at the center of each power supply wiring sub-model.
  • the optimal number of divisions can be obtained, but there is no specific guideline, so if the number of divisions is too large, the analysis time will take longer than necessary. If it is too small, it cannot be said that the analysis accuracy is sufficient. If the number of divisions is repeatedly increased and decreased to obtain the optimum number of divisions, man-hours will be divided for that purpose.
  • Patent Document 1 Japanese Patent Application Laid-Open No. 2002-304434
  • Patent Document 2 JP 2001-222573 A
  • Patent Document 3 Japanese Patent Application Laid-Open No. 2004-234618
  • an object of the present invention is to provide an LSI power supply model, a creation method thereof, and a creation program thereof having an appropriate analysis accuracy in consideration of position information inside the LSI. .
  • the LSI is divided into cells having sides that are sufficiently shorter than the length of the wavelength corresponding to the analysis upper limit frequency, and the arrangement information in the LSI is stored in the cell. Add the LSI operation part and internal capacity part at an appropriate ratio according to the cell size.
  • the power supply circuit of each cell is expressed by a description in which a wiring model having a capacitance component is in a grid pattern. Then, the models of these cells are combined to represent the LSI power supply model.
  • the length of one side of each cell is sufficiently shorter than the wavelength corresponding to the analysis upper limit frequency.
  • the model described with the distribution constant and the model described with the lumped constant are It is a force that can be considered almost equal.
  • the internal capacitance exists in a distributed constant in the LSI chip, the internal capacitance is suspended from the power supply wiring.
  • the wavelength length corresponding to the upper limit frequency of analysis is obtained from the wavelength shortening value obtained from the dielectric constant of the dielectric of the wiring model that constitutes the power supply wiring.
  • This is the wavelength shortening value for the wiring that has an internal capacity that is more than the capacity of. Therefore, the value of the deemed wavelength shortening in such a situation is obtained, and the wavelength length corresponding to the deemed analysis upper limit frequency is obtained.
  • the deemed wavelength shortening value is obtained by calculating the wiring capacitance value that constitutes the LSI power supply circuit, the internal capacitance value consisting of the capacitance of transistors and the like existing in the LSI, and the normal wavelength shortening value. From this value, the length of the wavelength corresponding to the deemed upper analysis limit frequency is obtained, and the cell size is determined.
  • the LSI power supply model created by this method has an appropriate cell division, has an operation portion and an internal capacitance portion for each cell, and is connected by a power supply circuit model for each cell.
  • the model reflects the location information in the LSI.
  • the active part and internal capacity part in each cell are concentrated.
  • the length of one side of each cell is sufficiently smaller than the length of the wavelength corresponding to the analysis upper limit frequency. However, it is possible to obtain characteristics that are almost the same as the characteristics when they are distributed.
  • the LSI is divided in accordance with an appropriate size of each cell, the power supply model is not more complicated than necessary, and no extra analysis time is required.
  • the appropriate size of the cell can be automatically obtained from LSI information such as the power supply wiring structure, internal capacitance value, upper limit analysis frequency, etc. And program construction.
  • the present invention it is possible to easily create a power supply model in which the inside is divided into cells, corresponding to the speeding up of the LSI, which cannot be handled by the conventional power supply model.
  • This person The power model created by the law was originally created taking into account the upper limit analysis frequency! Therefore, cell division is performed with an appropriate size, and the analysis accuracy is also considered appropriate.
  • the cell division size can be determined almost automatically, there is no need for extra time to determine the cell size. .
  • FIG. 1 is a basic configuration diagram of a power supply model inside a conventional semiconductor integrated circuit.
  • FIG. 2 is an example of a description in which a power supply circuit model is connected to a power supply model inside a conventional conductor integrated circuit.
  • FIG. 3 is a block diagram showing the configuration of the semiconductor integrated circuit power supply model creation device according to the first embodiment of the present invention.
  • FIG. 4 is a flowchart showing a processing flow of the semiconductor integrated circuit power supply model creation device according to the first embodiment.
  • FIG. 5 is a diagram showing a comparison result of the characteristics of the distributed constant model, the wiring in the lumped constant model divided into a plurality of parts, and both.
  • FIG. 6 is a configuration diagram of a power supply model inside a semiconductor integrated circuit created by the semiconductor integrated circuit power supply model creating apparatus according to the first embodiment of the present invention.
  • FIG. 7 shows an example of a power model inside the semiconductor integrated circuit created by the semiconductor integrated circuit power model creation device according to the first embodiment of the present invention and an example of a power model inside the conventional semiconductor integrated circuit.
  • FIG. 8 is a diagram showing a configuration of a semiconductor integrated circuit power supply model creation device according to a second embodiment of the present invention.
  • FIG. 9 is a flowchart showing a process flow of the semiconductor integrated circuit power supply model creation device according to the second embodiment.
  • FIG. 10 is a configuration diagram of a power supply model inside a semiconductor integrated circuit created by a semiconductor integrated circuit power supply model creating apparatus according to a second embodiment of the present invention.
  • FIG. 11 shows a semiconductor integrated circuit power supply model creation device according to a second embodiment of the present invention.
  • FIG. 2 is a diagram showing an example of a power supply model inside a semiconductor integrated circuit created by the above and an example of a power supply model inside a conventional semiconductor integrated circuit.
  • FIG. 12 is a diagram showing an example of a power supply model inside a semiconductor integrated circuit having a plurality of operation parts created according to the third embodiment of the present invention and a model configuration diagram of each cell.
  • FIG. 13 is a diagram showing an example of a power supply model inside a semiconductor integrated circuit having a plurality of internal capacitance portions created according to the third embodiment of the present invention and a model configuration diagram in each cell.
  • FIG. 14 shows an example of a power supply model inside a semiconductor integrated circuit having two types of operation parts created according to the third embodiment of the present invention and a model configuration in each cell.
  • FIG. 15 is a diagram showing an example of the configuration of a power supply model inside a semiconductor integrated circuit having two types of internal capacitance portions and a model in each cell created according to the third embodiment of the present invention.
  • FIG. 16 is a diagram showing an example of the power supply model inside the semiconductor integrated circuit having a plurality of power supply systems created according to the fourth embodiment of the present invention and the model configuration in each cell.
  • FIG. 17 shows an example of a power supply model inside a semiconductor integrated circuit having two types of power supply systems and a model configuration in each cell created according to the fourth embodiment of the present invention.
  • FIG. 4 is a diagram showing current waveforms of respective power sources.
  • FIG. 18 is a flowchart of a semiconductor integrated circuit power supply model creation program used in the semiconductor integrated circuit power supply model creation apparatus according to the fifth embodiment of the present invention.
  • FIG. 19 is a block diagram of a semiconductor integrated circuit power supply model creation device according to the fifth embodiment of the present invention.
  • Model of the operation part in the power supply model of each cell having a single power supply layer Model of the internal capacitance part in the power supply model of each cell having a single power supply layer
  • An example of the power supply model of the semiconductor integrated circuit created in the first embodiment An example of a power supply model of each cell created in the embodiment of FIG. 1
  • a power supply model is created in which the LSI power supply layer is composed of only one layer.
  • LSI has more than two types of power supply.
  • one of the two types of power supply is assumed to be connected to the ground. Therefore, the operating part and internal capacitance of the LSI exist between the power supply layer and the ground.
  • FIG. 3 is a configuration diagram of the semiconductor integrated circuit power supply model creation device of the present embodiment.
  • This device includes an input unit 100 for inputting data, a divided cell size determining unit 110 for determining the divided cell size of the LSI, a power supply circuit model, an operating part model, an internal capacity for each divided cell.
  • the storage unit 140 temporarily stores processing data in the middle, and the output unit 150 such as a printer or display that outputs the created power supply model.
  • FIG. 4 shows information necessary for creating a power supply model input from the input unit 100, and processing in the divided cell size determining unit 110, the model creating unit 120, and the model combining unit 130. Shows the flow.
  • the information required when creating the power supply model is the power supply wiring structure information such as the length, width, thickness, and dielectric type of the power supply wiring as shown on the left side of Figure 4.
  • Size information 5 that is the chip size of the LSI
  • element placement information 6 that is the placement information of the operation part and internal capacitance in the LSI
  • the semiconductor integrated circuit overall power supply model7 which is a power supply model. From this information, it is possible to create a power supply model in which cells are divided into appropriate sizes. Further, there is LSI all circuit connection information 8 as data including both power wiring structure information 2 and transistor structure information 3, and LSI layout information 9 as data including both size information 5 and element arrangement information 6. Therefore, it is possible to use them as input data.
  • the transistor structure information 3 is information for obtaining the LSI internal capacitance, and may be actual capacitance model data such as a capacitance cell, which is not described in the transistor description.
  • the semiconductor power supply model 7 of the semiconductor integrated circuit which is a conventional power supply model, is described by deriving the operation part and internal capacitance part of the entire LSI from the entire circuit connection information 8 of the LSI. No. 2001-222573 is prepared in advance by the method described in JP-A-2002-304434. It is also possible to create an input data force before inputting to the divided cell size determining unit 110 as necessary.
  • the description of the whole semiconductor integrated circuit power supply model 7 can be converted, for example, the force applied to the description of the model in each cell can be changed to the model of the current source description.
  • the divided cell size determining unit 110 includes steps 111 to 116!
  • step 111 the total value Clinel of the wiring capacitance between the power supply wiring and the ground in the power supply layer of the LSI is calculated from the power supply wiring structure information 2.
  • step 112 a total value Cinl of LSI internal capacitance added between the power supply layer and the ground is obtained from the transistor structure information 3.
  • step 113 from the power supply wiring structure information 2, a value ⁇ ⁇ for shortening the wavelength of the power supply wiring in the power supply layer is obtained. This value is calculated from the following equation from the dielectric constant ⁇ r of the dielectric layer of the power supply wiring. Calculated automatically.
  • step 114 calculate the wavelength shortening value 7? Dl when calculating the wavelength when the internal capacitance is hung on the power supply wiring from the calculated Clinel, Cinl, ⁇ ⁇ values.
  • the capacity of the power supply wiring is equivalently increased, and moreover, equivalently, the dielectric of the power supply wiring is equivalent.
  • the dielectric constant of the layer is increasing, so the equivalent dielectric constant of Clinel and Cinl is obtained, and the apparent wavelength shortening value r? Dl can be obtained from Eq.
  • step 115 the upper limit frequency Fmax of the analysis is derived from the analysis frequency information 4, and the wavelength in vacuum corresponding to Fmax is set to minO, and the wavelength shortening value 7? Dl calculated by equation (2) is calculated. Using the equation (3), obtain the assumed wavelength mini corresponding to Fmax.
  • the value of minO based on the value of Fmax may be included in the analysis frequency information 4! It is also possible to keep it as a tool database.
  • step 116 from the value of ⁇ mini obtained from size information 5, the LSI Find the length of one side lcelll of the divided cell.
  • the LSI Find the length of one side lcelll of the divided cell.
  • Clayton R. Paul al. Sakurai AkiHisa Translation supervised “EMC Introduction” in the P 22 of (Mimatsu data system, first edition issued Feb. 29, 1996)
  • voltage 'current law of Kirchhoff to the lumped parameter model of the "element is It is applicable only when the circuit size is electrically small.
  • power source model elements such as current sources and internal capacitances exist as lumped constant models.
  • the corresponding elements exist so that they are distributed on a plane.
  • the distance between the models must be electrically small. Therefore, when a current source or internal capacitance element is hung at each center of an LSI divided cell, the distance between the centers is electrically small enough, that is, the length of one side of each divided cell is electrically It is enough if it is small enough. In other words, it is only necessary to determine the division size so that the distance between models, that is, the length of one side of each divided cell, is smaller than the wavelength min 1 at the maximum frequency to be considered. The length of lcelll is calculated so that the relational expression (5) is satisfied and the LSI chip can be properly divided into integers.
  • n is an arbitrary value that is sufficiently smaller than lcelll.
  • EM C Introduction The structure that emits an electronic circuit or electromagnetic wave has a physical maximum size L sufficiently smaller than the wavelength, that is, L ⁇ It is said to be electrically small 1 and is only one approximate standard!
  • n is set based on this, if the value of n is greater than 10, each lumped power model exists at a distance of lcelll! / It can be said that it is an electrical problem and that it can be said to be equivalent to the actual state in the LSI. Therefore, the standard value of n in equation (5) is 10 or more. It is desirable that n takes a value of 10-20 so that lcelll can be sufficiently small and the calculation time does not increase so much. However, the value of n is not limited to this when necessary because of the balance between analysis accuracy and calculation time.
  • Fig. 5 (b) is a rewrite of the circuit of Fig. 5 (a) with a model using lumped constants, and is composed of LCR elements.
  • Concentrated A constant unit model (each value is Lu, Cu, Ru) is connected in series to form an equivalent circuit of the transmission line. The value of each element of the lumped constant unit model is the entire transmission line.
  • n in equation (6) takes a value greater than 10 and may be appropriate if it is about 10-20.
  • the model creation unit 120 process includes two steps 121 and 122.
  • step 121 the power circuit structure information 2 and the model of the power circuit of the cell are matched with the cell size determined from the lcelll value derived by the divided cell size determining unit 110.
  • Create The structure of the power supply circuit model is that the wiring model exists in the form of a lattice, and has a terminal to which the operation part and the internal capacitance part are connected at the center of the cell, and a junction terminal to the adjacent cell on the outer side.
  • model 12 of the power supply circuit has a cross shape, and the force that has a structure in which the junction terminal with other cells is at the center of the side can be selected. is there.
  • the distribution model 13 uses a distributed constant model, but it is also possible to select a lumped constant model described by inductance, resistance, and capacitance.
  • step 122 the cell determined from the element arrangement information 6, the entire semiconductor integrated circuit power supply model 7, and the lcelll value derived by the divided cell size determining unit 110 is used.
  • the model 14 of the internal operation part and the model 15 of the internal capacity part are inserted into each cell at an appropriate ratio and connected to the model of the power circuit.
  • the size of model 14 of the internal operation part and model 15 of the internal capacity part in Fig. 4 is considered to be the same as the cell size and placement information, etc., compared to the LSI model created by the divided cell size determination unit 110. In proportion. In Fig.
  • a current source model is used for the operating part and a lumped constant model is used for the internal capacity part.
  • the model for each cell can be created automatically. If another model, such as a transistor description, is used, it is possible to create a model for each cell using the model power of the entire LSI.
  • the ratio of the internal operation part and the internal capacitance part to the whole can be the same.
  • the processing of the model combining unit 130 includes step 131 !.
  • step 131 the model combining unit 130 joins the model for each cell obtained by the model creating unit 120 at the connection terminal with each external cell, and has only one power supply layer for the entire LSI. Power supply model 10 is derived. Note that the connection terminals on the sides of each outermost cell can be single or multiple connection terminals to the outside of the LSI. Take action such as!
  • the power supply wiring structure information 2, the transistor structure information 3, the analysis frequency information 4, the size information 5, the element arrangement information 6, and the semiconductor integrated circuit overall power supply model 7 are used.
  • the entire power supply model 10 can be created.
  • the power supply model 10 was calculated using the value of the wavelength shortening in the state where the capacitance was hung on the wiring even if the model 14 of the operation portion 14 and the model 15 of the internal capacitance portion were concentrated. Upper limit analysis Since the value is sufficiently smaller than the wavelength corresponding to the frequency, the analysis accuracy is equivalent to the case where the operation part and internal capacitance part are dispersed in the LSI. Conceivable.
  • the analysis frequency information 4 has an upper limit analysis frequency of 1 GHz and the corresponding wavelength in vacuum ⁇ lGHzO is 300 [mm]
  • size information 5 has an LSI chip size of 5 [mm] X 5 [mm]
  • the semiconductor integrated circuit overall power supply model 7 is described with a current source model for the operating part, a single lumped-capacitance element for the internal capacity part, the current source amplitude value is 1 [A], and the internal capacity is 3500. It is assumed that the information is [pF]. It is also assumed that the other input data 2, 3, and 6 have the data necessary for model creation.
  • step 111 the total value Clinel of the wiring capacity is calculated from the power supply wiring structure information 2.
  • Clinel 50 [pF] is calculated.
  • step 112 the total value Cinl of the internal capacitance is calculated from the transistor structure information 3.
  • Cinl 10000 [pF] is calculated.
  • This value is equal to the value of the internal capacitance part of the semiconductor integrated circuit overall power supply model 7, but this is because the internal capacitance part is described as a capacitive element, and may be described as a transistor. Therefore, it is necessary to find it in step 112.
  • step 113 the value ⁇ ⁇ of the wavelength shortening of the power supply wiring is obtained from the power supply wiring structure information 2.
  • step 114 the value ⁇ dl of the wavelength shortening of the power supply wiring when the internal capacitance is present is obtained.
  • step 115 an assumed wavelength value mini at the analysis upper limit frequency Fmax is obtained from the analysis frequency information 4.
  • step 121 a model of the power supply circuit of each cell is created from the power supply wiring structure information 2 and the value of lcelll.
  • a power supply model for each cell is created from the element arrangement information 6, the semiconductor integrated circuit overall power supply model 7 and the value of lcell 1, and is connected to the power supply circuit model created in step 121.
  • step 131 the power model of each cell created by the model creating unit 120 is combined to create the LSI power model 10.
  • the created power supply model 10 is shown in Fig. 7 (a).
  • Figure 7 (b) shows a conventional power supply model for a similar LSI.
  • the proposed model has higher analysis accuracy than the conventional model, and can handle high frequencies.
  • the model shown in Fig. 7 (a) has corresponding external terminals (positions are close enough), and the terminal force is also the analysis frequency ( ⁇ Since there is an operating part and internal capacity corresponding to the area of the cell at a distance electrically smaller than the wavelength of (lGHz), and there is a power circuit model corresponding to the distance between them, it corresponds to the analysis frequency.
  • ⁇ Since there is an operating part and internal capacity corresponding to the area of the cell at a distance electrically smaller than the wavelength of (lGHz), and there is a power circuit model corresponding to the distance between them, it corresponds to the analysis frequency.
  • lGHz wavelength of
  • the force was set to 5 X 5 and the value of n in Eq.
  • a method for creating a power supply model having a structure having two LSI power supply layers will be described.
  • the operating part and internal capacitance of the LSI exist between the two types of power supply layers.
  • each wiring constituting the power supply layer has a capacitance component between the ground.
  • the two power supply layers can be regarded as equivalent to one power supply layer as shown in the first embodiment.
  • the wiring capacitance component existing between the equivalent power supply layer wiring and the ground is the sum of the wiring capacitance components existing between the two power supply wiring layers and the ground. . Therefore, based on this idea, a power supply model having a structure having two power supply layers is created by the method shown in the first embodiment.
  • FIG. 8 is a configuration diagram of a semiconductor integrated circuit power supply model creation device according to the second embodiment of the present invention.
  • this apparatus also has an input unit 200 for inputting data, a divided cell size determining unit 210 for determining the divided cell size of the LSI, a power circuit model for each divided cell, Data input from the input unit 200, model creation unit 220 that creates a model for the operating part and internal capacity part, a model coupling unit 230 that combines the models for each cell and outputs the LSI power supply model And a storage unit 240 that temporarily stores processing data in the middle of each unit 210 to 230, and an output unit 250 such as a printer or a display that outputs the created power supply model.
  • an input unit 200 for inputting data
  • a divided cell size determining unit 210 for determining the divided cell size of the LSI
  • a power circuit model for each divided cell Data input from the input unit 200
  • model creation unit 220 that creates a model for the operating part and internal capacity part
  • FIG. 9 shows information necessary for creating a power supply model input from the input unit 200, and a process flow in the divided cell size determination unit 210, the model creation unit 220, and the model combination unit 230. ing.
  • the information necessary for creating the power model is the length, width, thickness, and dielectric type of the power wiring as shown on the left side of FIG.
  • Power supply wiring structure information such as LSI power supply wiring structure information 2
  • Transistor structure information such as the gate width and length of the transistors that make up the internal capacitance part, the surface area of the diffusion layer 3, etc.
  • Analysis frequency information 4 which is information on the upper limit frequency
  • size information 5 which is the chip size of the LSI
  • element placement information which is the placement information of the operation part and internal capacity in the LSI 6, and the operation part and internal capacity part of the entire LSI
  • a power supply model in which cells are divided into appropriate sizes can be created from this information, including the entire semiconductor integrated circuit power supply model7, which is a configured power supply model of the conventional description.
  • LSI all-circuit connection information 8 exists as data including both power supply wiring structure information 2 and transistor structure information 3, and data including both size information 5 and element arrangement information 6 is included in the LSI. Since layout information 9 exists, it is possible to use them as input data.
  • the transistor structure information 3 may be replaced with data of an actual capacity model such as a capacity cell instead of a description of the transistor.
  • the power supply model 7 for the semiconductor integrated circuit which is a conventional power supply model, is described by deriving the operation part and internal capacitance part of the entire LSI from the entire circuit connection information 8 of the LSI. Therefore, the input data force can be generated before the processing of the divided cell size determination unit 14 as necessary.
  • the description applies to the description of the model 7 in the description of the model in each cell. The description can be converted.
  • the process of the divided cell size determination unit 210 is composed of steps 211 to 216.
  • step 211 the total value Cline2 of the wiring capacitance between the power supply wiring and the ground in the power supply layer of the LSI is calculated from the power supply wiring structure information 2. Since there are two power layers, the value of Cline2 is the sum of the values between both layers and the ground.
  • step 212 the total value Cin2 of the internal capacitance of LSI added between the two power supply layers is determined from the transistor structure information 3.
  • step 213 from the power supply wiring structure information 2, the value r? N of the power supply wiring wavelength reduction in the power supply layer is obtained. This value is automatically calculated from the dielectric constant ⁇ r of the dielectric layer of the power supply wiring,
  • step 214 the calculated values of Cline2, Cin2, ⁇ ⁇ Find the wavelength shortening value r? D2 when finding the wavelength when the partial capacitance is present.
  • the existence of the internal capacitance between the power supply wirings can be considered as an equivalent increase in the capacity of the power supply wirings. It can be considered that the dielectric constant of the dielectric layer of the power supply wiring is equivalently increased. Therefore, since the equivalent dielectric constant can be obtained from the values of Cline2 and Cin2, the apparent wavelength shortening value 7? D2 can be obtained from Eq. (7).
  • step 215 the upper limit frequency Fmax of the analysis is derived from the analysis frequency information 4 and the wavelength in vacuum corresponding to Fmax is defined as minO.
  • the value of minO according to the value of Fmax is included in the analysis frequency information 4! /, And may be stored as a tool database. It is also possible to leave it.
  • the size of one side of the LSI divided cell is set to be sufficiently smaller than the value of min2 obtained from the size information 5. Length The length of lcell2 is determined so that the relational expression (10) is satisfied and the LSI chip can be properly divided into integers.
  • lcell2 is sufficiently electrically smaller than min2. It is necessary to determine the value of n so that the maximum value is taken. In general, it is desirable to take a value such that l ell2 is sufficiently smaller than ⁇ max2 and calculation time does not increase so much, such as 10 to 20 for n. However, as in the first embodiment, the balance of analysis accuracy, calculation time, etc., and therefore the value of the lever n is not limited to that, if necessary.
  • the process of the model creation unit 220 includes steps 221 and 222.
  • step 221 the power supply wiring structure information 2 and the value of lce 112 derived by the divided cell size determination unit 210 are used in accordance with the determined cell size.
  • Create a circuit model Since there are two power supply layers, there are two power supply circuit models, each of which is a model of a power supply circuit in a grid pattern, with the operating part and internal capacitance part connected to the center of the cell. It has a structure with a terminal and a junction terminal between the adjacent cell on the outer side.
  • the model 22 of each power supply circuit has a cross shape, and the junction terminal with other cells is arranged at the center of the side.
  • other shapes can be selected, and distributed model 23 is used for wiring model 23, but it is also possible to select a centralized constant model described by inductance, resistance, and capacitance. is there.
  • step 222 the cell size determined from the element arrangement information 6, the semiconductor integrated circuit overall power supply model 7, and the lcell2 value derived by the divided cell size determining unit 200 and the LSI internal According to the element arrangement information, insert the model 24 of the internal operation part and the model 25 of the internal capacity part into each cell at an appropriate ratio, and connect between the models of the power supply circuit.
  • the size of the model 24 of the internal operation part and the model 25 of the internal capacity part in FIG. 10 are the same as those of the entire LSI model created by the divided cell size determination unit 210, as in the first embodiment. Size and location information, etc. Even in the case of FIG.
  • a model of the current source is used for the operation part and a lumped constant model is used for the internal capacitance part. Can be created automatically. Similarly to the first embodiment, even when another model such as a transistor description is used, it is possible to create a model for each LSI modeler cell, according to the element placement information 6. It is also possible to have a separate ratio of the internal working part and the internal capacity part Noh.
  • the processing of the model combining unit 230 includes step 231 !.
  • step 231 the model for each cell obtained by the model creation unit 220 is joined at the connection terminal with each external cell, and the power supply model 20 for the entire LSI having two power supply layers is derived.
  • the junction terminals on the sides of the outermost cells can be single or multiple connection terminals with the outside of the LSI. / If nothing, do not connect anything!
  • the power supply layer structure 2, transistor structure information 3, analysis frequency information 4, size information 5, element placement information 6 and layout information 2, and the entire semiconductor integrated circuit power supply model 7 A power model 20 for the entire two-layer LSI can be created.
  • the power supply model 20 has a capacitance between the wirings even when the model 24 of the operation part and the model 25 of the internal capacity part exist intensively. Since the value is sufficiently smaller than the wavelength corresponding to the upper limit analysis frequency calculated using the wavelength shortening value in the state, the operating part and the internal capacity part are dispersed in the LSI.
  • the analysis accuracy is equivalent to that of
  • the cells are divided into cells of appropriate size, and the operating part and internal capacity are allocated to each cell in an appropriate ratio in consideration of the size and arrangement information, and these are combined by the power supply circuit model, so the position information is It is a model that takes into account, and is sufficiently compatible with higher analysis frequencies.
  • the analysis frequency information 4 has an upper limit analysis frequency of 1 GHz and the corresponding vacuum wavelength ⁇ lGHzO is 300 [mm]
  • size information 5 has an LSI chip size of 6 [mm] X 6 [mm].
  • step 212 the total value Cin2 of the internal capacitance existing between the two power supply wiring layers is calculated from the transistor structure information 3.
  • Cin2 5000 [pF] is calculated.
  • This value is also equal to the value of the internal capacitance part of the semiconductor integrated circuit overall power supply model 7, but this is because the internal capacitance part is described by a capacitive element, and there are cases where it is described by a transistor or the like. Need to find in step 212.
  • step 213 the wavelength shortening value ⁇ ⁇ of the power supply wiring is obtained from the power supply wiring structure information 2.
  • the dielectric constant ⁇ r 4 in the wiring that constitutes the power wiring in the two power wiring layers,
  • step 214 determine the value ⁇ d2 of the wavelength shortening of the power supply wiring when the internal capacitance exists.
  • step 215 an assumed wavelength value min2 at the analysis upper limit frequency Fmax is obtained from the analysis frequency information 4.
  • the wavelength in vacuum at 1 GHz is 300 [mm].
  • step 221 a power supply circuit model corresponding to the two power supply wirings of each cell is created from the power supply wiring structure information 2 and the value of lcell2.
  • a power model for each cell is created from the element arrangement information 6, the semiconductor integrated circuit overall power model 7 and the value of lcell 2, and power supplies corresponding to the two power wirings created in step 221. Connect to the circuit model. Based on the layout information, if it is distributed at an equal ratio to the LSI operating part and the entire internal capacity, the ratio of the operating part and the internal capacity in each cell is 1Z9. Therefore, the amplitude value of the current source in each cell is 1/9 ⁇ 0. I l l [A], and the capacitance value is 5000/9 555.6 [p F].
  • step 231 the power model of each cell created by the model creation unit 220 is combined to create the LSI power model 27.
  • the created power supply model 27 is shown in Fig. 11 (a).
  • Fig. 11 (b) shows the conventional power supply model for a similar LSI. Compared with the case of Fig. 7, as in the case of Fig. 7, the distance is electrically smaller than the wavelength of the analysis frequency ( ⁇ lGHz).
  • a power supply model in which power supply models are distributed and connected by a power supply circuit (Fig. 11 (a The analysis accuracy of)) is such a structure, and it can be considered that the analysis accuracy is higher than that of the power supply model (Fig. 11 (b)).
  • FIG. 12 shows, as an example in the present embodiment, in the LSI power supply model 31 of each cell of the LSI power supply model 31 having two power supply layers in the second embodiment, there are two types of LSI operation parts.
  • Model Since there are two types that operate differently, such as different operating frequencies of LSI, two types of operating part 34, 34a and 34b, have been created. This is because, in the whole semiconductor integrated circuit power supply model 7 of the input data in FIG. 9, there are two types of operation parts in the model of the entire LSI.
  • each cell is allocated to each cell at an appropriate ratio. Therefore, the ratio of the operation parts in each cell (34a and 34b in Fig. 12) may differ depending on the element arrangement information 6.
  • 34a and 34b of the operating part 34 and the internal capacity part 35 may have different ratios.
  • FIG. 13 shows, as an example of the present embodiment, in the LSI power supply model 37 of each cell of the LSI power supply model 37 having two power supply layers in the second embodiment, the LSI internal capacitance portion is 2
  • the LSI internal capacitance portion is 2
  • capacitors such as the capacity of an existing non-operating transistor in the LSI and the capacity cell inserted in the LSI to increase the decoupling effect.
  • 35a and 35b have been created.
  • these capacitors show differences in characteristics, such as the ratio of the capacitors and resistors differing depending on the model.
  • FIG. 12 and FIG. 13 show the power supply model of each cell when there are two power supply layers in the second embodiment, but the power supply layer force S1 in the first embodiment is shown. However, the same is true in some cases.
  • FIG. 14 A specific example of the present embodiment is shown in FIG. 14 and FIG.
  • Figure 14 (a) shows a power layer strength model in which a 5mm x 5mm LSI is divided into 5 x 5, and each cell has only one type of capacitive element with a capacity of 400pF. However, it is a model that has two types of moving parts! The operating part is a model in which both types are represented by time-varying current sources.
  • the current source [A] shown in 40 has a peak value of 4.0 [mA] as shown in Fig. 14 (b).
  • a 10 [ns] triangular wave is output twice to terminal 42 during a 40 [ns] period, and the current source [B] shown in 41 has a peak value of 6.0 [ mA] and a triangular wave with a base of 5 [ns] are output to terminal 42 twice during a period of 30 [ns]. Therefore, the terminal 42 is structured to output the combined output of the current sources [A] and [B].
  • Figure 15 is also a power layer force model obtained by dividing a 5mm x 5mm LSI into 5 x 5, and the operating part for each cell has only one type of current source with an amplitude of 1 [A].
  • the internal capacitance section 43 consists of a 100 [pF] capacitive element and a 50 [ ⁇ ⁇ ] resistive element connected in series!
  • the internal capacitance portions 44 and 45 are connected in series, the ratio of the capacitance value and the resistance value is different, so that the frequency characteristics are different.
  • the power supply in the LSI power supply model when there are multiple sets of power supply systems A model in which all layers are divided into cells of the same size, each cell has multiple power supply systems, and each power supply system in the cell has an operation part and internal capacity part in an appropriate ratio according to the cell size and arrangement information. The method of creating will be explained.
  • FIG. 16 shows, as an example in the present embodiment, a model for each cell of the LSI power supply model when there are three power supply layers in the LSI chip.
  • modeling is performed between the first and third power supply layers and between the second and third power supply layers according to the example of the second embodiment.
  • the difference from the case where there is one power supply system is that the divided cell size determination unit 210 performs the processing of steps 211 to 216 for each power supply system, and enters each power supply system ( Find the value of lcell2 that satisfies Eq.
  • step 211 power supply layer models 54, 55, and 56 are created for the respective power supply layers 51, 52, and 53 of each cell.
  • the models of the internal capacitance portions are connected between the power supply layer models of the respective power supply systems at an appropriate ratio. Then, by connecting the model of each cell to the model connection unit 220 with the connection terminal of the model of each power supply layer, an LSI power supply model having a plurality of power supply systems is created.
  • the processing of the external terminal is the same as that shown in the second embodiment.
  • FIG. 16 Power supply mode for each senor shown, 1st, 2nd, 3rd power supply layers 51, 52, 53 [Corresponding 1st, 2nd, 3rd power supply circuits] Models 54, 55, and 56, and each power supply system has an operating part and an internal capacity part. At this time, as shown in the third embodiment, there may be a case where there are a plurality of model forces of the operation part and the internal capacity part of each power supply system. In addition, as shown in FIG.
  • the operation part 57 is a transistor description model and the internal capacitance part 58 is a capacity-only model, and the second and third power supply layers 52 and 53
  • the operating part 59 is a current source model and the internal capacity part 60 is a model for describing the series connection of capacity and resistance.
  • a power supply model can be created by performing the same processing.
  • FIG. 1 A specific example of this embodiment is shown in FIG. 1
  • Figure 17 (a) shows a 4 [mm] X 4 [mm] LSI model with three power supply layers 61, 62, and 63.
  • l [mm] X 1 [mm] Cell is divided into 4 x 4.
  • the power supply system has two powers between the power supply layers 61 and 63 and between the power supply layers 62 and 63.
  • the power supply circuit models 64, 65, and 66 that correspond to the power supply layers 61, 62, and 63, and the power supply circuit
  • a current source 69 [B] as the operating part between the power supply circuit models 66 and 67, a 500 [pF] capacitive element and a 20 [m ⁇ ] resistive element connected in series as the internal capacitive part
  • the model for each cell is configured by combining the capacity part 70 [D].
  • Both operating parts 67 and 69 are models that are displayed as time-varying current sources.
  • the current source 67 [A] has a peak value of 3.0 [mA] as shown in Fig. 17 (b).
  • a 10 [ns] triangular wave is output twice with a period of 40 [ns].
  • the current source 69 [B] has a peak value of 10.0 [mA] and a base of 5 [ns] as shown in Fig. 17 (c). ] Is output twice with a period of 25 [ns].
  • the combined force of two types of power supply system operation including the operation of current sources 67 and 69 is the model operation for each cell.
  • FIG. 18 is a flowchart of an example of a program for creating an LSI power supply model by the method described in the first and second embodiments.
  • FIG. 19 is a block diagram of an LSI power supply model creation apparatus using the program of FIG.
  • the power supply model creation support device in FIG. 19 includes a processing device 71 including a data processing device 72 that operates under program control and a storage device 73 that stores information, an input device 74, a display device 75, and an output.
  • a device 76 and a recording medium 77 are included.
  • the input device 74 is a device that allows a user to input data arbitrarily, such as a keyboard, a mouse, and a voice input device.
  • the display device 75 is a display device that allows the user to check the input result and the progress of intermediate processing.
  • the output device 76 is a device that allows the user to obtain a description of the LSI power supply model that is the output result obtained by the processing, such as a printing device and a data storage device.
  • Recording medium 77 ⁇ templates describing the circuit structure and description method of the power supply model in each senor as shown in Fig. 6, Fig. 10, Fig. 12, Fig. 13 and Fig. 16, frequency and wavelength in vacuum
  • Input data 80 for creating a power model is recorded.
  • This recording medium 80 may be a magnetic disk, a semiconductor memory, a CD-ROM or other recording medium.
  • the model generation program 79 is read from the recording medium 77 into the processing device 71 and controls the operation of the processing device 71.
  • input data 80 is input from the input device 74 to the processing device 71, and the data is stored in the storage device 73.
  • the input data 80 is the input data 1 in the flowcharts of FIGS. 4 and 9, and the power supply wiring structure information such as the number of power supply layers, the length, width and thickness of the power supply wiring, the type of dielectric, etc.
  • LSI power supply wiring structure information 2 transistor structure information such as the gate width and length of the transistors that make up the internal capacitance, and the surface area of the diffusion layer 3, analysis frequency that is information on the upper limit frequency when using the model Information 4, size information that is the chip size of the LSI 5, element placement information that is the placement information of the operating part and internal capacitance in the LSI 6, and the power supply model described in the past that consists of the operating part and the internal capacitance part of the entire LSI
  • This data of the entire semiconductor integrated circuit power supply model 7 This data is stored in the normal recording medium 77 together with the database 78 and the model generation program 79. Called from within by force device 74. However, a part or all of the input data 80 may be newly given by the input device 74 instead of being called from the recording medium 77 (the analysis frequency information 4 is newly given by the input device 74, Other data is called from the recording medium 77, etc.).
  • the processing of the model generation program in FIG. 18 is started. This processing may be started automatically when input of the input data 80 is completed.
  • the power supply wiring structure information 2 stored in the storage device 73 is read out, and it is confirmed in this data whether the power supply layer of the power supply model to be created is more or less (steps 301 and 302). .
  • the power supply layer is a single layer, the following processing is performed.
  • the power supply wiring structure information 2 stored from the storage device 73 is read again, and the total value Clinel of the wiring capacitance is calculated and stored in the storage device 73 (step 303).
  • the stored transistor structure information 3 is read from the storage device 73, the total value Cinl of the internal capacitance is calculated, and stored in the storage device 73 (step 304).
  • the power supply wiring structure information 2 stored in the storage device 73 is read again, and the wavelength shortening value r? N in vacuum is calculated and stored in the storage device 73 (step 305).
  • the stored analysis frequency information 4 the value of ⁇ dl from the storage device 73, and the value of the F- ⁇ table stored in the database 78 from the recording medium 77 are read out, and the analysis upper limit frequency is read. Is calculated and stored in the storage device 73 (step 30 7).
  • n in the equation (5) is input by the input device 74 and stored in the storage device 73.
  • the value of n can be stored in the input data 80 or the database 78. In this case, the value is read from the recording medium 77 and stored in the storage device 73. Perform (step 308). [0118] Next, the value of ⁇ mini, the value of n, and the size information 5 stored in the storage device 73 are read out, the processing of equation (5) is performed, and the length lcelll of one side of the divided cell Candidate values are obtained and stored in the storage device 73.
  • the value of Lcelll is that the maximum value that satisfies the formula (5) and can be used to properly divide an LSI chip into integers (hereinafter also referred to as “optimum value 1”), and the value that is a fraction of that integer is obtained indefinitely.
  • any number (optimum value 1 and 10 values up to the value of 1Z10, etc.) is stored in the storage device 73.
  • the lcelll candidate value stored in the storage device 73 is read out, and the user selects whether the lcelll is automatically determined as the optimum value 1 or not, and the input device 7 4 is selected. And enter the result (step 310).
  • Lcelll is automatically determined to be the optimum value 1
  • the optimum value 1 is selected as the value of lcelll and stored in the storage device 73.
  • the user selects a value from the lcelll candidate values displayed on the display device 75, inputs the lcelll value using the input device 74, and the value is stored in the storage device 73 (step 311).
  • the power supply wiring structure information 2 and lcelll value stored from the storage device 73 and the template of the power supply circuit model are read out from the database 78, and a power supply circuit model in each cell is created.
  • the configuration of the power supply circuit model for each cell is stored in the storage device 73 (step 312).
  • the element arrangement information 6 stored from the storage device 73, the power supply model 7 for the entire semiconductor integrated circuit, the value of lcelll, the configuration of the power supply circuit model for each cell, and the database 78 power are also templates of the power supply model.
  • the power supply model for each cell is created, and the configuration of the power supply model for each cell is stored in the storage device 73 (step 313).
  • the configuration of the power supply model for each cell stored in the storage device 73 is read out, and the cells are coupled to create an LSI power supply model 81 (power supply model 10 in Fig. 3) (Step 314). ). The result is output from the output device 76.
  • the power supply wiring structure information 2 stored in the storage device 73 is read again, and the wiring capacity Is calculated and stored in the storage device 73 (step 315).
  • the stored transistor structure information 3 is read from the storage device 73, and the total value Cin2 of the internal capacitance is calculated and stored in the storage device 73 (step 316).
  • the power supply wiring structure information 2 stored in the storage device 73 is read again, and the wavelength shortening value r? N in vacuum is calculated and stored in the storage device 73 (step 317).
  • the values of analysis frequency information 4 and ⁇ d2 stored from the storage device 73, and further the values of the F- ⁇ table stored in the database 78 are read from the recording medium 77 to obtain the analysis upper limit frequency.
  • the value of the corresponding wavelength ⁇ min2 is calculated and stored in the storage device 73 (step 319).
  • n in the equation (10) is input by the input device 74 and stored in the storage device 73.
  • the same value of n stored in the input data 80 or database 78 may be read out from the medium 77 of the recording medium 77 and stored in the storage device 73. ⁇ (step 320).
  • the value of ⁇ min2, the value of n, and the size information 5 stored in the storage device 73 are read out, the processing of equation (10) is performed, and the length lcell2 of one side of the divided cell Candidate values are obtained and stored in the storage device 73.
  • the value of lcell2 satisfies the equation (10), and the maximum value that can properly divide an LSI chip (hereinafter also referred to as “optimum value 2”) and an integral fraction of that value must be obtained. Since there is a limit to the capacity that can be stored, any number (optimum value 2, 10 up to the value of 1Z10, etc.) is stored in the storage device 73. Also, instead of the Ice 112 candidate value, the conditional expression can be stored as is! /, (Step 321).
  • the candidate value of lcell2 stored in the storage device 73 is read, and the user selects whether the lcell2 is automatically determined to be the optimal value 2 or not, and uses the input device 74. And enter the result (step 322).
  • the optimum value 2 is selected as the value of lcell2, and is stored in the storage device 73.
  • the user selects a value from the lcell2 candidate values displayed on the display device 75, inputs the lcell2 value by the input device 74, and the value is stored in the storage device 73. (S Step 323).
  • the power supply wiring structure information 2 and lcell2 values stored from the storage device 73 and the power supply circuit model template are read from the database 78, and the power supply circuit model in each cell is created.
  • the configuration of the power supply circuit model for each cell is stored in the storage device 73 (step 324).
  • the element arrangement information 6 stored from the storage device 73, the power supply model 7 for the entire semiconductor integrated circuit, the value of lcell2, the configuration of the power supply circuit model for each cell, and the database 78 also includes the power supply model template.
  • the power supply model for each cell is created, and the configuration of the power supply model for each cell is stored in the storage device 73 (step 325).
  • the stored configuration of the power supply model for each cell is read from the storage device 73, and the cells are coupled together to create an LSI power supply model 81 (power supply model 20 in FIG. 9) (steps). 326). The result is output from the output device 76.
  • each step in FIG. 18 corresponds to the processing of each step in the block diagram in the first embodiment in FIG. 4 and the second embodiment in FIG. Step 303 in FIG. 18 is Step 111 in FIG. 4, Step 304 is Step 112, Step 305 is Step 113, Step 306 is Step 114, Step 307 is Step 115, Steps 308 to 311 are Step 116, Step 312 is Step 121 and step 313 correspond to step 122, and step 314 corresponds to step 131, respectively. Also, step 315 in FIG.
  • step 18 is step 211
  • step 316 is step 212
  • step 317 is step 212
  • step 317 is step 213, step 318 ⁇ or step 214
  • Step 324 corresponds to step 221
  • step 325 corresponds to step 222
  • step 326 corresponds to step 231.
  • the power supply model creation in the case where there are a plurality of power supply systems shown in the fourth embodiment also includes steps 303 to 314 or steps 315 to 326 in the program of FIG.
  • steps 303 to 314 or steps 315 to 326 in the program of FIG. By performing processing on multiple power systems, an LSI power model can be created in the same way.
  • an LSI power supply model can be automatically generated by inputting LSI all circuit connection information, layout information, and analysis conditions.
  • This system requires a method for creating the operation part and internal capacitance part of the entire LSI, but since several types of methods have been proposed for this method, by incorporating this method into the system, It can be easily realized.
  • input data 80 is input from the input device 74 to the processing device 71, and the data is stored in the storage device 73.
  • the analysis frequency information 4 has an upper limit analysis frequency of 1 GHz, and the corresponding vacuum wavelength ⁇ lGHzO is 300 [mm] F- ⁇ table, size information 5
  • the chip size of the LSI is 5 [mm] X 5 [mm]
  • the semiconductor integrated circuit power supply model 7 is described with a single current element with a lumped constant capacitance element and a current source model.
  • the amplitude value of the current source is 1 [A]
  • the internal capacitance is 3500 [pF]
  • the number of power supply layers is 3500 [pF]
  • Power supply wiring structure information such as dielectric type LSI power supply wiring structure information 2, transistor structure information such as the gate width and length of the transistors that make up the internal capacitance, and the surface area of the diffusion layer 3, operation in the LSI This is the location information of the part and internal capacity, etc. It is assumed that the element arrangement information 6 and the data necessary for model creation are available.
  • model generation program 79 of FIG. 18 is started by calling the model generation program 79 from the recording medium 77 and controlling the processing device 71.
  • the power supply wiring structure information 2 stored in the storage device 73 is read, and it is confirmed from this data whether the power supply layer of the power supply model to be created is more likely (step). 301 and 302), since it is confirmed that the data power is one layer, the processing of steps 303 to 314 is performed according to FIG.
  • a candidate value of lcelll is obtained and stored in the storage device 73.
  • the condition lcelll ⁇ l.06 [mm] and the optimum value are stored in the storage device 73.
  • the optimum value 1 1.0 [mm], which is the maximum value that can be divided into integers by combining the size information and the conditional expression.
  • step 313 it is distributed from the storage device 73 to the LSI operating part and the entire internal capacitive force, etc., which are stored in a proportion, and so on! /, Device element arrangement information 6, operating part Is described as a current source model, with one capacitive element whose internal capacitance is a lumped constant, the amplitude value of the current source is 1 [A], and the internal capacitance is 3500 [pF].
  • step 122 the configuration of the power supply model for each cell stored in the storage device 73 is read out, the cells are coupled (step 131), and the LSI power supply model 81 (power supply model 10 in FIG. , Corresponding to the power supply model 11 in FIG. 6), and the result is output from the output device 76.
  • the structure of the model output in this way is shown in Fig. 7 (a).

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Abstract

　ＬＳＩ内部の位置情報を考慮した、妥当な解析精度を持つ、ＬＳＩの電源モデルの作成方法を提供する。分割セルサイズ決定部で、ＬＳＩの電源配線情報、トランジスタ構造情報、解析周波数情報、サイズ情報、素子配置情報、および半導体集積回路全体電源モデルより、ＬＳＩのセル分割サイズを自動的に決定する。モデル作成部で、それらにＬＳＩ内の位置情報を含めた動作部分のモデルと内部容量部分のモデルを適切な割合で割り当て、モデル結合部でそれらの各セルのモデルを結合させてＬＳＩの電源モデルを作成する。ここで、分割される各セルのサイズは、電源配線情報、トランジスタ構造情報、解析周波数情報から求められる上限解析周波数に対応した波長よりも充分に電気的に小さいサイズになるように決定される。

Description

明 細 書
半導体集積回路の電源モデル作成方法、装置、およびプログラム 技術分野
[0001] 本発明は半導体集積回路の電源モデルの作成方法に関し、特に、半導体集積回 路において発生する放射電磁界をシミュレーションするための、電源端子間に実際 に流れる電流の変化を表す電源モデルの作成方法、装置、およびプログラムに関す る。
背景技術
[0002] 電子機器に搭載されるプリント回路基板（Printed Circuit Board、以下、「PCB 」とも表記する。 )からは、 EMI (Elecromagnetic Interference：不要電磁放射）が 発生する。 EMI発生の主な要因としては、 PCB上の高周波電流、特に半導体集積 回路（Large Scale Integrated Circuit、以下、「LSI」とも表記する。）の電源端 子からの高周波電流が考えられる。そこで、電子機器の EMI対策として、 PCBの設 計段階においてその電源層を流れる高周波電流を見積る必要がある。このため、 E Mlシミュレーションに用いるための適切な LSI電源モデルが必要とされる。
[0003] また、 EMIシミュレーションに限定されず、信号系への漏れ出し電流の解析、半導 体の電源電圧の信号スイッチング時の安定性の解析など、 LSI電源モデルに要求さ れる役割は大きくなつて来て 、る。
[0004] 従来の LSI電源モデルは、図 1に示すように、 LSIの電源端子間の、電流源である 動作部分 91と、動作部分 91に並列な内部容量部分 92を持つ簡易な構造が一般的 であった。電源の配線の部分として、抵抗素子や分布定数の配線モデルを上下の端 子に接続して使用できるようになつている。この電源モデルは、 LSIの電源端子から 外部に流れる電流が、外部の負荷によって変動するため、充分な精度を有していた
[0005] このような電源モデルを設計する方法力 特許文献 1「EMIシミュレーション用半導 体集積回路電源モデルの作成方法、装置およびプログラム」で提案されている。この 文献にお！ヽては、電源の動作部分を可変抵抗と負荷容量で記述した電源モデルが 記載され、可変抵抗の動作で LSIの電源電流の値をコントロールするようになって ヽ る。また、特許文献 2「EMIシミュレーション用半導体集積回路の電源モデルおよび その作成方法」には、電源の動作部分にはトランジスタ記述のモデルを用い、内部容 量には LSI内のトランジスタの動作状態に応じたものと、 LSIの構造力 生じるジヤン クシヨン容量とを考慮した複数の容量モデルを組み合わせたモデルが記載されてい る。
[0006] し力し近年、 LSIが大規模ィ匕し、高速化して!/、く状況にお!、ては、上記の簡易モデ ルでは不十分になって来ているという指摘がある。 LSIのサイズが大きい場合、 LSI の動作部分および内部容量部分は LSIの内部に分布して存在しているが、それを従 来の電源モデルの記述においては、図 2に示すように電源モデル 93がーつだけ、 L SIの中央に存在しているような構造であった。この場合、 LSIには複数のパッケージ と PCBの配線が存在して 、るが、 LSIの動作部分や内部容量の位置情報が考慮さ れていないため、複数のパッケージに流れる電流の差が正確に見積もれなくなる。ま た、電源配線も図に表すように単純な抵抗素子 94一本で表す等していた力 電源回 路網が複雑ィ匕して来ているため、正確なモデルィ匕を行う必要性が生じて来ている。 従来はモデルにおける解析周波数が低力つたため、図 19のような簡易モデルにお いても充分な精度を有していたが、 LSIの高速ィ匕により問題となる周波数も上昇して V、るため、従来の簡易モデルでは充分ではなくなつて来て 、る。
[0007] そのような状況への対策として、新たな電源ノイズ解析用の半導体装置モデルとそ の作成方法の一例が、特許文献 3「半導体装置モデルとその作成方法および装置」 に記載されている。
[0008] この特許文献は、半導体装置の電源ノイズの振る舞いを解析する場合に用いる半 導体装置モデルの作成方法に関するもので、電源ノイズの解析を高精度に行うため 、電源ノイズ解析対象の半導体装置について、電源配線、内部容量、内部消費電流 、および入出力セルのモデル (サブモデル)を作成し、これら電源配線、内部容量、 内部消費電流、および入出力セルのモデル (サブモデル)を結合することにより、電 源ノイズ解析用の半導体装置モデルを作成する。
[0009] モデルの形状としては、 LSIの電源配線の層を指定した分割数で格子状に分割し 、各分割した領域 (電源格子）の各々に存在する電源配線の抵抗およびインダクタン スを十字型の回路モデルに割り付けて電源配線のサブモデルとする。また、各々の 電源配線サブモデルの中心にノイズ源のモデルや内部容量のモデルを結合して、 実際の電流の動作を表現できるとして 、る。
[0010] このようにすれば、大規模な LSIにおいても LSI内の容量分布を定義することがで き、より正確なモデルを作成することが可能であるとしている。
[0011] し力しこの方法には、具体的な分割数をどのように決めるかの記述されていない。
分割数を変化させて解析を繰り返していけば最適な分割数は求まると考えられるが、 具体的な指針があるわけでは無 、ので、分割数が大きすぎれば解析時間が必要以 上にかかり、小さすぎれば解析精度が充分であるとは言えなくなってしまう。また、分 割数の増減を繰り返し、最適な分割数を得ようとすれば、そのために工数を割くこと になる。
特許文献 1：特開 2002— 304434号公報
特許文献 2：特開 2001— 222573号公報
特許文献 3 :特開 2004— 234618号公報
発明の開示
発明が解決しょうとする課題
[0012] 本発明の目的は、上記の問題点に鑑み、 LSI内部の位置情報を考慮した、妥当な 解析精度を持つ、 LSIの電源モデル、その作成方法およびその作成プログラムを提 供することにある。
課題を解決するための手段
[0013] 本発明は、例えば図 6に示すように、 LSIを解析上限周波数に対応した波長の長さ より充分短い長さの辺を持つセルに分割し、そのセル内に LSI内の配置情報と、セル のサイズに合わせた適切な割合の、 LSIの動作部分と内部容量部分を付加する。ま た、各セルの電源回路は、容量成分を持つ配線モデルが格子状になっている記述 で表現する。そうしてそれら各セルのモデルを結合させて、 LSIの電源モデルを表す
[0014] また、各セルの一辺の長さを、解析上限周波数に対応した波長の長さよりも充分短 、長さとすれば、挿入される動作部分のモデルや内部容量部分のモデルをセルの 中に集中定数的に置くことが可能である。通常、解析周波数の波長よりも充分に小さ い長さ (通常、波長の 1Z10〜1Z20程度)の回路や構造物の解析を行う場合、分 布定数で記述したモデルと集中定数で記述したモデルはほぼ等しいと考えることが できる力 である。
[0015] しかし、今回の場合は LSIのチップ内に分布定数的に内部容量が存在しているた め、電源配線に内部容量がぶら下がつている形になる。通常は、電源配線を構成す る配線モデルの誘電体の誘電率から求まる波長短縮の値から、解析上限周波数に 対応した波長の長さを求めるが、今回考えなくてはいけないのは、電源配線の持つ 容量以上の内部容量がぶら下がつている配線での波長短縮の値である。そこで、こ のような状況におけるみなしの波長短縮の値を求め、みなしの解析上限周波数に対 応した波長の長さを求める。このみなしの波長短縮の値は、 LSIの電源回路を構成 する配線容量の値と、 LSI内に存在するトランジスタ等の容量からなる内部容量の値 と、通常の波長短縮の値の演算により求める。この値よりみなしの解析上限周波数に 対応した波長の長さを求め、セルのサイズを決定する。
[0016] この方法により作成された LSIの電源モデルは、適切なセル分割を行いそのセル 毎に動作部分と内部容量部分を有し、各セル毎に電源回路のモデルで結合して 、 るため、 LSI内の位置情報が反映されているモデルとなっている。また、各セル内に おける動作部分と内部容量部分は集中的に存在している力 各セルの一辺の長さが 解析上限周波数に対応した波長の長さより充分小さいため、集中的に存在しても分 布して存在したときの特性と殆ど変わらない特性が得られる。
[0017] また、各セルの適切なサイズに合わせて LSIを分割して 、るので、必要以上に電源 モデルが複雑にならず、余計な解析時間を要することもない。さらに、セルの適切な サイズは、電源配線構造や内部容量値、さらに上限解析周波数等、 LSIの情報等か ら自動的に求めることが可能であるため、モデルを自動作成することが可能な装置お よびプログラムの構築が可能である。
[0018] 本発明によれば、従来の電源モデルでは対応できなカゝつた、 LSIの高速化に対応 した、内部がセル分割された電源モデルを容易に作成することが可能になる。この方 法で作成された電源モデルは、元々上限解析周波数を考慮して作成されて！ヽるため 、妥当なサイズでのセル分割をしており、解析精度も妥当であると考えられる。また、 セル分割のサイズをほぼ自動的に決定可能なため、セルのサイズを決定するのに余 分な時間は必要無ぐセルサイズを細かくしすぎて必要以上の解析時間を取られるこ とも無い。また、入力データを用意するだけで、電源モデルの知識が深くないユーザ 一であっても、容易にモデルを作成可能なツールを提供できる。
図面の簡単な説明
[図 1]図 1は従来の半導体集積回路内部の電源モデルの基本構成図である。
[図 2]図 2は従来の導体集積回路内部の電源モデルに電源回路モデルを接続した 記述の一例である。
[図 3]図 3は本発明の第 1の実施形態による半導体集積回路電源モデル作成装置の 構成を示すブロック図である。
[図 4]図 4は第 1の実施形態による半導体集積回路電源モデル作成装置の処理の流 れを示すフローチャートである。
[図 5]図 5は分布定数モデルと、複数分割した集中定数モデルにおける配線と、両者 の特性の比較結果を示す図である。
[図 6]図 6は本発明の第 1の実施形態による半導体集積回路電源モデル作成装置に よって作成された半導体集積回路内部の電源モデルの構成図である。
[図 7]図 7は本発明の第 1の実施形態による半導体集積回路電源モデル作成装置に よって作成された半導体集積回路内部の電源モデルの一例と、従来の半導体集積 回路内部の電源モデルの一例をそれぞれ示す図である。
[図 8]図 8は本発明の第 2の実施形態による半導体集積回路電源モデル作成装置の 構成を示す図である。
[図 9]図 9は第 2の実施形態による半導体集積回路電源モデル作成装置の処理の流 れを示すフローチャートである。
[図 10]図 10は本発明の第 2の実施形態による半導体集積回路電源モデル作成装置 によって作成された半導体集積回路内部の電源モデルの構成図である。
[図 11]図 11は本発明の第 2の実施形態による半導体集積回路電源モデル作成装置 によって作成された半導体集積回路内部の電源モデルの一例と、従来の半導体集 積回路内部の電源モデルの一例をそれぞれ示す図である。
圆 12]図 12は本発明の第 3の実施形態に従い作成された複数の動作部分を有する 半導体集積回路内部の電源モデルおよび各セルにおけるモデルの構成図の一例を 示す図である。
圆 13]図 13は本発明の第 3の実施形態に従い作成された複数の内部容量部分を有 する半導体集積回路内部の電源モデルおよび各セルにおけるモデルの構成図の一 例を示す図である。
圆 14]図 14は本発明の第 3の実施形態に従い作成された 2種類の動作部分を有す る半導体集積回路内部の電源モデルおよび各セルにおけるモデルの構成の一例と
、電流源の電流波形を示す図である。
圆 15]図 15は本発明の第 3の実施形態に従い作成された 2種類の内部容量部分を 有する半導体集積回路内部の電源モデルおよび各セルにおけるモデルの構成の一 例を示す図である。
圆 16]図 16は本発明の第 4の実施形態に従い作成された複数の電源系統を有する 半導体集積回路内部の電源モデルおよび各セルにおけるモデルの構成の一例を示 す図である。
圆 17]図 17は本発明の第 4の実施形態に従い作成された 2種類の電源系統を有す る半導体集積回路内部の電源モデルおよび各セルにおけるモデルの構成の一例と
、各電源源の電流波形を示す図である。
圆 18]図 18は本発明の第 5の実施形態による半導体集積回路電源モデル作成装置 で使用される半導体集積回路電源モデル作成プログラムの流れ図である。
圆 19]図 19は本発明の第 5の実施形態による半導体集積回路電源モデル作成装置 の構成図である。
符号の説明
1 入力データ
2 電源配線構造情報
3 トランジスタ構造情報 解析周波数情報
サイズ情報
素子配置情報
半導体集積回路全体電源モデル
LSIの全回路接続情報
LSIのレイアウト情報
第 1の実施形態において作成される半導体集積回路の電源モデル 電源層が一層の半導体集積回路の電源モデルの全体図
電源層が一層の各セルの電源モデルにおける電源回路のモデル 分布定数で記述された配線モデル
電源層が一層の各セルの電源モデルにおける動作部分のモデル 電源層が一層の各セルの電源モデルにおける内部容量部分のモデル 第 1の実施形態において作成された半導体集積回路の電源モデルの一例 第 1の実施形態にお!、て作成された各セルの電源モデルの一例 従来の半導体集積回路の電源モデルの一例
LSIの外部端子の位置の一例
第 2の実施形態にぉ 、て作成される半導体集積回路の電源モデル 電源層が 2層の半導体集積回路の電源モデルの全体図
電源層が 2層の各セルの電源モデルにおける電源回路のモデル 分布定数で記述された配線モデル
電源層が 2層の各セルの電源モデルにおける動作部分のモデル 電源層が 2層の各セルの電源モデルにおける内部容量部分のモデル 電源層が 2層の各セルの電源モデルにおける電源回路のモデル 第 2の実施形態にお 、て作成された半導体集積回路の電源モデルの一例 第 2の実施形態にお 、て作成された各セルの電源モデルの一例 従来の半導体集積回路の電源モデルの一例
第 3の実施形態における半導体集積回路の電源モデルの一例
電源層が 2層の各セルの電源モデルにおける電源回路のモデル 33 分布定数で記述された配線モデル
34 電源層が 2層の各セルの電源モデルにおける動作部分のモデル
34a 各セルの電源モデルにおける複数の動作部分のモデルのうちの一つ
34b 各セルの電源モデルにおける複数の動作部分のモデルのうちの一つ
35 電源層が二層の各セルの電源モデルにおける内部容量部分のモデル 35a 各セルの電源モデルにおける複数の内部容量部分のモデルのうちの一つ 35b 各セルの電源モデルにおける複数の内部容量部分のモデルのうちの一つ 36 電源層が 2層の各セルの電源モデルにおける電源回路のモデル
37 第 3の実施形態における半導体集積回路の電源モデルの一例
40 電流源
41 電流源
42 電流源からの電流が出力される端子
43 2種類の周波数特性の異なる内部容量部分で構成されている第 3の実施形態 の一例における内部容量部分のモデル
44 内部容量部分
45 内部容量部分
51 第 1の電源層
52 第 2の電源層
53 第 3の電源層
54 第 1の電源層に対応した各セルの電源モデルにおける電源回路のモデル 55 第 2の電源層に対応した各セルの電源モデルにおける電源回路のモデル 56 第 3の電源層に対応した各セルの電源モデルにおける電源回路のモデル 57 各セルの電源モデルにおける第 1と第 3の電源層間の動作部分のモデル 58 各セルの電源モデルにおける第 1と第 3の電源層間の内部容量部分のモデル 59 各セルの電源モデルにおける第 2と第 3の電源層間の動作部分のモデル 60 各セルの電源モデルにおける第 2と第 3の電源層間の内部容量部分のモデル 61 第 4の実施形態の一例における第 1の電源層
62 第 4の実施形態の一例における第 2の電源層 63 第 4の実施形態の一例における第 3の電源層
64 第 4の実施形態の一例における第 1の電源層に対応した各セルの電源モデル における電源回路のモデル
65 第 4の実施形態の一例における第 2の電源層に対応した各セルの電源モデル における電源回路のモデル
66 第 4の実施形態の一例における第 3の電源層に対応した各セルの電源モデル における電源回路のモデル
67 第 4の実施形態の一例における第 1と第 3の電源層間の動作部分である電流 源のモデル
68 第 4の実施形態の一例における第 1と第 3の電源層間の内部容量部分である 内部容量部分のモデル
69 第 4の実施形態の一例における第 2と第 3の電源層間の動作部分である電流 源のモデル
70 第 4の実施形態の一例における第 2と第 3の電源層間の内部容量部分である 内部容量部分のモデル
71 処理装置
72 データ処理装置
73 記憶装置
74 入力装置
75 表示装置
76 出力装置
77 記録媒体
78 データベース
79 モデル生成プログラム
80 入力データ
81 出力される半導体集積回路の電源モデル
91 従来の電源モデルにおける動作部分のモデル
92 従来の電源モデルにおける内部容量部分のモデル 93 従来の電源モデル
94 抵抗素子で表現された電源配線モデル
100 200 入力部
110 210 分割セルサイズ決定部
120 220 モデル作成部
130 230 モデル結合部
140 240 記憶部
150 250 出力部
111 116 121 122 131 ステップ
211- 216 221 222 231 ステップ
301 -326 ステップ
発明を実施するための最良の形態
[0021] 以下、本発明の実施の形態について図面を参照して説明する。
[0022] [第 1の実施形態]
本実施形態では、 LSIの電源層が 1層のみで構成される電源モデルを作成する。 通常、 LSIには 2種類以上の電源がある力 この場合、 2種類の電源のうち片側は大 地に接続されているものとする。したがって、 LSIの動作している部分や内部容量は 、電源層と大地間に存在している。
[0023] 図 3は本実施形態の半導体集積回路電源モデル作成装置の構成図である。この 装置は、データを入力する入力部 100と、 LSIの分割セルサイズを決定する分割セ ルサイズ決定部 110と、分割された各セル毎に、電源回路のモデル、動作部分のモ デル、内部容量部分のモデルを作成するモデル作成部 120と、各セル毎のモデルを 結合して LSIの電源モデルを出力するモデル結合部 130と、入力部 100から入力さ れたデータを記憶し、また各部 110から 130での途中の処理データを一時的に保存 する記憶部 140と、作成された電源モデルを出力するプリンタ、ディスプレイ等の出 力部 150で構成されている。
[0024] 図 4は、入力部 100から入力される、電源モデルを作成する際に必要となる情報と 、分割セルサイズ決定部 110とモデル作成部 120とモデル結合部 130における処理 の流れを示している。電源モデルを作成する際に必要となる情報は、図 4の左側に示 したような、電源配線の長さ、幅、厚さ、誘電体の種類等である、電源配線構造情報 LSIの電源配線構造情報 2と、内部容量部分を構成するトランジスタのゲート幅ゃゲ ート長、拡散層の表面積等であるトランジスタ構造情報 3と、モデルを使用する際の 上限周波数の情報である解析周波数情報 4と、 LSIのチップサイズであるサイズ情報 5と、 LSI内の動作部分や内部容量の配置情報である素子配置情報 6と、 LSI全体に おける動作部分と内部容量部分で構成された従来の記述の電源モデルである半導 体集積回路全体電源モデル 7を含む。これらの情報から、適切なサイズでセル分割 された電源モデルが作成可能である。また、電源配線構造情報 2とトランジスタ構造 情報 3を両方とも含むデータとして、 LSIの全回路接続情報 8が存在し、サイズ情報 5 と素子配置情報 6を両方とも含むデータとしては LSIのレイアウト情報 9が存在するの で、入力データとしてはそれらを用いるようにすることも可能である。また、トランジスタ 構造情報 3は LSI内部容量を求めるための情報であり、トランジスタの記述ではなぐ 容量セル等実際の容量モデルのデータであっても構わない。また、従来の電源モデ ルである半導体集積回路全体電源モデル 7は、 LSIの全回路接続情報 8から LSI全 体における動作部分と内部容量部分を導出して記述したものであり、例としては特開 2001- 222573号公報ゃ特開 2002- 304434号公報に記載されている方法により 事前に作成されて ヽるものとする。必要に応じて分割セルサイズ決定部 110に入力 する前に入力データ力も作成することも可能である。さらに、半導体集積回路全体電 源モデル 7の記述が各セルにおけるモデルの記述に適用される力 トランジスタ記述 のモデル力も電流源記述のモデルに変える等、記述の変換も可能である。
[0025] 分割セルサイズ決定部 110はステップ 111〜116で構成されて!、る。
[0026] ステップ 111にお 、て、電源配線構造情報 2から、 LSIの電源層における電源配線 と大地間の配線容量の合計値 Clinelを算出する。
[0027] ステップ 112において、トランジスタ構造情報 3から、電源層と大地間に付加された LSIの内部容量の合計値 Cinlを求める。
[0028] ステップ 113において、電源配線構造情報 2から、電源層における電源配線の波 長短縮の値 η ηを求める。この値は、電源配線の誘電体層の誘電率 ε rから次式によ り自動的に算出される。
[0029] [数 1]
7? = 1 £「 ( 1 ) ステップ 114で、求められた Clinel、 Cinl、 η ηの値より、電源配線に内部容量が ぶら下がった時の波長を求める際の波長短縮の値 7? dlを求める。ここで、電源配線 に内部容量がぶら下がって 、ると 、うことは、等価的に電源配線の容量が増加して ヽ ると考えることができ、さらに言えば等価的に電源配線の誘電体層の誘電率が増加し ていると考えることができる。したがって、 Clinelと Cinlの値力 等価的な誘電率が 求まるので、みかけの波長短縮の値 r? dlは（2)式より求められる。
[0030] [数 2]
Figure imgf000014_0001
ステップ 115において、解析周波数情報 4から、解析の上限周波数 Fmaxを導出し 、 Fmaxに対応した真空中の波長をえ minOとしたとき、（2)式で計算された波長短縮 の値 7? dlを用いて、 Fmaxに対応したみなしの波長え miniを（3)式より求める。
[0031] λ mini = r? dl * λ minO (3)
このとき、 Fmaxの値によるえ minOの値は、解析周波数情報 4に含まれていても構わ な！、し、ツールのデータベースとして保持しておくことも可能である。
[0032] ここで、（1)〜（3))式をまとめ、 minlを、 λ minO、 Clinel、 Cinl、 r? nの値を用いて 表すと、（4)式のようになる。
[0033] [数 3]
Figure imgf000014_0002
さらに、ステップ 116において、サイズ情報 5から求められた λ miniの値より、 LSIの 分割セルの一辺の長さ lcelllの長さを求める。ここで、 Clayton R. Paul著、櫻井 秋久 監訳「EMC概論」（ミマツデータシステム、平成 8年 2月 29日初版発行)の P22 において、「素子の集中定数モデルにキルヒホッフの電圧'電流則が適用できるのは 回路の大きさが電気的に小さい場合に限られる」と記述されている。つまり、電流源 や内部容量といった電源モデルの素子は集中定数モデルとして存在するものである 力 実際の LSIの中ではそれらに対応するものが平面上に分布するように存在してい るわけであり、ある一点に集中的にモデルがぶら下がった状態でその LSIを表す場 合、それぞれのモデルの距離が電気的に小さい場合でなくてはならない。したがって 、 LSIの分割セルの各中心に電流源や内部容量の素子がぶら下がって存在する場 合には、各中心同士の距離が電気的に充分小さい、つまり各分割セルの一辺の長さ が電気的に充分小さければよい。つまり、考えるべき最大周波数における波長え min 1よりもモデル同士の距離、すなわち各分割セルの一辺の長さが充分小さくなるように 分割サイズを決定すればよいので、 LSIの分割セルの一辺の長さ lcelllの長さを、（5 )式の関係式を満たし、かつ LSIのチップがきちんと整数分割できるように求める。
lcelll≤ l minl/n (5)
ここで、 nの値は、 lcelllがえ miniより充分小さくなる任意の値である。先述の「EM C概論」の pl9〜20において、「電子回路もしくは電磁波を放射する構造物は、その 物理的な最大の大きさ Lが波長えより充分に小さい、すなわち L《えであれば、電気 的に小さ 1、と言われ、一つの近似的基準にすぎな!、が、
L< X /10 (6)
であるとき回路および電磁構造物は電気的に小さいと仮定する。」と言う意味の記述 があり、これを元に nの値を設定すると、 nの値を 10より大きくとれば、集中定数的な 電源モデルそれぞれが lcelllの距離で存在して!/、ても電気的には問題な 、と!/、うこ とになり、実際の LSI内の状態を等価的に表せると言うことができる。したがって、（5) 式の nの値の目安は 10以上である。 lcelllがえ maxはり充分小さくなり、かつ計算時 間がそれほど増大しないようにするとして、 nは 10〜20といった値を取ることが望まれ る。しかし、解析精度、計算時間等の兼ね合いから、必要な場合においてこの nの値 はそれに限定されるものではない。 [0035] ここで、 nの値の妥当'性を、分布定数と集中定数のモデルを用いた配線について S PIし E(;5imulation Program with Integrated Circuit Emphasisノ 用 ヽて 解析した結果によって具体的に検討してみる。図 5 (a)は長さ lt=l 50mmの伝送線路 の、片方の端に電流値 1Aの交流電流源を取付け、もう片方の端を開放とした解析回 路であり、開放端の電圧の周波数特性を求めている。伝送線路は分布定数で記述さ れており、誘電体層の比誘電率 ε ra=4のマイクロストリップラインとしてモデルを作成 したものであり、この伝送線路の単位長さ当りの LCRのパラメータは、 L=3. 161 X 1 O-10[HZmm]、 C=3. 711 X 10- 14 [F/mm], R=2. 255 X 10-3 [ Ω /mm]と 求められている。一方、図 5 (b)は図 5 (a)の回路を、集中定数を使用したモデルで記 述し直したものであり、 LCRの素子で構成された集中定数単位モデル (各値は Lu、 C u、 Ru)を直列に接続して、伝送線路の等価回路を構成しているものである。集中定 数単位モデルの各素子の値は、伝送線路全体での LCRのそれぞれの値を、集中定 数単位モデルの段数で割ったものである。ここで、先程の解析周波数に対応する波 長と回路の電気的な長さを考えれば、分布定数の伝送線路を、集中定数単位モデ ル何段で表せるかを判断することができる。ここで解析する周波数を 1GHzまでとする と、そのときの波長え tllgは真空中では 300mmであり、非誘電率 ε ra=4であるから、
[0036] 画
Figure imgf000016_0001
= 300/ 2 = 150 [画] と求められる。したがって、伝送線路長 Itは 1GHzでの波長と等しいので、（6)式に従 えば、集中定数単位モデルを 10段より多い数にすれば、集中定数単位モデルは 1G Hzの波長よりも充分小さい電気的な長さと近似できるため、集中定数を用いた等価 回路でも伝送線路は表せるということになる。図 5 (c)〜図 5 (f)は、図 5 (a)の分布定 数のモデル用いたとき、および図 5 (b)の集中定数を使用したモデル (4種類)解析結 果を比較したグラフである。集中定数単位モデルの段数 ( =伝送線路の分割数)はそ れぞれ、図 5 (c)では 1 ( =分割なし）、図 5 (d)では 5、図 5 (e)では 10、図 5 (f)では 2 0としている。このとき、例えば図 5 (e)における集中定数単位モデルの段数を 10とし たとき、集中定数単位モデルの長さは 150ZlO= 15mmに相当するので、そのとき の集中定数単位モデルの各素子の値 Lu、 Cu、 Ruは、
Lu=3. 161 X 10-10 X 15=4. 7415 X 10- 9[H]
Cu=3. 711 X 10-14 X 15=5. 5665 X 10-13[F]
Ru=2. 255 X 10-3 X 15=4. 7415 X 10- 2[ Ω ]
となる。他の段数のときも、それ相応の値を取る。図 5 (c)〜(f)の結果を比較してみる と、図 5 (c)の、集中定数単位モデルの段数が 1 ( =分割無し)では全く結果が異なり 、図 5 (d)の段数を 5としても 900MHz以上で現れるピークの周波数や値が大きく異 なるなど、分布定数のモデルと等価とは言うことはできない。し力し図 5 (e)に示すよう に段数を 10とすると、 900MHz以上で現れているピークの周波数では 0. 5%、値も 2%程度のずれしかなぐ特性はほぼ一致していると言える。また、図 5 (f)のように段 数を 20とした場合はさらに特性は一致し、ピークでの周波数のずれは 0. 1%、値の ずれも 0. 6%程度となる。したがって、集中定数単位モデルの段数、すなわち伝送 線路の分割数は 10より大きければ妥当であると考えてもよい。したがって、（6)式にお ける nの値は 10より大きい値を取り、 10〜20程度であれば妥当であるとしてよい。
[0037] モデル作成部 120処理は 2つのステップ 121、 122で構成されている。
[0038] ステップ 121にお 、ては、電源配線構造情報 2と、分割セルサイズ決定部 110によ つて導出された lcelllの値より決定されたセルのサイズに合わせて、セルの電源回路 のモデルを作成する。電源回路のモデルの構造は、配線モデルが格子状になって 存在し、セルの中心に動作部分と内部容量部分が接続される端子と、外側の辺に隣 のセルとの接合端子を持つ。図 6に示したモデルでは、電源回路のモデル 12は十字 型をしており、他のセルとの接合端子は辺の中心に取る構造となっている力 他の形 状を選ぶことも可能である。また、配線のモデル 13には分布定数のモデルを使用し ているが、インダクタンス、抵抗、容量で記述する集中定数のモデルを選ぶことも可 能である。
[0039] ステップ 122にお 、ては、素子配置情報 6、半導体集積回路全体電源モデル 7、お よび分割セルサイズ決定部 110によって導出された lcelllの値より、決定されたセル のサイズおよび LSI内部の素子の配置情報に従 、、各セルに適切な割合で内部動 作部分のモデル 14および内部容量部分のモデル 15を挿入し、電源回路のモデルと 接続する。図 4における内部動作部分のモデル 14および内部容量部分のモデル 15 の大きさは、分割セルサイズ決定部 110で作成された LSI全体のモデルに対して、セ ルのサイズおよび配置情報等力 考えられる割合になつて 、る。図 6では動作部分 に電流源のモデル、内部容量部分に集中定数のモデルを用いていて、全体に対し その割合を掛け合わせれば各セル毎のモデルは自動作成可能である。もしトランジ スタ記述のような別のモデルを使用した場合にぉ 、ても、 LSI全体のモデル力も各セ ル毎のモデルを作成することは可能である。また、素子配置情報 6に従った場合、内 部動作部分および内部容量部分の全体に対する割合は同じにすることも可能である
[0040] モデル結合部 130の処理はステップ 131で構成されて!、る。
[0041] ステップ 131において、モデル結合部 130は、モデル作成部 120で求められた各 セル毎のモデルをそれぞれの外部セルとの接続端子で接合し、電源層を 1層だけ持 つ LSI全体の電源モデル 10を導出する。なお、最も外側の各セルの辺の複数の接 合端子については、 LSIの外部との単一または複数の接続端子とすることが可能で あり、そうでな!/、場合は何も接続しな!、等の処置を行う。
[0042] このようにして、電源配線構造情報 2、トランジスタ構造情報 3、解析周波数情報 4、 サイズ情報 5、素子配置情報 6、および半導体集積回路全体電源モデル 7より、電源 層が 1層の LSI全体の電源モデル 10を作成することができる。電源モデル 10は、動 作部分 14のモデルや内部容量部分のモデル 15が集中的に存在しても、それらの距 離が配線に容量がぶら下がった状態での波長短縮の値を用いて計算した上限解析 周波数に対応した波長よりも充分に電気的に小さい値となっているため、 LSI内部に 動作部分および内部容量部分が分散して存在している場合と同等の解析精度を持 つていると考えられる。また、適切なサイズのセルに分割し、サイズおよび配置情報を 考慮して動作部分および内部容量を適切な割合で各セルに割り振り、それらを電源 回路のモデルで結合させているので、位置情報を考慮したモデルとなり、解析周波 数の高周波化にも充分対応可能となって 、る。 [0043] ここで、具体的な値を用いて上記の各ステップの処理を説明する。
[0044] まず、入力データ 2〜7を揃える。このとき、解析周波数情報 4には上限解析周波数 は 1GHzでそれに対応した真空中の波長 λ lGHzOは 300[mm]、サイズ情報 5には L SIのチップサイズは 5 [mm] X 5 [mm]、半導体集積回路全体電源モデル 7は動作 部分が電流源のモデル、内部容量部分が集中定数の容量素子 1本で記述されてい て、電流源の振幅の値が 1 [A]、内部容量が 3500 [pF]とされている、という情報で あつたとする。またその他の入力データ 2、 3、 6にも、モデル作成に必要なデータは 揃っていたとする。
[0045] ステップ 111にお 、て、電源配線構造情報 2より配線容量の合計値 Clinelを算出 する。ここで、 Clinel = 50[pF]と算出されたとする。
[0046] ステップ 112において、トランジスタ構造情報 3より内部容量の合計値 Cinlを算出 する。ここで、 Cinl = 10000 [pF]と算出されたとする。この値は半導体集積回路全 体電源モデル 7の内部容量部分の値と等しいが、これは内部容量部分が容量素子 で記述されて ヽたためであり、トランジスタ等で記述されて ヽる場合も存在するため、 ステップ 112で求める必要性がある。
[0047] ステップ 113にお 、て、電源配線構造情報 2より電源配線の波長短縮の値 η ηを求 める。ここでは電源配線を構成する配線における誘電体の誘電率 ε r=4であったとし て、（1)式より
[0048] [数 5] ， = 1 4 = 0.5 と求まる。
[0049] ステップ 114において、内部容量存在時の電源配線の波長短縮の値 η dlを求める
。（2)式より
[0050] [数 6] ^1 = ^0 - l0000) /50 ½ 0-0353 求まる。
[0051] ステップ 115において、解析周波数情報 4より解析上限周波数 Fmaxにおけるみな しの波長の値え miniを求める。ここで、 1GHzにおける真空中の波長 1GHZ0 = 3O 0 [mm]であるから、（3)式より
l minl=0. 0353 * 300= 10. 6 [mm]
と求まる。
ステップ 116において、 LSIのレイアウト情報より分割セルの 1辺の長さ lcelllを求め る。各分割セルの中心にぶら下がる電源モデル間の距離、すなわち各分割セルの一 辺の長さがみなしの波長 λ πιΜよりも充分小さい長さになるように分割サイズを決定 する必要があるので、（5)式にぉ 、てその条件を充分に満たす値として η=10を選ん だとすると
lcelll≤ 10. 6/10=1. 06 [mm]
となる。ここで、 LSIのチップサイズは 5 [mm] X 5 [mm]であり、上の式を満たし、 LSI 力 Sきちんと整数分割できる値として、 lcelll=l [mm]と値を選べば、必要以上に細か い分割を行う必要もなぐ電気的に妥当なモデルが作成されることになる。この場合 セルのサイズは 1 [mm] X 1 [mm]となるので、 LSIは 25分割されたセルで構成され ることになる。
[0052] ステップ 121において、電源配線構造情報 2と lcelllの値より、各セルの電源回路 のモデルを作成する。ここでは図 6に示した例と同様に、配線には ε r=4の値で作成 された分布定数記述のモデルを十字型に並べたモデルとした。
[0053] ステップ 122において、素子配置情報 6、半導体集積回路全体電源モデル 7と lcell 1の値より、各セル毎の電源モデルを作成し、ステップ 121で作成された電源回路の モデルと接続する。レイアウト情報より、 LSIの動作部分と内部容量が LSI全体に等し Vヽ割合で分配されて 、るとすると、各セルにおける動作部分と内部容量の全体と比 較した割合はそれぞれ 1Z25となる。したがって、各セルにおける電流源の振幅の値 «1/25=0. 04 [A]、容量値は 10000,25=400 [pF]と求まる。
[0054] 最後に、ステップ 131において、モデル作成部 120で作成された各セルの電源モ デルを結合させ、 LSIの電源モデル 10を作成する。作成された電源モデル 10を図 7 (a)に示す。
[0055] 同様の LSIについての従来の電源モデルは図 7 (b)に示すものであり、両者を比較 すると、今回提案したモデルは従来のものに比べて解析精度が上昇し、高周波への 対応がされている。例えば、実際のレイアウトでは 24個の位置にピンが存在するとし たら、図 7(a)のモデルではそれに対応する (位置が充分に近い)外部端子が存在し、 さらにその端子力も解析周波数 (〜lGHz)の波長より電気的に充分小さい距離に、そ のセルの面積に対応した動作部分および内部容量が存在し、かつその間の距離に 対応した電源回路のモデルが存在するため、解析周波数に対応して充分位置情報 が反映された解析結果が得られる。し力し図 7 (b)のモデルでは外部端子へ、 LSIの 中心から抵抗素子 (配線モデルを使用してもよ!ヽ）が 1本だけでつながれたと!/ヽぅ構 成のモデルであり、外部端子と LSIの中心にぶら下がる動作部分および内部容量と は、解析周波数 (〜lGHz)の波長より電気的に充分小さい距離にあるとは言えない。 この場合、図 5 (c)における集中定数単位モデルの段数（=線路の分割数）が少ない (1または 5)のときのように、解析周波数が上限値の 1GHzに近付くにつれて特性が異 なっていくと考えられる。
[0056] また、今回のモデルでは分割数を 5 X 5とした力 （5)式における nの値を 10としたた めこのような結果となった。しかし、作成者が解析精度を上げる、または外部端子の 位置を実際のピンに近づける等の目的で、 nの値を変えることも可能である。例えば、 n=20とした場合、先の例において
lcelll≤10. 6/20=0. 53 [mm]
となり、妥当な値は lcelll=0. 5 [mm]となり、 LSIは 10 X 10の 100分割となる。しかし 、やみくもに分割数を増やすわけではなぐ上限解析周波数に対し充分な解析精度 を持ち、かつ解析時間ができるだけ増大しないように、妥当な分割数を選択すること が必要である。その選択の際、基準として（6)式に記述されている近似がある力 全 ての場合にお 、てそれに限定されるものではな 、。 [0057] [第 2の実施形態]
本実施形態では、 LSIの電源層を 2層持つ構造の電源モデルを作成する方法を述 ベる。この場合、 LSIの動作している部分や内部容量は、 2種類の電源層間に存在し ている。また、電源層を構成する配線は、それぞれ大地との間に容量成分を有してい る。ここで、この 2層の電源層は、第 1の実施形態に示したような等価的に電源層 1層 とみなすことができる。その場合、この等価的な 1層の電源層の配線と大地との間に 存在する配線容量成分は、前記 2層の電源層の配線と大地との間に存在する配線 容量成分の合計になる。したがって、この考えを元に、第 1の実施形態に示したような 方法により、電源層を 2層持つ構造の電源モデルを作成する。
[0058] 図 8は、本発明の第 2の実施形態による、半導体集積回路電源モデル作成装置の 構成図である。本装置も第 1の実施形態と同様に、データを入力する入力部 200と、 LSIの分割セルサイズを決定する分割セルサイズ決定部 210と、分割された各セル 毎に、電源回路のモデル、動作部分のモデル、内部容量部分のモデルを作成する モデル作成部 220と、各セル毎のモデルを結合して LSIの電源モデルを出力するモ デル結合部 230と、入力部 200から入力されたデータを記憶し、また各部 210から 2 30での途中の処理データを一時的に保存する記憶部 240と、作成された電源モデ ルを出力するプリンタ、ディスプレイ等の出力部 250で構成されている。
[0059] 図 9は、入力部 200から入力される、電源モデルを作成する際に必要となる情報と 、分割セルサイズ決定部 210とモデル作成部 220とモデル結合部 230における処理 の流れを示している。また、電源モデルを作成する際に必要となる情報も、第 1の実 施形態と同様に、図 9の左側に示したような、電源配線の長さ、幅、厚さ、誘電体の種 類等である、電源配線構造情報 LSIの電源配線構造情報 2、内部容量部分を構成 するトランジスタのゲート幅やゲート長、拡散層の表面積等であるトランジスタ構造情 報 3、モデルを使用する際の上限周波数の情報である解析周波数情報 4、 LSIのチ ップサイズであるサイズ情報 5、 LSI内の動作部分や内部容量の配置情報である素 子配置情報 6、 LSI全体における動作部分と内部容量部分で構成された従来記述の 電源モデルである半導体集積回路全体電源モデル 7を含み、これらの情報から、適 切なサイズでセル分割された電源モデルが作成可能である。また、第 1の実施形態と 同様、電源配線構造情報 2と、トランジスタ構造情報 3を両方とも含むデータとして、 L SIの全回路接続情報 8が存在し、サイズ情報 5と素子配置情報 6を両方とも含むデー タとしては LSIのレイアウト情報 9が存在するので、入力データとしてはそれらを用い るようにすることも可能である。また、第 1の実施形態と同様に、トランジスタ構造情報 3をトランジスタの記述ではなく、容量セル等実際の容量モデルのデータで置き換え ても構わない。また、第 1の実施形態と同様に、従来の電源モデルである半導体集積 回路全体電源モデル 7は、 LSIの全回路接続情報 8から LSI全体における動作部分 と内部容量部分を導出して記述したものであり、必要に応じて分割セルサイズ決定部 14の処理の前に入力データ力 作成することも可能である。さらに、第 1の実施形態 と同様に、モデル 7の記述が各セルにおけるモデルの記述に適用される力 その記 述の変換も可能である。
[0060] 分割セルサイズ決定部 210の処理はステップ 211〜 216で構成されて!、る。
[0061] まず、ステップ 211において、電源配線構造情報 2から、 LSIの電源層における電 源配線と大地間の配線容量の合計値 Cline2を算出する。電源層が 2層存在するた め、 Cline2の値は両方の層と大地間の値の合計となる。
[0062] ステップ 212において、トランジスタ構造情報 3から、 2つの電源層間に付加された L SIの内部容量の合計値 Cin2を求める。
[0063] ステップ 213において、電源配線構造情報 2から、電源層における電源配線の波 長短縮の値 r? nを求める。この値は、電源配線の誘電体層の誘電率 ε rから自動的 に算出され、
[0064] [数 7]
"、、 = ΙΖ ε,- (1 ) である。電源層が 2層存在するものの、電源配線を構成している誘電体の種類は普 通は変わらないため、 r? ηの値は一義的に決定される。もし複数種類の誘電体が存 在している場合は、それらの中で、最も誘電率 ε rの値が大きいものを使い、（1)式か ら nを永める。
[0065] ステップ 214において、求められた Cline2、 Cin2、 η ηの値より、電源配線間に内 部容量が存在している時の波長を求める際の波長短縮の値 r? d2を求める。ここで、 第 1の実施形態のところでも触れたが、電源配線間に内部容量が存在しているという ことは、等価的に電源配線の容量が増加していると考えることができ、さらに言えば等 価的に電源配線の誘電体層の誘電率が増加していると考えることができる。したがつ て、 Cline2と Cin2の値から等価的な誘電率が求まるので、みかけの波長短縮の値 7? d2は（7)式より求められる。
[0066] [数 8]
Figure imgf000024_0001
ステップ 215では、解析周波数情報 4から、解析の上限周波数 Fmaxを導出し、 F maxに対応した真空中の波長をえ minOとしたとき、（7)式で計算された波長短縮の 値 7? d2を用いて、 Fmaxに対応したみなしの波長え min2を（8)式より求める。
[0067] λ min2 = r? d2 * λ minO (8)
このとき、第 1の実施形態と同様に、 Fmaxの値によるえ minOの値は、解析周波数情 報 4に含まれて!/、ても構わな!/、し、ツールのデータベースとして保持しておくことも可 能である。
[0068] ここで、（1)、（7)、（8)式をまとめ、 min2を、 λ minO、 Cline2、 Cin2、 r? nの値を 用いて表すと、（9)式のようになる。
[0069] [数 9]
V* w 0
min 2 Ϊ . . . . (fl ) {Chne 2 + Cin 2) I Chne 2 さらに、ステップ 216において、サイズ情報 5から求められた min2の値よりも充分 小さくなるよう、 LSIの分割セルの一辺の長さ lcell2の長さを、（10)式の関係式を満 たし、かつ LSIのチップがきちんと整数分割できるように求める。
[0070] lcell2≤ l min2/n (10)
第 1の実施形態と同様に、この式において、 lcell2がえ min2よりも充分に電気的に小 さい値を取るように nの値を決定する必要がある。一般には、 nに 10〜20といった、 lc ell2が λ max2より充分小さくなり、かつ計算時間がそれほど増大しないような値を取 ることが望まれる。しかし、やはり第 1の実施形態と同様に、解析精度、計算時間等の 兼ね合 、から、必要な場合にぉ 、てこの nの値はそれに限定されるものではな 、。
[0071] モデル作成部 220の処理はステップ 221と 222で構成されている。
[0072] ステップ 221にお ヽては、電源配線構造情報 2と、分割セルサイズ決定部 210によ つて導出された lce112の値より、決定されたセルのサイズに合わせて、セルの電源回 路のモデルを作成する。電源層が 2層存在するため、電源回路のモデルが 2層存在 し、それぞれが、格子状になった電源回路のモデルとして存在し、セルの中心に動 作部分および内部容量部分が接続される端子と、外側の辺に隣のセルとの接合端 子を持つ構造となっている。図 10に示したモデルでは、それぞれの電源回路のモデ ル 22は十字型をしており、他のセルとの接合端子は辺の中心に取る構造となってい るが、第 1の実施形態と同様に、他の形状を選ぶことも可能であり、配線のモデル 23 には分布定数のモデルを使用しているが、インダクタンス、抵抗、容量で記述する集 中定数のモデルを選ぶことも可能である。
[0073] ステップ 222にお 、ては、素子配置情報 6、半導体集積回路全体電源モデル 7、お よび分割セルサイズ決定部 200によって導出された lcell2の値より、決定されたセル のサイズおよび LSI内部の素子の配置情報に従 、、各セルに適切な割合で内部動 作部分のモデル 24および内部容量部分のモデル 25を挿入し、電源回路のモデル 間に接続する。図 10における内部動作部分のモデル 24および内部容量部分のモ デル 25の大きさは、第 1の実施形態と同様に、分割セルサイズ決定部 210で作成し た LSI全体のモデルに対して、セルのサイズおよび配置情報等力 考えられる割合 になっている。図 8の場合でも第 1の実施形態と同様に、動作部分に電流源のモデ ル、内部容量部分に集中定数のモデルを用いていて、全体に対しその割合を掛け 合わせれば各セル毎のモデルは自動作成可能である。また、第 1の実施形態と同様 に、トランジスタ記述のような別のモデルを使用した場合においても、 LSI全体のモデ ルカ 各セル毎のモデルを作成することは可能であり、素子配置情報 6に従い、内部 動作部分および内部容量部分の全体に対する割合をそれぞれ別々に持つことも可 能である。
[0074] モデル結合部 230の処理はステップ 231で構成されて!、る。
[0075] ステップ 231において、モデル作成部 220で求められた各セル毎のモデルをそれ ぞれの外部セルとの接続端子で接合し、電源層を 2層持つ LSI全体の電源モデル 2 0を導出する。なお、第 1の実施形態と同様に、最も外側の各セルの辺の複数の接合 端子については、 LSIの外部との単一または複数の接続端子とすることが可能であり 、そうでな!/、場合は何も接続しな!、等の処置を行う。
[0076] このようにして、電源配線構造情報 2、トランジスタ構造情報 3、解析周波数情報 4、 サイズ情報 5、素子配置情報 6およびレイアウト情報 2、および半導体集積回路全体 電源モデル 7より、電源層が 2層の LSI全体の電源モデル 20を作成することができる 。この電源モデル 20は、第 1の実施形態と同様に、動作部分のモデル 24や内部容 量部分のモデル 25が集中的に存在しても、それらの距離が配線間に容量が存在し ている状態での波長短縮の値を用いて計算した上限解析周波数に対応した波長より も充分に電気的に小さい値となっているため、 LSI内部に動作部分および内部容量 部分が分散して存在している場合と同等の解析精度を持っていると考えられる。また 、適切なサイズのセルに分割し、サイズおよび配置情報を考慮して動作部分および 内部容量を適切な割合で各セルに割り振り、それらを電源回路のモデルで結合させ ているので、位置情報を考慮したモデルとなり、解析周波数の高周波化にも充分対 応可能となっている。
[0077] ここで、第 1の実施形態と同様に、具体的な値を用いて各ステップの処理を説明す る。
[0078] まず、入力データ 2〜7を揃える。このとき、解析周波数情報 4には上限解析周波数 は 1GHzでそれに対応した真空中の波長 λ lGHzOは 300[mm]、サイズ情報 5には LSIのチップサイズは 6 [mm] X 6 [mm]、半導体集積回路全体電源モデル 7は動作 部分が電流源のモデル、内部容量部分が集中定数の容量素子 1本で記述されてい て、電流源の振幅の値が 1 [A]、内部容量が 3500 [pF]とされている、という情報で あつたとする。また、その他の入力データ 2、 3、 6にも、モデル作成に必要なデータは 揃っていたとする。 [0079] ステップ 211にお 、て、電源配線構造情報 2より 2つの電源配線層の電源配線と大 地間の配線容量の合計値 Cline2を算出する。ここで、 Cline2=100[pF]と算出され たとする。
[0080] ステップ 212において、トランジスタ構造情報 3より 2つの電源配線層間に存在する 内部容量の合計値 Cin2を算出する。ここで、 Cin2=5000[pF]と算出されたとする。 この値も半導体集積回路全体電源モデル 7の内部容量部分の値と等しいが、これは 内部容量部分が容量素子で記述されて 、たためであり、トランジスタ等で記述されて いる場合も存在するため、ステップ 212で求める必要性がある。
[0081] ステップ 213において、電源配線構造情報 2より電源配線の波長短縮の値 η ηを求 める。ここでは 2つの電源配線層における電源配線を構成する配線における誘電体 の誘電率 ε r=4であったとして、（1)式より
[0082] [数 10] η η = 1Z = 0.5 と求まる。
[0083] ステップ 214にお!/、て、内部容量存在時の電源配線の波長短縮の値 η d2を求める
。（7)式より
[0084] [数 11]
0.5
i i = , =00700
(100 + 5000)/ 100
と求まる。
[0085] ステップ 215において、解析周波数情報 4より解析上限周波数 Fmaxにおけるみな しの波長の値え min2を求める。ここで、 1GHzにおける真空中の波長は 300[mm]で ある力ら、（8)式より
l min2 =0. 0700 * 300= 21. 0[mm]
と求まる。 [0086] 次に、ステップ 216において、 LSIのレイアウト情報より分割セルの 1辺の長さ lcelll を求める。各分割セルの中心にぶら下がる電源モデル間の距離、すなわち各分割セ ルの一辺の長さがみなしの波長え min2よりも充分小さい長さになるように分割サイズ を決定する必要があるので、（10)式においてその条件を充分に満たす値として n=l 0を選んだとすると
lcell2≤21. 0/10=2. 10 [mm]
となる。ここで、 LSIのチップサイズは 6 [mm] X 6 [mm]であり、上の式を満たし、 LSI 力 Sきちんと整数分割できる値として、 lcell2=2[mm]と値を選べば、必要以上に細か い分割を行う必要もなぐ電気的に妥当なモデルが作成されることになる。この場合 セルのサイズは 2 [mm] X 2 [mm]となるので、 LSIは 9分割されたセルで構成される ことになる。
[0087] ステップ 221において、電源配線構造情報 2と lcell2の値より、各セルの 2つの電源 配線に対応した電源回路のモデルを作成する。ここでは図 10に示した例と同様に、 配線には ε r=4の値で作成された分布定数記述のモデルを十字型に並べたモデル とした。
[0088] ステップ 222において、素子配置情報 6、半導体集積回路全体電源モデル 7と lcell 2の値より、各セル毎の電源モデルを作成し、ステップ 221で作成された 2つの電源 配線に対応した電源回路のモデルと接続する。レイアウト情報より、 LSIの動作部分 と内部容量力 全体に等しい割合で分配されているとすると、各セルにおける動作 部分と内部容量の全体と比較した割合はそれぞれ 1Z9となる。したがって、各セル における電流源の振幅の値は 1/9^0. I l l [A]、容量値は 5000/9 555. 6 [p F]と求まる。
[0089] 最後に、ステップ 231にお!/、て、モデル作成部 220で作成された各セルの電源モ デルを結合させ、 LSIの電源モデル 27を作成する。作成された電源モデル 27を図 1 1 (a)に示す。
[0090] 同様の LSIについての従来の電源モデルは図 11 (b)であり、両者を比較すると、図 7の場合と同様に、解析周波数 (〜lGHz)の波長より電気的に充分小さい距離で電 源モデルが分散して存在し、それらを電源回路で接続している電源モデル（図 11 (a ) )の方の解析精度が、そのような構造になって!/ヽな 、電源モデル（図 11 (b) )よりも 解析精度は高 ヽと考えることができる。
[0091] [第 3の実施形態]
本実施形態では、 LSIの電源モデルにおける、各セルにおける LSIの電源モデル につ 、て、動作部分および内部容量部分が複数ある場合につ!、ての LSIの電源モ デルの作成方法にっ 、て説明する。
[0092] 図 12は、本実施形態における一例として、第 2の実施形態における電源層が 2層あ る LSIの電源モデル 31の各セルの LSIの電源モデルにおいて、 LSIの動作部分が 2 種類存在するモデルである。これは、 LSIの動作周波数が異なる等、異なる動作をす るものが 2種類存在したため、動作部分 34も 34aと 34bの 2種類が作成されている。こ れは、図 9における入力データの半導体集積回路全体電源モデル 7において、 LSI 全体のモデルで動作部分が 2種類存在しているので、ステップ 212において、分割 セルサイズ決定部 210によって求められた各セルのサイズと素子配置情報 6によって 、それぞれが適切な割合で各セルに配分される。したがって素子配置情報 6により、 各セルにおける動作部分それぞれ（図 12における 34aと 34b)の割合が異なる場合も ある。勿論、動作部分 34の 34aと 34bそれぞれと内部容量部分 35が別々の割合を 持つ場合もある。また、図 12では 34aと 34bどちらの動作部分も電流源モデルで記 述した力 片方だけトランジスタのモデルで記述するなどの組み合わせも可能である
[0093] 図 13は、本実施形態における一例として、第 2の実施形態における電源層が 2層あ る LSIの電源モデル 37の各セルの LSIの電源モデルにおいて、 LSIの内部容量部 分が 2種類存在するモデルである。これは、 LSI内に既存の動作していないトランジ スタの容量と、デカップリング効果を上げるために LSI内部に挿入された容量セル等 、異なる種類の容量が 2種類存在したため、内部容量部分 35も 35aと 35bの 2種類が 作成されている。これらの容量は図 13に示したように容量と抵抗の直列接続にしたモ デルを記述した場合、容量と抵抗の比が各々のモデルによって異なるといった特性 の違いを示す。
これは、図 9における入力データの半導体集積回路全体電源モデル 7において内部 容量部分が 2種類存在しているので、分割セルサイズ決定部 210によって求められ た各セルのサイズと素子配置情報 6によって、それぞれが適切な割合で各セルに配 分される。したがって、レイアウト情報により、各セルにおける内部容量部分それぞれ の割合（図 13における 35aと 35b)が異なる場合もある。勿論、動作部分 34と内部容 量部分 35の 35aと 35bそれぞれが別々の割合を持つ場合も存在する。また、図 13で はどちらの内部容量部分 35a、 35bも容量と抵抗の直列接続にしたモデルで記述し た力 片方だけトランジスタのモデルで記述するなどの組み合わせも可能である。
[0094] 本例においては、図 12および図 13とも、第 2の実施形態における電源層が 2つあ る場合の各セルの電源モデルを示したが、第 1の実施形態における電源層力 S1つし かな 、場合にっ ヽても同様である。
[0095] 本実施形態の具体例を図 14および図 15に示す。
[0096] 図 14 (a)は 5mm X 5mmの LSIを 5 X 5に分割した電源層力 ¾層のモデルであり、各 セル毎に内部容量は 400[pF]の容量素子の 1種類しか有さないが、動作部分を 2種 類有して!/、るモデルである。動作部分は 2種類とも時間変化する電流源で表示され ているモデルであり、 40に示した電流源 [A]は、図 14 (b)に示すようなピーク値 4. 0 [ mA]、底辺が 10[ns]の三角波を 40[ns]周期の間に 2度端子 42に出力し、 41に示 した電流源 [B]は、図 14 (c)に示すようなピーク値 6. 0[mA]、底辺が 5 [ns]の三角 波を 30[ns]周期の間に 2度端子 42に出力する。したがって、端子 42には、電流源 [ A]と [B]の出力の合成されたものが出力されるような構造になっている。
[0097] 図 15も 5mm X 5mmの LSIを 5 X 5に分割した電源層力 ¾層のモデルであり、各セ ル毎に動作部分は振幅 1 [A]の電流源の 1種類しか有さないが、内部容量部分を 2 種類有しているモデルである。内部容量部分 43は、 100[pF]の容量素子と 50[πι Ω ]の抵抗素子が直列に接続されて！ヽる内部容量部分 [Α]である 44と、 300 [pF]の容 量素子と 30[πι Ω]の抵抗素子が直列に接続されている内部容量部分 [B]である 45の 2種類で構成されて ヽるが、内部容量部分 44と 45はそれぞれ直列に接続されて ヽる 容量値と抵抗値の比が異なるため、それぞれ周波数特性が異なる。
[0098] [第 4の実施形態]
本実施形態では、複数組の電源系がある場合の LSIの電源モデルにおける、電源 層を全て同じサイズでセル分割し、各セル毎に複数の電源系統を持ち、セル内の電 源系統毎に動作部分と内部容量部分を、セルサイズおよび配置情報により適切な割 合で有するモデルの作成方法にっ 、て説明する。
[0099] 図 16は、本実施形態における一例として、 LSIのチップ内に電源層が 3層ある場合 の LSIの電源モデルの各セルにお!、てのモデルを示して!/、る。第 1の電源層 51と第 3の電源層 53、および第 2の電源層 52と第 3の電源層 53には、それぞれ異なる電位 差が存在し、したがつてこの LSIは、 2系統の電源組を持っていると考えることができ る。この場合、第 1と第 3の電源層間、および第 2と第 3の電源層間において、第 2の 実施形態の例に従い、モデル化の処理を行う。ここで、電源系統が 1つのときと異な るのは、分割セルサイズ決定部 210においては、それぞれの電源系統についてステ ップ 211〜216の処理を行 、、それぞれの電源系統にぉ 、て（10)式を満たすような lcell2の値を求め、 LSIをセル分割する。このとき、それぞれの系統での処理におけ る nの値は共通にする。その後、ステップ 211にて各セルのそれぞれの電源層 51、 5 2、 53について電源層のモデル 54、 55、 56を作成し、半導体集積回路全体電源モ デル 7よりそれぞれの電源系統における動作部分と内部容量部分のモデルを、分割 セルサイズ決定部 210で求められたセルサイズおよび素子配置情報 6に従 、、適切 な割合でそれぞれの電源系統の電源層のモデル間に接続する。そしてモデル結合 部 220にお ヽて各セルのモデルを各電源層のモデルの接続端子で接続すれば、複 数の電源系統を持つ LSIの電源モデルが作成される。外部端子の処理は、第 2の実 施形態に示した場合と同様である。
[0100] 図 16【こ示した、各セノレの電源モデノレ ίま、第 1、第 2、第 3の電源層 51、 52、 53【こ対 応した第 1、第 2、第 3の電源回路のモデル 54、 55、 56を持ち、それぞれの電源系 統において動作部分と内部容量部分を持った構造である。このとき、第 3の実施形態 で示したように、各々の電源系の動作部分、内部容量部分のモデル力 複数存在す る場合も存在する。また、図 16のように、第 1と第 3の電源層 51、 53間では動作部分 57がトランジスタ記述モデルで内部容量部分 58が容量のみのモデル、第 2と第 3の 電源層 52、 53間では動作部分 59が電流源モデルで内部容量部分 60が容量と抵 抗の直列接続の記述のモデルとなって 、て、それぞれの電源系統にぉ 、てモデル の記述が異なっているが必要に応じてモデルの記述を変えることは可能であり、共通 の記述にしても問題は無い。
[0101] 前述の例では、電源層が 3層あって、電源系統が 2種類存在した力 電源層が 2層 でもそれぞれが対大地間で電源系統を持っている場合も存在する。この場合は、前 述の方法にて第 2の実施形態の例を使用していたものを、第 1の実施形態の例に置 き換えれば、同様に電源モデルを作成することが可能である。
[0102] また、同様に電源系統が 3系統以上存在する場合も、同様の処理を行えば電源モ デルの作成は可能である。
[0103] 本実施形態の具体例を図 17に示す。
[0104] 図 17 (a)は、電源層が 61、 62、 63の 3層が存在する 4[mm] X 4[mm]の LSIのモ デルであり、 l [mm] X 1 [mm]のセルで 4 X 4に分割されている。電源系統は電源層 61と 63間、および電源層 62と 63間の 2系統力存在し、電源層 61、 62、 63にネ目当す る電源回路のモデル 64、 65、 66と、電源回路モデル 64と 66間に動作部分として電 流源 67 [A]と内部容量部分として 100 [pF]の容量素子と 10 [m Ω ]の抵抗素子が直 列に接続された内部容量部分 68 [C]、および電源回路モデル 66と 67間に動作部 分として電流源 69 [B]と内部容量部分として 500 [pF]の容量素子と 20 [m Ω ]の抵 抗素子が直列に接続された内部容量部分 70[D]を組み合わせて、各セル毎のモデ ルは構成されている。動作部分 67、 69は 2種類とも時間変化する電流源で表示され ているモデルであり、電流源 67 [A]は、図 17 (b)に示すようなピーク値 3. 0[mA]、 底辺が 10[ns]の三角波を 40[ns]周期で 2回出力し、電流源 69 [B]は、図 17 (c)に 示すようなピーク値 10. 0 [mA]、底辺が 5 [ns]の三角波を 25 [ns]周期で 2回出力 する。そして電流源 67と 69の動作を含む 2種類の電源系の動作を組み合わせたも の力 各セル毎のモデルの動作となる。
[0105] [第 5の実施形態]
本実施形態では、電源配線構造情報、トランジスタ構造情報、解析周波数情報、サ ィズ情報、素子配置情報、半導体集積回路全体電源モデルという入力情報から、適 切なサイズにセル分割された LSIの電源モデルを作成するプログラムおよびそのプロ グラムを適用した電源モデル作成装置について説明する。 [0106] 図 18は、第 1および第 2の実施形態に記された方法で、 LSIの電源モデルを作成 するプログラムの一例のフローチャートである。また、図 19は、図 18のプログラムを用 V、た LSI電源モデル作成装置の構成図である。
[0107] 図 19の電源モデル作成支援装置は、プログラム制御により動作するデータ処理装 置 72および情報を記憶する記憶装置 73からなる処理装置 71と、入力装置 74と、表 示装置 75と、出力装置 76と、記録媒体 77を有する。入力装置 74は、キーボードおよ びマウス、音声入力装置等、ユーザーが任意にデータを入力可能な装置である。表 示装置 75は、ユーザーが入力結果および途中処理の経過を確認できるディスプレイ 装置である。出力装置 76は、印刷装置およびデータの格納装置等、処理によって得 られた出力結果である LSIの電源モデルの記述をユーザーが獲得できる装置である 。記録媒体 77ίま、図 6、図 10、図 12、図 13、および図 16に示したような各セノレにお ける電源モデルの回路構造と記述方法を記したテンプレートや、周波数と真空時の 波長との関係が示された情報である F- λテーブルが格納されたデータベース 78と、 図 18に記されたモデル作成方法を実現するプログラム（以下、「モデル生成プロダラ ム」とも記述する） 79と、電源モデル作成のための入力データ 80が記録されている。 この記録媒体 80は磁気ディスク、半導体メモリ、 CD— ROMその他の記録媒体であ つてよい。モデル生成プログラム 79は記録媒体 77から処理装置 71に読み込まれ、 処理装置 71の動作を制御する。
[0108] まず、入力装置 74より入力データ 80を処理装置 71に入力し、そのデータを記憶装 置 73に記憶する。この入力データ 80とは、図 4および図 9のフローチャートにおける 入力データ 1のことであり、電源層の数、電源配線の長さ、幅、厚さ、誘電体の種類等 である電源配線構造情報 LSIの電源配線構造情報 2、内部容量部分を構成するトラ ンジスタのゲート幅やゲート長、拡散層の表面積等であるトランジスタ構造情報 3、モ デルを使用する際の上限周波数の情報である解析周波数情報 4、 LSIのチップサイ ズであるサイズ情報 5、 LSI内の動作部分や内部容量の配置情報である素子配置情 報 6、 LSI全体における動作部分と内部容量部分で構成された従来記述の電源モデ ルである半導体集積回路全体電源モデル 7のデータである。このデータは、通常記 録媒体 77に、データベース 78やモデル生成プログラム 79と共に格納されていて、入 力装置 74によってその中から呼び出す。し力し、入力データ 80のうちの一部もしくは 全部を、記録媒体 77から呼び出すのでは無ぐ入力装置 74によって新たに与えても 良 、(解析周波数情報 4は入力装置 74で新たに与え、その他のデータは記録媒体 7 7から呼び出す、等)。
[0109] 次に、モデル生成プログラム 79を記録媒体 77から呼び出し、処理装置 71を制御 することで、図 18のモデル生成プログラムの処理が開始される。この処理は、入力デ ータ 80の入力が完了した時点で、自動的に開始されるとしても良い。
[0110] 次に、記憶装置 73から記憶された電源配線構造情報 2を読み出し、このデータに おいて、作成する電源モデルの電源層が一層かそうでないかを確認する (ステップ 3 01、 302)。
[0111] もし電源層が一層であった場合は、以下に示す処理に従う。
[0112] まず、記憶装置 73から記憶された電源配線構造情報 2を再度読み出し、配線容量 の合計値 Clinelを算出し、記憶装置 73に記憶する (ステップ 303)。
[0113] 次に、記憶装置 73から該記憶されたトランジスタ構造情報 3を読み出し、内部容量 の合計値 Cinlを算出し、記憶装置 73に記憶する (ステップ 304)。
[0114] 次に、記憶装置 73から記憶された電源配線構造情報 2を再度読み出し、真空中の 波長短縮の値 r? nを算出し、記憶装置 73に記憶する (ステップ 305)。
[0115] 次に、記憶装置 73から記憶された Clinel、 Cinl, η ηの値を読み出し、内部容量 存在時の電源配線の波長短縮の値 7? dlを算出し、記憶装置 73に記憶する (ステツ プ 306)。
[0116] 次に、記憶装置 73から該記憶された解析周波数情報 4、 η dlの値、さらに記録媒 体 77からデータベース 78に格納されている F- λテーブルの値を読み出し、解析上 限周波数に対応した波長 λ miniの値を算出し、記憶装置 73に記憶する (ステップ 30 7)。
[0117] 次に、（5)式における nの値を入力装置 74により入力し、記憶装置 73に記憶する。
この nの値は、入力データ 80やデータベース 78の中に格納しておくことも可能であり 、その場合は、記録媒体 77の中から値を読み出し、記憶装置 73に記憶するといぅ処 理を行う（ステップ 308)。 [0118] 次に、記憶装置 73から記憶された λ miniの値、 nの値、およびサイズ情報 5を読み 出し、（5)式の処理を行い、分割されるセルの一辺の長さ lcelllの候補値を求め、記 憶装置 73に記憶する。 Lcelllの値は、（5)式を満たし LSIのチップをきちんと整数分 割できる最大の値 (以下、「最適値 1」とも記述する)と、その整数分の一の値が無限に 求まることになるが、記憶できる容量には限界があるため、任意の数 (最適値 1と、そ の 1Z10の値までの 10個、等)だけ記憶装置 73に記憶することにする。また、 lcelll の候補値の代わりに条件式をそのまま記憶してもよ!、 (ステップ 309)。
[0119] 次に、記憶装置 73から記憶された lcelllの候補値を読み出し、ユーザーが lcelllを 最適値 1に自動決定する場合と、そうではない場合のどちらかを選択し、入力装置 7 4を用いてその結果を入力する (ステップ 310)。 Lcelllを最適値 1に自動決定する場 合は、 lcelllの値は最適値 1が選択され、記憶装置 73に記憶される。一方そうしない 場合は、表示装置 75に表示された lcelllの候補値の中からユーザーが値を選択し、 入力装置 74によって lcelllの値を入力し、その値が記憶装置 73に記憶される (ステ ップ 311)。
[0120] 次に、記憶装置 73から記憶された電源配線構造情報 2と lcelllの値、さらにデータ ベース 78から電源回路のモデルのテンプレートを読み出し、各セルにおける電源回 路のモデルを作成し、各セル毎の電源回路のモデルの構成を記憶装置 73に記憶す る（ステップ 312)。
[0121] 次に、記憶装置 73から記憶された素子配置情報 6、半導体集積回路全体電源モ デル 7、 lcelllの値、各セル毎の電源回路のモデルの構成、さらにデータベース 78 力も電源モデルのテンプレートを読み出し、各セルにおける電源モデルを作成し、各 セル毎の電源モデルの構成を記憶装置 73に記憶する (ステップ 313)。
[0122] 次に、記憶装置 73から記憶された各セル毎の電源モデルの構成を読み出し、セル 同士を結合させ、 LSIの電源モデル 81 (図 3における電源モデル 10)を作成する (ス テツプ 314)。この結果を出力装置 76より出力する。
[0123] 一方、図 18におけるステップ 302にて、電源層が一層でない場合には、以下に示 す処理に従う。
[0124] まず、記憶装置 73から記憶された電源配線構造情報 2を再度読み出し、配線容量 の合計値 Cline2を算出し、記憶装置 73に記憶する (ステップ 315)。
[0125] 次に、記憶装置 73から該記憶されたトランジスタ構造情報 3を読み出し、内部容量 の合計値 Cin2を算出し、記憶装置 73に記憶する (ステップ 316)。
[0126] 次に、記憶装置 73から記憶された電源配線構造情報 2を再度読み出し、真空中の 波長短縮の値 r? nを算出し、記憶装置 73に記憶する (ステップ 317)。
[0127] 次に、記憶装置 73から記憶された Cline2、 Cin2、 η ηの値を読み出し、内部容量 存在時の電源配線の波長短縮の値 7? d2を算出し、記憶装置 73に記憶する (ステツ プ 318)。
[0128] 次に、記憶装置 73から記憶された解析周波数情報 4、 η d2の値、さらに記録媒体 7 7からデータベース 78に格納されている F- λテーブルの値を読み出し、解析上限周 波数に対応した波長 λ min2の値を算出し、記憶装置 73に記憶する (ステップ 319)。
[0129] 次に、（10)式における nの値を入力装置 74により入力し、記憶装置 73に記憶する 。ステップ 308の場合と同じぐ nの値を入力データ 80やデータベース 78の中に格納 しておいたものを記録媒体 77の中力も値を読み出し、記憶装置 73に記憶するという 処理を行っても良 ヽ（ステップ 320)。
[0130] 次に、記憶装置 73から記憶された λ min2の値、 nの値、およびサイズ情報 5を読み 出し、（10)式の処理を行い、分割されるセルの一辺の長さ lcell2の候補値を求め、 記憶装置 73に記憶する。 lcell2の値は、（10)式を満たし LSIのチップをきちんと整 数分割できる最大の値 (以下、「最適値 2」とも記述する)と、その整数分の一の値が無 限に求まることになる力 記憶できる容量には限界があるため、任意の数 (最適値 2と 、その 1Z10の値までの 10個、等)だけ記憶装置 73に記憶することにする。また、 Ice 112の候補値の代わりに、条件式をそのまま記憶してもよ!/、 (ステップ 321)。
[0131] 次に、記憶装置 73から記憶された lcell2の候補値を読み出し、ユーザーが lcell2 を最適値 2に自動決定する場合と、そうではない場合のどちらかを選択し、入力装置 74を用いてその結果を入力する (ステップ 322)。 lcell2を最適値 2に自動決定する 場合は、 lcell2の値は最適値 2が選択され、記憶装置 73に記憶される。一方そうしな い場合は、表示装置 75に表示された lcell2の候補値の中からユーザーが値を選択 し、入力装置 74によって lcell2の値を入力し、その値が記憶装置 73に記憶される (ス テツプ 323)。
[0132] 次に、記憶装置 73から記憶された電源配線構造情報 2と lcell2の値、さらにデータ ベース 78から電源回路のモデルのテンプレートを読み出し、各セルにおける電源回 路のモデルを作成し、各セル毎の電源回路のモデルの構成を記憶装置 73に記憶す る（ステップ 324)。
[0133] 次に、記憶装置 73から記憶された素子配置情報 6、半導体集積回路全体電源モ デル 7、 lcell2の値、各セル毎の電源回路のモデルの構成、さらにデータベース 78 力も電源モデルのテンプレートを読み出し、各セルにおける電源モデルを作成し、各 セル毎の電源モデルの構成を記憶装置 73に記憶する (ステップ 325)。
[0134] 次に、記憶装置 73から該記憶された各セル毎の電源モデルの構成を読み出し、セ ル同士を結合させ、 LSIの電源モデル 81 (図 9における電源モデル 20)を作成する（ ステップ 326)。この結果を出力装置 76より出力する。
[0135] なお、図 18の各ステップの処理は、図 4の第 1の実施形態および図 9の第 2の実施 形態におけるブロック図における各ステップの処理に対応している。図 18のステップ 303は図 4におけるステップ 111、ステップ 304はステップ 112、ステップ 305はステツ プ 113、ステップ 306はステップ 114、ステップ 307はステップ 115、ステップ 308〜3 11はステップ 116、ステップ 312はステップ 121、ステップ 313はステップ 122、ステツ プ 314はステップ 131にそれぞれ対応している。また、図 18のステップ 315は図 9に おけるステップ 211、ステップ 316はステップ 212、ステップ 317はステップ 213、ステ ップ 318ίまステップ 214、ステップ 319ίまステップ 215、ステップ 320〜323ίまステツ プ 216、ステップ 324はステップ 221、ステップ 325はステップ 222、ステップ 326はス テツプ 231にそれぞれ対応して!/ヽる。
[0136] 図 18のモデル生成プログラムおよび図 19に示した電源モデル作成装置において 、ユーザーは、必要なデータを用意することで、妥当な解析精度を持つ LSIの電源モ デルをほぼ自動的に作成することができる。また、以前提案されている半導体集積回 路全体電源モデル 7の自動作成手法を適用した自動作成支援システムと組み合わ せれば、ユーザーが用意する入力データをさらに減らすことが可能になり、 LSIの電 源モデルの作成に対して殆ど知識を必要とせずに、 LSIの電源モデルを作成するこ とがでさる。
[0137] また、図 16のように、第 4の実施形態に示した電源系統が複数ある場合の電源モ デル作成についても、図 18のプログラムにおいて、ステップ 303〜314またはステツ プ 315〜326の処理を複数電源系統に対して行うことにより、同様に LSIの電源モデ ルが作成可能である。
[0138] このような電源モデル作成装置を用いれば、 LSIの全回路接続情報、レイアウト情 報および解析条件を入力することにより、 LSIの電源モデルが自動生成可能である。 このシステムには、 LSI全体においての動作部分および内部容量部分の作成手法が 必要になるが、この方法には以前何種類かの方法が提案されているため、その手法 もシステムに組み込むことによって、簡単に実現可能である。
[0139] ここで、本実施形態の具体例として、図 7 (a)に示したモデルを図 19の自動作成支 援装置で、図 4に記述されたステップで作成される際の処理動作を示す。
[0140] まず、入力装置 74より入力データ 80を処理装置 71に入力し、そのデータを記憶装 置 73に記憶する。この入力データ 80の中には、解析周波数情報 4には上限解析周 波数は 1GHzで、それに対応した真空中の波長 λ lGHzOは 300[mm]とされている F- λテーブル、サイズ情報 5には LSIのチップサイズは 5 [mm] X 5 [mm]、半導体集 積回路全体電源モデル 7は動作部分が電流源のモデル、内部容量部分が集中定数 の容量素子 1本で記述されていて、電流源の振幅の値が 1 [A]、内部容量が 3500[ pF]とされ、その他の入力データである電源層の数 (今回は 1層のみ）、電源配線の 長さ、幅、厚さ、誘電体の種類等である電源配線構造情報 LSIの電源配線構造情報 2、内部容量部分を構成するトランジスタのゲート幅やゲート長、拡散層の表面積等 であるトランジスタ構造情報 3、 LSI内の動作部分や内部容量の配置情報であり、 LS Iの動作部分と内部容量力 全体に等 、割合で分配されて 、ると!/、う素子配置情 報 6と、モデル作成に必要なデータは揃っているとする。
[0141] 次に、モデル生成プログラム 79を記録媒体 77から呼び出し、処理装置 71を制御 することで、図 18のモデル生成プログラムの処理が開始されるとする。
[0142] 次に、記憶装置 73から記憶された電源配線構造情報 2を読み出し、このデータに ぉ 、て、作成する電源モデルの電源層が一層かそうでな ヽかを確認するが (ステップ 301および 302)、データ力も電源配線層は一層であるということが確認されるので、 図 18に従 、、ステップ 303〜314の処理が行われる。
[0143] まず、ステップ 303として、記憶装置 73から記憶された電源配線構造情報 2を再度 読み出し、電源配線構造情報 2より配線容量の合計値として Clinel=50[pF]を算出 し (ステップ 111)、記憶装置 73に記憶する。
[0144] 次に、ステップ 304として、記憶装置 73から記憶されたトランジスタ構造情報 3を読 み出し、内部容量の合計値として Cinl = 10000[pF]を算出し (ステップ 112)、記 憶装置 73に記憶する。
[0145] 次に、ステップ 305として、記憶装置 73から記憶された電源配線構造情報 2を再度 読み出し、誘電体の比誘電率から真空中の波長短縮の値 r? n=0. 5 (ステップ 113) を算出し、記憶装置 73に記憶する。
[0146] 次に、ステップ 306として、記憶装置 73から記憶された Clinel = 50[pF]、 Cinl =
10000[pF]、 r? n=0. 5の値を読み出し、内部容量存在時の電源配線の波長短縮 の値
[0147] [数 12]
^ ^(50 + 10000) / 50 。0353 を算出し（図 3のステップ 114)、記憶装置 73に記憶する。
[0148] 次に、ステップ 307として、記憶装置 73から記憶された解析周波数 lGHz、記録媒 体 77からデータベース 78に格納されている F- λテーブルの値とを読み出し、それら 力も真空中の波長え lGHz0 = 3OO[mm]という値を読み出し、および r? dl = 0. 035
3の値を読み出し、解析上限周波数に対応した波長
l minl = 0. 0353 * 300= 10. 6 [mm]
を算出し (ステップ 115)、記憶装置 73に記憶する。
[0149] 次に、ステップ 308として、（6)式における nの値として「n= 10」を入力装置 74によ り入力し、記憶装置 73に記憶する。
[0150] 次に、ステップ 309として、記憶装置 73から該記憶されたえ mini = 10. 6 [mm]、 n = 10の値、および LSIのチップサイズは 5 [mm] X 5 [mm]というサイズ情報を読み 出し、（5)式の処理を行い、分割されるセルの一辺の長さ
lcelll≤10. 6/10= 1. 06 [mm]
として lcelllの候補値を求め、記憶装置 73に記憶する。ここでは、 lcelll≤l. 06 [m m]という条件と、最適値を記憶装置 73に記憶するとする。この場合、サイズ情報と条 件式を組み合わせて、整数分割できる最大値である最適値 1 = 1. 0 [mm]である。
[0151] 次に、ステップ 310として、記憶装置 73から記憶された lcelll≤1. 06 [mm]という 条件式と、最適値 1である lcelll = 1. 0 [mm]という値を読み出し、 lcelllの値を選択 する。ここでは、最適値 1に自動決定する場合と、そうではない場合のどちらかを選択 する。ここでは、 lcelllを最適値 1 = 1. 0 [mm]という値に自動決定するとし、 lcelll = 1. 0[mm]が決定され (ステップ 308からこの 310の処理までで、図 3のステップ 11 6)、記憶装置 73に記憶される。この場合、図 18のステップ 311は行われない。この 場合セルのサイズは 1 [mm] X 1 [mm]となるので、 LSIは 25分割されたセルで構成 されること〖こなる。
[0152] 次に、ステップ 312として、記憶装置 73から該記憶された電源配線構造情報 2と Ice 111 = 1. 0 [mm]という値、さらにデータベース 78から電源回路のモデルのテンプレ ートを読み出し、各セル毎に、配線には ε r=4の値で作成された分布定数記述のモ デルを十字型に並べた電源回路のモデルを作成し (ステップ 121)、各セル毎の電 源回路のモデルの構成を記憶装置 73に記憶する。
[0153] 次に、ステップ 313として、記憶装置 73から該記憶された、 LSIの動作部分と内部 容量力 全体に等 、割合で分配されて 、ると!/、う素子配置情報 6、動作部分が 電流源のモデル、内部容量部分が集中定数の容量素子 1本で記述されていて、電 流源の振幅の値が 1 [A]、内部容量が 3500 [pF]であると 、う半導体集積回路全体 電源モデルの情報 7、 lcelll = 1. 0 [mm]という値、各セル毎の電源回路のモデル の構成、さらにデータベース 78から電源モデルのテンプレートを読み出し、各セルに おける電流源の振幅の値を 1Z25 = 0. 04[A]、容量値は 10000Z25=400[pF] と求め、各セルにおける電源モデルを作成し (ステップ 122)、各セル毎の電源モデ ルの構成を記憶装置 73に記憶する。 次に、ステップ 314として、記憶装置 73から記憶された各セル毎の電源モデルの構 成を読み出し、セル同士を結合させ (ステップ 131)、 LSIの電源モデル 81 (図 4にお ける電源モデル 10、図 6における電源モデル 11に対応）を作成し、この結果を出力 装置 76より出力する。こうして出力されるモデルの構造が図 7 (a)である。

Claims

請求の範囲
半導体集積回路のサイズに合わせて適切なサイズに分割されたセルの組み合わ せによって構成され、各セルが、容量成分を持つ配線によって構成された電源回路
1層と、前記電源回路と大地間に存在し、前記半導体集積回路において一定の動作 を行っている内部動作部分と、前記電源回路と大地間に存在し、前記半導体集積回 路において動作していない内部容量部分とから構成される、半導体集積回路の電源 モデルの作成方法であって、
電源層における配線の持つ誘電体から導き出される波長短縮の値を r? n、電源層 における配線と大地間に生じている配線容量の合計値を Clinel、配線と大地の間に 付加されている内部容量の合計値を Cinl、上限周波数 Fmaxに対応する真空中の 波長をえ minOとしたとき、 λ miniを次式により求め
[数 13]
Figure imgf000042_0001
各セルの 1辺の長さ lcelllを、 λ miniの値と比較して電気的に充分短い値をとるよう に決定するステップと、
半導体集積回路の電源配線構造情報と lcelllの値より、配線モデルが格子状にな つて存在し、セルの中心に内部動作部分と内部容量部分が接続される端子と、外側 の辺に隣接セルとの接合端子を持つ、セルの電源回路のモデルを作成し、半導体 集積回路の素子配置情報と、半導体集積回路の全体電源モデルと、前記 lcelllの 値より、各セルに適切な割合で内部動作部分のモデルおよび内部容量部分のモデ ルを挿入し、前記電源回路のモデルと接続するステップと、
各セルの、前記電源回路のモデル、前記内部動作部分のモデル、および前記内 部容量部分のモデルをそれぞれの外部セルとの接続端子で接合し、電源層を 1層だ け持つ、半導体集積回路全体の電源モデルを導出するステップと、
導出された電源モデルを出力するステップと
を有する、半導体集積回路の電源モデルの作成方法。 [2] 半導体集積回路のサイズに合わせて適切なサイズに分割されたセルの組み合わ せによって構成され、各セル力 各セル力 容量成分を持つ配線によって構成された 電源回路 2層と、前記 2層の電源回路間に存在する前記半導体集積回路において 一定の動作を行っている内部動作部分と、前記 2層の電源回路間に存在し、前記半 導体集積回路にお 、て動作して 、ない内部容量部分とから構成される、半導体集積 回路の電源モデルの作成方法であって、
電源層における配線の持つ誘電体から導き出される波長短縮の値を 7? n、 2つの電 源層における配線と大地間に生じている配線容量の合計値を Cline2、 2つの電源層 における配線間に付加されている内部容量の合計値を Cin2、上限周波数 Fmax〖こ 対応する真空中の波長を λ minOとしたとき、 λ min2を次式により求め
[数 14]
χ . _ n ル o
3 ^(Cline 2 + Cin 2) / Chne 2 各セルの 1辺の長さ lcell2を、 λ min2の値と比較して電気的に充分短い値をとるよう に決定するステップと、
半導体集積回路の電源配線構造情報と lcell2の値より、配線モデルが格子状にな つて存在し、セルの中心に内部動作部分と内部容量部分が接続される端子と、外側 の辺に隣接セルとの接合端子を持つ、セルの電源回路のモデルを作成し、半導体 集積回路の素子配置情報と、半導体集積回路の全体電源モデルと、前記 lcell2の 値より、各セルに適切な割合で内部動作部分のモデルおよび内部容量部分のモデ ルを挿入し、前記電源回路のモデルと接続するステップと、
各セルの、前記電源回路のモデル、前記内部動作部分のモデル、および前記内 部容量部分のモデルをそれぞれの外部セルとの接続端子で接合し、電源層を 2層持 つ、半導体集積回路全体の電源モデルを導出するステップと
導出された電源モデルを出力するステップと
を有する、半導体集積回路の電源モデルの作成方法。
[3] 前記内部動作部分が、前記半導体集積回路おける素子配置情報および前記各セ ルのサイズにより、各セル毎に適切な割合で存在する、請求項 1または 2に記載の、 半導体集積回路の電源モデルの作成方法。
[4] 前記内部容量部分が、前記半導体集積回路全体における素子配置情報および前 記各セルのサイズにより、各セル毎に適切な割合で存在する、請求項 1または 2に記 載の、半導体集積回路の電源モデルの作成方法。
[5] 各セルが持つ内部動作部分が、種類が異なる複数のものによって構成されている
、請求項 1または 2に記載の、半導体集積回路の電源モデルの作成方法。
[6] 各セルが持つ内部容量部分が、種類が異なる複数のものによって構成されている
、請求項 1または 2に記載の、半導体集積回路の電源モデルの作成方法。
[7] 複数の内部動作部分が、前記半導体集積回路全体における素子配置情報および 前記各セルのサイズにより、それぞれが各セル毎に適切な割合で存在する、請求項
5に記載の、半導体集積回路の電源モデルの作成方法。
[8] 複数の内部容量部分が、前記半導体集積回路全体における素子配置情報および 前記各セルのサイズにより、それぞれが各セル毎に適切な割合で存在する、請求項
6に記載の、半導体集積回路の電源モデルの作成方法。
[9] 複数組の電源系統を有する半導体集積回路において、複数の電源系統において 共通のセル分割サイズを求め、各セル毎に複数の電源系統を持ち、セル内の電源 系統毎に請求項 1〜8記載の何れか電源モデルが存在する、半導体集積回路の電 源モデルの設計方法。
[10] 半導体集積回路のサイズに合わせて適切なサイズに分割されたセルの組み合わ せによって構成され、各セルが、容量成分を持つ配線によって構成された電源回路 1層と、前記電源回路と大地間に存在し、前記半導体集積回路において一定の動作 を行っている単一または複数の内部動作部分と、前記電源回路と大地間に存在し、 前記半導体集積回路にお 、て動作して 、な 、単一または複数の内部容量部分とか ら構成される、半導体集積回路の電源モデルの作成装置であって、
電源層における配線の持つ誘電体から導き出される波長短縮の値を 7? n、電源層 における配線と大地間に生じている配線容量の合計値を Clinel、配線と大地の間に 付加されている内部容量の合計値を Cinl、上限周波数 Fmaxに対応する真空中の 波長をえ minOとしたとき、 λ miniを次式により求め
[数 15] Vn -え
各セルの 1辺の長さ lcelllを、 λ miniの値と比較して電気的に充分短い値をとるよう に決定する分割セルサイズ決定手段と、
半導体集積回路の電源配線構造情報と lcelllの値より、配線モデルが格子状にな つて存在し、セルの中心に単一または複数の内部動作部分と単一または複数の内 部容量部分が接続される端子と、外側の辺に隣接セルとの接合端子を持つ、セルの 電源回路のモデルを作成し、半導体集積回路の素子配置情報と、半導体集積回路 の全体電源モデルと、前記 lcelllの値より、各セルに適切な割合で単一または複数 の内部動作部分のモデルおよび単一または複数の内部容量部分のモデルを挿入し 、前記電源回路のモデルと接続するモデル作成手段と、
各セルの、前記電源回路のモデル、前記単一または複数の内部動作部分のモデ ル、および前記単一または複数の内部容量部分のモデルをそれぞれの外部セルと の接続端子で接合し、電源層を 1層だけ持つ、半導体集積回路全体の電源モデル を導出するモデル結合手段と、
導出された電源モデルを出力する出力手段と、
前記電源モデルを作成するのに必要な情報である、半導体集積回路の電源配線 構造情報、半導体集積回路のトランジスタ構造情報、モデルを使用する際の上限周 波数の情報である解析周波数情報、半導体集積回路のサイズ情報、半導体集積回 路の全体電源モデルを記憶すると共に、前記分割セルサイズ決定手段、前記モデル 作成手段、前記モデル結合手段における作業領域としての記憶手段と
を有する、半導体集積回路の電源モデルの作成装置。
半導体集積回路のサイズに合わせて適切なサイズに分割されたセルの組み合わ せによって構成され、各セルが、容量成分を持つ配線によって構成された電源回路 2層と、前記 2層の電源回路間に存在する前記半導体集積回路において一定の動 作を行っている単一または複数の内部動作部分と、前記 2層の電源回路間に存在し 、前記半導体集積回路にお 、て動作して 、な 、単一または複数の内部容量部分と から構成される、半導体集積回路の電源モデルの作成装置であって、
電源層における配線の持つ誘電体から導き出される波長短縮の値を 7? n 2つの電 源層における配線と大地間に生じている配線容量の合計値を Cline2 2つの電源層 間に付加されている内部容量の合計値を Cin2、上限周波数 Fmaxに対応する真空 中の波長をえ minOとしたとき、 λ πήη2を次式により求め
[数 16] え . .. *ん 0
C!i"e 2 + Cm 2) i CUne 2 各セルの 1辺の長さ lcell2を、 λ min2の値と比較して電気的に充分短い値をとるよう に決定する分割セルサイズ決定手段と、
半導体集積回路の電源配線構造情報と lcell2の値より、配線モデルが格子状にな つて存在し、セルの中心に単一または複数の内部動作部分と単一または複数の内 部容量部分が接続される端子と、外側の辺に隣接セルとの接合端子を持つ、セルの 電源回路のモデルを作成し、半導体集積回路の素子配置情報と、半導体集積回路 の全体電源モデルと、前記 lcell2の値より、各セルに適切な割合で単一または複数 の内部動作部分のモデルおよび単一または複数の内部容量部分のモデルを挿入し 、前記電源回路のモデルと接続するモデル作成手段と、
各セルの、前記電源回路のモデル、前記単一または複数の内部動作部分のモデ ル、および前記単一または複数の内部容量部分のモデルをそれぞれの外部セルと の接続端子で接合し、電源層を 2層持つ、半導体集積回路全体の電源モデルを導 出するモデル結合手段と
導出された電源モデルを出力する出力手段と、
前記電源モデルを作成するのに必要な情報である、半導体集積回路の電源配線 構造情報、半導体集積回路のトランジスタ構造情報、モデルを使用する際の上限周 波数の情報である解析周波数情報、半導体集積回路のサイズ情報、半導体集積回 路の全体電源モデルを記憶すると共に、前記分割セルサイズ決定手段、前記モデル 作成手段、前記モデル結合手段
における作業領域としての記憶手段と
を有する、半導体集積回路の電源モデルの作成装置。
複数の電源系統を有する半導体集積回路のサイズに合わせて適切なサイズに分 割されたセルの組み合わせによって構成され、各電源系統の各セルが、容量成分を 持つ配線によって構成された電源回路 1層と、前記電源回路と大地間に存在し、前 記半導体集積回路において一定の動作を行っている単一または複数の内部動作部 分と、前記電源回路と大地間に存在し、前記半導体集積回路において動作していな い単一または複数の内部容量部分とから構成される、半導体集積回路の電源モデ ルの作成装置であって、
各電源系統の電源層における配線の持つ誘電体から導き出される波長短縮の値 を 7? n、各電源層における配線と大地間に生じている配線容量の合計値を Clinel、 配線と大地の間に付加されて ヽる内部容量の合計値を Cinl、上限周波数 Fmaxに 対応する真空中の波長をえ minOとしたとき、各電源系統におけるえ miniを次式により 求め
[数 17] _ _ V» *え o
各セルの 1辺の長さ lcelllを、全ての電源系統の λ miniの値と比較して電気的に充 分短 ヽ値をとるように決定する分割セルサイズ決定手段と、
半導体集積回路の電源配線構造情報と lcelllの値より、各電源系統毎に配線モデ ルが格子状になって存在し、セルの中心に単一または複数の内部動作部分と単一ま たは複数の内部容量部分が接続される端子と、外側の辺に隣接セルとの接合端子 を持つ、セルの電源回路のモデルを作成し、半導体集積回路の素子配置情報と、半 導体集積回路の全体電源モデルと、前記 lcelllの値より、各電源系統の各セルに適 切な割合で単一または複数の内部動作部分のモデルおよび単一または複数の内部 容量部分のモデルを挿入し、前記電源回路のモデルと接続するモデル作成手段と、 各電源系統の各セルに、前記電源回路のモデル、前記単一または複数の内部動 作部分のモデル、および前記単一または複数の内部容量部分のモデルをそれぞれ の外部セルとの接続端子で接合し、各電源系統毎に電源層を 1層だけ持つ、半導体 集積回路全体の電源モデルを導出するモデル結合手段と、
導出された電源モデルを出力する出力手段と、
前記電源モデルを作成するのに必要な情報である、半導体集積回路の電源配線 構造情報、半導体集積回路のトランジスタ構造情報、モデルを使用する際の上限周 波数の情報である解析周波数情報、半導体集積回路のサイズ情報、半導体集積回 路の全体電源モデルを記憶すると共に、前記分割セルサイズ決定手段、前記モデル 作成手段、前記モデル結合手段
における作業領域としての記憶手段と
を有する、半導体集積回路の電源モデルの作成装置。
[13] 複数の電源系統を有する半導体集積回路のサイズに合わせて適切なサイズに分 割されたセルの組み合わせによって構成され、各電源系統の各セルが、容量成分を 持つ配線によって構成された電源回路 2層と、前記 2層の電源回路間に存在する前 記半導体集積回路において一定の動作を行っている単一または複数の内部動作部 分と、前記 2層の電源回路間に存在し、前記半導体集積回路において動作していな い単一または複数の内部容量部分とから構成される、半導体集積回路の電源モデ ルの作成装置であって、
各電源系統の電源層における配線の持つ誘電体から導き出される波長短縮の値 を 7? n、各電源系統の 2つの電源層における配線と大地間に生じている配線容量の 合計値を Cline2、 2つの電源層の配線間に付加されている内部容量の合計値を Ci n2、上限周波数 Fmaxに対応する真空中の波長をえ minOとしたとき、 min2を次式 により求め
[数 18] χ . _ n ル o
3 ^(Cline 2 + Cin 2) / Chne 2 各セルの 1辺の長さ lcell2を、全ての電源系統の λ min2の値と比較して電気的に充 分短 ヽ値をとるように決定する分割セルサイズ決定手段と、
半導体集積回路の電源配線構造情報と lcell2の値より、各電源系統毎に配線モデ ルが格子状になって存在し、セルの中心に単一または複数の内部動作部分と単一ま たは複数の内部容量部分が接続される端子と、外側の辺に隣接セルとの接合端子 を持つ、セルの電源回路のモデルを作成し、半導体集積回路の素子配置情報と、半 導体集積回路の全体電源モデルと、前記 lcell2の値より、各電源系統の各セルに適 切な割合で単一または複数の内部動作部分のモデルおよび単一または複数の内部 容量部分のモデルを挿入し、前記電源回路のモデルと接続するモデル作成手段と、 各電源系統の各セルの、前記電源回路のモデル、前記単一または複数の内部動 作部分のモデル、および前記単一または複数の内部容量部分のモデルをそれぞれ の外部セルとの接続端子で接合し、各電源系統毎に電源層を 2層持つ、半導体集 積回路全体の電源モデルを導出するモデル結合手段と
導出された電源モデルを出力する出力手段と、
前記電源モデルを作成するのに必要な情報である、半導体集積回路の電源配線 構造情報、半導体集積回路のトランジスタ構造情報、モデルを使用する際の上限周 波数の情報である解析周波数情報、半導体集積回路のサイズ情報、半導体集積回 路の全体電源モデルを記憶すると共に、前記分割セルサイズ決定手段、前記モデル 作成手段、前記モデル結合手段における作業領域としての記憶手段と
を有する、半導体集積回路の電源モデルの作成装置。
請求項 1〜9の 、ずれか〖こ記載の、半導体集積回路の電源モデルの作成方法をコ ンピュータに実行させるための、半導体集積回路の電源モデルの作成プログラム。
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