JP4780342B2 - 半導体集積回路の電源モデル作成方法、装置、およびプログラム - Google Patents

Description

本発明は半導体集積回路の電源モデルの作成方法に関し、特に、半導体集積回路において発生する放射電磁界をシミュレーションするための、電源端子間に実際に流れる電流の変化を表す電源モデルの作成方法、装置、およびプログラムに関する。

電子機器に搭載されるプリント回路基板（Ｐｒｉｎｔｅｄ Ｃｉｒｃｕｉｔ Ｂｏａｒｄ、以下、「ＰＣＢ」とも表記する。）からは、ＥＭＩ（Ｅｌｅｃｒｏｍａｇｎｅｔｉｃ Ｉｎｔｅｒｆｅｒｅｎｃｅ：不要電磁放射）が発生する。ＥＭＩ発生の主な要因としては、ＰＣＢ上の高周波電流、特に半導体集積回路（Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ、以下、「ＬＳＩ」とも表記する。）の電源端子からの高周波電流が考えられる。そこで、電子機器のＥＭＩ対策として、ＰＣＢの設計段階においてその電源層を流れる高周波電流を見積る必要がある。このため、ＥＭＩシミュレーションに用いるための適切なＬＳＩ電源モデルが必要とされる。

また、ＥＭＩシミュレーションに限定されず、信号系への漏れ出し電流の解析、半導体の電源電圧の信号スイッチング時の安定性の解析など、ＬＳＩ電源モデルに要求される役割は大きくなって来ている。

従来のＬＳＩ電源モデルは、図１に示すように、ＬＳＩの電源端子間の、電流源である動作部分９１と、動作部分９１に並列な内部容量部分９２を持つ簡易な構造が一般的であった。電源の配線の部分として、抵抗素子や分布定数の配線モデルを上下の端子に接続して使用できるようになっている。この電源モデルは、ＬＳＩの電源端子から外部に流れる電流が、外部の負荷によって変動するため、充分な精度を有していた。

このような電源モデルを設計する方法が、特許文献1「ＥＭＩシミュレーション用半導体集積回路電源モデルの作成方法、装置およびプログラム」で提案されている。この文献においては、電源の動作部分を可変抵抗と負荷容量で記述した電源モデルが記載され、可変抵抗の動作でＬＳＩの電源電流の値をコントロールするようになっている。また、特許文献２「ＥＭＩシミュレーション用半導体集積回路の電源モデルおよびその作成方法」には、電源の動作部分にはトランジスタ記述のモデルを用い、内部容量にはＬＳＩ内のトランジスタの動作状態に応じたものと、ＬＳＩの構造から生じるジャンクション容量とを考慮した複数の容量モデルを組み合わせたモデルが記載されている。

しかし近年、ＬＳＩが大規模化し、高速化していく状況においては、上記の簡易モデルでは不十分になって来ているという指摘がある。ＬＳＩのサイズが大きい場合、ＬＳＩの動作部分および内部容量部分はＬＳＩの内部に分布して存在しているが、それを従来の電源モデルの記述においては、図２に示すように電源モデル９３が一つだけ、ＬＳＩの中央に存在しているような構造であった。この場合、ＬＳＩには複数のパッケージとＰＣＢの配線が存在しているが、ＬＳＩの動作部分や内部容量の位置情報が考慮されていないため、複数のパッケージに流れる電流の差が正確に見積もれなくなる。また、電源配線も図に表すように単純な抵抗素子９４一本で表す等していたが、電源回路網が複雑化して来ているため、正確なモデル化を行う必要性が生じて来ている。従来はモデルにおける解析周波数が低かったため、図１９のような簡易モデルにおいても充分な精度を有していたが、ＬＳＩの高速化により問題となる周波数も上昇しているため、従来の簡易モデルでは充分ではなくなって来ている。

そのような状況への対策として、新たな電源ノイズ解析用の半導体装置モデルとその作成方法の一例が、特許文献3「半導体装置モデルとその作成方法および装置」に記載されている。

この特許文献は、半導体装置の電源ノイズの振る舞いを解析する場合に用いる半導体装置モデルの作成方法に関するもので、電源ノイズの解析を高精度に行うため、電源ノイズ解析対象の半導体装置について、電源配線、内部容量、内部消費電流、および入出力セルのモデル（サブモデル）を作成し、これら電源配線、内部容量、内部消費電流、および入出力セルのモデル（サブモデル）を結合することにより、電源ノイズ解析用の半導体装置モデルを作成する。

モデルの形状としては、ＬＳＩの電源配線の層を指定した分割数で格子状に分割し、各分割した領域（電源格子）の各々に存在する電源配線の抵抗およびインダクタンスを十字型の回路モデルに割り付けて電源配線のサブモデルとする。また、各々の電源配線サブモデルの中心にノイズ源のモデルや内部容量のモデルを結合して、実際の電流の動作を表現できるとしている。

このようにすれば、大規模なＬＳＩにおいてもＬＳＩ内の容量分布を定義することができ、より正確なモデルを作成することが可能であるとしている。

しかしこの方法には、具体的な分割数をどのように決めるかの記述されていない。分割数を変化させて解析を繰り返していけば最適な分割数は求まると考えられるが、具体的な指針があるわけでは無いので、分割数が大きすぎれば解析時間が必要以上にかかり、小さすぎれば解析精度が充分であるとは言えなくなってしまう。また、分割数の増減を繰り返し、最適な分割数を得ようとすれば、そのために工数を割くことになる。
特開２００２−３０４４３４号公報 特開２００１−２２２５７３号公報 特開２００４−２３４６１８号公報

本発明の目的は、上記の問題点に鑑み、ＬＳＩ内部の位置情報を考慮した、妥当な解析精度を持つ、ＬＳＩの電源モデル、その作成方法およびその作成プログラムを提供することにある。

本発明は、例えば図６に示すように、ＬＳＩを解析上限周波数に対応した波長の長さより充分短い長さの辺を持つセルに分割し、そのセル内にＬＳＩ内の配置情報と、セルのサイズに合わせた適切な割合の、ＬＳＩの動作部分と内部容量部分を付加する。また、各セルの電源回路は、容量成分を持つ配線モデルが格子状になっている記述で表現する。そうしてそれら各セルのモデルを結合させて、ＬＳＩの電源モデルを表す。

また、各セルの一辺の長さを、解析上限周波数に対応した波長の長さよりも充分短い長さとすれば、挿入される動作部分のモデルや内部容量部分のモデルをセルの中に集中定数的に置くことが可能である。通常、解析周波数の波長よりも充分に小さい長さ（通常、波長の１／１０〜１／２０程度）の回路や構造物の解析を行う場合、分布定数で記述したモデルと集中定数で記述したモデルはほぼ等しいと考えることができるからである。

しかし、今回の場合はＬＳＩのチップ内に分布定数的に内部容量が存在しているため、電源配線に内部容量がぶら下がっている形になる。通常は、電源配線を構成する配線モデルの誘電体の誘電率から求まる波長短縮の値から、解析上限周波数に対応した波長の長さを求めるが、今回考えなくてはいけないのは、電源配線の持つ容量以上の内部容量がぶら下がっている配線での波長短縮の値である。そこで、このような状況におけるみなしの波長短縮の値を求め、みなしの解析上限周波数に対応した波長の長さを求める。このみなしの波長短縮の値は、ＬＳＩの電源回路を構成する配線容量の値と、ＬＳＩ内に存在するトランジスタ等の容量からなる内部容量の値と、通常の波長短縮の値の演算により求める。この値よりみなしの解析上限周波数に対応した波長の長さを求め、セルのサイズを決定する。

この方法により作成されたＬＳＩの電源モデルは、適切なセル分割を行いそのセル毎に動作部分と内部容量部分を有し、各セル毎に電源回路のモデルで結合しているため、ＬＳＩ内の位置情報が反映されているモデルとなっている。また、各セル内における動作部分と内部容量部分は集中的に存在しているが、各セルの一辺の長さが解析上限周波数に対応した波長の長さより充分小さいため、集中的に存在しても分布して存在したときの特性と殆ど変わらない特性が得られる。

また、各セルの適切なサイズに合わせてＬＳＩを分割しているので、必要以上に電源モデルが複雑にならず、余計な解析時間を要することもない。さらに、セルの適切なサイズは、電源配線構造や内部容量値、さらに上限解析周波数等、ＬＳＩの情報等から自動的に求めることが可能であるため、モデルを自動作成することが可能な装置およびプログラムの構築が可能である。

本発明によれば、従来の電源モデルでは対応できなかった、ＬＳＩの高速化に対応した、内部がセル分割された電源モデルを容易に作成することが可能になる。この方法で作成された電源モデルは、元々上限解析周波数を考慮して作成されているため、妥当なサイズでのセル分割をしており、解析精度も妥当であると考えられる。また、セル分割のサイズをほぼ自動的に決定可能なため、セルのサイズを決定するのに余分な時間は必要無く、セルサイズを細かくしすぎて必要以上の解析時間を取られることも無い。また、入力データを用意するだけで、電源モデルの知識が深くないユーザーであっても、容易にモデルを作成可能なツールを提供できる。

図１は従来の半導体集積回路内部の電源モデルの基本構成図である。 図２は従来の導体集積回路内部の電源モデルに電源回路モデルを接続した記述の一例である。 図３は本発明の第１の実施形態による半導体集積回路電源モデル作成装置の構成を示すブロック図である。 図４は第１の実施形態による半導体集積回路電源モデル作成装置の処理の流れを示すフローチャートである。 図５は分布定数モデルと、複数分割した集中定数モデルにおける配線と、両者の特性の比較結果を示す図である。 図６は本発明の第１の実施形態による半導体集積回路電源モデル作成装置によって作成された半導体集積回路内部の電源モデルの構成図である。 図７は本発明の第１の実施形態による半導体集積回路電源モデル作成装置によって作成された半導体集積回路内部の電源モデルの一例と、従来の半導体集積回路内部の電源モデルの一例をそれぞれ示す図である。 図８は本発明の第２の実施形態による半導体集積回路電源モデル作成装置の構成を示す図である。 図９は第２の実施形態による半導体集積回路電源モデル作成装置の処理の流れを示すフローチャートである。 図１０は本発明の第２の実施形態による半導体集積回路電源モデル作成装置によって作成された半導体集積回路内部の電源モデルの構成図である。 図１１は本発明の第２の実施形態による半導体集積回路電源モデル作成装置によって作成された半導体集積回路内部の電源モデルの一例と、従来の半導体集積回路内部の電源モデルの一例をそれぞれ示す図である。 図１２は本発明の第３の実施形態に従い作成された複数の動作部分を有する半導体集積回路内部の電源モデルおよび各セルにおけるモデルの構成図の一例を示す図である。 図１３は本発明の第３の実施形態に従い作成された複数の内部容量部分を有する半導体集積回路内部の電源モデルおよび各セルにおけるモデルの構成図の一例を示す図である。 図１４は本発明の第３の実施形態に従い作成された２種類の動作部分を有する半導体集積回路内部の電源モデルおよび各セルにおけるモデルの構成の一例と、電流源の電流波形を示す図である。 図１５は本発明の第３の実施形態に従い作成された２種類の内部容量部分を有する半導体集積回路内部の電源モデルおよび各セルにおけるモデルの構成の一例を示す図である。 図１６は本発明の第４の実施形態に従い作成された複数の電源系統を有する半導体集積回路内部の電源モデルおよび各セルにおけるモデルの構成の一例を示す図である。 図１７は本発明の第４の実施形態に従い作成された２種類の電源系統を有する半導体集積回路内部の電源モデルおよび各セルにおけるモデルの構成の一例と、各電源源の電流波形を示す図である。 図１８は本発明の第５の実施形態による半導体集積回路電源モデル作成装置で使用される半導体集積回路電源モデル作成プログラムの流れ図である。 図１９は本発明の第５の実施形態による半導体集積回路電源モデル作成装置の構成図である。

符号の説明

１ 入力データ
２ 電源配線構造情報
３ トランジスタ構造情報
４ 解析周波数情報
５ サイズ情報
６ 素子配置情報
７ 半導体集積回路全体電源モデル
８ ＬＳＩの全回路接続情報
９ ＬＳＩのレイアウト情報
１０ 第１の実施形態において作成される半導体集積回路の電源モデル
１１ 電源層が一層の半導体集積回路の電源モデルの全体図
１２ 電源層が一層の各セルの電源モデルにおける電源回路のモデル
１３ 分布定数で記述された配線モデル
１４ 電源層が一層の各セルの電源モデルにおける動作部分のモデル
１５ 電源層が一層の各セルの電源モデルにおける内部容量部分のモデル
１６ 第１の実施形態において作成された半導体集積回路の電源モデルの一例
１７ 第１の実施形態において作成された各セルの電源モデルの一例
１８ 従来の半導体集積回路の電源モデルの一例
１９ ＬＳＩの外部端子の位置の一例
２０ 第２の実施形態において作成される半導体集積回路の電源モデル
２１ 電源層が２層の半導体集積回路の電源モデルの全体図
２２ 電源層が２層の各セルの電源モデルにおける電源回路のモデル
２３ 分布定数で記述された配線モデル
２４ 電源層が２層の各セルの電源モデルにおける動作部分のモデル
２５ 電源層が２層の各セルの電源モデルにおける内部容量部分のモデル
２６ 電源層が２層の各セルの電源モデルにおける電源回路のモデル
２７ 第２の実施形態において作成された半導体集積回路の電源モデルの一例
２８ 第２の実施形態において作成された各セルの電源モデルの一例
２９ 従来の半導体集積回路の電源モデルの一例
３１ 第３の実施形態における半導体集積回路の電源モデルの一例
３２ 電源層が２層の各セルの電源モデルにおける電源回路のモデル
３３ 分布定数で記述された配線モデル
３４ 電源層が２層の各セルの電源モデルにおける動作部分のモデル
３４ａ 各セルの電源モデルにおける複数の動作部分のモデルのうちの一つ
３４ｂ 各セルの電源モデルにおける複数の動作部分のモデルのうちの一つ
３５ 電源層が二層の各セルの電源モデルにおける内部容量部分のモデル
３５ａ 各セルの電源モデルにおける複数の内部容量部分のモデルのうちの一つ
３５ｂ 各セルの電源モデルにおける複数の内部容量部分のモデルのうちの一つ
３６ 電源層が２層の各セルの電源モデルにおける電源回路のモデル
３７ 第３の実施形態における半導体集積回路の電源モデルの一例
４０ 電流源
４１ 電流源
４２ 電流源からの電流が出力される端子
４３ ２種類の周波数特性の異なる内部容量部分で構成されている第３の実施形態の一例における内部容量部分のモデル
４４ 内部容量部分
４５ 内部容量部分
５１ 第１の電源層
５２ 第２の電源層
５３ 第３の電源層
５４ 第１の電源層に対応した各セルの電源モデルにおける電源回路のモデル
５５ 第２の電源層に対応した各セルの電源モデルにおける電源回路のモデル
５６ 第３の電源層に対応した各セルの電源モデルにおける電源回路のモデル
５７ 各セルの電源モデルにおける第１と第３の電源層間の動作部分のモデル
５８ 各セルの電源モデルにおける第１と第３の電源層間の内部容量部分のモデル
５９ 各セルの電源モデルにおける第２と第３の電源層間の動作部分のモデル
６０ 各セルの電源モデルにおける第２と第３の電源層間の内部容量部分のモデル
６１ 第４の実施形態の一例における第１の電源層
６２ 第４の実施形態の一例における第２の電源層
６３ 第４の実施形態の一例における第３の電源層
６４ 第４の実施形態の一例における第１の電源層に対応した各セルの電源モデルにおける電源回路のモデル
６５ 第４の実施形態の一例における第２の電源層に対応した各セルの電源モデルにおける電源回路のモデル
６６ 第４の実施形態の一例における第３の電源層に対応した各セルの電源モデルにおける電源回路のモデル
６７ 第４の実施形態の一例における第１と第３の電源層間の動作部分である電流源のモデル
６８ 第４の実施形態の一例における第１と第３の電源層間の内部容量部分である内部容量部分のモデル
６９ 第４の実施形態の一例における第２と第３の電源層間の動作部分である電流源のモデル
７０ 第４の実施形態の一例における第２と第３の電源層間の内部容量部分である内部容量部分のモデル
７１ 処理装置
７２ データ処理装置
７３ 記憶装置
７４ 入力装置
７５ 表示装置
７６ 出力装置
７７ 記録媒体
７８ データベース
７９ モデル生成プログラム
８０ 入力データ
８１ 出力される半導体集積回路の電源モデル
９１ 従来の電源モデルにおける動作部分のモデル
９２ 従来の電源モデルにおける内部容量部分のモデル
９３ 従来の電源モデル
９４ 抵抗素子で表現された電源配線モデル
１００、２００ 入力部
１１０、２１０ 分割セルサイズ決定部
１２０、２２０ モデル作成部
１３０、２３０ モデル結合部
１４０、２４０ 記憶部
１５０、２５０ 出力部
１１１〜１１６、１２１、１２２、１３１ ステップ
２１１〜２１６、２２１、２２２、２３１ ステップ
３０１〜３２６ ステップ

以下、本発明の実施の形態について図面を参照して説明する。

［第１の実施形態］
本実施形態では、ＬＳＩの電源層が１層のみで構成される電源モデルを作成する。通常、ＬＳＩには２種類以上の電源があるが、この場合、２種類の電源のうち片側は大地に接続されているものとする。したがって、ＬＳＩの動作している部分や内部容量は、電源層と大地間に存在している。

図３は本実施形態の半導体集積回路電源モデル作成装置の構成図である。この装置は、データを入力する入力部１００と、ＬＳＩの分割セルサイズを決定する分割セルサイズ決定部１１０と、分割された各セル毎に、電源回路のモデル、動作部分のモデル、内部容量部分のモデルを作成するモデル作成部１２０と、各セル毎のモデルを結合してＬＳＩの電源モデルを出力するモデル結合部１３０と、入力部１００から入力されたデータを記憶し、また各部１１０から１３０での途中の処理データを一時的に保存する記憶部１４０と、作成された電源モデルを出力するプリンタ、ディスプレイ等の出力部１５０で構成されている。

図４は、入力部１００から入力される、電源モデルを作成する際に必要となる情報と、分割セルサイズ決定部１１０とモデル作成部１２０とモデル結合部１３０における処理の流れを示している。電源モデルを作成する際に必要となる情報は、図４の左側に示したような、電源配線の長さ、幅、厚さ、誘電体の種類等である、電源配線構造情報ＬＳＩの電源配線構造情報２と、内部容量部分を構成するトランジスタのゲート幅やゲート長、拡散層の表面積等であるトランジスタ構造情報３と、モデルを使用する際の上限周波数の情報である解析周波数情報４と、ＬＳＩのチップサイズであるサイズ情報５と、ＬＳＩ内の動作部分や内部容量の配置情報である素子配置情報６と、ＬＳＩ全体における動作部分と内部容量部分で構成された従来の記述の電源モデルである半導体集積回路全体電源モデル７を含む。これらの情報から、適切なサイズでセル分割された電源モデルが作成可能である。また、電源配線構造情報２とトランジスタ構造情報３を両方とも含むデータとして、ＬＳＩの全回路接続情報８が存在し、サイズ情報５と素子配置情報６を両方とも含むデータとしてはＬＳＩのレイアウト情報９が存在するので、入力データとしてはそれらを用いるようにすることも可能である。また、トランジスタ構造情報３はＬＳＩ内部容量を求めるための情報であり、トランジスタの記述ではなく、容量セル等実際の容量モデルのデータであっても構わない。また、従来の電源モデルである半導体集積回路全体電源モデル７は、ＬＳＩの全回路接続情報８からＬＳＩ全体における動作部分と内部容量部分を導出して記述したものであり、例としては特開２００１-２２２５７３号公報や特開２００２-３０４４３４号公報に記載されている方法により事前に作成されているものとする。必要に応じて分割セルサイズ決定部１１０に入力する前に入力データから作成することも可能である。さらに、半導体集積回路全体電源モデル７の記述が各セルにおけるモデルの記述に適用されるが、トランジスタ記述のモデルから電流源記述のモデルに変える等、記述の変換も可能である。

分割セルサイズ決定部１１０はステップ１１１〜１１６で構成されている。

ステップ１１１において、電源配線構造情報２から、ＬＳＩの電源層における電源配線と大地間の配線容量の合計値Ｃｌｉｎｅ１を算出する。

ステップ１１２において、トランジスタ構造情報３から、電源層と大地間に付加されたＬＳＩの内部容量の合計値Ｃｉｎ１を求める。

ステップ１１３において、電源配線構造情報２から、電源層における電源配線の波長短縮の値ηnを求める。この値は、電源配線の誘電体層の誘電率εrから次式により自動的に算出される。

ステップ１１４で、求められたＣｌｉｎｅ１、Ｃｉｎ１、ηnの値より、電源配線に内部容量がぶら下がった時の波長を求める際の波長短縮の値ηd1を求める。ここで、電源配線に内部容量がぶら下がっているということは、等価的に電源配線の容量が増加していると考えることができ、さらに言えば等価的に電源配線の誘電体層の誘電率が増加していると考えることができる。したがって、Ｃｌｉｎｅ１とＣｉｎ１の値から等価的な誘電率が求まるので、みかけの波長短縮の値ηd1は（２）式より求められる。

ステップ１１５において、解析周波数情報４から、解析の上限周波数Ｆｍａｘを導出し、Ｆｍａｘに対応した真空中の波長をλmin0としたとき、(２)式で計算された波長短縮の値ηd1を用いて、Ｆｍａｘに対応したみなしの波長λmin1を（３）式より求める。

λmin1＝ηd1＊λmin0 （３）
このとき、Ｆｍａｘの値によるλmin0の値は、解析周波数情報４に含まれていても構わないし、ツールのデータベースとして保持しておくことも可能である。

ここで、（１）〜（３）)式をまとめ、λmin1を、λmin0、Cline1、Cin1、ηnの値を用いて表すと、(４)式のようになる。

さらに、ステップ１１６において、サイズ情報５から求められたλmin1の値より、ＬＳＩの分割セルの一辺の長さｌｃｅｌｌ１の長さを求める。ここで、Ｃｌａｙｔｏｎ Ｒ．Ｐａｕｌ著、櫻井 秋久 監訳「ＥＭＣ概論」（ミマツデータシステム、平成８年２月２９日初版発行）のｐ２２において、「素子の集中定数モデルにキルヒホッフの電圧・電流則が適用できるのは回路の大きさが電気的に小さい場合に限られる」と記述されている。つまり、電流源や内部容量といった電源モデルの素子は集中定数モデルとして存在するものであるが、実際のＬＳＩの中ではそれらに対応するものが平面上に分布するように存在しているわけであり、ある一点に集中的にモデルがぶら下がった状態でそのＬＳＩを表す場合、それぞれのモデルの距離が電気的に小さい場合でなくてはならない。したがって、ＬＳＩの分割セルの各中心に電流源や内部容量の素子がぶら下がって存在する場合には、各中心同士の距離が電気的に充分小さい、つまり各分割セルの一辺の長さが電気的に充分小さければよい。つまり、考えるべき最大周波数における波長λmin1よりもモデル同士の距離、すなわち各分割セルの一辺の長さが充分小さくなるように分割サイズを決定すればよいので、ＬＳＩの分割セルの一辺の長さlｃｅｌｌ１の長さを、（５）式の関係式を満たし、かつＬＳＩのチップがきちんと整数分割できるように求める。

lｃｅｌｌ１≦λmin1／ｎ （５）
ここで、ｎの値は、ｌｃｅｌｌ１がλmin1より充分小さくなる任意の値である。先述の「ＥＭＣ概論」のｐ１９〜２０において、「電子回路もしくは電磁波を放射する構造物は、その物理的な最大の大きさLが波長λより充分に小さい、すなわちL≪λであれば、電気的に小さいと言われ、一つの近似的基準にすぎないが、
Ｌ＜λ／１０ （６）
であるとき回路および電磁構造物は電気的に小さいと仮定する。」と言う意味の記述があり、これを元にｎの値を設定すると、ｎの値を１０より大きくとれば、集中定数的な電源モデルそれぞれがｌｃｅｌｌ１の距離で存在していても電気的には問題ないということになり、実際のＬＳＩ内の状態を等価的に表せると言うことができる。したがって、（５）式のｎの値の目安は１０以上である。ｌｃｅｌｌ１がλmax1より充分小さくなり、かつ計算時間がそれほど増大しないようにするとして、ｎは１０〜２０といった値を取ることが望まれる。しかし、解析精度、計算時間等の兼ね合いから、必要な場合においてこのｎの値はそれに限定されるものではない。

ここで、nの値の妥当性を、分布定数と集中定数のモデルを用いた配線についてＳＰＩＣＥ(Ｓｉｍｕｌａｔｉｏｎ Ｐｒｏｇｒａｍ ｗｉｔｈ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ Ｅｍｐｈａｓｉｓ)を用いて解析した結果によって具体的に検討してみる。図５（ａ）は長さlt=１５０ｍｍの伝送線路の、片方の端に電流値１Ａの交流電流源を取付け、もう片方の端を開放とした解析回路であり、開放端の電圧の周波数特性を求めている。伝送線路は分布定数で記述されており、誘電体層の比誘電率εra=４のマイクロストリップラインとしてモデルを作成したものであり、この伝送線路の単位長さ当りのＬＣＲのパラメータは、Ｌ=３．１６１×１０-10[Ｈ／ｍｍ]、Ｃ=３．７１１×１０-14 [Ｆ／ｍｍ]、Ｒ=２．２５５×１０-3 [Ω／ｍｍ]と求められている。一方、図５（ｂ）は図５（ａ）の回路を、集中定数を使用したモデルで記述し直したものであり、ＬＣＲの素子で構成された集中定数単位モデル(各値はＬｕ、Ｃｕ、Ｒｕ)を直列に接続して、伝送線路の等価回路を構成しているものである。集中定数単位モデルの各素子の値は、伝送線路全体でのＬＣＲのそれぞれの値を、集中定数単位モデルの段数で割ったものである。ここで、先程の解析周波数に対応する波長と回路の電気的な長さを考えれば、分布定数の伝送線路を、集中定数単位モデル何段で表せるかを判断することができる。ここで解析する周波数を1ＧＨｚまでとすると、そのときの波長λtl1gは真空中では３００ｍｍであり、非誘電率εra=4であるから、

と求められる。したがって、伝送線路長ltは1ＧＨｚでの波長と等しいので、（６）式に従えば、集中定数単位モデルを１０段より多い数にすれば、集中定数単位モデルは1ＧＨｚの波長よりも充分小さい電気的な長さと近似できるため、集中定数を用いた等価回路でも伝送線路は表せるということになる。図５（ｃ）〜図５（ｆ）は、図５（ａ）の分布定数のモデル用いたとき、および図５（ｂ）の集中定数を使用したモデル（４種類）解析結果を比較したグラフである。集中定数単位モデルの段数(＝伝送線路の分割数)はそれぞれ、図５（ｃ）では１（＝分割なし）、図５（ｄ）では５、図５（ｅ）では１０、図５（ｆ）では２０としている。このとき、例えば図５（ｅ）における集中定数単位モデルの段数を１０としたとき、集中定数単位モデルの長さは１５０／１０＝１５ｍｍに相当するので、そのときの集中定数単位モデルの各素子の値Ｌu、Ｃｕ、Ｒｕは、
Ｌｕ=３．１６１×１０-10×１５=４．７４１５×１０-9[Ｈ]
Ｃｕ=３．７１１×１０-14×１５=５．５６６５×１０-13[Ｆ]
Ｒｕ=２．２５５×１０-3×１５=４．７４１５×１０-2[Ω]
となる。他の段数のときも、それ相応の値を取る。図５（c）〜（ｆ）の結果を比較してみると、図５（ｃ）の、集中定数単位モデルの段数が１（＝分割無し）では全く結果が異なり、図５（ｄ）の段数を５としても９００ＭＨｚ以上で現れるピークの周波数や値が大きく異なるなど、分布定数のモデルと等価とは言うことはできない。しかし図５（ｅ）に示すように段数を１０とすると、９００ＭＨｚ以上で現れているピークの周波数では０．５％、値も２％程度のずれしかなく、特性はほぼ一致していると言える。また、図５（ｆ）のように段数を２０とした場合はさらに特性は一致し、ピークでの周波数のずれは０．１％、値のずれも０．６％程度となる。したがって、集中定数単位モデルの段数、すなわち伝送線路の分割数は１０より大きければ妥当であると考えてもよい。したがって、(６)式におけるｎの値は１０より大きい値を取り、１０〜２０程度であれば妥当であるとしてよい。

モデル作成部１２０処理は２つのステップ１２１、１２２で構成されている。

ステップ１２１においては、電源配線構造情報２と、分割セルサイズ決定部１１０によって導出されたｌｃｅｌｌ１の値より決定されたセルのサイズに合わせて、セルの電源回路のモデルを作成する。電源回路のモデルの構造は、配線モデルが格子状になって存在し、セルの中心に動作部分と内部容量部分が接続される端子と、外側の辺に隣のセルとの接合端子を持つ。図６に示したモデルでは、電源回路のモデル１２は十字型をしており、他のセルとの接合端子は辺の中心に取る構造となっているが、他の形状を選ぶことも可能である。また、配線のモデル１３には分布定数のモデルを使用しているが、インダクタンス、抵抗、容量で記述する集中定数のモデルを選ぶことも可能である。

ステップ１２２においては、素子配置情報６、半導体集積回路全体電源モデル７、および分割セルサイズ決定部１１０によって導出されたｌｃｅｌｌ１の値より、決定されたセルのサイズおよびＬＳＩ内部の素子の配置情報に従い、各セルに適切な割合で内部動作部分のモデル１４および内部容量部分のモデル１５を挿入し、電源回路のモデルと接続する。図４における内部動作部分のモデル１４および内部容量部分のモデル１５の大きさは、分割セルサイズ決定部１１０で作成されたＬＳＩ全体のモデルに対して、セルのサイズおよび配置情報等から考えられる割合になっている。図６では動作部分に電流源のモデル、内部容量部分に集中定数のモデルを用いていて、全体に対しその割合を掛け合わせれば各セル毎のモデルは自動作成可能である。もしトランジスタ記述のような別のモデルを使用した場合においても、ＬＳＩ全体のモデルから各セル毎のモデルを作成することは可能である。また、素子配置情報６に従った場合、内部動作部分および内部容量部分の全体に対する割合は同じにすることも可能である。

モデル結合部１３０の処理はステップ１３１で構成されている。

ステップ１３１において、モデル結合部１３０は、モデル作成部１２０で求められた各セル毎のモデルをそれぞれの外部セルとの接続端子で接合し、電源層を１層だけ持つＬＳＩ全体の電源モデル１０を導出する。なお、最も外側の各セルの辺の複数の接合端子については、ＬＳＩの外部との単一または複数の接続端子とすることが可能であり、そうでない場合は何も接続しない等の処置を行う。

このようにして、電源配線構造情報２、トランジスタ構造情報３、解析周波数情報４、サイズ情報５、素子配置情報６、および半導体集積回路全体電源モデル７より、電源層が１層のＬＳＩ全体の電源モデル１０を作成することができる。電源モデル１０は、動作部分１４のモデルや内部容量部分のモデル１５が集中的に存在しても、それらの距離が配線に容量がぶら下がった状態での波長短縮の値を用いて計算した上限解析周波数に対応した波長よりも充分に電気的に小さい値となっているため、ＬＳＩ内部に動作部分および内部容量部分が分散して存在している場合と同等の解析精度を持っていると考えられる。また、適切なサイズのセルに分割し、サイズおよび配置情報を考慮して動作部分および内部容量を適切な割合で各セルに割り振り、それらを電源回路のモデルで結合させているので、位置情報を考慮したモデルとなり、解析周波数の高周波化にも充分対応可能となっている。

ここで、具体的な値を用いて上記の各ステップの処理を説明する。

まず、入力データ２〜７を揃える。このとき、解析周波数情報４には上限解析周波数は1ＧＨｚでそれに対応した真空中の波長λ1GHz0は３００[ｍｍ]、サイズ情報５にはＬＳＩのチップサイズは５［ｍｍ］×５［ｍｍ］、半導体集積回路全体電源モデル７は動作部分が電流源のモデル、内部容量部分が集中定数の容量素子１本で記述されていて、電流源の振幅の値が１［Ａ］、内部容量が３５００［ｐＦ］とされている、という情報であったとする。またその他の入力データ２、３、６にも、モデル作成に必要なデータは揃っていたとする。

ステップ１１１において、電源配線構造情報２より配線容量の合計値Ｃｌｉｎｅ１を算出する。ここで、Ｃｌｉｎｅ１＝５０［ｐＦ］と算出されたとする。

ステップ１１２において、トランジスタ構造情報３より内部容量の合計値Ｃｉｎ１を算出する。ここで、Ｃｉｎ１＝１００００［ｐＦ］と算出されたとする。この値は半導体集積回路全体電源モデル７の内部容量部分の値と等しいが、これは内部容量部分が容量素子で記述されていたためであり、トランジスタ等で記述されている場合も存在するため、ステップ１１２で求める必要性がある。

ステップ１１３において、電源配線構造情報２より電源配線の波長短縮の値ηnを求める。ここでは電源配線を構成する配線における誘電体の誘電率εr=4であったとして、(１)式より

と求まる。

ステップ１１４において、内部容量存在時の電源配線の波長短縮の値ηd1を求める。（２）式より

求まる。

ステップ１１５において、解析周波数情報４より解析上限周波数Ｆｍａｘにおけるみなしの波長の値λmin1を求める。ここで、1ＧＨｚにおける真空中の波長λ1GHz0＝３００［ｍｍ］であるから、（３）式より
λmin1=０．０３５３＊３００≒１０．６［ｍｍ］
と求まる。
ステップ１１６において、ＬＳＩのレイアウト情報より分割セルの１辺の長さｌｃｅｌｌ１を求める。各分割セルの中心にぶら下がる電源モデル間の距離、すなわち各分割セルの一辺の長さがみなしの波長λmin1よりも充分小さい長さになるように分割サイズを決定する必要があるので、（５）式においてその条件を充分に満たす値としてｎ=１０を選んだとすると
ｌｃｅｌｌ１≦１０．６/１０=１．０６［ｍｍ］
となる。ここで、ＬＳＩのチップサイズは５［ｍｍ］×５［ｍｍ］であり、上の式を満たし、ＬＳＩがきちんと整数分割できる値として、ｌｃｅｌｌ１=１［ｍｍ］と値を選べば、必要以上に細かい分割を行う必要もなく、電気的に妥当なモデルが作成されることになる。この場合セルのサイズは１［ｍｍ］×１［ｍｍ］となるので、ＬＳＩは２５分割されたセルで構成されることになる。

ステップ１２１において、電源配線構造情報２とｌｃｅｌｌ１の値より、各セルの電源回路のモデルを作成する。ここでは図６に示した例と同様に、配線にはεr=４の値で作成された分布定数記述のモデルを十字型に並べたモデルとした。

ステップ１２２において、素子配置情報６、半導体集積回路全体電源モデル７とｌｃｅｌｌ１の値より、各セル毎の電源モデルを作成し、ステップ１２１で作成された電源回路のモデルと接続する。レイアウト情報より、ＬＳＩの動作部分と内部容量がＬＳＩ全体に等しい割合で分配されているとすると、各セルにおける動作部分と内部容量の全体と比較した割合はそれぞれ１／２５となる。したがって、各セルにおける電流源の振幅の値は１／２５=０．０４［Ａ］、容量値は１００００／２５=４００［ｐＦ］と求まる。

最後に、ステップ１３１において、モデル作成部１２０で作成された各セルの電源モデルを結合させ、ＬＳＩの電源モデル１０を作成する。作成された電源モデル１０を図７（ａ）に示す。

同様のＬＳＩについての従来の電源モデルは図７（ｂ）に示すものであり、両者を比較すると、今回提案したモデルは従来のものに比べて解析精度が上昇し、高周波への対応がされている。例えば、実際のレイアウトでは２４個の位置にピンが存在するとしたら、図７(a)のモデルではそれに対応する（位置が充分に近い）外部端子が存在し、さらにその端子から解析周波数(〜1ＧＨｚ)の波長より電気的に充分小さい距離に、そのセルの面積に対応した動作部分および内部容量が存在し、かつその間の距離に対応した電源回路のモデルが存在するため、解析周波数に対応して充分位置情報が反映された解析結果が得られる。しかし図７（ｂ）のモデルでは外部端子へ、ＬＳＩの中心から抵抗素子（配線モデルを使用してもよい）が１本だけでつながれたという構成のモデルであり、外部端子とＬＳＩの中心にぶら下がる動作部分および内部容量とは、解析周波数(〜1ＧＨｚ)の波長より電気的に充分小さい距離にあるとは言えない。この場合、図５（ｃ）における集中定数単位モデルの段数（＝線路の分割数）が少ない(１または５)のときのように、解析周波数が上限値の1ＧＨｚに近付くにつれて特性が異なっていくと考えられる。

また、今回のモデルでは分割数を５×５としたが、(５)式におけるｎの値を１０としたためこのような結果となった。しかし、作成者が解析精度を上げる、または外部端子の位置を実際のピンに近づける等の目的で、ｎの値を変えることも可能である。例えば、ｎ=２０とした場合、先の例において
ｌｃｅｌｌ１≦１０．６/２０=０．５３［ｍｍ］
となり、妥当な値はｌｃｅｌｌ１=０．５［ｍｍ］となり、ＬＳＩは１０×１０の１００分割となる。しかし、やみくもに分割数を増やすわけではなく、上限解析周波数に対し充分な解析精度を持ち、かつ解析時間ができるだけ増大しないように、妥当な分割数を選択することが必要である。その選択の際、基準として（６）式に記述されている近似があるが、全ての場合においてそれに限定されるものではない。

[第２の実施形態］
本実施形態では、ＬＳＩの電源層を２層持つ構造の電源モデルを作成する方法を述べる。この場合、ＬＳＩの動作している部分や内部容量は、２種類の電源層間に存在している。また、電源層を構成する配線は、それぞれ大地との間に容量成分を有している。ここで、この２層の電源層は、第１の実施形態に示したような等価的に電源層１層とみなすことができる。その場合、この等価的な１層の電源層の配線と大地との間に存在する配線容量成分は、前記２層の電源層の配線と大地との間に存在する配線容量成分の合計になる。したがって、この考えを元に、第１の実施形態に示したような方法により、電源層を２層持つ構造の電源モデルを作成する。

図８は、本発明の第２の実施形態による、半導体集積回路電源モデル作成装置の構成図である。本装置も第１の実施形態と同様に、データを入力する入力部２００と、ＬＳＩの分割セルサイズを決定する分割セルサイズ決定部２１０と、分割された各セル毎に、電源回路のモデル、動作部分のモデル、内部容量部分のモデルを作成するモデル作成部２２０と、各セル毎のモデルを結合してＬＳＩの電源モデルを出力するモデル結合部２３０と、入力部２００から入力されたデータを記憶し、また各部２１０から２３０での途中の処理データを一時的に保存する記憶部２４０と、作成された電源モデルを出力するプリンタ、ディスプレイ等の出力部２５０で構成されている。

図９は、入力部２００から入力される、電源モデルを作成する際に必要となる情報と、分割セルサイズ決定部２１０とモデル作成部２２０とモデル結合部２３０における処理の流れを示している。また、電源モデルを作成する際に必要となる情報も、第１の実施形態と同様に、図９の左側に示したような、電源配線の長さ、幅、厚さ、誘電体の種類等である、電源配線構造情報ＬＳＩの電源配線構造情報２、内部容量部分を構成するトランジスタのゲート幅やゲート長、拡散層の表面積等であるトランジスタ構造情報３、モデルを使用する際の上限周波数の情報である解析周波数情報４、ＬＳＩのチップサイズであるサイズ情報５、ＬＳＩ内の動作部分や内部容量の配置情報である素子配置情報６、ＬＳＩ全体における動作部分と内部容量部分で構成された従来記述の電源モデルである半導体集積回路全体電源モデル７を含み、これらの情報から、適切なサイズでセル分割された電源モデルが作成可能である。また、第１の実施形態と同様、電源配線構造情報２と、トランジスタ構造情報３を両方とも含むデータとして、ＬＳＩの全回路接続情報８が存在し、サイズ情報５と素子配置情報６を両方とも含むデータとしてはＬＳＩのレイアウト情報９が存在するので、入力データとしてはそれらを用いるようにすることも可能である。また、第１の実施形態と同様に、トランジスタ構造情報３をトランジスタの記述ではなく、容量セル等実際の容量モデルのデータで置き換えても構わない。また、第１の実施形態と同様に、従来の電源モデルである半導体集積回路全体電源モデル７は、ＬＳＩの全回路接続情報８からＬＳＩ全体における動作部分と内部容量部分を導出して記述したものであり、必要に応じて分割セルサイズ決定部１４の処理の前に入力データから作成することも可能である。さらに、第１の実施形態と同様に、モデル７の記述が各セルにおけるモデルの記述に適用されるが、その記述の変換も可能である。

分割セルサイズ決定部２１０の処理はステップ２１１〜２１６で構成されている。

まず、ステップ２１１において、電源配線構造情報２から、ＬＳＩの電源層における電源配線と大地間の配線容量の合計値Ｃｌｉｎｅ２を算出する。電源層が２層存在するため、Ｃｌｉｎｅ２の値は両方の層と大地間の値の合計となる。

ステップ２１２において、トランジスタ構造情報３から、２つの電源層間に付加されたＬＳＩの内部容量の合計値Ｃｉｎ２を求める。

ステップ２１３において、電源配線構造情報２から、電源層における電源配線の波長短縮の値ηnを求める。この値は、電源配線の誘電体層の誘電率εrから自動的に算出され、

である。電源層が２層存在するものの、電源配線を構成している誘電体の種類は普通は変わらないため、ηnの値は一義的に決定される。もし複数種類の誘電体が存在している場合は、それらの中で、最も誘電率εrの値が大きいものを使い、（１）式からηnを求める。

ステップ２１４において、求められたＣｌｉｎｅ２、Ｃｉｎ２、ηnの値より、電源配線間に内部容量が存在している時の波長を求める際の波長短縮の値ηd2を求める。ここで、第１の実施形態のところでも触れたが、電源配線間に内部容量が存在しているということは、等価的に電源配線の容量が増加していると考えることができ、さらに言えば等価的に電源配線の誘電体層の誘電率が増加していると考えることができる。したがって、Ｃｌｉｎｅ２とＣｉｎ２の値から等価的な誘電率が求まるので、みかけの波長短縮の値ηd2は（７）式より求められる。

ステップ２１５では、解析周波数情報４から、解析の上限周波数Ｆｍａｘを導出し、Ｆｍａｘに対応した真空中の波長をλmin0としたとき、（７）式で計算された波長短縮の値ηd2を用いて、Ｆｍａｘに対応したみなしの波長λmin2を（８）式より求める。

λmin2＝ηd2＊λmin0 （８）
このとき、第１の実施形態と同様に、Ｆｍａｘの値によるλmin0の値は、解析周波数情報４に含まれていても構わないし、ツールのデータベースとして保持しておくことも可能である。

ここで、（１）、（７）、（８）式をまとめ、λmin2を、λmin0、Ｃｌｉｎｅ２、Ｃｉｎ２、ηnの値を用いて表すと、（９）式のようになる。

さらに、ステップ２１６において、サイズ情報５から求められたλmin2の値よりも充分小さくなるよう、ＬＳＩの分割セルの一辺の長さｌｃｅｌｌ２の長さを、（１０）式の関係式を満たし、かつＬＳＩのチップがきちんと整数分割できるように求める。

ｌｃｅｌｌ２≦λmin2／ｎ （１０）
第１の実施形態と同様に、この式において、ｌｃｅｌｌ２がλmin2よりも充分に電気的に小さい値を取るようにｎの値を決定する必要がある。一般には、ｎに１０〜２０といった、ｌｃｅｌｌ２がλmax2より充分小さくなり、かつ計算時間がそれほど増大しないような値を取ることが望まれる。しかし、やはり第１の実施形態と同様に、解析精度、計算時間等の兼ね合いから、必要な場合においてこのｎの値はそれに限定されるものではない。

モデル作成部２２０の処理はステップ２２１と２２２で構成されている。

ステップ２２１においては、電源配線構造情報２と、分割セルサイズ決定部２１０によって導出されたｌｃｅｌｌ２の値より、決定されたセルのサイズに合わせて、セルの電源回路のモデルを作成する。電源層が２層存在するため、電源回路のモデルが２層存在し、それぞれが、格子状になった電源回路のモデルとして存在し、セルの中心に動作部分および内部容量部分が接続される端子と、外側の辺に隣のセルとの接合端子を持つ構造となっている。図１０に示したモデルでは、それぞれの電源回路のモデル２２は十字型をしており、他のセルとの接合端子は辺の中心に取る構造となっているが、第１の実施形態と同様に、他の形状を選ぶことも可能であり、配線のモデル２３には分布定数のモデルを使用しているが、インダクタンス、抵抗、容量で記述する集中定数のモデルを選ぶことも可能である。

ステップ２２２においては、素子配置情報６、半導体集積回路全体電源モデル７、および分割セルサイズ決定部２００によって導出されたｌｃｅｌｌ２の値より、決定されたセルのサイズおよびＬＳＩ内部の素子の配置情報に従い、各セルに適切な割合で内部動作部分のモデル２４および内部容量部分のモデル２５を挿入し、電源回路のモデル間に接続する。図１０における内部動作部分のモデル２４および内部容量部分のモデル２５の大きさは、第１の実施形態と同様に、分割セルサイズ決定部２１０で作成したＬＳＩ全体のモデルに対して、セルのサイズおよび配置情報等から考えられる割合になっている。図８の場合でも第１の実施形態と同様に、動作部分に電流源のモデル、内部容量部分に集中定数のモデルを用いていて、全体に対しその割合を掛け合わせれば各セル毎のモデルは自動作成可能である。また、第１の実施形態と同様に、トランジスタ記述のような別のモデルを使用した場合においても、ＬＳＩ全体のモデルから各セル毎のモデルを作成することは可能であり、素子配置情報６に従い、内部動作部分および内部容量部分の全体に対する割合をそれぞれ別々に持つことも可能である。

モデル結合部２３０の処理はステップ２３１で構成されている。

ステップ２３１において、モデル作成部２２０で求められた各セル毎のモデルをそれぞれの外部セルとの接続端子で接合し、電源層を２層持つＬＳＩ全体の電源モデル２０を導出する。なお、第１の実施形態と同様に、最も外側の各セルの辺の複数の接合端子については、ＬＳＩの外部との単一または複数の接続端子とすることが可能であり、そうでない場合は何も接続しない等の処置を行う。

このようにして、電源配線構造情報２、トランジスタ構造情報３、解析周波数情報４、サイズ情報５、素子配置情報６およびレイアウト情報２、および半導体集積回路全体電源モデル７より、電源層が２層のＬＳＩ全体の電源モデル２０を作成することができる。この電源モデル２０は、第１の実施形態と同様に、動作部分のモデル２４や内部容量部分のモデル２５が集中的に存在しても、それらの距離が配線間に容量が存在している状態での波長短縮の値を用いて計算した上限解析周波数に対応した波長よりも充分に電気的に小さい値となっているため、ＬＳＩ内部に動作部分および内部容量部分が分散して存在している場合と同等の解析精度を持っていると考えられる。また、適切なサイズのセルに分割し、サイズおよび配置情報を考慮して動作部分および内部容量を適切な割合で各セルに割り振り、それらを電源回路のモデルで結合させているので、位置情報を考慮したモデルとなり、解析周波数の高周波化にも充分対応可能となっている。

ここで、第１の実施形態と同様に、具体的な値を用いて各ステップの処理を説明する。

まず、入力データ２〜７を揃える。このとき、解析周波数情報４には上限解析周波数は1ＧＨｚでそれに対応した真空中の波長λ1GHz0は３００［ｍｍ］、サイズ情報５にはＬＳＩのチップサイズは６［ｍｍ］×６［ｍｍ］、半導体集積回路全体電源モデル７は動作部分が電流源のモデル、内部容量部分が集中定数の容量素子１本で記述されていて、電流源の振幅の値が１［Ａ］、内部容量が３５００［ｐＦ］とされている、という情報であったとする。また、その他の入力データ２、３、６にも、モデル作成に必要なデータは揃っていたとする。

ステップ２１１において、電源配線構造情報２より２つの電源配線層の電源配線と大地間の配線容量の合計値Ｃｌｉｎｅ２を算出する。ここで、Ｃｌｉｎｅ２=１００［ｐＦ］と算出されたとする。

ステップ２１２において、トランジスタ構造情報３より２つの電源配線層間に存在する内部容量の合計値Ｃｉｎ２を算出する。ここで、Ｃｉｎ２=５０００[ｐＦ]と算出されたとする。この値も半導体集積回路全体電源モデル７の内部容量部分の値と等しいが、これは内部容量部分が容量素子で記述されていたためであり、トランジスタ等で記述されている場合も存在するため、ステップ２１２で求める必要性がある。

ステップ２１３において、電源配線構造情報２より電源配線の波長短縮の値ηnを求める。ここでは２つの電源配線層における電源配線を構成する配線における誘電体の誘電率εr=4であったとして、（１）式より

と求まる。

ステップ２１４において、内部容量存在時の電源配線の波長短縮の値ηd2を求める。（７）式より

と求まる。

ステップ２１５において、解析周波数情報４より解析上限周波数Ｆｍａｘにおけるみなしの波長の値λmin2を求める。ここで、1ＧＨｚにおける真空中の波長は３００［ｍｍ］であるから、（８）式より
λmin2 =０．０７００＊３００≒ ２１．０[ｍｍ]
と求まる。

次に、ステップ２１６において、ＬＳＩのレイアウト情報より分割セルの1辺の長さｌｃｅｌｌ１を求める。各分割セルの中心にぶら下がる電源モデル間の距離、すなわち各分割セルの一辺の長さがみなしの波長λmin2よりも充分小さい長さになるように分割サイズを決定する必要があるので、（１０）式においてその条件を充分に満たす値としてｎ=１０を選んだとすると
ｌｃｅｌｌ２≦２１．０/１０=２．１０［ｍｍ］
となる。ここで、ＬＳＩのチップサイズは６［ｍｍ］×６［ｍｍ］であり、上の式を満たし、ＬＳＩがきちんと整数分割できる値として、ｌｃｅｌｌ２=２［ｍｍ］と値を選べば、必要以上に細かい分割を行う必要もなく、電気的に妥当なモデルが作成されることになる。この場合セルのサイズは２［ｍｍ］×２［ｍｍ］となるので、ＬＳＩは９分割されたセルで構成されることになる。

ステップ２２１において、電源配線構造情報２とｌｃｅｌｌ２の値より、各セルの２つの電源配線に対応した電源回路のモデルを作成する。ここでは図１０に示した例と同様に、配線にはεr=４の値で作成された分布定数記述のモデルを十字型に並べたモデルとした。

ステップ２２２において、素子配置情報６、半導体集積回路全体電源モデル7とｌｃｅｌｌ２の値より、各セル毎の電源モデルを作成し、ステップ２２１で作成された２つの電源配線に対応した電源回路のモデルと接続する。レイアウト情報より、ＬＳＩの動作部分と内部容量がＬＳＩ全体に等しい割合で分配されているとすると、各セルにおける動作部分と内部容量の全体と比較した割合はそれぞれ１／９となる。したがって、各セルにおける電流源の振幅の値は１／９≒０．１１１［Ａ］、容量値は５０００／９≒５５５．６［ｐＦ］と求まる。

最後に、ステップ２３１において、モデル作成部２２０で作成された各セルの電源モデルを結合させ、ＬＳＩの電源モデル２７を作成する。作成された電源モデル２７を図１１（ａ）に示す。

同様のＬＳＩについての従来の電源モデルは図１１（ｂ）であり、両者を比較すると、図７の場合と同様に、解析周波数(〜1ＧＨｚ)の波長より電気的に充分小さい距離で電源モデルが分散して存在し、それらを電源回路で接続している電源モデル（図１１（ａ））の方の解析精度が、そのような構造になっていない電源モデル（図１１（ｂ））よりも解析精度は高いと考えることができる。

［第３の実施形態］
本実施形態では、ＬＳＩの電源モデルにおける、各セルにおけるＬＳＩの電源モデルについて、動作部分および内部容量部分が複数ある場合についてのＬＳＩの電源モデルの作成方法について説明する。

図１２は、本実施形態における一例として、第２の実施形態における電源層が２層あるＬＳＩの電源モデル３１の各セルのＬＳＩの電源モデルにおいて、ＬＳＩの動作部分が２種類存在するモデルである。これは、ＬＳＩの動作周波数が異なる等、異なる動作をするものが２種類存在したため、動作部分３４も３４ａと３４ｂの2種類が作成されている。これは、図９における入力データの半導体集積回路全体電源モデル７において、ＬＳＩ全体のモデルで動作部分が２種類存在しているので、ステップ２１２において、分割セルサイズ決定部２１０によって求められた各セルのサイズと素子配置情報６によって、それぞれが適切な割合で各セルに配分される。したがって素子配置情報６により、各セルにおける動作部分それぞれ（図１２における３４ａと３４ｂ）の割合が異なる場合もある。勿論、動作部分３４の３４ａと３４ｂそれぞれと内部容量部分３５が別々の割合を持つ場合もある。また、図１２では３４ａと３４ｂどちらの動作部分も電流源モデルで記述したが、片方だけトランジスタのモデルで記述するなどの組み合わせも可能である。

図１３は、本実施形態における一例として、第２の実施形態における電源層が２層あるＬＳＩの電源モデル３７の各セルのＬＳＩの電源モデルにおいて、ＬＳＩの内部容量部分が２種類存在するモデルである。これは、ＬＳＩ内に既存の動作していないトランジスタの容量と、デカップリング効果を上げるためにＬＳＩ内部に挿入された容量セル等、異なる種類の容量が２種類存在したため、内部容量部分３５も３５ａと３５ｂの２種類が作成されている。これらの容量は図１３に示したように容量と抵抗の直列接続にしたモデルを記述した場合、容量と抵抗の比が各々のモデルによって異なるといった特性の違いを示す。
これは、図９における入力データの半導体集積回路全体電源モデル７において内部容量部分が２種類存在しているので、分割セルサイズ決定部２１０によって求められた各セルのサイズと素子配置情報６によって、それぞれが適切な割合で各セルに配分される。したがって、レイアウト情報により、各セルにおける内部容量部分それぞれの割合（図１３における３５ａと３５ｂ）が異なる場合もある。勿論、動作部分３４と内部容量部分３５の３５ａと３５ｂそれぞれが別々の割合を持つ場合も存在する。また、図１３ではどちらの内部容量部分３５ａ、３５ｂも容量と抵抗の直列接続にしたモデルで記述したが、片方だけトランジスタのモデルで記述するなどの組み合わせも可能である。

本例においては、図１２および図１３とも、第２の実施形態における電源層が２つある場合の各セルの電源モデルを示したが、第１の実施形態における電源層が1つしかない場合についても同様である。

本実施形態の具体例を図１４および図１５に示す。

図１４（ａ）は5ｍｍ×5ｍｍのＬＳＩを５×５に分割した電源層が２層のモデルであり、各セル毎に内部容量は４００[ｐＦ]の容量素子の１種類しか有さないが、動作部分を２種類有しているモデルである。動作部分は２種類とも時間変化する電流源で表示されているモデルであり、４０に示した電流源[Ａ]は、図１４（ｂ）に示すようなピーク値４．０［ｍＡ］、底辺が１０［ｎｓ］の三角波を４０［ｎｓ］周期の間に２度端子４２に出力し、４１に示した電流源[Ｂ]は、図１４（ｃ）に示すようなピーク値６．０［ｍＡ］、底辺が５［ｎｓ］の三角波を３０［ｎｓ］周期の間に２度端子４２に出力する。したがって、端子４２には、電流源［Ａ］と［Ｂ］の出力の合成されたものが出力されるような構造になっている。

図１５も5ｍｍ×5ｍｍのＬＳＩを５×５に分割した電源層が２層のモデルであり、各セル毎に動作部分は振幅１［Ａ］の電流源の１種類しか有さないが、内部容量部分を２種類有しているモデルである。内部容量部分４３は、１００［ｐＦ］の容量素子と５０[ｍΩ]の抵抗素子が直列に接続されている内部容量部分［Ａ］である４４と、３００［ｐＦ］の容量素子と３０[ｍΩ]の抵抗素子が直列に接続されている内部容量部分[Ｂ]である４５の２種類で構成されているが、内部容量部分４４と４５はそれぞれ直列に接続されている容量値と抵抗値の比が異なるため、それぞれ周波数特性が異なる。

［第４の実施形態］
本実施形態では、複数組の電源系がある場合のＬＳＩの電源モデルにおける、電源層を全て同じサイズでセル分割し、各セル毎に複数の電源系統を持ち、セル内の電源系統毎に動作部分と内部容量部分を、セルサイズおよび配置情報により適切な割合で有するモデルの作成方法について説明する。

図１６は、本実施形態における一例として、ＬＳＩのチップ内に電源層が３層ある場合のＬＳＩの電源モデルの各セルにおいてのモデルを示している。第１の電源層５１と第３の電源層５３、および第２の電源層５２と第３の電源層５３には、それぞれ異なる電位差が存在し、したがってこのＬＳＩは、２系統の電源組を持っていると考えることができる。この場合、第１と第３の電源層間、および第２と第３の電源層間において、第２の実施形態の例に従い、モデル化の処理を行う。ここで、電源系統が１つのときと異なるのは、分割セルサイズ決定部２１０においては、それぞれの電源系統についてステップ２１１〜２１６の処理を行い、それぞれの電源系統において（１０）式を満たすようなｌｃｅｌｌ２の値を求め、ＬＳＩをセル分割する。このとき、それぞれの系統での処理におけるｎの値は共通にする。その後、ステップ２１１にて各セルのそれぞれの電源層５１、５２、５３について電源層のモデル５４、５５、５６を作成し、半導体集積回路全体電源モデル７よりそれぞれの電源系統における動作部分と内部容量部分のモデルを、分割セルサイズ決定部２１０で求められたセルサイズおよび素子配置情報６に従い、適切な割合でそれぞれの電源系統の電源層のモデル間に接続する。そしてモデル結合部２２０において各セルのモデルを各電源層のモデルの接続端子で接続すれば、複数の電源系統を持つＬＳＩの電源モデルが作成される。外部端子の処理は、第２の実施形態に示した場合と同様である。

図１６に示した、各セルの電源モデルは、第１、第２、第３の電源層５１、５２、５３に対応した第１、第２、第３の電源回路のモデル５４、５５、５６を持ち、それぞれの電源系統において動作部分と内部容量部分を持った構造である。このとき、第３の実施形態で示したように、各々の電源系の動作部分、内部容量部分のモデルが、複数存在する場合も存在する。また、図１６のように、第１と第３の電源層５１、５３間では動作部分５７がトランジスタ記述モデルで内部容量部分５８が容量のみのモデル、第２と第３の電源層５２、５３間では動作部分５９が電流源モデルで内部容量部分６０が容量と抵抗の直列接続の記述のモデルとなっていて、それぞれの電源系統においてモデルの記述が異なっているが必要に応じてモデルの記述を変えることは可能であり、共通の記述にしても問題は無い。

前述の例では、電源層が３層あって、電源系統が２種類存在したが、電源層が２層でもそれぞれが対大地間で電源系統を持っている場合も存在する。この場合は、前述の方法にて第２の実施形態の例を使用していたものを、第１の実施形態の例に置き換えれば、同様に電源モデルを作成することが可能である。

また、同様に電源系統が３系統以上存在する場合も、同様の処理を行えば電源モデルの作成は可能である。

本実施形態の具体例を図１７に示す。

図１７（ａ）は、電源層が６１、６２、６３の３層が存在する４［ｍｍ］×４［ｍｍ］のＬＳＩのモデルであり、１［ｍｍ］×１［ｍｍ］のセルで４×４に分割されている。電源系統は電源層６１と６３間、および電源層６２と６３間の２系統が存在し、電源層６１、６２、６３に相当する電源回路のモデル６４、６５、６６と、電源回路モデル６４と６６間に動作部分として電流源６７［Ａ］と内部容量部分として１００［ｐＦ］の容量素子と１０［ｍΩ］の抵抗素子が直列に接続された内部容量部分６８［Ｃ］、および電源回路モデル６６と６７間に動作部分として電流源６９［Ｂ］と内部容量部分として５００［ｐＦ］の容量素子と２０［ｍΩ］の抵抗素子が直列に接続された内部容量部分７０［Ｄ］を組み合わせて、各セル毎のモデルは構成されている。動作部分６７、６９は２種類とも時間変化する電流源で表示されているモデルであり、電流源６７［Ａ］は、図１７（ｂ）に示すようなピーク値３．０［ｍＡ］、底辺が１０［ｎｓ］の三角波を４０［ｎｓ］周期で２回出力し、電流源６９［Ｂ］は、図１７（ｃ）に示すようなピーク値１０．０［ｍＡ］、底辺が５［ｎｓ］の三角波を２５［ｎｓ］周期で２回出力する。そして電流源６７と６９の動作を含む２種類の電源系の動作を組み合わせたものが、各セル毎のモデルの動作となる。

［第５の実施形態］
本実施形態では、電源配線構造情報、トランジスタ構造情報、解析周波数情報、サイズ情報、素子配置情報、半導体集積回路全体電源モデルという入力情報から、適切なサイズにセル分割されたＬＳＩの電源モデルを作成するプログラムおよびそのプログラムを適用した電源モデル作成装置について説明する。

図１８は、第１および第２の実施形態に記された方法で、ＬＳＩの電源モデルを作成するプログラムの一例のフローチャートである。また、図１９は、図１８のプログラムを用いたＬＳＩ電源モデル作成装置の構成図である。

図１９の電源モデル作成支援装置は、プログラム制御により動作するデータ処理装置７２および情報を記憶する記憶装置７３からなる処理装置７１と、入力装置７４と、表示装置７５と、出力装置７６と、記録媒体７７を有する。入力装置７４は、キーボードおよびマウス、音声入力装置等、ユーザーが任意にデータを入力可能な装置である。表示装置７５は、ユーザーが入力結果および途中処理の経過を確認できるディスプレイ装置である。出力装置７６は、印刷装置およびデータの格納装置等、処理によって得られた出力結果であるＬＳＩの電源モデルの記述をユーザーが獲得できる装置である。記録媒体７７は、図６、図１０、図１２、図１３、および図１６に示したような各セルにおける電源モデルの回路構造と記述方法を記したテンプレートや、周波数と真空時の波長との関係が示された情報であるF-λテーブルが格納されたデータベース７８と、図１８に記されたモデル作成方法を実現するプログラム（以下、「モデル生成プログラム」とも記述する）７９と、電源モデル作成のための入力データ８０が記録されている。この記録媒体８０は磁気ディスク、半導体メモリ、ＣＤ−ＲＯＭその他の記録媒体であってよい。モデル生成プログラム７９は記録媒体７７から処理装置７１に読み込まれ、処理装置７１の動作を制御する。

まず、入力装置７４より入力データ８０を処理装置７１に入力し、そのデータを記憶装置７３に記憶する。この入力データ８０とは、図４および図９のフローチャートにおける入力データ１のことであり、電源層の数、電源配線の長さ、幅、厚さ、誘電体の種類等である電源配線構造情報ＬＳＩの電源配線構造情報２、内部容量部分を構成するトランジスタのゲート幅やゲート長、拡散層の表面積等であるトランジスタ構造情報３、モデルを使用する際の上限周波数の情報である解析周波数情報４、ＬＳＩのチップサイズであるサイズ情報５、ＬＳＩ内の動作部分や内部容量の配置情報である素子配置情報６、ＬＳＩ全体における動作部分と内部容量部分で構成された従来記述の電源モデルである半導体集積回路全体電源モデル７のデータである。このデータは、通常記録媒体７７に、データベース７８やモデル生成プログラム７９と共に格納されていて、入力装置７４によってその中から呼び出す。しかし、入力データ８０のうちの一部もしくは全部を、記録媒体７７から呼び出すのでは無く、入力装置７４によって新たに与えても良い(解析周波数情報４は入力装置７４で新たに与え、その他のデータは記録媒体７７から呼び出す、等)。

次に、モデル生成プログラム７９を記録媒体７７から呼び出し、処理装置７１を制御することで、図１８のモデル生成プログラムの処理が開始される。この処理は、入力データ８０の入力が完了した時点で、自動的に開始されるとしても良い。

次に、記憶装置７３から記憶された電源配線構造情報２を読み出し、このデータにおいて、作成する電源モデルの電源層が一層かそうでないかを確認する（ステップ３０１、３０２）。

もし電源層が一層であった場合は、以下に示す処理に従う。

まず、記憶装置７３から記憶された電源配線構造情報２を再度読み出し、配線容量の合計値Ｃｌｉｎｅ１を算出し、記憶装置７３に記憶する（ステップ３０３）。

次に、記憶装置７３から該記憶されたトランジスタ構造情報３を読み出し、内部容量の合計値Ｃｉｎ１を算出し、記憶装置７３に記憶する（ステップ３０４）。

次に、記憶装置７３から記憶された電源配線構造情報２を再度読み出し、真空中の波長短縮の値ηnを算出し、記憶装置７３に記憶する（ステップ３０５）。

次に、記憶装置７３から記憶されたＣｌｉｎｅ１、Ｃｉｎ１、ηnの値を読み出し、内部容量存在時の電源配線の波長短縮の値ηd1を算出し、記憶装置７３に記憶する（ステップ３０６）。

次に、記憶装置７３から該記憶された解析周波数情報４、ηd1の値、さらに記録媒体７７からデータベース７８に格納されているF-λテーブルの値を読み出し、解析上限周波数に対応した波長λmin1の値を算出し、記憶装置７３に記憶する（ステップ３０７）。

次に、（５）式におけるｎの値を入力装置７４により入力し、記憶装置７３に記憶する。このｎの値は、入力データ８０やデータベース７８の中に格納しておくことも可能であり、その場合は、記録媒体７７の中から値を読み出し、記憶装置７３に記憶するという処理を行う（ステップ３０８）。

次に、記憶装置７３から記憶されたλmin1の値、ｎの値、およびサイズ情報５を読み出し、（５）式の処理を行い、分割されるセルの一辺の長さlｃｅｌｌ１の候補値を求め、記憶装置７３に記憶する。Lｃｅｌｌ１の値は、（５）式を満たしＬＳＩのチップをきちんと整数分割できる最大の値(以下、「最適値1」とも記述する)と、その整数分の一の値が無限に求まることになるが、記憶できる容量には限界があるため、任意の数（最適値1と、その１／１０の値までの１０個、等）だけ記憶装置７３に記憶することにする。また、lｃｅｌｌ１の候補値の代わりに条件式をそのまま記憶してもよい（ステップ３０９）。

次に、記憶装置７３から記憶されたlｃｅｌｌ１の候補値を読み出し、ユーザーがlｃｅｌｌ１を最適値１に自動決定する場合と、そうではない場合のどちらかを選択し、入力装置７４を用いてその結果を入力する（ステップ３１０）。Lｃｅｌｌ１を最適値１に自動決定する場合は、lｃｅｌｌ１の値は最適値１が選択され、記憶装置７３に記憶される。一方そうしない場合は、表示装置７５に表示されたlｃｅｌｌ１の候補値の中からユーザーが値を選択し、入力装置７４によってlｃｅｌｌ１の値を入力し、その値が記憶装置７３に記憶される（ステップ３１１）。

次に、記憶装置７３から記憶された電源配線構造情報２とｌｃｅｌｌ1の値、さらにデータベース７８から電源回路のモデルのテンプレートを読み出し、各セルにおける電源回路のモデルを作成し、各セル毎の電源回路のモデルの構成を記憶装置７３に記憶する（ステップ３１２）。

次に、記憶装置７３から記憶された素子配置情報６、半導体集積回路全体電源モデル７、ｌｃｅｌｌ１の値、各セル毎の電源回路のモデルの構成、さらにデータベース７８から電源モデルのテンプレートを読み出し、各セルにおける電源モデルを作成し、各セル毎の電源モデルの構成を記憶装置７３に記憶する（ステップ３１３）。

次に、記憶装置７３から記憶された各セル毎の電源モデルの構成を読み出し、セル同士を結合させ、ＬＳＩの電源モデル８１（図３における電源モデル１０）を作成する（ステップ３１４）。この結果を出力装置７６より出力する。

一方、図１８におけるステップ３０２にて、電源層が一層でない場合には、以下に示す処理に従う。

まず、記憶装置７３から記憶された電源配線構造情報２を再度読み出し、配線容量の合計値Cline2を算出し、記憶装置７３に記憶する（ステップ３１５）。

次に、記憶装置７３から該記憶されたトランジスタ構造情報３を読み出し、内部容量の合計値Ｃｉｎ２を算出し、記憶装置７３に記憶する（ステップ３１６）。

次に、記憶装置７３から記憶された電源配線構造情報2を再度読み出し、真空中の波長短縮の値ηnを算出し、記憶装置７３に記憶する（ステップ３１７）。

次に、記憶装置７３から記憶されたＣｌｉｎｅ２、Ｃｉｎ２、ηnの値を読み出し、内部容量存在時の電源配線の波長短縮の値ηd2を算出し、記憶装置７３に記憶する（ステップ３１８）。

次に、記憶装置７３から記憶された解析周波数情報4、ηd2の値、さらに記録媒体７７からデータベース７８に格納されているF-λテーブルの値を読み出し、解析上限周波数に対応した波長λmin2の値を算出し、記憶装置７３に記憶する（ステップ３１９）。

次に、（１０）式におけるｎの値を入力装置７４により入力し、記憶装置７３に記憶する。ステップ３０８の場合と同じく、ｎの値を入力データ８０やデータベース７８の中に格納しておいたものを記録媒体７７の中から値を読み出し、記憶装置７３に記憶するという処理を行っても良い（ステップ３２０）。

次に、記憶装置７３から記憶されたλmin2の値、ｎの値、およびサイズ情報５を読み出し、（１０）式の処理を行い、分割されるセルの一辺の長さｌｃｅｌｌ２の候補値を求め、記憶装置７３に記憶する。ｌｃｅｌｌ２の値は、（１０）式を満たしＬＳＩのチップをきちんと整数分割できる最大の値(以下、「最適値２」とも記述する)と、その整数分の一の値が無限に求まることになるが、記憶できる容量には限界があるため、任意の数（最適値２と、その１／１０の値までの１０個、等）だけ記憶装置７３に記憶することにする。また、ｌｃｅｌｌ２の候補値の代わりに、条件式をそのまま記憶してもよい（ステップ３２１）。

次に、記憶装置７３から記憶されたｌｃｅｌｌ２の候補値を読み出し、ユーザーがｌｃｅｌｌ２を最適値２に自動決定する場合と、そうではない場合のどちらかを選択し、入力装置７４を用いてその結果を入力する（ステップ３２２）。ｌｃｅｌｌ２を最適値２に自動決定する場合は、ｌｃｅｌｌ２の値は最適値２が選択され、記憶装置７３に記憶される。一方そうしない場合は、表示装置７５に表示されたｌｃｅｌｌ２の候補値の中からユーザーが値を選択し、入力装置７４によってｌｃｅｌｌ２の値を入力し、その値が記憶装置７３に記憶される（ステップ３２３）。

次に、記憶装置７３から記憶された電源配線構造情報２とｌｃｅｌｌ２の値、さらにデータベース７８から電源回路のモデルのテンプレートを読み出し、各セルにおける電源回路のモデルを作成し、各セル毎の電源回路のモデルの構成を記憶装置７３に記憶する（ステップ３２４）。

次に、記憶装置７３から記憶された素子配置情報６、半導体集積回路全体電源モデル７、ｌｃｅｌｌ２の値、各セル毎の電源回路のモデルの構成、さらにデータベース７８から電源モデルのテンプレートを読み出し、各セルにおける電源モデルを作成し、各セル毎の電源モデルの構成を記憶装置７３に記憶する（ステップ３２５）。

次に、記憶装置７３から該記憶された各セル毎の電源モデルの構成を読み出し、セル同士を結合させ、ＬＳＩの電源モデル８１（図９における電源モデル２０）を作成する（ステップ３２６）。この結果を出力装置７６より出力する。

なお、図１８の各ステップの処理は、図４の第１の実施形態および図９の第２の実施形態におけるブロック図における各ステップの処理に対応している。図１８のステップ３０３は図４におけるステップ１１１、ステップ３０４はステップ１１２、ステップ３０５はステップ１１３、ステップ３０６はステップ１１４、ステップ３０７はステップ１１５、ステップ３０８〜３１１はステップ１１６、ステップ３１２はステップ１２１、ステップ３１３はステップ１２２、ステップ３１４はステップ１３１にそれぞれ対応している。また、図１８のステップ３１５は図９におけるステップ２１１、ステップ３１６はステップ２１２、ステップ３１７はステップ２１３、ステップ３１８はステップ２１４、ステップ３１９はステップ２１５、ステップ３２０〜３２３はステップ２１６、ステップ３２４はステップ２２１、ステップ３２５はステップ２２２、ステップ３２６はステップ２３１にそれぞれ対応している。

図１８のモデル生成プログラムおよび図１９に示した電源モデル作成装置において、ユーザーは、必要なデータを用意することで、妥当な解析精度を持つＬＳＩの電源モデルをほぼ自動的に作成することができる。また、以前提案されている半導体集積回路全体電源モデル７の自動作成手法を適用した自動作成支援システムと組み合わせれば、ユーザーが用意する入力データをさらに減らすことが可能になり、ＬＳＩの電源モデルの作成に対して殆ど知識を必要とせずに、ＬＳＩの電源モデルを作成することができる。

また、図１６のように、第４の実施形態に示した電源系統が複数ある場合の電源モデル作成についても、図１８のプログラムにおいて、ステップ３０３〜３１４またはステップ３１５〜３２６の処理を複数電源系統に対して行うことにより、同様にＬＳＩの電源モデルが作成可能である。

このような電源モデル作成装置を用いれば、ＬＳＩの全回路接続情報、レイアウト情報および解析条件を入力することにより、ＬＳＩの電源モデルが自動生成可能である。このシステムには、ＬＳＩ全体においての動作部分および内部容量部分の作成手法が必要になるが、この方法には以前何種類かの方法が提案されているため、その手法もシステムに組み込むことによって、簡単に実現可能である。

ここで、本実施形態の具体例として、図７（ａ）に示したモデルを図1９の自動作成支援装置で、図４に記述されたステップで作成される際の処理動作を示す。

まず、入力装置７４より入力データ８０を処理装置７１に入力し、そのデータを記憶装置７３に記憶する。この入力データ８０の中には、解析周波数情報４には上限解析周波数は１ＧＨｚで、それに対応した真空中の波長λ1GHz0は３００［ｍｍ］とされているF-λテーブル、サイズ情報5にはＬＳＩのチップサイズは５［ｍｍ］×５［ｍｍ］、半導体集積回路全体電源モデル７は動作部分が電流源のモデル、内部容量部分が集中定数の容量素子１本で記述されていて、電流源の振幅の値が１［Ａ］、内部容量が３５００［ｐＦ］とされ、その他の入力データである電源層の数（今回は１層のみ）、電源配線の長さ、幅、厚さ、誘電体の種類等である電源配線構造情報ＬＳＩの電源配線構造情報２、内部容量部分を構成するトランジスタのゲート幅やゲート長、拡散層の表面積等であるトランジスタ構造情報３、ＬＳＩ内の動作部分や内部容量の配置情報であり、ＬＳＩの動作部分と内部容量がＬＳＩ全体に等しい割合で分配されているという素子配置情報６と、モデル作成に必要なデータは揃っているとする。

次に、モデル生成プログラム７９を記録媒体７７から呼び出し、処理装置７１を制御することで、図１８のモデル生成プログラムの処理が開始されるとする。

次に、記憶装置７３から記憶された電源配線構造情報２を読み出し、このデータにおいて、作成する電源モデルの電源層が一層かそうでないかを確認するが（ステップ３０１および３０２）、データから電源配線層は一層であるということが確認されるので、図１８に従い、ステップ３０３〜３１４の処理が行われる。

まず、ステップ３０３として、記憶装置７３から記憶された電源配線構造情報２を再度読み出し、電源配線構造情報２より配線容量の合計値としてＣｌｉｎｅ１=５０［ｐＦ］を算出し（ステップ１１１）、記憶装置７３に記憶する。

次に、ステップ３０４として、記憶装置７３から記憶されたトランジスタ構造情報３を読み出し、内部容量の合計値としてＣｉｎ１＝１００００［ｐＦ］を算出し（ステップ１１２）、記憶装置７３に記憶する。

次に、ステップ３０５として、記憶装置７３から記憶された電源配線構造情報２を再度読み出し、誘電体の比誘電率から真空中の波長短縮の値ηn＝０．５（ステップ１１３）を算出し、記憶装置７３に記憶する。

次に、ステップ３０６として、記憶装置７３から記憶されたＣｌｉｎｅ１＝５０［ｐＦ］、Ｃｉｎ１＝１００００［ｐＦ］、ηn＝０．５の値を読み出し、内部容量存在時の電源配線の波長短縮の値

を算出し（図３のステップ１１４）、記憶装置７３に記憶する。

次に、ステップ３０７として、記憶装置７３から記憶された解析周波数１ＧＨｚ、記録媒体７７からデータベース７８に格納されているF-λテーブルの値とを読み出し、それらから真空中の波長λ1GHz0＝３００［ｍｍ］という値を読み出し、およびηd1＝０．０３５３の値を読み出し、解析上限周波数に対応した波長
λmin1＝０．０３５３＊３００≒１０．６［ｍｍ］
を算出し（ステップ１１５）、記憶装置７３に記憶する。

次に、ステップ３０８として、（６）式におけるｎの値として「ｎ＝１０」を入力装置７４により入力し、記憶装置７３に記憶する。

次に、ステップ３０９として、記憶装置７３から該記憶されたλmin1＝１０．６［ｍｍ］、ｎ＝１０の値、およびＬＳＩのチップサイズは５［ｍｍ］×５［ｍｍ］というサイズ情報を読み出し、（５）式の処理を行い、分割されるセルの一辺の長さ
ｌｃｅｌｌ１≦１０．６／１０＝１．０６［ｍｍ］
としてｌｃｅｌｌ１の候補値を求め、記憶装置７３に記憶する。ここでは、ｌｃｅｌｌ１≦１．０６［ｍｍ］という条件と、最適値を記憶装置７３に記憶するとする。この場合、サイズ情報と条件式を組み合わせて、整数分割できる最大値である最適値１＝１．０［ｍｍ］である。

次に、ステップ３１０として、記憶装置７３から記憶されたｌｃｅｌｌ１≦１．０６［ｍｍ］という条件式と、最適値１であるｌｃｅｌｌ１＝１．０［ｍｍ］という値を読み出し、ｌｃｅｌｌ１の値を選択する。ここでは、最適値１に自動決定する場合と、そうではない場合のどちらかを選択する。ここでは、ｌｃｅｌｌ１を最適値１＝１．０［ｍｍ］という値に自動決定するとし、ｌｃｅｌｌ１＝１．０［ｍｍ］が決定され（ステップ３０８からこの３１０の処理までで、図３のステップ１１６）、記憶装置７３に記憶される。この場合、図１８のステップ３１１は行われない。この場合セルのサイズは１［ｍｍ］×１［ｍｍ］となるので、ＬＳＩは２５分割されたセルで構成されることになる。

次に、ステップ３１２として、記憶装置７３から該記憶された電源配線構造情報２とｌｃｅｌｌ１＝１．０［ｍｍ］という値、さらにデータベース７８から電源回路のモデルのテンプレートを読み出し、各セル毎に、配線にはεr＝４の値で作成された分布定数記述のモデルを十字型に並べた電源回路のモデルを作成し（ステップ１２１）、各セル毎の電源回路のモデルの構成を記憶装置７３に記憶する。

次に、ステップ３１３として、記憶装置７３から該記憶された、ＬＳＩの動作部分と内部容量がＬＳＩ全体に等しい割合で分配されているという素子配置情報６、動作部分が電流源のモデル、内部容量部分が集中定数の容量素子１本で記述されていて、電流源の振幅の値が１［Ａ］、内部容量が３５００［ｐＦ］であるという半導体集積回路全体電源モデルの情報７、ｌｃｅｌｌ１＝１．０［ｍｍ］という値、各セル毎の電源回路のモデルの構成、さらにデータベース７８から電源モデルのテンプレートを読み出し、各セルにおける電流源の振幅の値を１／２５＝０．０４［Ａ］、容量値は１００００／２５＝４００［ｐＦ］と求め、各セルにおける電源モデルを作成し（ステップ１２２）、各セル毎の電源モデルの構成を記憶装置７３に記憶する。

次に、ステップ３１４として、記憶装置７３から記憶された各セル毎の電源モデルの構成を読み出し、セル同士を結合させ（ステップ１３１）、ＬＳＩの電源モデル８１（図４における電源モデル１０、図６における電源モデル１１に対応）を作成し、この結果を出力装置７６より出力する。こうして出力されるモデルの構造が図７（ａ）である。

Claims (14)

1. 半導体集積回路のサイズに合わせて適切なサイズに分割されたセルの組み合わせによって構成され、各セルが、容量成分を持つ配線によって構成された電源回路１層と、前記電源回路と大地間に存在し、前記半導体集積回路において一定の動作を行っている内部動作部分と、前記電源回路と大地間に存在し、前記半導体集積回路において動作していない内部容量部分とから構成される、半導体集積回路の電源モデルを、分割セルサイズ決定手段とモデル作成手段とモデル結合手段と出力手段と記憶手段とを有し、前記記憶手段は、前記電源モデルを作成するのに必要な情報である、半導体集積回路の電源配線構造情報、半導体集積回路のトランジスタ構造情報、モデルを使用する際の上限周波数の情報である解析周波数情報、半導体集積回路のサイズ情報、半導体集積回路の全体電源モデルを記憶すると共に、前記分割セルサイズ決定手段、前記モデル作成手段、前記モデル結合手段における作業領域である半導体集積回路電源モデル作成装置によって作成する方法であって、
   前記分割セルサイズ決定手段によって、電源層における配線の持つ誘電体から導き出される波長短縮の値をηn、電源層における配線と大地間に生じている配線容量の合計値をＣｌｉｎｅ１、配線と大地の間に付加されている内部容量の合計値をＣｉｎ１、上限周波数Ｆｍａｘに対応する真空中の波長をλmin0としたとき、λmin1を次式により求め
   

   

   各セルの1辺の長さｌｃｅｌｌ１を、λmin1の値と比較して電気的に充分短い値をとるように決定するステップと、
   前記モデル作成手段によって、前記半導体集積回路の電源配線構造情報とｌｃｅｌｌ１の値より、配線モデルが格子状になって存在し、セルの中心に内部動作部分と内部容量部分が接続される端子と、外側の辺に隣接セルとの接合端子を持つ、セルの電源回路のモデルを作成し、半導体集積回路の素子配置情報と、半導体集積回路の全体電源モデルと、前記ｌｃｅｌｌ１の値より、各セルに適切な割合で内部動作部分のモデルおよび内部容量部分のモデルを挿入し、前記電源回路のモデルと接続するステップと、
   前記モデル結合手段によって、各セルの、前記電源回路のモデル、前記内部動作部分のモデル、および前記内部容量部分のモデルをそれぞれの外部セルとの接続端子で接合し、電源層を１層だけ持つ、半導体集積回路全体の電源モデルを導出するステップと、
   前記出力手段によって、導出された電源モデルを出力するステップと
   を有する、半導体集積回路の電源モデルの作成方法。
2. 半導体集積回路のサイズに合わせて適切なサイズに分割されたセルの組み合わせによって構成され、各セルが、各セルが、容量成分を持つ配線によって構成された電源回路２層と、前記２層の電源回路間に存在する前記半導体集積回路において一定の動作を行っている内部動作部分と、前記２層の電源回路間に存在し、前記半導体集積回路において動作していない内部容量部分とから構成される、半導体集積回路の電源モデルを、分割セルサイズ決定手段とモデル作成手段とモデル結合手段と出力手段と記憶手段と有し、前記記憶手段は、前記電源モデルを作成するのに必要な情報である、半導体集積回路の電源配線構造情報、半導体集積回路のトランジスタ構造情報、モデルを使用する際の上限周波数の情報である解析周波数情報、半導体集積回路のサイズ情報、半導体集積回路の全体電源モデルを記憶すると共に、前記分割セルサイズ決定手段、前記モデル作成手段、前記モデル結合手段における作業領域である半導体集積回路電源モデル作成装置によって作成する方法であって、
   前記分割セルサイズ決定手段によって、電源層における配線の持つ誘電体から導き出される波長短縮の値をηn、２つの電源層における配線と大地間に生じている配線容量の合計値をＣｌｉｎｅ２、２つの電源層における配線間に付加されている内部容量の合計値をＣｉｎ２、上限周波数Ｆｍａｘに対応する真空中の波長をλmin0としたとき、λmin2を次式により求め
   

   

   各セルの1辺の長さｌｃｅｌｌ２を、λmin2の値と比較して電気的に充分短い値をとるように決定するステップと、
   前記モデル作成手段によって、半導体集積回路の電源配線構造情報とｌｃｅｌｌ２の値より、配線モデルが格子状になって存在し、セルの中心に内部動作部分と内部容量部分が接続される端子と、外側の辺に隣接セルとの接合端子を持つ、セルの電源回路のモデルを作成し、半導体集積回路の素子配置情報と、半導体集積回路の全体電源モデルと、前記ｌｃｅｌｌ２の値より、各セルに適切な割合で内部動作部分のモデルおよび内部容量部分のモデルを挿入し、前記電源回路のモデルと接続するステップと、
   前記モデル結合手段によって、各セルの、前記電源回路のモデル、前記内部動作部分のモデル、および前記内部容量部分のモデルをそれぞれの外部セルとの接続端子で接合し、電源層を２層持つ、半導体集積回路全体の電源モデルを導出するステップと
   前記出力手段によって、導出された電源モデルを出力するステップと
   を有する、半導体集積回路の電源モデルの作成方法。
3. 前記内部動作部分が、前記半導体集積回路おける素子配置情報および前記各セルのサイズにより、各セル毎に適切な割合で存在する、請求項１または２に記載の、半導体集積回路の電源モデルの作成方法。
4. 前記内部容量部分が、前記半導体集積回路全体における素子配置情報および前記各セルのサイズにより、各セル毎に適切な割合で存在する、請求項１または２に記載の、半導体集積回路の電源モデルの作成方法。
5. 各セルが持つ内部動作部分が、種類が異なる複数のものによって構成されている、請求項１または２に記載の、半導体集積回路の電源モデルの作成方法。
6. 各セルが持つ内部容量部分が、種類が異なる複数のものによって構成されている、請求項１または２に記載の、半導体集積回路の電源モデルの作成方法。
7. 複数の内部動作部分が、前記半導体集積回路全体における素子配置情報および前記各セルのサイズにより、それぞれが各セル毎に適切な割合で存在する、請求項５に記載の、半導体集積回路の電源モデルの作成方法。
8. 複数の内部容量部分が、前記半導体集積回路全体における素子配置情報および前記各セルのサイズにより、それぞれが各セル毎に適切な割合で存在する、請求項６に記載の、半導体集積回路の電源モデルの作成方法。
9. 複数組の電源系統を有する半導体集積回路において、前記分割セルサイズ決定手段によって、複数の電源系統において共通のセル分割サイズを求め、各セル毎に複数の電源系統を持ち、セル内の電源系統毎に請求項1〜８記載の何れか電源モデルが存在する、半導体集積回路の電源モデルの設計方法。
10. 半導体集積回路のサイズに合わせて適切なサイズに分割されたセルの組み合わせによって構成され、各セルが、容量成分を持つ配線によって構成された電源回路１層と、前記電源回路と大地間に存在し、前記半導体集積回路において一定の動作を行っている単一または複数の内部動作部分と、前記電源回路と大地間に存在し、前記半導体集積回路において動作していない単一または複数の内部容量部分とから構成される、半導体集積回路の電源モデルの作成装置であって、
    電源層における配線の持つ誘電体から導き出される波長短縮の値をηn、電源層における配線と大地間に生じている配線容量の合計値をＣｌｉｎｅ１、配線と大地の間に付加されている内部容量の合計値をＣｉｎ１、上限周波数Ｆｍａｘに対応する真空中の波長をλmin0としたとき、λmin1を次式により求め
    

    

    各セルの1辺の長さｌｃｅｌｌ１を、λmin1の値と比較して電気的に充分短い値をとるように決定する分割セルサイズ決定手段と、
    半導体集積回路の電源配線構造情報とｌｃｅｌｌ１の値より、配線モデルが格子状になって存在し、セルの中心に単一または複数の内部動作部分と単一または複数の内部容量部分が接続される端子と、外側の辺に隣接セルとの接合端子を持つ、セルの電源回路のモデルを作成し、半導体集積回路の素子配置情報と、半導体集積回路の全体電源モデルと、前記ｌｃｅｌｌ１の値より、各セルに適切な割合で単一または複数の内部動作部分のモデルおよび単一または複数の内部容量部分のモデルを挿入し、前記電源回路のモデルと接続するモデル作成手段と、
    各セルの、前記電源回路のモデル、前記単一または複数の内部動作部分のモデル、および前記単一または複数の内部容量部分のモデルをそれぞれの外部セルとの接続端子で接合し、電源層を１層だけ持つ、半導体集積回路全体の電源モデルを導出するモデル結合手段と、
    導出された電源モデルを出力する出力手段と、
    前記電源モデルを作成するのに必要な情報である、半導体集積回路の電源配線構造情報、半導体集積回路のトランジスタ構造情報、モデルを使用する際の上限周波数の情報である解析周波数情報、半導体集積回路のサイズ情報、半導体集積回路の全体電源モデルを記憶すると共に、前記分割セルサイズ決定手段、前記モデル作成手段、前記モデル結合手段における作業領域としての記憶手段と
    を有する、半導体集積回路の電源モデルの作成装置。
11. 半導体集積回路のサイズに合わせて適切なサイズに分割されたセルの組み合わせによって構成され、各セルが、容量成分を持つ配線によって構成された電源回路２層と、前記２層の電源回路間に存在する前記半導体集積回路において一定の動作を行っている単一または複数の内部動作部分と、前記２層の電源回路間に存在し、前記半導体集積回路において動作していない単一または複数の内部容量部分とから構成される、半導体集積回路の電源モデルの作成装置であって、
    電源層における配線の持つ誘電体から導き出される波長短縮の値をηn、２つの電源層における配線と大地間に生じている配線容量の合計値をＣｌｉｎｅ２、２つの電源層間に付加されている内部容量の合計値をＣｉｎ２、上限周波数Ｆｍａｘに対応する真空中の波長をλmin0としたとき、λmin2を次式により求め
    

    

    各セルの1辺の長さｌｃｅｌｌ２を、λmin2の値と比較して電気的に充分短い値をとるように決定する分割セルサイズ決定手段と、
    半導体集積回路の電源配線構造情報とｌｃｅｌｌ２の値より、配線モデルが格子状になって存在し、セルの中心に単一または複数の内部動作部分と単一または複数の内部容量部分が接続される端子と、外側の辺に隣接セルとの接合端子を持つ、セルの電源回路のモデルを作成し、半導体集積回路の素子配置情報と、半導体集積回路の全体電源モデルと、前記ｌｃｅｌｌ２の値より、各セルに適切な割合で単一または複数の内部動作部分のモデルおよび単一または複数の内部容量部分のモデルを挿入し、前記電源回路のモデルと接続するモデル作成手段と、
    各セルの、前記電源回路のモデル、前記単一または複数の内部動作部分のモデル、および前記単一または複数の内部容量部分のモデルをそれぞれの外部セルとの接続端子で接合し、電源層を２層持つ、半導体集積回路全体の電源モデルを導出するモデル結合手段と
    導出された電源モデルを出力する出力手段と、
    前記電源モデルを作成するのに必要な情報である、半導体集積回路の電源配線構造情報、半導体集積回路のトランジスタ構造情報、モデルを使用する際の上限周波数の情報である解析周波数情報、半導体集積回路のサイズ情報、半導体集積回路の全体電源モデルを記憶すると共に、前記分割セルサイズ決定手段、前記モデル作成手段、前記モデル結合手段
    における作業領域としての記憶手段と
    を有する、半導体集積回路の電源モデルの作成装置。
12. 複数の電源系統を有する半導体集積回路のサイズに合わせて適切なサイズに分割されたセルの組み合わせによって構成され、各電源系統の各セルが、容量成分を持つ配線によって構成された電源回路１層と、前記電源回路と大地間に存在し、前記半導体集積回路において一定の動作を行っている単一または複数の内部動作部分と、前記電源回路と大地間に存在し、前記半導体集積回路において動作していない単一または複数の内部容量部分とから構成される、半導体集積回路の電源モデルの作成装置であって、
    各電源系統の電源層における配線の持つ誘電体から導き出される波長短縮の値をηn、各電源層における配線と大地間に生じている配線容量の合計値をＣｌｉｎｅ１、配線と大地の間に付加されている内部容量の合計値をＣｉｎ１、上限周波数Ｆｍａｘに対応する真空中の波長をλmin0としたとき、各電源系統におけるλmin1を次式により求め
    

    

    各セルの1辺の長さｌｃｅｌｌ１を、全ての電源系統のλmin1の値と比較して電気的に充分短い値をとるように決定する分割セルサイズ決定手段と、
    半導体集積回路の電源配線構造情報とｌｃｅｌｌ１の値より、各電源系統毎に配線モデルが格子状になって存在し、セルの中心に単一または複数の内部動作部分と単一または複数の内部容量部分が接続される端子と、外側の辺に隣接セルとの接合端子を持つ、セルの電源回路のモデルを作成し、半導体集積回路の素子配置情報と、半導体集積回路の全体電源モデルと、前記ｌｃｅｌｌ１の値より、各電源系統の各セルに適切な割合で単一または複数の内部動作部分のモデルおよび単一または複数の内部容量部分のモデルを挿入し、前記電源回路のモデルと接続するモデル作成手段と、
    各電源系統の各セルに、前記電源回路のモデル、前記単一または複数の内部動作部分のモデル、および前記単一または複数の内部容量部分のモデルをそれぞれの外部セルとの接続端子で接合し、各電源系統毎に電源層を１層だけ持つ、半導体集積回路全体の電源モデルを導出するモデル結合手段と、
    導出された電源モデルを出力する出力手段と、
    前記電源モデルを作成するのに必要な情報である、半導体集積回路の電源配線構造情報、半導体集積回路のトランジスタ構造情報、モデルを使用する際の上限周波数の情報である解析周波数情報、半導体集積回路のサイズ情報、半導体集積回路の全体電源モデルを記憶すると共に、前記分割セルサイズ決定手段、前記モデル作成手段、前記モデル結合手段
    における作業領域としての記憶手段と
    を有する、半導体集積回路の電源モデルの作成装置。
13. 複数の電源系統を有する半導体集積回路のサイズに合わせて適切なサイズに分割されたセルの組み合わせによって構成され、各電源系統の各セルが、容量成分を持つ配線によって構成された電源回路２層と、前記２層の電源回路間に存在する前記半導体集積回路において一定の動作を行っている単一または複数の内部動作部分と、前記２層の電源回路間に存在し、前記半導体集積回路において動作していない単一または複数の内部容量部分とから構成される、半導体集積回路の電源モデルの作成装置であって、
    各電源系統の電源層における配線の持つ誘電体から導き出される波長短縮の値をηn、各電源系統の２つの電源層における配線と大地間に生じている配線容量の合計値をＣｌｉｎｅ２、２つの電源層の配線間に付加されている内部容量の合計値をＣｉｎ２、上限周波数Ｆｍａｘに対応する真空中の波長をλmin0としたとき、λmin2を次式により求め
    

    

    各セルの1辺の長さｌｃｅｌｌ２を、全ての電源系統のλmin2の値と比較して電気的に充分短い値をとるように決定する分割セルサイズ決定手段と、
    半導体集積回路の電源配線構造情報とｌｃｅｌｌ２の値より、各電源系統毎に配線モデルが格子状になって存在し、セルの中心に単一または複数の内部動作部分と単一または複数の内部容量部分が接続される端子と、外側の辺に隣接セルとの接合端子を持つ、セルの電源回路のモデルを作成し、半導体集積回路の素子配置情報と、半導体集積回路の全体電源モデルと、前記ｌｃｅｌｌ２の値より、各電源系統の各セルに適切な割合で単一または複数の内部動作部分のモデルおよび単一または複数の内部容量部分のモデルを挿入し、前記電源回路のモデルと接続するモデル作成手段と、
    各電源系統の各セルの、前記電源回路のモデル、前記単一または複数の内部動作部分のモデル、および前記単一または複数の内部容量部分のモデルをそれぞれの外部セルとの接続端子で接合し、各電源系統毎に電源層を２層持つ、半導体集積回路全体の電源モデルを導出するモデル結合手段と
    導出された電源モデルを出力する出力手段と、
    前記電源モデルを作成するのに必要な情報である、半導体集積回路の電源配線構造情報、半導体集積回路のトランジスタ構造情報、モデルを使用する際の上限周波数の情報である解析周波数情報、半導体集積回路のサイズ情報、半導体集積回路の全体電源モデルを記憶すると共に、前記分割セルサイズ決定手段、前記モデル作成手段、前記モデル結合手段における作業領域としての記憶手段と
    を有する、半導体集積回路の電源モデルの作成装置。
14. 請求項１〜９のいずれかに記載の、半導体集積回路の電源モデルの作成方法をコンピュータに実行させるための、半導体集積回路の電源モデルの作成プログラム。

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