JP3470020B2 - 半導体集積回路の配線構造 - Google Patents

Description

【発明の詳細な説明】 【０００１】 【発明の属する技術分野】この発明は半導体集積回路に
関し、より詳細には化合物半導体による高速論理集積回
路に於いて回路動作速度の向上に有用な配線構造に関す
るものである。 【０００２】 【従来の技術】信号識別回路や信号多重化回路等の小規
模論理集積回路では、論理回路セル間の信号線接続に
は、通常、数百μｍから１ｍｍ程度の配線長が必要とな
る。通常、高速な回路ほど、信号配線長を極力短縮する
ことが、基本的な設計手法として実施されている。 【０００３】また、信号配線の設計に於いては特性イン
ピーダンスを考慮することはなく、いわゆるインピーダ
ンス整合設計を行うことはない。これは、信号配線長
が、それを伝搬する信号の波長に対して１／１０程度以
下の場合には、信号配線を単純な集中定数素子としてモ
デル化することが可能であり、信号線路の特性インピー
ダンスとその線路を接続する回路の入出力インピーダン
スとの不整合によって生じる多重反射による波形歪みを
心配しなくて済むからである。 【０００４】超高速論理回路といった場合には、従来で
は２０Ｇｂｉｔ／ｓ程度のビットレートが上限となる
が、半導体基板上の何れかの配線層上に信号配線が布線
された場合、４００μｍ程度の配線長までは集中定数と
して取り扱うことができる。この場合、信号配線を電気
的に見たときに、寄生容量成分が主で、寄生インダクタ
ンス成分はその寄与が小さく、線路が接続される端子の
抵抗成分と配線の寄生容量を含む容量成分の積で与えら
れる時定数成分が回路動作速度を律速することになる。 【０００５】したがって、従来に於いては、図７（ａ）
若しくは（ｂ）に示されるような構造をとっていた。例
えば、図７（ａ）に於いて、半導体集積回路の配線構造
は、半導体基板１上に配線層２が形成され、更にこの配
線層２及び半導体基板１上に層間絶縁膜３が形成され
る。または、図７（ｂ）に示されるように、半導体基板
１上に層間絶縁膜３が形成され、更にこの層間絶縁膜３
上に配線層２が形成される。 【０００６】このように、従来は、セル間の高周波信号
接続には配線寄生容量成分の抑止に主眼が置かれ、配線
層２としては、第１層若しくは第２層で狭線幅の配線が
用いられていた。この場合、１）半導体基板の誘電率が
見え、特に化合物半導体では実効誘電率が７前後と高
く、波長短縮率が大きい（言替えれば伝搬速度が遅
い）。２）線路の特性インピーダンスは１５０Ω前後と
高く、通常５０Ω以下と低い高速論理回路の出力インピ
ーダンスと整合しない、という性質を有していた。 【０００７】しかしながら、回路動作速度の向上と共に
信号配線が次第に分布定数線路として見えはじめ、４０
Ｇｂｉｔ／ｓ以上では、その信号配線が及ぼす寄生効果
によって回路動作速度が大きく制限されていた。 【０００８】 【発明が解決しようとする課題】上述した従来技術の性
質により、特に配線長が信号波長と同等となる数１０Ｇ
ｂ／ｓ以上の高速動作領域に於いては、配線伝搬遅延時
間と多重反射による波形歪みが回路動作速度を制限する
要因として顕在化していた。以下、これについて具体的
に詳述する。 【０００９】高速論理回路に於いては、エミッタ結合論
理回路（ＥＣＬ：Ｅｍｉｔｔｅｒ−Ｃｏｕｐｌｅｄ Ｌ
ｏｇｉｃ）、若しくはソース結合ＦＥＴ論理回路（ＳＣ
ＦＬ：Ｓｏｕｒｃｅ Ｃｏｕｐｌｅｄ ＦＥＴ Ｌｏｇ
ｉｃ）といった回路構成が用いられる。これらの論理回
路の出力には、負荷駆動力の高いエミッタフォロワ、若
しくはソースフォロワが常用される。 【００１０】これらの回路の出力インピーダンスは、お
おまかに言えばそれらを構成するトランジスタのトラン
スコンダクタンスの逆数で与えられ、数１０Ω以下と低
いものである。例えば、エミッタフォロワでは１０Ω以
下、ソースフォロワでは２０〜６０Ω程度である。 【００１１】一方、論理回路の入力はトランジスタのベ
ース、若しくはゲート電極であり、それらの入力インピ
ーダンスはエミッタ結合論理回路で数百Ω以上、ソース
結合ＦＥＴ論理回路で数ｋΩ以上と高い。したがって、
ビットレートの向上と共に、両者を接続する信号配線長
が信号波長の１／１０よりも長くなり、且つ信号配線の
特性インピーダンス（〜１８０Ω）が論理回路の出力イ
ンピーダンス（数１０Ω以下）と整合しない。そのた
め、出力された信号が次段の入力端でほぼ全反射し、そ
の反射波が今度は出力端に到達して逆相となって反射
し、その反射波が信号線路を伝搬して入力端に到達し、
元々の入力信号に重畳することになる。 【００１２】実際には、この多重反射が繰り返され、次
段の入力端では信号線路の往復の伝搬遅延時間の整数倍
ずれた位置に多重反射波が重畳され、その結果として信
号波形が大きく歪んでしまうことになる。 【００１３】図８は、この歪んだ信号波形を表す特性図
である。図８では、インジウム・燐（ＩｎＰ）基板上に
集積された高電子移動度トランジスタ（ＨＥＭＴ）によ
るソース結合ＦＥＴ論理回路を例にしており、高電子移
動度トランジスタはトランスコンダクタンス２０ｍＳ、
ドレインコンダクタンス２ｍＳ、電流利得遮断周波数１
９０ＧＨｚとし、信号配線は線路幅１．５μｍ、線路長
４５０μｍで最下層配線層に形成される。 【００１４】入力信号には４０Ｇｂ／ｓの疑似ランダム
パルスパターンが用いられ、第２の論理回路セルの入力
端に於けるアイパターンが示される。尚、本数値解析に
は回路シミユレータＨＳＰｌＣＥが用いられている。ま
た、アイ開口が大幅に劣化しているのがわかる。 【００１５】以上のように、従来に於いては、１）信号
配線の特性インピーダンスが回路の出力インピーダンス
に比べてかなり高いこと、２）伝搬速度が遅いこと、に
よって高速動作領域で大きな波形歪みを生じていた。 【００１６】信号配線の幅を単純に拡幅することで特性
インピーダンスの低減が可能であるが、整合度が改善さ
れる数１０Ω以下まで低減するには５倍以上に拡幅しな
ければならない。そのため、配線部分の占有面積の増大
を招き、そのことが回路全体を高密度に集積することを
疎外して高速動作を妨げることとなり、現実的な解決に
は至らないものであった。 【００１７】この発明は上記の課題を解決するものであ
り、その目的は高速且つ特性インピーダンスの低い信号
配線を従来と同等のスペースで実現することによって、
配線寄生効果に制約されない、より高速動作が可能な半
導体集積回路の配線構造を提供することである。 【００１８】 【課題を解決するための手段】すなわちこの発明は、半
導体基板上に誘電体材料を層間絶縁膜として少なくとも
２層の金属配線層を有し、複数の論理回路セルを接続し
て成る半導体集積回路に於いて、第１の論理回路セルの
信号出力と第２の論理回路セルの信号入カとを接続する
もので、上記金属配線層の最下層を除く該金属配線層に
互いに平行して形成される配線幅Ｗを有する少なくとも
１つの信号配線と、上記信号配線よりも下層の金属配線
層に上記信号配線と平行して形成された配線幅Ｌのグラ
ンド配線とを有し、上記信号配線の配線幅Ｗに対する上
記グランド配線の配線幅Ｌの比（Ｌ／Ｗ）が１乃至１０
である疑似マイクロストリップ線路構造を具備すること
を特徴とする。 【００１９】この発明にあっては、半導体基板に近い下
層配線層にグランド配線を形成することによって、その
上層に位置する信号線路に対して半導体基板の高い誘電
率を電気的に遮蔽し、信号配線の実効誘電率を層間絶縁
膜と同等に低下せしめている。このことが、信号線路の
伝搬速度を向上せしめると同時に信号線路の特性インピ
ーダンスを低下せしめる。前者の効果によって、信号配
線を集中定数としてみなすことができる周波数の上限を
広げることができ、更に後者の効果によって信号線路の
特性インピーダンスとそれを接続する論理回路の出力イ
ンピーダンスとの整合度を向上できる。したがって、例
え信号配線を分布定数とみなさなければならない高周波
領域に於いても、インピーダンス不整合に起因した多重
反射による信号波形歪みを抑止し、配線寄生効果に制約
されない、より高速動作が可能な集積回路を実現するこ
とができる。 【００２０】 【発明の実施の形態】以下、図面を参照してこの発明の
実施の形態を説明する。図１は、この発明の第１の実施
の形態を示す半導体集積回路の配線構造の構成例を示し
た断面図である。この第１の実施の形態では、最も単純
な構成として、信号配線が単線構造の場合について示し
ている。 【００２１】図１に於いて、半導体基板１１の上面に
は、第１の金属配線層として幅Ｌを有したグランド配線
１２が形成されている。そして、このグランド配線１２
及び半導体基板１１の上面には、層間絶縁膜１３が形成
される。更に、この層間絶縁膜１３上で、上記グランド
配線１２の中央部の上方には、第２の金属配線層として
幅Ｗを有した信号配線１４が形成されている。 【００２２】このように、第１の実施の形態に於ける半
導体集積回路の配線構造は、グランド配線１２と信号配
線１４とが積層された構造となっている。また、信号配
線１４の上部は、空気により充満されている。そして、
この配線構造は、グランド配線１２と信号配線１４によ
って、いわゆるマイクロストリップ線路が形成されてい
る。 【００２３】第１の実施の形態に於ける配線構造は、通
常の化合物半導体集積回路の加工技術を想定して、半導
体基板はＩｎＰで厚み６００μｍ、金属配線層であるグ
ランド配線１２及び信号配線１４は金（Ａｕ）で形成さ
れる。信号配線１４の線幅Ｗは最小許容幅に近い２μ
ｍ、厚みは１．５μｍとする。一方、グランド配線１２
は、信号配線１４に比して十分に広い領域に形成される
ものとし、簡単のために信号配線１４と平行な幅Ｌを有
した配線として与えにれ、線幅Ｌを２０μｍ、厚みは
０．７μｍとする。 【００２４】上記層間絶縁膜１３は、窒化シリコン（Ｓ
ｉＮ）で形成され、配線部分の絶縁膜厚、すなわち層間
距離Ｈを１．５μｍと仮定する。電磁界解析によって、
信号配線１４の周波数応答、信号配線１４が感じる実効
的な誘電率と特性インピーダンスを算出することができ
る。この第１の実施の形態の場合には、実効誘電率は窒
化シリコンの比誘電率（６．９）より小さい４．３程度
の値となり、また特性インピーダンスは４２Ωとなる。 【００２５】こうした信号配線１４を実際の論理回路セ
ル間の接続に用いた場合の信号波形について、従来技術
で紹介した図８の場合と比較して説明する。図２は、図
１の配線構造が適用された信号配線と、信号を送出する
第１の論理回路セル及び信号を受ける第２の論理回路セ
ルの一構成例を示した図である。 【００２６】接続する論理回路セルの構成やトランジス
タ性能等の条件は、上述した従来例と同一のものとす
る。すなわち、ＩｎＰ（インジウム・燐）基板上に集積
されたＨＥＭＴ（高電子移動度トランジスタ）によるソ
ース結合ＦＥＴ論理（ＳＣＦＬ）回路を例にしており、
ＨＥＭＴはトランスコンダクタンス２０ｍＳ、ドレイン
コンダクタンス２ｍＳ、電流利得遮断周波数１９０ＧＨ
ｚとし、信号配線の線路長は４５０μｍとする。 【００２７】図２に於いて、信号配線１４は第１の論理
回路セル１６と第２の論理回路セル１７の間に接続され
ている。上記第１の論理回路１６セルと第２の論理回路
セル１６は同一構成のものであり、差動論理回路１８に
ソースフォロワ１９が縦続接続されている。 【００２８】上述したとおり、第２の論理回路セル１７
の入力インピーダンスは数ｋΩと非常に高いので、入力
端に到達した信号は、ほぼ全反射することになる。した
がって、波形応答に於いて重要となるのは、第１の論理
回路セル１６の出力インピーダンスＺｏと信号線路１４
の特性インピーダンスの整合度である。第１の論理回路
セル１６の出力インピーダンスＺｏは、ソースフォロワ
を構成するトランジスタのトランスコンダクタンス（Ｇ
ｍ）とドレインコンダクタンス（Ｇｄｓ）によって、以
下のように近似的に与えられる。 Ｚｏ＝１／（Ｇｍ＋Ｇｄｓ） ＝４５（Ω） したがって、入力端での電圧反射係数は０．０３と小さ
い。 【００２９】図８と同様に、回路シミュレータＨＳＰｌ
ＣＥを用いて４０Ｇｂ／ｓの疑似ランダムパルスパター
ンに対する第２の論理回路セル１７の入力端に於けるア
イパターンを計算した。 【００３０】図３は、このアイパターンの結果を示した
特性図である。図３によれば、ほとんど多重反射の無
い、極めて良好なアイ開口が得られているのがわかる。
図７及び図８に示された従来例では、信号線路の特性イ
ンピーダンスが１８０Ωであったが、その場合の入力端
での電圧反射係数は−０．６と大きく、インピーダンス
不整合が波形歪みをもたらしていることがわかる。尚、
最下層配線層にグランド配線を設けない従来皮術では、
実効誘電率は６．１程度と高い。そして、その従来配線
の伝搬速度は、本実施の形態による信号配線（実効誘電
率は４．３）のそれよりも２０％低い。 【００３１】上記トランジスタを用いてエミッタ結合論
理回路形式の信号多重回路を設計した場合、ＨＳＰｌＣ
Ｅによるシミュレーションでは、従来技術による配線構
造に比して本発明による配線構造を用いた場合は、２０
％程度の回路動作速度の改善が可能となる。トランジス
タの速度性能が向上するにつれて、この改善効果は更に
増して行く。これは、トランジスタ素子が高速化して
も、抵抗素子や電極寸法を縮小することにはつながらな
いので、回路間の接続に要する配線長はほとんど変わら
ないためで、従来技術によれば、信号配線の伝搬遅延時
間が信号波長の１／４程度となる周波数が応答帯域の上
限となってしまうからである。 【００３２】次に、この発明の第２の実施の形態を説明
する。図４は、この発明に於ける第２の実施の形態で半
導体集積回路の配線構造の構成例を示した断面図であ
る。 【００３３】高速な論理回路では、論理回路セル間の接
続に相補信号接続が用いられた完全差動構成をとること
が多い。この第２の実施の形態は、その場合への本発明
の適用例を示すものであり、２本の信号配線が互いに平
行して形成されている場合について示している。 【００３４】図４に於いて、半導体基板１１の上面に
は、第１の金属配線層として幅Ｌを有したグランド配線
１２が形成されている。そして、このグランド配線１２
及び半導体基板１１の上面には、層間絶縁膜１３が形成
される。更に、この層間絶縁膜１３上で、上記グランド
配線１２の中央部の上方には、線幅Ｗを有した２つの第
２金属配線層である信号配線１４ａ及び１４ｂが、間隔
Ｓで平行して配置されている。 【００３５】すなわち、通常の化合物半導体集積回路の
加工技術を想定して、半導体基板はＩｎＰで厚み６００
μｍ、グランド配線１２及び信号配線１４ａ、１４ｂは
金（Ａｕ）で形成される。そして、信号配線１４ａ、１
４ｂの線幅Ｗは最小許容幅に近い２μｍ、厚みは１．５
μｍとされる。また、グランド配線１２の線幅Ｌは１０
μｍ、厚みは０．７μｍとされる。更に、層間絶縁膜１
３は窒化シリコン（ＳｉＮ）で形成され、配線部分の絶
縁膜厚、すなわち層間距離Ｈは１．５μｍと仮定する。 【００３６】この例のような相補信号配線では、信号配
線の等長化が必要なことと、同相雑音成分除去効果を高
めることのために、信号配線幅と同程度にまで間隔Ｓを
狭めて平行に配設するのが常道である。そこで、第２の
実施の形態でも、信号配線１４ａと１４ｂとの間隔Ｓ
は、各信号配線１４ａ、１４ｂの線幅Ｗに等しい２μｍ
とされる。 【００３７】電磁界解析によって信号配線１４ａ、１４
ｂの周波数応答、信号配線１４ａ、１４ｂが感じる実効
的な誘電率と特性インピーダンスを算出することができ
る。この第２の実施の形態の場合には、実効誘電率は窒
化シリコンの比誘電率（６．９）より小さい３．４程度
の値となり、また特性インピーダンスは３３Ωとなる。
ちなみに、特性インピーダンスが図１に示される第１の
実施の形態に比べて低いのは、隣接する信号配線との結
合によって容量成分が増加するためである。図５は、こ
うした配線によって接続される論理回路セルを含む回路
構成の一例を示したものである。 【００３８】図５に於いて、信号配線１４ａ及び１４ｂ
は、第１の論理回路セル２１と第２の論理回路セル２２
の間に接続されている。上記第１の論理回路２１セルと
第２の論理回路セル２２は同一構成のものであり、差動
論理回路２３にソースフォロワ２４ａ、２４ｂが縦続接
続されている。 【００３９】尚、信号配線１４ａ、１４ｂに接続される
論理回路セルの基本構成やトランジスタ性能等の条件
は、上述した図２と同一のものとする。図５の回路構成
は、ソースフォロワ２４ａ、２４ｂが差動出力信号の双
方に接続され、それらの出力が信号配線１４ａ、１４ｂ
を介して第２の論理回路セル２２の差動入力に接続され
ている点のみが上述した図２の構成と異なる。 【００４０】すなわち、ＩｎＰ基板上に集積されたＨＥ
ＭＴ（高電子移動度トランジスタ）によるソース結合Ｆ
ＥＴ論理回路を例にしており、ＨＥＭＴはトランスコン
ダクタンス２０ｍＳ、ドレインコンダクタンス２ｍＳ、
電流利得遮断周波数１９０ＧＨｚとされ、信号配線１４
ａ及び１４ｂの線路長は４５０μｍとされる。 【００４１】上述したとおり、第２の論理回路セル２２
の入力インピーダンスは数ｋΩと非常に高いので、入力
端に到達した信号はほぼ全反射することになる。したが
って、波形応答に於いて重要となるのは、第１の論理回
路セル２１の出力インピーダンスＺｏと信号線路Ｓの特
性インピーダンスの整合度である。 【００４２】第１の論理回路セル２１の出力インピーダ
ンスＺｏは、上述したとおり、ソースフォロワを構成す
るトランジスタのトランスコンダクタンス（Ｇｍ）とド
レインコンダクタンス（Ｇｄｓ）によって、以下のよう
に近似的に与えられる。 Ｚｏ＝１／（Ｇｍ＋Ｇｄｓ） ＝４５（Ω） したがって、入力端での電圧反射係数は０．１５とな
り、上述した第１の実施の形態より整合度は若干低下す
るが、それでも図８に示した従来例（０．６）の１／４
以下と小さくなる。 【００４３】この第２の実施の形態では、特性インピー
ダンスがより低下する傾向を示すが、このような場合に
は、インピーダンス整合をより向上させることが可能で
ある。すなわち、上記ソースフォロワの出力インピーダ
ンスはそれを構成するトランジスタのＧｍにほぼ反比例
し、Ｇｍはトランジスタサイズに比例することから、大
きなトランジスタを用いれば論理回路セルの出力インピ
ーダンスをより低下させることができる。 【００４４】例えば、１．５倍大きいサイズのトランジ
スタを用いればＧｍ、Ｇｄｓは、各々３０ｍＳ、３ｍＳ
となって出力インピーダンスＺｏは３０Ωに低減するこ
とができる。この場合の電圧反射係数は、０．０５と十
分小さくできる。したがって、図３に示したものと同等
な波形応答特性を得ることができる。 【００４５】このように、第２の実施の形態によれば、
下層金属配線層に形成されたグランド配線の効果によっ
て、信号配線の特性インピーダンスを数１０Ωのオーダ
に低く設定できるので、論理回路セルの出力インピーダ
ンスをその回路のトランジスタサイズで調整することに
よって、ほぼ完全なインピーダンス整合を果たすことが
可能となる。 【００４６】加えて、下層金属配線層に形成したグラン
ド配線の遮蔽効果によって実効誘電率を従来技術より低
下できるので、伝搬速度が従来より向上でき、信号多重
反射が問題とならない、言替えれば信号配線を集中定数
として考慮できる周波数の上限を向上することが可能と
なる。 【００４７】これらの効果によって、より高速な回路動
作を実現することが可能となる。次に、この発明の第３
の実施の形態を説明する。この第３の実施の形態は、上
述した第１及び第２の実施の形態に示された層間絶縁膜
１２を、より比誘電率の低い材料に置換えた場合につい
て示す。したがって、その配線構造は、上述した第１及
び第２の実施の形態と同様であるので説明を省略する。 【００４８】現在、層間絶縁膜としてはポリイミド（比
誘電率３．９以下）やＢＣＢ（比誘電率２．８以下）と
いった種々の材料が利用されているが、層間絶縁膜の誘
電率の低下と共に、当然ながら信号配線の実効誘電率は
低下し、且つ特性インピーダンスは増大する。例えば、
ＢＣＢ（比誘電率２．８以下）の場合について、上述し
た第１の実施の形態と第２の実施の形態とを比較する
と、下記表１のようになる。 【００４９】 【表１】 【００５０】これより、比誘電率が２．８以下と低い層
間絶縁膜を用いれば、伝搬速度を４０〜５０％程度向上
させることが可能であり、信号多重反射が問題とならな
い。言替えれば、信号配線を集中定数として考慮できる
周波数の上限を、より一層向上することが可能となる。 【００５１】また、その場合の特性インピーダンスは伝
搬速度と同程度に増大するものの、依然６０Ω以下の低
い値に留まるため、インピーダンス整合が大きく損なわ
れることはなく、論理回路セルの出力インピーダンスを
その回路のトランジスタサイズで調整することによっ
て、ほぼ完全なインピーダンス整合を果たすことが可能
である。 【００５２】もちろん、配線の線路幅を拡幅することに
よっても特性インピーダンスを低減できる。例えば、上
述した第１の実施の形態の場合では、信号線幅を４μｍ
に倍増することで特性インピーダンスは４４Ωに、信号
線幅を３倍の６μｍに拡幅することで３４Ωにそれぞれ
低減することができる。よって、低誘電材料の導入によ
って、本発明の効果はより増大すると言える。 【００５３】次に、この発明の第４の実施の形態につい
て説明する。ここでは、信号配線１４の線幅Ｗに対する
グランド配線１２の線幅Ｌの比をパラメータとして、グ
ランド配線１２の効果について説明する。 【００５４】この第４の実施の形態の配線構造は、上述
した第１の実施の形態と同様であり、層間絶縁膜１３と
してＳｉＮとＢＣＢの両者について示す。信号配線１４
の線幅Ｗが２μｍに固定されて、グランド配線１２の線
幅Ｌに対する特性インピーダンスと伝搬速度の変化の様
子が、図６の特性図である。 【００５５】図６より、グランド配線１２の線幅Ｌが僅
かに存在しはじめると、特性インピーダンスは急激に低
下しはじめる。そして、信号配線１４の線幅Ｗと同程度
になると、グランド配線１２が存在しなかった場合の初
期値の３０％以下の５０Ωにまで低下する。この後は、
Ｌ＝２Ｗで４５Ω、Ｌ＝３Ｗで４３Ω、Ｌ＝１０Ｗで４
２Ωと、飽和傾向を示す。 【００５６】このことは、グランド配線としては信号線
幅と同等の僅かな配線幅で十分なインピーダンス低減効
果を有することを示している。また、伝搬速度もグラン
ド配線幅の増加と共に向上し、特に比誘電率の小さいＢ
ＣＢを層間絶縁膜とする場合には、僅かなグランド配線
幅で著しい速度向上が得られる。 【００５７】以上により、グランド配線幅としては信号
線幅の１倍乃至は１０倍の範囲で十分な効果を得ること
ができる。したがって、信号配線スペースを余分に必要
とすることがなく、本発明の効果が得られる。 【００５８】以上第１乃至第４の実施の形態では金属配
線層が２層の場合について述べたが、３層以上の多層金
属配線層を有する場合にも適用可能であることは勿論で
ある。つまり、信号配線の直下でより半導体基板に近い
下層金属配線層にグランド配線を形成すれば良い。例え
ば、第１層配線層にグランド配線を形成し、第３層金属
配線層を形成しても同様の効果を得ることができる。 【００５９】 【発明の効果】以上のようにこの発明によれば、高速且
つ特性インピーダンスの低い信号配線を従来と同等のス
ペースで実現することができるので、配線寄生効果に制
約されない、より高速動作が可能な半導体集積回路の配
線構造を提供することができる。

【図面の簡単な説明】 【図１】この発明の第１の実施の形態を示す半導体集積
回路の配線構造の構成例を示した断面図である。 【図２】図１の配線構造が適用された信号配線と、信号
を送出する第１の論理回路セル及び信号を受ける第２の
論理回路セルの一構成例を示した図である。 【図３】この発明の第１の実施の形態による配線構造が
用いられた場合の信号波形歪みの一例を示す特性図であ
る。 【図４】この発明に於ける第２の実施の形態で半導体集
積回路の配線構造の構成例を示した断面図である。 【図５】図４の配線構造が適用された信号配線と、信号
を送出する第１の論理回路セル及び信号を受ける第２の
論理回路セルの一構成例を示した図である。 【図６】図１の半導体集積回路の配線構造に於ける信号
配線の実効比誘電率と特性インピーダンスのグランド配
線幅Ｌに対する依存性について示した特性図である。 【図７】従来の半導体集積回路の配線構造の例を示した
断面図である。 【図８】従来の半導体集積回路の配線構造が適用された
場合の信号波形歪みの一例を示した特性図である。 【符号の説明】 １１ 半導体基板、 １２ グランド配線、 １３ 層間絶縁膜、 １４、１４ａ、１４ｂ 信号配線、 １６、２１ 第１の論理回路セル、 １７、２２ 第２の論理回路セル、 １８、２３ 差動論理回路、 １９、２４ａ、２４ｂ ソースフォロワ。

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平８−162621（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 21/82 H01L 21/822 H01L 27/04 H01P 3/08 H03H 11/28

Claims (1)

1. (57)【特許請求の範囲】 【請求項１】 半導体基板上に誘電体材料を層間絶縁膜
   として少なくとも２層の金属配線層を有し、複数の論理
   回路セルを接続して成る半導体集積回路に於いて、 第１の論理回路セルの信号出力と第２の論理回路セルの
   信号入カとを接続するもので、上記金属配線層の最下層
   を除く該金属配線層に互いに平行して形成される配線幅
   Ｗを有する少なくとも１つの信号配線と、上記信号配線
   よりも下層の金属配線層に上記信号配線と平行して形成
   された配線幅Ｌのグランド配線とを有し、上記信号配線
   の配線幅Ｗに対する上記グランド配線の配線幅Ｌの比
   （Ｌ／Ｗ）が１乃至１０である疑似マイクロストリップ
   線路構造を具備することを特徴とする半導体集積回路の
   配線構造。