JP4016005B2 - 抵抗値計算方法 - Google Patents

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Description

本発明は、半導体集積回路の内部にある抵抗値を計算する手法に関する。
大規模半導体集積回路（ＬＳＩ）は、電気機器に欠かせないキーデバイスとなっている。一般に、電気機器の性能を向上させるために、高速動作が可能なＬＳＩが用いられている。ところがその一方で、高速動作が可能なＬＳＩは、高周波ノイズの発生源にもなっている。
図１はＬＳＩの内部モデルを示す。ＬＳＩ内部には、抵抗Ｒ、コンデンサＣ、インダクタＬ等が存在し、これらから、高周波ノイズの１つである不要輻射ノイズ（ＥＭＩ：Electromagnetic Interference）が発生する。このＥＭＩが外部にもれると、ＬＳＩ以外の製品の誤動作を引き起こしてしまう可能性がある。このため、ＬＳＩから外部にもれるノイズに対して何らかの対策を行う必要があるが、ＬＳＩを完成させた後にノイズ検査を行うと、ノイズ検査によってノイズが見つかった場合、ＬＳＩの再設計を行う必要が生じ、効率が悪かった。
ノイズは、インダクタＬ、コンデンサＣ、抵抗Ｒからそれぞれ発生するが、ＬＳＩ設計前にこれらから発生するＥＭＩを推定できるのであれば、ＬＳＩを効率的に設計することが可能となる。そして、コンデンサＣ、インダクタＬ、抵抗Ｒから発生するＥＭＩをＬＳＩ設計前に予め検査する方法は、すでに知られている（特許文献１参照）。
図４１はＬＳＩ内部の抵抗から発生するＥＭＩを、電源ＬＰＥ法およびリダクション法を用いて推定する従来方法を示す図である。図４１に示すように、マスクレイアウト情報から、外部端子ＶＤＤと外部端子ＶＳＳ（図示せず）との間に存在する電源ライン２０１を抽出する。抽出した電源ライン２０１に電源ＬＰＥ法Ｓ２０１を行うと、電源ライン２０１がどのような抵抗から構成されているかが明らかになり、ポストレイアウトネットリスト２０２を得ることができる。さらに、ポストレイアウトネットリスト２０２に対して、リダクション法Ｓ２０２を行うことによって、多数の抵抗が１個の抵抗となるように計算され、抵抗値を実際に求めることができる。
また図４２はＬＳＩ内部の抵抗から発生するＥＭＩを、主幹電源配線の電源抵抗を用いて推定する従来方法を示す図である。図４２に示すように、所定値以上の配線幅を持つ幹線電源に関する情報である幹線電源ＷＬ２１１と、シートあたりの抵抗情報を有するシート抵抗２１２とから、電源抵抗計算Ｓ２１１によって、電源抵抗２１３を算出する。主幹線は電源回路網としては単純であるため、ＬＰＥ法とリダクション法を用いて、多数存在する抵抗を１個の抵抗として算出することができる。さらに電源抵抗２１３に対して、推定手段Ｓ２１２によって、細線電源配線を考慮した値にすべく係数掛け処理を行い、抵抗Ｒｉを得る。
特開２００３−３０２７３号公報
ところが、従来の方法では、次のような問題がある。
まず、電源ＬＰＥ法およびリダクション法を用いた従来方法の場合、回路内に多数存在する抵抗が１個の抵抗になるように演算を行う。しかしながら、何千万個というトランジスタが内蔵された巨大システムＬＳＩでは、リダクション法を用いても、コンピュータの処理能力の限界から、１個の抵抗を算出することがきわめて困難になる。また、膨大な演算処理が必要になるため、処理に非常に長い時間を要する、という問題もあった。
また、主幹電源配線の電源抵抗を用いた従来方法の場合、主幹電源配線のみを抽出して抵抗を求めているため、多数の抵抗からなる複雑な回路についても一応、抵抗値を求めることはできる。しかしながら、主幹電源配線以外の抵抗は考慮されていないので、その分、抵抗値の算出精度は低くなる、という問題があった。
前記の問題に鑑み、本発明は、半導体集積回路の内部の抵抗値を、従来よりも、高精度に、かつ、短時間で、計算可能にすることを課題とする。
前記の課題を解決するために、本発明は、第１および第２の外部端子とそれぞれ電気的に接続された第１および第２の電源配線と、前記第１および第２の電源配線間にそれぞれ接続されており，トランジスタまたはデカップリング容量を有する複数のセルとを備えた半導体集積回路について、その内部の抵抗値を計算する方法として、前記半導体集積回路のマスクレイアウト情報から、前記第１および第２の電源配線の抵抗値である第１の抵抗値を計算する第１の工程と、前記マスクレイアウト情報から、前記複数のセルが有するデカップリング容量の抵抗値である第２の抵抗値を計算する第２の工程と、前記マスクレイアウト情報から、前記複数のセルが有するトランジスタの抵抗値である第３の抵抗値を計算する第３の工程と、前記第１〜第３の工程においてそれぞれ得た前記第１〜第３の抵抗値から、前記第１および第２の外部端子間の抵抗値を計算する第４の工程とを備えたものである。
本発明によると、電源配線の抵抗値である第１の抵抗値と、デカップリング容量の抵抗値である第２の抵抗値と、トランジスタの抵抗値である第３の抵抗値とが、それぞれ別個に算出される。そして、これら第１〜第３の抵抗値から、外部端子間の抵抗値が計算される。これにより、半導体集積回路の内部の抵抗値を、高精度に、かつ、短時間で、求めることができる。
そして、前記本発明に係る抵抗値計算方法において、前記第１〜第３の抵抗値を、それぞれ、Ｒｌｉｎｅ，Ｒｃａｐ，Ｒｍｏｓとしたとき、前記第４の工程において計算される抵抗値Ｒｉは、Ｒｉ＝Ｒｌｉｎｅ＋（１／（１／Ｒｍｏｓ＋１／Ｒｃａｐ））によって算出されるのが好ましい。
また、前記本発明に係る抵抗値計算方法における第１の工程は、前記第１および第２の電源配線についてそれぞれ、前記複数のセルにそれぞれ電流が流れると想定し、このとき当該セルを流れる電流値と当該電源配線における電圧降下値とをセル毎にそれぞれ求めるステップと、求めた電流値および電圧降下値から抵抗値をそれぞれ計算するステップと、求めた各抵抗値が並列接続された場合における総抵抗値を当該電源配線の抵抗値として、求めるステップとを実行し、前記第１および第２の電源配線についてそれぞれ求めた抵抗値を用いて、前記第１の抵抗値を求めるものとするのが好ましい。
また、前記本発明に係る抵抗値計算方法における第１の工程は、前記第１および第２の電源配線についてそれぞれ、前記複数のセルに電流が流れると想定し、各セルを流れる電流の総和と各セルにおける電圧降下値の平均値とを求めるステップと、求めた電流の総和および電圧降下値の平均値から当該電源配線の抵抗値を計算するステップとを実行し、前記第１および第２の電源配線についてそれぞれ求めた抵抗値を用いて前記第１の抵抗値を求めるものとするのが好ましい。
さらに、前記第１の工程において、ＩＲ−ＤＲＯＰシミュレーションを行い、電源配線またはセルにおける電圧降下値を求めるのが好ましい。
また、前記本発明に係る抵抗値計算方法における第２の工程は、前記マスクレイアウト情報に対してＬＰＥ処理を行い、デカップリング容量を有する各セルについて抵抗情報を得るステップと、得た抵抗情報から前記デカップリング容量を有する各セルの抵抗値をそれぞれ求めるステップと、求めた各抵抗値が並列接続された場合における総抵抗値を前記第２の抵抗値として求めるステップとを備えたものとするのが好ましい。
また、前記本発明に係る抵抗値計算方法における第３の工程は、セルの抵抗値を種類毎に特定セル抵抗として求めるステップと、前記半導体集積回路に含まれたセルの種類毎の個数を特定セル個数として求めるステップと、求めた特定セル抵抗および特定セル個数を用いて、前記半導体集積回路に含まれたセルの抵抗値を種類毎に計算するステップと、求めた各抵抗値が並列接続された場合における総抵抗値を前記第３の抵抗値として求めるステップとを備えたものとするのが好ましい。
さらに、前記特定セル抵抗を求めるとき、当該種類のセルが有するトランジスタのゲート幅の平均値をゲート幅統計情報として求め、当該種類のセルが有するトランジスタが直列接続された個数の平均値をセル内部シリアル係数統計情報として求め、当該種類のセルが有するトランジスタが並列接続された個数の平均値を多段セル係数統計情報として求め、前記ゲート幅統計情報、セル内部シリアル係数統計情報および多段セル係数統計情報と、前記トランジスタがＯＮする確率である入力状態確率と、所定のゲート幅のトランジスタのＯＮ抵抗値とを用いて、当該種類のセルの特定セル抵抗を算出するのが好ましい。
さらに、入力状態確率をα、セル内部シリアル係数統計情報をγ、ＯＮ抵抗値をａ、所定のゲート幅をｗ、ゲート幅統計情報をｂ、多段セル係数統計情報をβとしたとき、特定セル抵抗ｃは、ｃ＝（α×γ×ａ×ｗ／ｂ）／β によって算出されるのが好ましい。
また、前記本発明に係る抵抗値計算方法における第３の工程は、セルの抵抗値を一種類だけ特定セル抵抗として求めるステップと、前記半導体集積回路に含まれたセルの個数を求めるステップと、前記特定セル抵抗が、求められた個数だけ並列接続された場合における総抵抗値を、前記第３の抵抗値として求めるステップとを備えたものとするのが好ましい。
さらに、前記特定セル抵抗を求めるとき、当該種類のセルが有するトランジスタのゲート幅の平均値をゲート幅統計情報として求め、当該種類のセルが有するトランジスタが直列接続された個数の平均値をセル内部シリアル係数統計情報として求め、当該種類のセルが有するトランジスタが並列接続された個数の平均値を多段セル係数統計情報として求め、前記ゲート幅統計情報、セル内部シリアル係数統計情報および多段セル係数統計情報と、前記トランジスタがＯＮする確率である入力状態確率と、所定のゲート幅のトランジスタのＯＮ抵抗値とを用いて、当該種類のセルの特定セル抵抗を算出するのが好ましい。
さらに、入力状態確率をα、セル内部シリアル係数統計情報をγ、ＯＮ抵抗値をａ、所定のゲート幅をｗ、ゲート幅統計情報をｂ、多段セル係数統計情報をβとしたとき、特定セル抵抗ｃは、ｃ＝（α×γ×ａ×ｗ／ｂ）／βによって算出されるのが好ましい。
本発明によると、ＬＳＩ内部に存在する抵抗を高精度かつ短時間に求めることができるので、ＬＳＩ内部から発生するＥＭＩを推定することが可能となり、大規模化し、高速化したＬＳＩについても、ＬＳＩ設計を見なおす必要がなくなる。
以下、本発明の実施の形態について、図面を参照して説明する。なお、以下の説明において、背景技術や課題の項において説明したものと共通の構成要件には、同一の参照符号を付しており、詳細な説明は省略している。
また、本発明は、ＥＭＩの推定以外の目的で用いてもかまわない。すなわち、抵抗をＬＳＩ内部から抽出する、という目的であれば、利用可能である。
（第１の実施形態）
図１は半導体集積回路（ＬＳＩ）の内部をモデル化した図である。図１に示すＬＳＩ内部モデル１は、抵抗Ｒｉ、コンデンサＣｉおよびインダクタＬpackageから構成されており、これらは外部端子ＶＤＤと外部端子ＶＳＳとの間に電気的に接続されている。そして、ここに電流Ｉｉが流れる。ここで、外部端子ＶＤＤ，ＶＳＳは、マスクレイアウト上のパッドに相当する。また、セルはＬＳＩを設計する際の最小単位であり、複数のセルを接続することによって、ＬＳＩが設計される。
図２は本発明に係る抵抗値計算方法を行う上で前提とする半導体集積回路（ＬＳＩ）の内部構成の概念図である。図２では、ＬＳＩ２内部において、外部端子ＶＤＤ，ＶＳＳに電源が供給されたときに抵抗となりうるものを示している。
本発明では、ＬＳＩ内部で抵抗となりうるものを、次のように３つに分類する。これらは半導体集積回路のマスクレイアウト情報に記述されている。
まず、電源配線およびグランド配線を、第１の分類とする。図２に示すように、第１の電源配線としての電源配線２１は第１の外部端子としての外部端子ＶＤＤと接続されており、第２の電源配線としてのグランド配線２２は第２の外部端子としての外部端子ＶＳＳと電気的に接続されている。
次に、デカップリング容量のみを含むセルを、第２の分類とする。図２に示すように、デカップリング容量のみを含むセルをＣＡＰ２３とする。デカップリング容量は、抵抗Ｒ，コンデンサＣおよびインダクタＬなどから構成されている。ＣＡＰ２３は電源配線２１とグランド配線２２との間に挟まれるようにして電気的に接続されている。
最後に、トランジスタを含むセルを、第３の分類とする。図２に示すように、トランジスタを含むセルをＣＩＲＣＵＩＴ２４とする。ＣＩＲＣＵＩＴ２４は電源配線２１とグランド配線２２との間に挟まれるようにして電気的に接続されている。
図３はこれら３つの系の電気的接続関係を示す図である。図３において、電源配線２１の抵抗を電源抵抗Ｒpower、グランド配線２２の抵抗をグランド抵抗Ｒgroundとする。図２の外部端子ＶＤＤ，ＶＳＳ間の抵抗を考えると、電源配線２１とグランド配線２２は直列に接続されているので、これらを足し合わせた抵抗を配線抵抗Ｒlineとする。
また、デカップリング容量からなるＣＡＰ２３の抵抗を容量抵抗Ｒcap、トランジスタからなるＣＩＲＣＵＩＴ２４の抵抗をＭＯＳ抵抗Ｒmosとする。図２の外部端子ＶＤＤ，ＶＳＳ間の抵抗を考えると、ＣＡＰ２３とＣＩＲＣＵＩＴ２４とは並列に接続されているので、容量抵抗ＲcapとＭＯＳ抵抗Ｒmosとは並列に接続されている。
このように、３つの系の抵抗成分Ｒｌｉｎｅ，Ｒｃａｐ，Ｒｍｏｓをそれぞれ算出し、これらを直列および並列に足し合わせる処理を行うことによって、ＬＳＩ２内部の抵抗の総和である抵抗Ｒｉを算出することができる。
図４は本実施形態に係る抵抗値計算方法を実行するための構成の全体図である。図４に示すように、様々な情報を有するマスクレイアウト情報３１を入力し、配線抵抗算出手段３２によって第１の抵抗値としての配線抵抗Ｒｌｉｎｅを算出し、デカップリング容量抵抗算出手段３３によって第２の抵抗値としての容量抵抗Ｒｃａｐを算出し、ＭＯＳ抵抗算出手段３４によって第３の抵抗値としてのＭＯＳ抵抗Ｒｍｏｓを算出する。これら配線抵抗算出手段３２、デカップリング容量抵抗算出手段３３、およびＭＯＳ抵抗算出手段３４については、後に詳しく述べる。
次に、抵抗算出手段３５によって、これら配線抵抗Ｒｌｉｎｅ、容量抵抗Ｒｃａｐ、およびＭＯＳ抵抗Ｒｍｏｓから、ＬＳＩ内部の抵抗の総和である抵抗Ｒｉを算出する。ここでの算出は、次式によって行われる。
Ｒｉ＝Ｒｌｉｎｅ＋（１／（１／Ｒｍｏｓ＋１／Ｒｃａｐ）） …（１）
＜配線抵抗算出＞
図５は配線抵抗算出手段３２による処理の前提となる構成を概念的に示す図である。ここでは、電源配線２１について説明するが、グランド配線２２についても電源配線２１と同様に抵抗値を算出できる。電源配線２１は外部端子ＶＤＤと電気的に接続されている。そしてセル２５が動作することによって、電流が外部端子ＶＤＤから電源配線２１に供給される。電源配線２１、外部端子ＶＤＤ、およびセル２５はマスクレイアウト情報に含まれている。
本手法は、電源配線（またはグランド配線）の電圧降下解析結果を用いるＩＲ−Ｄｒｏｐシミュレーションを利用することが特徴である。図６は配線抵抗算出の処理を示す図である。
計算の便宜上、仮想的に、それぞれのセル２５個々に電流が流れる場合を想定する。この場合、各セル２５に電流が流れることにそれぞれ対応して、電源配線２１の抵抗値がそれぞれ求まる。すなわち図５において、セル２５がｎ個あるとすると、各セル１〜ｎに電流が流れる場合をそれぞれ想定して、そのときの電源配線２１における電圧降下値から、抵抗Ｒ１，Ｒ２，…，Ｒｎがそれぞれ求まる。電源配線２１における電圧降下値は、例えば、ＩＲ−Ｄｒｏｐシミュレーションを行うことによって求めることができる。そして、各セル１〜ｎに流れた電流の総和は、全てのセルに電流が流れる場合における電源配線２１を流れる電流に相当するので、電源抵抗Ｒｐｏｗｅｒは、各抵抗Ｒ１，Ｒ２，…，Ｒｎが並列に接続されているものとして計算することができる。
すなわち、図６に示すように、ＩＲ−ＤｒｏｐシミュレーションＳ１１を行うことによって、電源配線２１における電圧降下値２６がセル２５毎に求まる。そして、この電圧降下値２６とセルに流れた電流２７とを用いて、抵抗算出処理Ｓ１２によって、抵抗値２８を求める。上述したように、電源抵抗は抵抗値２８すなわちＲ１，Ｒ２，…，Ｒｎが並列に接続されているものとして計算できるので、Ｒｐｏｗｅｒ算出処理Ｓ１３によって、電源抵抗Ｒｐｏｗｅｒを得る。
グランド抵抗Ｒｇｒｏｕｎｄもこれと同様に求められる。電源抵抗Ｒｐｏｗｅｒとグランド抵抗Ｒｇｒｏｕｎｄとから、配線抵抗Ｒｌｉｎｅを算出することができる。
なお、ＩＲ−ＤｒｏｐシミュレーションＳ１１において求める電圧降下値は、電源配線２１における降下電圧のみでもよいし、また、電源配線２１における降下電圧と、電源配線２１とセル２５とを電気的に接続する配線（図示せず）における降下電圧とを加えたものであってもよい。また、電圧降下値を求める方法は、ＩＲ−Ｄｒｏｐシミュレーションに限られるものではなく、他の手法を用いてもよい。
また、配線抵抗、すなわち電源抵抗およびグランド抵抗は、図７のようにも算出することができる。電源抵抗Ｒｐｏｗｅｒを流れる電流Ｉは、全セルが引き込む電流の総和Ｉｃｅｌｌであり、ＩＲ−ＤｒｏｐシミュレーションＳ１１において入力とした情報である。電源抵抗Ｒｐｏｗｅｒ間の電位差ΔＶは、ＩＲ−ＤｒｏｐシミュレーションＳ１１において入力とした供給電源電圧Ｖ０と、ＩＲ−ＤｒｏｐシミュレーションＳ１１の結果として得られる，各セルにおける電圧降下値の平均値Ｖ１との差であるとする。このとき、次式により、電源抵抗Ｒｐｏｗｅｒを算出することができる。
Ｒｐｏｗｅｒ＝ΔＶ／Ｉｃｅｌｌ
（ΔＶ＝Ｖ０−Ｖ１）
もちろん、同様にして、グランド抵抗Ｒｇｒｏｕｎｄも求めることができ、これら電源抵抗Ｒｐｏｗｅｒおよびグランド抵抗Ｒｇｒｏｕｎｄから、配線抵抗Ｒｌｉｎｅを求めることができる。
次に、具体的な数値を用いて、説明する。いま図８に示すように、３個のセル２５ａ，２５ｂ，２５ｃが電気的に接続されており、外部端子ＶＤＤに１．５Ｖの電圧が印加されているものとする。外部端子ＶＤＤから電源配線２１を介してセル２５ａ〜２５ｃに至るまでに、電圧降下がおきる。電圧降下によって、セル２５ａ〜２５ｃにかかる電圧は、それぞれ、１．３９Ｖ，１．３７５Ｖ，および１．３５Ｖとなった。
次に、各セル２５ａ〜２５ｃに流れる電流を考える。電流Ｉは、消費電力Ｐおよび電圧Ｖから、
Ｉ＝Ｐ/Ｖ
となる。いま、外部端子ＶＤＤに印加されている電圧Ｖは１．５Ｖであるので、電源配線２１において消費される消費電力Ｐの値がわかれば、電流Ｉを求めることができる。ここで、消費電力Ｐは次の式で表される。なお、消費電力Ｐを求める方法は他の手法でもかまわない。
Ｐ＝（１×Ｃ×Ｖ2×Ｆ）／２
ここで、Ｃはセルごとに決定される負荷容量であり、Ｖは電源配線ＶＤＤに印加された電圧値、Ｆは回路を動かす速度を決定する周波数である。電圧Ｖは１．５Ｖであり、また電源配線２１の周波数Ｆは２００×１０6Ｈｚとする。
セル２５ａの負荷容量Ｃが６．６×１０-10であるとすると、
Ｐ＝（１×６．６×１０-10×（１．５）2×２００×１０6）／２
＝０．１５Ｗ
となる。したがって、
Ｉ＝０．１５Ｗ／１．５Ｖ＝０．１Ａ
＝１００ｍＡ
となる。すなわち、セル２５ａに流れる電流は１００ｍＡとなり、電圧は１．３９Ｖとなった。
同様に、セル２５ｂの負荷容量Ｃが８．０×１０-10であるとすると、
Ｐ＝（１×８．０×１０-10×（１．５）2×２００×１０6）／２
＝０．１８Ｗ
となる。したがって、
Ｉ＝０．１８Ｗ／１．５Ｖ＝０．１２Ａ
＝１２０ｍＡ
となる。すなわち、セル２５ｂに流れる電流は１２０ｍＡとなり、電圧は１．３７５Ｖとなった。
セル２５ｃの負荷容量Ｃが６．６×１０-10であるとすると、流れる電流は１００ｍＡとなり、電圧は１．３９Ｖとなった。
ここで、各セル２５ａ〜２５ｃの抵抗値を求める。セル２５ａの抵抗値Ｒａは、
Ｒａ＝（１．５Ｖ−１．３９Ｖ）／０．１Ａ
＝１．１Ω
となった。同様に、セル２５ｂ，２５ｃの抵抗値Ｒｂ，Ｒｃは、それぞれ、
Ｒｂ＝（１．５Ｖ−１．３７５Ｖ）／０．１２Ａ
＝０．９２Ω
Ｒｃ＝（１．５Ｖ−１．３５Ｖ）／０．１Ａ
＝１．５Ω
となった。
これにより、電源抵抗Ｒｐｏｗｅｒは、
Ｒｐｏｗｅｒ＝１／〔（１／Ｒａ）＋（１／Ｒｂ）＋（１／Ｒｃ）〕
＝１／〔（１／１．１）＋（１／０．９２）＋（１／１．５）〕
＝０．３７Ω
となった。ここで、例えば、グラウンド抵抗Ｒｇｒｏｕｎｄも電源抵抗Ｒｐｏｗｅｒと同じ値をとるものとすると、配線抵抗Ｒｌｉｎｅは、
Ｒｌｉｎｅ＝Ｒｐｏｗｅｒ＋Ｒｇｒｏｕｎｄ
＝０．３７Ω＋０．３７Ω
＝０．７４Ω
となる。
このように、電源配線またはグランド配線のみを抽出することにより、主幹配線だけでなく、細線配線の抵抗も計算することが可能となるため、複雑な配線であっても高精度に抵抗値を算出することができる。また、このように電源配線またはグランド配線のみを抽出することにより、短時間に抵抗値を求めることができた。
＜デカップリング容量抵抗算出＞
図９はデカップリング容量抵抗算出手段３３における処理を概念的に示す図である。図９において、デカップリング容量デバイスのマスクレイアウト情報４１に対して、ＬＰＥ処理Ｓ２１を行い、デカップリング容量デバイスの抵抗情報４２を得る。ここでは抵抗に関する情報だけでなく、コンデンサＣおよびインダクタＬに関する情報も得られる。そして、この抵抗情報４２に対してモデリングＳ２２を行う。モデリングＳ２２の結果得られた、デカップリング容量からなる各セルの抵抗値４３を基にして、リダクションＳ２３を行い、容量抵抗Ｒｃａｐを求める。
図１０を用いて、モデリングＳ２２について説明する。いま、デカップリング容量からなる５個のセルＣＡＰ Ａ〜Ｅが存在するものとする。これらのセルＣＡＰ Ａ〜Ｅに対してそれぞれモデリングを行うと、どのような抵抗、コンデンサおよびインダクタが存在するかが明らかになる。そして、抵抗のみを抽出し（データ４４）、各セルＣＡＰ Ａ〜Ｅの抵抗値をそれぞれ求める。この結果、データ４４から、ＣＡＰ Ａ〜Ｅの抵抗値はそれぞれ、４Ω、８Ω、３Ω、２Ω、および５Ωとなった。
ここで例えば、ＣＡＰ Ａ〜Ｅのうち、ＣＡＰ Ａを３個、ＣＡＰ Ｂを２個用いるものとすると、容量抵抗Ｒｃａｐは
Ｒｃａｐ＝１／（１／４×３＋１／８×２）
＝１．０Ω
と求められる。
以上のように、デカプリング容量からなるセルのみに着目して抵抗値を算出することによって、高精度かつ短時間に抵抗値を計算することができる。
＜ＭＯＳ抵抗算出＞
まず、特定セル抵抗を算出する手法について説明する。図１１および図１２はＭＯＳ抵抗算出手段３４における動作を示す図である。図１１において、マスクレイアウト情報の中のセル間接続情報５１を用いて、ネットリスト情報抽出処理Ｓ３１によって、ＬＳＩに用いられている全セル数５２を得る。また、セル間接続情報５１に含まれているセルについて、トランジスタのゲート幅統計情報５３、セル内部シリアル係数統計情報５４、および多段セル係数統計情報５５の各種統計情報と、入力状態確率５６とが、ソフトライブラリ５７に格納されている。
まず、ゲート幅統計情報５３について説明する。ゲート幅統計情報５３は、ＬＳＩに用いられるセル中のトランジスタのゲート幅の統計的なデータであり、ここでは平均値のことを指すものとする。例えば、１個のセルがゲート幅としてＮ個の値ａ１〜ａＮを有しているとき、これらのゲート幅の平均値ａｘをこのセルのゲート幅統計情報とする。すなわち、
（ａ１＋ａ２＋ａ３＋…＋ａＮ）／Ｎ＝ａｘ
セルの種類が複数ある場合は、各種類毎に、ゲート幅統計情報があるものとする。また、平均値ではなく、Ｎ個のゲート幅の値ａ１〜ａＮそのものを、統計情報として用いてもよい。
次に、セル内部シリアル係数統計情報５４について説明する。セル内部シリアル係数情報５４は、セル内部の素子の直列接続の段数に関する統計的なデータであり、ここでは平均値のことを指すものとする。図１３は直列接続を有するセルの一例である。図１３において、ａはＰチャンネルトランジスタからなる部分、ｂはＮチャンネルトランジスタからなる部分である。そして、部分ａ，ｂにおけるシリアル係数、すなわち直列接続の段数はともに２である。すなわち、図１３のセルはシリアル係数として「２」を２個有しており、その平均値は「２」となる。すなわち、図１３のセルのセル内部シリアル係数統計情報は「２」となる。また、平均値ではなく、各部分におけるシリアル係数をそのまま統計情報として用いてもよい。
さらに、多段セル係数統計情報５５について説明する。多段セル係数統計情報５５は、セル内部の素子の並列接続の段数に関する統計的なデータであり、ここでは平均値のことを指すものとする。図１４において、（ａ）は３段の多段セルのシンボル図であり、（ｂ）はその等価抵抗モデルの一例である。図１４の例では、多段セル係数、すなわち並列接続の段数は「３」である。電源配線に対して直列に接続されているトランジスタ群をゲート端子の単位で区切ったものが、３段接続されているからである。多段セル係数は、抵抗値を決めるパラメータの１つであるため、必要である。
さらに、入力状態確率５６について説明する。図１５（ａ）はＭＯＳトランジスタのシンボル、図１５（ｂ）はＭＯＳトランジスタの代表的な等価モデルである。等価モデルとは、ＭＯＳトランジスタを抵抗や容量等によって置き換えたものである。このように、抵抗や容量等によって置き換える場合は、ゲートＧに与えられる値が重要となる。ゲートＧに“１”が入力されるか、“０”が入力されるかによって、ＭＯＳトランジスタの抵抗がＯＮ抵抗ＲＯＮになるか、ＯＦＦ抵抗ＲＯＦＦになるかが変わる。
本実施形態では、次のようなモデルを想定し、ＯＦＦ抵抗ＲＯＦＦは考慮に入れないものとする。
ＲＯＦＦ≫ＲＯＮ≫ＲＧ
ＲＯＦＦ≫ＲＯＮ ∴ＲＯＦＦ⇒無視
ＲＯＮ≫ＲＧ ∴ＲＧ⇒無視
なぜなら、ＯＦＦ抵抗ＲＯＦＦは、ＯＮ抵抗ＲＯＮと比較すると非常に値が大きくなり、その計算に非常に多大な時間を費やしてしまうからである。すなわち、セルの抵抗性パスの抵抗値はＯＮ抵抗ＲＯＮが決めている。そこで、トランジスタがＯＮ抵抗ＲＯＮになる確率を、入力状態確率５６とする。
上述したゲート幅統計情報５３、セル内部シリアル係数統計情報５４、多段セル係数統計情報５５、および入力状態確率５６をソフトライブラリ５７に入力する。
さらに、ＯＮ抵抗値６０について説明する。ＯＮ抵抗値６０は、半導体製造プロセスの値であり、抵抗値を決めるパラメータの１つであるため必要である。ドレインとソース電極間に印加された電圧をＶ、電圧Ｖが印加されたときソースおよびドレイン電極間に流れる電流をＩｄｓとすると、ＯＮ抵抗値ＲｏｎはトランジスタがＯＮ状態になったときに流れる電流Ｉｄｓで印加された電圧Ｖを除したものであり、次式で表される。
Ｒｏｎ＝Ｖ／Ｉｄｓ
特定セル情報５９は、半導体集積回路に含まれたセルの種類情報と個数情報を格納している。特定セル抵抗成分算出処理Ｓ３２は、半導体集積回路において用いられているセルの種類を特定セル情報５９から特定し、対応する情報をソフトライブラリ５７から読み出し、特定セル抵抗６１を算出する。あるゲート幅ｗで求められたＯＮ抵抗値をａ、ソフトライブラリ５７に格納されている，多段セル統計係数をβ、ゲート幅統計係数をｂ、セル内部シリアル統計係数をγ、入力状態確率をαとすると、特定セル抵抗ｃは次式で算出される。
ｃ＝（α×γ×ａ×ｗ／ｂ）／β
このようにして、セルの種類毎の特定セル抵抗６１が求められる。
そして図１２に示すように、ネットリストに含まれるセルの種類毎の抵抗値を示す情報である特定セル抵抗６１と、セルの種類毎の個数を示す情報である特定セル個数５８とから、特定セルの抵抗成分並列マージ処理Ｓ３３によって、セルの種類毎の抵抗値を計算する。そして、種類分の個数を示す情報である全セル数５２を用いて、全セルの抵抗成分並列マージ処理Ｓ３４によって、種類ごとの抵抗値が、種類分だけ並列に接続されていると仮定して、トランジスタを含むセルの抵抗値であるＭＯＳ抵抗Ｒｍｏｓを算出する。
次に実際の値を代入して考察を行う。図１１のセル間接続情報５１には様々な素子が入力されているが、ここでは、図１６（ａ），（ｂ）に示す２個の素子が入力されているものとする。そして、これら２個の素子に関する情報がソフトライブラリ５７に入力されているものとする。
まず、図１６（ａ）の素子に関して説明を行う。図１７は図１６（ａ）の素子の回路設計の例である。図１７を用いて、ゲート幅の計算方法を説明する。いま、簡単のため、Ｐチャネルトランジスタのゲート幅を６、Ｎチャネルトランジスタのゲート幅を２とする。まず、ゲート列ごとにセルを分割する（Ｃ１〜Ｃ４）。そして、分割したゲート列に対して、チャネル種類ごとに、トランジスタのゲート幅をそれぞれ計算する。直列（シリアル）接続の場合は平均値を、並列（パラレル）接続の場合は加算値を計算していき、Ｐチャネル、Ｎチャネルそれぞれのゲート幅を算出する。その後、ＰチャネルおよびＮチャネルのゲート幅の平均値が１ゲート列のゲート幅となる。さらに、各ゲート列のゲート幅の平均値がセルのゲート幅、すなわちゲート幅統計情報となる。
具体的には、ゲート列Ｃ１の場合、Ｐチャネルゲート幅は（６＋６）／２＝６、Ｎチャネルゲート幅は６＋６＝１２となり、ゲート幅は（６＋１２）／２＝９となる。同様に、ゲート列Ｃ２，Ｃ３のゲート幅はともに４、ゲート列Ｃ４のゲート幅は９となる。したがって、全ゲート列Ｃ１〜Ｃ４のゲート幅の平均値は（９＋４＋４＋９）／４＝６．５となり、この値がゲート幅統計情報となる。
シリアル係数について考察する。シリアル係数とは、トランジスタが直列に接続された段数である。図１７の場合、Ｐチャネル部分ｐａ，ｐｄのシリアル係数は２、Ｐチャネル部分ｐｂ，ｐｃのシリアル係数は１である。Ｎチャネル部分ｎａ，ｎｂ，ｎｃ，ｎｄのシリアル係数は１である。Ｐチャネル部シリアル係数は、Ｐチャネル部分のシリアル係数の平均であり、（２＋２＋１＋１）／４＝１．５である。Ｎチャネル部シリアル係数は、Ｎチャネル部分のシリアル係数の平均であり、（１＋１＋１＋１）／４＝１．０である。そして、Ｐチャネル部シリアル係数とＮチャネル部シリアル係数との和、すなわち、１．５＋１．０＝２．５が、セル内部シリアル統計情報となる。
また、多段セル係数は、セルが有しているゲート段数であるので、図１７の場合、４となる。以上より、図１６（ａ）の素子について、ゲート幅統計情報５３として６．５、セル内部シリアル係数統計情報５４として２．５、多段セル係数情報５５として４、という情報がソフトライブラリ５７に格納された。
次に、入力状態確率について考察する。図１７の回路では、３個の情報入力口Ａ，Ｂ，Ｃが存在する。また、ゲート列を経て、２個の情報入力口Ｄ，Ｅが存在する。情報入力口Ａ，Ｂ，Ｃには“０”または“１”が入力されるので、入力の組み合わせは図１８に示すとおり８通りある。ここで、Ｐチャネルトランジスタは“０”が入力されるとＯＮ抵抗になり“１”を出力する一方、“１”が入力されるとＯＦＦ抵抗になり値を出力しない。一方、Ｎチャネルトランジスタは“０”が入力されるとＯＦＦ抵抗になり値を出力しない一方、“１”が入力されるとＯＮ抵抗になり“０”を出力する。この規則に従って、情報入力口Ａ，Ｂ，Ｃへの入力の各組合せにおいて、各ゲート列がどのように動作するかを考察する。
図１８に示すように、入力の各組合せにおいて、各トランジスタがＯＮ抵抗になるかＯＦＦ抵抗になるかが分かる。ここで、直列接続の場合は、直列接続内にＯＦＦ抵抗が１個でも存在するときは、ＯＦＦ抵抗になり、全ての抵抗がＯＮ抵抗のときにのみ、ＯＮ抵抗になる。並列接続の場合は、直列接続の逆となる。すなわち、並列接続の場合は、並列接続内にＯＮ抵抗が１個でも存在するときは、ＯＮ抵抗になる。全ての抵抗がＯＦＦ抵抗のときにのみ、ＯＦＦ抵抗になる。
ここで、ｐａについて考察してみると、８個の入力組合せのうちＯＮ抵抗になるのは、（０，０，０）と（０，０，１）の２個であり、したがって、ｐａがＯＮする確率は１／４となる。同様に、ｎａ，ｐｂ，ｎｂ，ｐｃ，ｎｃについてＯＮする確率を求めることができる。
そして、上述したようなＰチャネルトランジスタおよびＮチャネルトランジスタの特性から、情報入力口Ｄ，Ｅの状態も、図１８のように求められる。したがって、Ｄ，Ｅの状態確率から、ｐｄ，ｎｄについても同様にＯＮになる確率を求めることができる。
そして、Ｐチャネル部入力状態確率は、ｐａ，ｐｂ，ｐｃ，ｐｄのＯＮ確率の平均値、すなわち、（１／４＋１／２＋１／２＋３／８）／４＝１３／３２となる。同様に、Ｎチャネル部入力状態確率は、ｎａ，ｎｂ，ｎｃ，ｎｄのＯＮ確率の平均値、すなわち、（３／４＋１／２＋１／２＋５／８）／４＝１９／３２となる。図１６（ａ）のセルの入力状態確率は、Ｐチャネル部入力状態確率とＮチャネル部入力状態確率の平均値、すなわち、（１３／３２＋１９／３２）／２＝０．５となる。なお、セルの入力状態確率は、いわゆるＣＭＯＳロジック回路の場合、０．５になる。今回は説明のためにあえて計算によって求めた。
次に、ＯＮ抵抗値について考察する。本実施例では、ＰチャネルトランジスタとＮチャネルトランジスタの単位ＯＮ抵抗値は互いに等しいものとする。ゲート幅１μｍのＰチャネルトランジスタまたはＮチャネルトランジスタのドレイン・ソース間に電圧１．５Ｖを与えたとき、ソースからドレインに流れる電流が０.２Ａとなる場合、ゲート幅１μｍあたりのＯＮ抵抗値Ｒｏｎは、
Ｒｏｎ＝１．５Ｖ／０.２Ａ＝７．５Ω
となる。Ｐチャネル部ＯＮ抵抗は７．５Ω、Ｎチャネル部ＯＮ抵抗は７．５Ωとなり、ＯＮ抵抗値はその平均値、すなわち、７．５Ωとなる。
以上の値を用いて、特定セル抵抗成分算出処理Ｓ３２を行い、特定セル抵抗値ｃを算出する。すなわち、
ｃ＝（α×γ×ａ×ｗ／ｂ）／β
＝（０．５×２．５×７．５×１／６．５）／４
＝０．３６Ω
となる。これが、図１６（ａ）の素子の特定セル抵抗値６１となる。
次に、図１６（ｂ）の素子に関して説明を行う。図１６（ｂ）の素子はいわゆるインバータであり、入力Ｉに“１”が入力されると出力Ｏに“０”を出力する一方、入力Ｉに“０”が入力されると出力Ｏに“１”を出力する。すなわち、入力された情報を反転させるという仕様になっている。
図１９はこの仕様レベルのインバータの回路設計の例である。いま、簡単のため、Ｐチャネルトランジスタのゲート幅を６、Ｎチャネルトランジスタのゲート幅を２とする。これらの平均値、すなわち、（２＋６）／２＝４が、ゲート幅統計情報となる。また、Ｐチャネル部シリアル係数が１、Ｎチャネル部シリアル係数が１となるので、これらの値の和、すなわち、１＋１＝２が、セル内部シリアル統計情報となる。また、多段セル統計情報は１となる。
次に入力状態確率を求める。図１６（ａ）の素子に用いた方法と同様にして、Ｐチャネル部入力状態確率は１／２、Ｎチャネル部入力状態確率は１／２と求められるので、
｛（１／２＋１／２）／２｝＝０．５
となる。また、ＯＮ抵抗値は、図１６（ａ）の素子と同一の製造プロセス、同一のタイプのトランジスタを用いているものとして、同じ値の７．５Ωとなる。
以上の値を用いて、
ｃ＝（α×γ×ａ×ｗ／ｂ）／β
＝（０．５×２×７．５×１／４）／４
＝０．４７Ω
より、図１９のインバータの特定セル抵抗として、０．４７Ωが得られる。
この結果、図１６（ａ）の素子と、図１６（ｂ）のインバータとについて、抵抗値がそれぞれ求まった。
次に、図１２において、特定セル個数５８が、図１６（ａ）の素子を１個、図１６（ｂ）のインバータを１個、用いるという情報を有するものとし、また、全セル数５２が、図１６（ａ）の素子を１個、図１６（ｂ）の素子を１個有するものとする。全セルの抵抗成分並列マージ処理Ｓ３４によって、図１６（ａ）の素子と図１６（ｂ）のインバータとが並列接続しているものとして、計算が行われる。
１／（１／０．３６＋１／０．４７）＝０．２０
すなわち、ＭＯＳ抵抗Ｒｍｏｓは０．２０Ωとなる。
以上の処理の結果、配線抵抗Ｒｌｉｎｅは０．７４Ω、デカップリング容量抵抗Ｒｃａｐは１．０Ω、ＭＯＳ抵抗Ｒｍｏｓは０．２０Ωとなったので、上述の式（１）によって、
Ｒｉ＝０．７４＋１／（１／１．０＋１／０．２）
＝０．９１Ω
となった。
以上のように本実施形態によると、少なくとも２つの電源配線の抵抗値と、デカップリング容量の抵抗値と、トランジスタの抵抗値とを、それぞれ別個に算出することによって、それらの総和として、半導体集積回路の内部の抵抗値を、高精度かつ短時間に求めることができる。
（第２の実施形態）
本発明の第２の実施形態は、配線抵抗算出手段３２における処理、すなわち配線抵抗の求め方が、上述した第１の実施形態と異なっている。本実施形態では、セルに電流が流れることによる電源配線における電圧降下値の平均値と、各セルに流れる全電流とから、電源配線抵抗を求める。これ以外については、特に説明しない限り、第１の実施形態と基本的には同様である。
本実施形態における処理は、概念的には図７に示すとおりである。電源抵抗Ｒｐｏｗｅｒを流れる電流Ｉは全セルが引き込む電流の総和Ｉcellであり、これはＩＲ−Ｄｒｏｐシミュレーションで入力としたセル個々の電流情報から容易に算出できる。また、外部端子ＶＤＤとセル間の電位差ΔＶは、ＩＲ−Ｄｒｏｐシミュレーションで入力とした供給電源電圧Ｖ０と、ＩＲ−Ｄｒｏｐシミュレーションの結果得られた各セルの電圧降下値の平均値Ｖ１との差であるとする。ΔＶおよびＩにより、次式によって、電源抵抗Ｒｐｏｗｅｒが算出できる。
Ｒｐｏｗｅｒ＝ΔＶ／Ｉ
図２０は本実施形態に係る処理を示す図である。図２０に示すように、ＩＲ−ＤｒｏｐシミュレーションＳ１１によって、セルに電流が流れることによる電源配線における降下電圧値２６が求まる。平均ＩＲ−Ｄｒｏｐ算出処理Ｓ４１によって、降下電圧値２６の平均値を、平均ＩＲ−Ｄｒｏｐ値７２として求める。そして、電源抵抗算出処理Ｓ４２によって、セルの消費電流の総和７１と平均ＩＲ−Ｄｒｏｐ値７２とから、抵抗値Ｒｐｏｗｅｒを求める。
次に、実際の値を用いて説明する。図８において、セル２５ａ〜２５ｃに流れる電流をそれぞれ１００ｍＡ，１２０ｍＡ，１００ｍＡ、セル２５ａ〜２５ｃの電圧を１．３９Ｖ，１．３７５Ｖ，１．３５Ｖとすると、平均ＩＲ−ＤＲＯＰ値７２は、
１．５−（１．３９＋１．３７５＋１．３５）／３＝０．１３Ｖ
となる。また、セル２５ａ〜２５ｃに流れる電流の総和７１は、
１００＋１２０＋１００＝３２０ｍＡ
となる。したがって、電源抵抗Ｒｐｏｗｅｒは、
Ｒｐｏｗｅｒ＝ΔＶ／Ｉ
＝０．１３／０．３２
＝０．４１Ω
と算出される。もちろん、グランド抵抗Ｒｇｒｏｕｎｄも同様に算出することができる。
本実施形態によると、セルに電流が流れることによる電源配線における降下電圧の平均値と、セル電流の総和とを用いることによって、短時間で、配線抵抗を求めることができる。
（第３の実施形態）
本発明の第３の実施形態は、デカップリング容量抵抗の算出方法が、上述した第１の実施形態と異なっている。本実施形態では、セルに対してモデリングをせずに抵抗を求める。これ以外については、特に説明しない限り、第１の実施形態と基本的には同様である。
図９において、ＬＰＥ処理Ｓ２１が行われたポストレイアウトネットリスト４２から、抵抗値のみを抽出してリダクションを行う。いま、図２１に示すような回路があるものとすると、Ａ−Ｂ間の抵抗値は、次式によって、算出される。
ａ＋１／（１／（ｂ＋ｃ）＋１／（ｄ＋ｅ））＋ｆ
すなわち、リダクションによって、１つの抵抗値を求めることができる。いま、抵抗値ａ〜ｆがそれぞれ、１，２，２，１，３，３Ωとすると、上式によると、Ａ−Ｂ間の抵抗値は６Ωとなるので、デカップリング容量抵抗Ｒｃａｐは６Ωとなる。
本実施形態によると、予めモデリングをしてないデカップリング容量からなるＣＡＰが存在する場合でも、抵抗値を算出することが可能となる。
（第４の実施形態）
本発明の第４の実施形態は、デカップリング容量抵抗の算出方法が、上述した第１の実施形態と異なっている。本実施形態では、容量セルについて、その面積から個数を算出し、これらが並列接続されているものとして、デカップリング容量抵抗を算出する。これ以外については、特に説明しない限り、第１の実施形態と基本的には同様である。
図２２は本実施形態に係るデカップリング容量抵抗算出手段における動作図である。図２２に示すように、容量セル面積８１から容量セル個数８２を算出し、算出した個数分の容量セルが並列接続されているものとして、容量抵抗並列マージ処理Ｓ５１を行う。容量セルは一般に並列配置されているので、容量セルが持つ抵抗もまた、並列接続の関係にある。したがって、容量抵抗並列マージ処理Ｓ５１は、１容量セルあたりの抵抗８３を、容量セル個数８２の分だけ並列に加算する処理で済み、デカップリング容量抵抗Ｒｃａｐを簡単な数式によって瞬時に算出することができる。
具体的な値を用いて説明する。図２３に示すように、一辺が１０ｍｍのチップ８４があるとする。一辺が１０ｍｍであるから、チップ８４の面積は１００ｍｍ2である。チップ８４内に分布している点はＣＡＰを示す。ＣＡＰ１個あたりの面積を０．０１ｍｍ2とし、抵抗値を２Ωとする。ここで、面積計算ツールを用いて、チップ８４内にどれほどのＣＡＰが存在しているかを求める。面積計算ツールによって、ＣＡＰの面積を全て加えると１ｍｍ2であることが分かった。すなわち、チップ８４内に１００個のＣＡＰが存在することが分かる。したがって、図２２において、容量セル数８２は１００となり、１容量セルあたりの抵抗８３は２Ωとなるので、容量抵抗並列マージ処理Ｓ５１によって、デカップリング容量抵抗Ｒｃａｐが０．０２Ωと求められる。
デカップリング容量デバイスは、ノイズ低減等を目的として挿入されるものである。本実施形態によって、挿入数または挿入面積をパラメータとして、容量値とともに抵抗値を算出可能になるため、設計段階において、最適な数のデカップリング容量を挿入することができる。
なお、デカップリング容量抵抗を高い精度で求めたい場合は、容量セルの個数または面積、および１容量セル当たりの抵抗値を、容量セルの種類に応じてライブラリ化しておくことが望ましい。一方、簡単に算出するためには、容量セルの種類によらず、容量セル全体の個数または面積と、一律の抵抗値とを用いるのがよい。
（第５の実施形態）
本発明の第５の実施形態は、セル抵抗を求める際にセルを特定しない点が、上述した第１および第２の実施形態と異なっている。これ以外については、特に説明しない限り、第１の実施形態と基本的には同様である。
図２４および図２５は本実施形態に係るＭＯＳ抵抗算出手段３４における動作を示す図である。上述の第１の実施形態で示した図１１および図１２と異なる点は、特定セル個数５８を求めない点である。セル抵抗成分算出処理Ｓ６１において、セルの抵抗値を、一種類だけ、セル抵抗９１として求める。そして全セルの抵抗成分並列マージ処理Ｓ６２において、セル抵抗９１を有するセルが、全セル数５２分だけ並列に接続されているものとして、ＭＯＳ抵抗Ｒｍｏｓを求める。
なお、セル抵抗９１は、ユーザの意思によってソフトライブラリ５７から選択してもよいし、その情報をセル間接続情報５１に入力しておいてもよい。
本実施形態によると、第１の実施形態よりも計算量が少なくなるので、より短時間で、抵抗値を算出することが可能となる。
（第６の実施形態）
本発明の第６の実施形態は、特定セル抵抗６１を求める際に、ハードライブラリを用いる点が、上述した第１の実施形態と異なっている。これ以外については、特に説明しない限り、第１の実施形態と基本的には同様である。
図２６は本実施形態に係るＭＯＳ抵抗算出手段３４における動作を示す図であり、上述の第１の実施形態で示した図１１の一変形例である。図２６において、ネットリスト抽出処理Ｓ７１によって、特定セルのランク種類ごとのマスクレイアウト情報１０１から、特定セルのレイアウト情報を抽出する。さらに、特定セルレイアウト情報抽出処理Ｓ７２によって、特定セルのランクごとの多段セル係数１０２、ゲート幅１０３、セル内部シリアル係数１０４の各係数を抽出し、ハードライブラリ１０５に予め格納しておく。
そして特定セル抵抗成分算出処理Ｓ３２によって、半導体集積回路に用いられている特定セルの入力状態確率５６、ハードライブラリ１０５、およびＯＮ抵抗値６０を用いて、特定セル抵抗６１を算出する。ここでハードライブラリ１０５からは、セルの種類とランクごとに、多段セル係数１０２、ゲート幅１０３、およびセル内部シリアル係数１０４の各係数を選択する。これを、特定セルの種類だけ繰り返す。
次に、図１２と同様に、特定セルの抵抗成分並列マージ処理Ｓ３３によって、特定セル抵抗６１と特定セル個数５８とを用いて、特定セルの合成抵抗を算出し、さらに全セルの抵抗成分並列マージ処理Ｓ３４によって、特定セルの合成抵抗と全セル数５２とを用いて、ＭＯＳ抵抗Ｒｍｏｓを算出する。
本実施形態による手法は、レイアウト作成後であっても適用可能であり、さらに精度よくＭＯＳ抵抗を算出することが可能である。
（第７の実施形態）
本発明の第７の実施形態は、トランジスタレベル設計においてＭＯＳ抵抗を推定する点が、上述した第１の実施形態と異なっている。これ以外については、特に説明しない限り、第１の実施形態と基本的には同様である。配線抵抗およびデカップリング容量抵抗の算出は、第１の実施形態と同様である。
図２７および図２８は本実施形態に係るＭＯＳ抵抗算出手段３４における動作を示す図である。この例では、レイアウトから抵抗を含むトランジスタレベルのネットリストを抽出し、そこからトランジスタ（ＭＯＳ）ごとに入力状態確率、並列・直列の接続状態、およびＭＯＳ幅を抽出する。そして、プロセスで決まる抵抗値を併せて用いて、トランジスタごとにＭＯＳ抵抗を算出する。
まず、マスクレイアウト情報１１１からレイアウト情報を読み込み、ネットリスト抽出処理Ｓ８１によって、トランジスタレベルＭＯＳネットリスト１１２および全トランジスタ数１１３を抽出する。このネットリスト抽出処理Ｓ８１では、一般的なＬＰＥ（Layout Parastic Extraction）ツールを用いる。
次に、このトランジスタレベルＭＯＳネットリスト１１２から、特定トランジスタの情報抽出処理Ｓ８２によって、入力状態確率１１４、ＭＯＳ幅１１５、およびシリアル係数１１６を求める。入力状態確率は、シミュレータで用いられるような確率伝播方法で計算する。シリアル係数１１６は、各トランジスタが並列になっている（「１」）か否（「０」）かを表す係数である。
次に、入力状態確率１１４、ＭＯＳ幅１１５およびＯＮ抵抗値１１７により、特定トランジスタの抵抗成分算出処理Ｓ８３によって、特定トランジスタ抵抗１１８を求める。具体的には、ＭＯＳ幅１１５からＯＮ抵抗値１１７を用いて、シリアル係数「０」「１」それぞれに該当するＭＯＳ幅の抵抗値を求める。これに、そのトランジスタがＯＮとなる場合の入力状態確率１１４を掛け合わせることによって、有効となる抵抗値を計算する。
図２８に示すように、特定トランジスタ抵抗１１８は、対応するシリアル係数１１６との関連付けにより、シリアル係数「１」の第１の特定トランジスタ抵抗１１８ａと、シリアル係数「０」の第２の特定トランジスタ抵抗１１８ｂとに分類される。第１の特定トランジスタ抵抗１１８ａから、抵抗成分直列マージ処理Ｓ８４を用いて、直列マージ処理後抵抗１１９を求める。
次に、全トランジスタの抵抗成分並列マージ処理Ｓ８４によって、第２の特定トランジスタ抵抗１１８ｂと、直列マージ処理後抵抗１１９および全トランジスタ数１１３から、ＭＯＳ抵抗Ｒｍｏｓが求まる。
本実施形態によると、個々のトランジスタ毎に抵抗値を算出することから、ＭＯＳ抵抗を精度良く算出することができる。また、直列マージ処理と並列マージ処理とを分けて行うことによって、複雑な抵抗ネットワークのリダクションツールによる演算を行うことなく、簡単な数式を用いた高速処理が可能となる。
（第８の実施形態）
本発明の第８の実施形態は、レイアウトから抵抗を含むトランジスタレベルのネットリストを抽出し、ＭＯＳを抵抗素子に置き換え、さらに電圧を印加したときの消費電力または消費電流から、ＭＯＳ抵抗を求める点が、上述した第１の実施形態と異なっている。これ以外については、特に説明しない限り、第１の実施形態と基本的には同様である。
上述の図２７および図２９は本実施形態に係るＭＯＳ抵抗算出手段３４における動作を示す図である。まず、図２７に示すように、上述の第７の実施形態と同様にして、特定トランジスタ抵抗１１８およびトランジスタレベルＭＯＳネットリスト１１２を求める。そして図２９に示すように、ＭＯＳ置き換え処理Ｓ９１によって、特定トランジスタ抵抗１１８およびトランジスタレベルＭＯＳネットリスト１１２から、抵抗のみで構成されるトランジスタレベル抵抗ネットリスト１２１を生成する。具体的には、トランジスタレベルＭＯＳネットリスト１１２中の特定トランジスタを、該当する特定トランジスタの抵抗素子に置き換える。
次に、消費電力算出処理Ｓ９２によって、電圧印加情報１２２およびトランジスタレベル抵抗ネットリスト１２１から、消費電流１２３を求める。具体的には、ＳＰＩＣＥ等のシミュレータを実行することによって計算される。次に、トランジスタ抵抗成分算出処理Ｓ９３によって、電圧印加情報１２２および消費電流１２３からＭＯＳ抵抗Ｒｍｏｓが求まる。具体的には、電圧印加情報１２２を消費電流１２３によって除することによって計算される。
本実施形態によると、キルヒホッフの法則を用いているため、さらに高速にＭＯＳ抵抗を算出することができる。また、直列マージ処理と並列マージ処理だけに単純化できない形状の特殊なレイアウトに対しても、高速にＭＯＳ抵抗を算出することができる。
（第９の実施形態）
本発明の第９の実施形態は、予めいくつかのレイアウトについてＭＯＳ抵抗と全トランジスタ数とを求め、トランジスタ数とＭＯＳ抵抗の相関の統計情報を求めておき、新規のレイアウトでは、この統計情報に基づきトランジスタ数からＭＯＳ抵抗Ｒｍｏｓを求める点が、上述した第１の実施形態と異なっている。これ以外については、特に説明しない限り、第１の実施形態と基本的には同様である。
図３０および図３１は本実施形態に係るＭＯＳ抵抗算出手段３４における動作を示す図である。図３０に示すように、ゲートレベルまたはトランジスタレベルのネットリストデータ１３１から、トランジスタ数計算処理Ｓ１０１によって、全トランジスタ数１３２を計算する。また、いくつかのレイアウトに基づき計算した、入力状態確率統計情報１３３、ＭＯＳ幅統計情報１３４、シリアル係数統計情報１３５およびＯＮ抵抗値１３６から、平均的トランジスタ抵抗成分算出処理Ｓ１０２によって、平均的トランジスタ抵抗１３７を予め求めておく。
そして図３１に示すように、全トランジスタの抵抗成分並列マージ処理Ｓ１０３によって、全トランジスタ数１３２と平均的トランジスタ抵抗１３７とを掛け合わせることによって、ＭＯＳ抵抗Ｒｍｏｓを求める。
本実施形態によると、レイアウト完成前にＭＯＳ抵抗の算出を行うことができるので、設計へのフィードバックが容易である。
（第１０の実施形態）
本発明の第１０の実施形態は、階層抵抗推定手法に係るものであり、第１の実施形態に係る図４に示す抵抗推定手法を、ＬＳＩ内の階層ブロックに対して適用する、点を特徴とする。
図３２はＬＳＩの階層構造を概念的に示す図である。図３２に示すように、最近のＬＳＩの設計では、所望の機能を得るために、ＬＳＩ２Ａを階層ブロック（ＢＬＯＣＫ Ａ，Ｂ，Ｃ）に分割して設計する方法が一般に用いられる。特にシステムＬＳＩと呼ばれる大規模ＬＳＩでは、システム全体を一度に設計するのではなく、機能ブロックごとに階層分割して設計する方法が広く用いられている。
本実施形態では、まず、階層ブロックごとに抵抗を算出する。そして、階層ブロックごとに算出された抵抗値を用いて、ＬＳＩ全体の抵抗値を求める。
図３３は階層構造を有するＬＳＩ２Ａ内部の抵抗をモデル化した図である。図３３に示すように、各階層ブロックＢＬＯＣＫ Ａ，Ｂ，Ｃの内部抵抗を４個の抵抗にそれぞれ分類する。すなわち、電源配線抵抗Ｒｐｏｗｅｒ、グランド配線抵抗Ｒｇｒｏｕｎｄ、デカップリング容量抵抗Ｒｃａｐ、およびＭＯＳ抵抗Ｒｍｏｓである。電源配線抵抗Ｒｐｏｗｅｒおよびグランド配線抵抗Ｒｇｒｏｕｎｄは上述の各実施形態における配線抵抗算出手段３２によって算出され、同様に、容量抵抗Ｒｃａｐはデカップリング容量抵抗算出手段３３によって算出され、ＭＯＳ抵抗ＲｍｏｓはＭＯＳ抵抗算出手段３４によって、それぞれ算出される。
そして、階層ブロック内抵抗Ｒａ，Ｒｂ，Ｒｃは、それぞれ、次式で表される。
Ｒａ，Ｒｂ，Ｒｃ＝Ｒｐｏｗｅｒ＋Ｒｇｒｏｕｎｄ
＋１／（１／Ｒｃａｐ＋１／Ｒｍｏｓ）
図３４は本実施形態に係る抵抗値計算方法を示す図である。まず、ＬＳＩ全体のマスクレイアウト情報１４１、および当該ＬＳＩを構成するブロックの種類を示すブロック情報１４２を用い、ブロックごとの抵抗算出処理Ｓ１１１によって、各階層ブロックごとの抵抗値の算出を行う。処理Ｓ１１１は、図４のようにして行われ、全ブロックに対して、繰り返し実行される（Ｓ１１２）。次に、１チップの抵抗算出処理Ｓ１１３によって、各階層ブロックに対して算出された抵抗値を、直列または並列の接続関係に応じて合成し、１チップの抵抗値Ｒｉを算出する。
なお、階層構造を利用し、同種の階層ブロックが複数個含まれている場合は、一度求めた当該階層ブロックの抵抗値を再利用することによって、さらに高速にＬＳＩの抵抗を算出することができる。
また図３５に示すように、低消費電力が考慮されたＬＳＩ２Ｂは、特定のブロックの電源遮断を行う制御回路２６を有する場合がある。ここで例えば通常モードにおいて、ブロックＢＬＯＣＫ Ｂへの電源供給が制御回路２６によって遮断されている場合、ブロックＢＬＯＣＫ Ｂに対してはブロックごとの抵抗算出処理Ｓ１１１を行わないようにする。あるいは、電源遮断制御ベクタを用いて、ブロックごとの抵抗算出処理Ｓ１１１の実施を決定することも可能である。
なお、電源遮断のブロックを考慮するのは一例であり、等価電源に影響を与えるような動作モードをとるブロックの抵抗値を制御することが可能である。これにより、高精度な抵抗推定が可能となる。
（第１１の実施形態）
本発明の第１１の実施形態に係る方法について説明する。図３６は図１に示したＬＳＩの内部モデルに、パッケージおよびワイヤボンディングの寄生抵抗を組み込んだＬＳＩ内部モデルである。図３６のＬＳＩ内部モデル１Ａは、図１における抵抗Ｒｉ、等価電源容量Ｃｉ、等価パッケージインダクタンスＬｐａｃｋａｇｅ、および電流源Ｉｉに加えて、パッケージおよびワイヤボンディングの寄生抵抗Ｒｐａｃｋａｇｅが組み込まれている。
ここで、寄生抵抗Ｒｐａｃｋａｇｅはパッケージ固有の値であり、一度実測によって求めておきライブラリ化しておくことによって、容易に導出することができる。このような寄生抵抗を含むＬＳＩモデル１Ａに対して、図４に示す手順に従って、抵抗Ｒｉを推定する。
本実施形態によると、パッケージおよびワイヤボンディングの寄生抵抗Ｒｐａｃｋａｇｅを考慮した、さらに高精度なＥＭＩノイズ推定が可能となる。
（第１２の実施形態）
本発明の第１２の実施形態は、図３６に示すようなＬＳＩ内部モデル１Ａの抵抗および等価電源容量を、離散的にモデル化するという点が、第１１の実施形態と異なる。これ以外については、特に説明しない限りは、第１１の実施形態と基本的に同様である。
図３７は本実施形態で用いるＬＳＩ内部モデル１Ｂであり、図３６に示すＬＳＩ内部モデル１Ａの抵抗および等価電源容量を離散的にモデル化したものである。すなわち、抵抗Ｒｉを配線抵抗Ｒｌｉｎｅ、ＭＯＳ抵抗Ｒｍｏｓおよびデカップリング容量抵抗Ｒｃａｐに置き換え、さらに容量Ｃｉを配線容量Ｃｌｉｎｅ、ＭＯＳ容量Ｃｍｏｓおよびデカップリング容量容量Ｃｃａｐに置き換え、モデル化している。ここで、配線抵抗Ｒｌｉｎｅはさらに、各容量と動作するＭＯＳトランジスタとの位置関係から、Ｒｌｉｎｅ＿Ａ、Ｒｌｉｎｅ＿Ｂ、Ｒｌｉｎｅ＿Ｃと離散的にモデル化している。
図３８は図３７に示すＬＳＩ内部モデルを適用したときの本実施形態に係る抵抗値計算方法の全体動作図である。図３８に示すとおり、マスクレイアウト情報８１を用いて、配線インピーダンス抵抗算出手段３２Ａによって配線抵抗Ｒｌｉｎｅが算出され、デカップリング容量インピーダンス抵抗算出手段３３Ａによって容量インピーダンス抵抗Ｒｃａｐが算出され、ＭＯＳインピーダンス抵抗算出手段３４ＡによってＭＯＳインピーダンス抵抗Ｒｍｏｓが算出される。
配線抵抗分割処理Ｓ１２１について、概念図である図３９を参照して説明する。図３９において、ＭＯＳトランジスタＣｍｏｓ＿Ｂが動作した場合、電流の供給を考えると、デカップリング容量Ｃｃａｐから供給される電流、配線間容量Ｃｌｉｎｅから供給される電流、動作していないＭＯＳＣｍｏｓ＿Ａから供給される電流、および電源パッド（外部端子）から供給される電流がある。
デカップリング容量Ｃｃａｐに着目すると、デカップリング容量がＭＯＳトランジスタＭｏｓ＿Ｂから離れている場合、配線抵抗の影響を受けると考えられるため、配線抵抗Ｒｌｉｎｅ＿Ｂ，Ｒｌｉｎｅ＿Ｃが存在するとみなせる。次に動作していないＣｍｏｓ＿Ａに着目すると、動作していないＭＯＳの近辺には動作しているＭｏｓが存在することが一般的であるため、Ｍｏｓ＿ＢとＣｍｏｓ＿Ａの距離は非常に短いので、配線抵抗の影響は受けないと考えられるので、その間には配線抵抗を想定しない。
次に配線容量Ｃｌｉｎｅに着目すると、配線容量は配線全てに存在し、ＭＯＳトランジスタＭｏｓ＿Ｂとの距離が近いもの、遠いものなど様々である。そこで、ここでは平均的に配線容量を見積もるという意味で、配線抵抗Ｒｌｉｎｅ＿Ｂ，Ｒｌｉｎｅ＿Ｃ間に配線容量Ｃｌｉｎｅを配置している。このように、配線抵抗については、各容量と動作するＭＯＳトランジスタとの位置関係に基づいて、配線抵抗Ｒｌｉｎｅ＿Ａ，Ｒｌｉｎｅ＿Ｂ，Ｒｌｉｎｅ＿Ｃの位置関係を決める。
次に、算出方法を具体的に説明する。まず最初に、上述の第１の実施形態などにおいて説明した手法によって、配線インピーダンス抵抗Ｒｌｉｎｅを算出する。Ｒｌｉｎｅ＿Ａは、パッドからパッドに最も近い容量に至るまでの電源配線抵抗であり、第８の実施形態においてＭＯＳ抵抗算出に用いた手法を応用して算出することができる。すなわち、パッドとパッドに最も近い容量との間の電源配線抵抗ネットワークに、電圧を印加し、消費電力または消費電流からオームの法則によって、電源配線抵抗が算出される。あるいは、電源配線抵抗ネットワークとグランド配線抵抗ネットワークに、トランジスタ抵抗を０、容量抵抗を０として接続した配線ネットワークを作成し、これに第８の実施形態の手法を用いても、Ｒｌｉｎｅ＿Ａを算出することができる。
ＲｌｉｎｅからＲｌｉｎｅ＿Ａを減じた残りが、Ｒｌｉｎｅ＿Ｂ，Ｒｌｉｎｅ＿Ｃとなる。Ｒｌｉｎｅ＿Ｂ，Ｒｌｉｎｅ＿Ｃの決め方も様々なものが考えられるが、ここでは簡単に、Ｒｌｉｎｅ＿ＢとＲｌｉｎｅ＿Ｃとが等しくなるように、その値を設定する。このようにして配線抵抗分割処理Ｓ１２１を実行した結果、分割配線抵抗Ｒｌｉｎｅ＿Ａ，Ｒｌｉｎｅ＿Ｂ，Ｒｌｉｎｅ＿Ｃが得られる。
以上のように本実施形態によると、ＭＯＳ抵抗Ｒｍｏｓ、容量抵抗Ｒｃａｐ、および分割配線抵抗Ｒｌｉｎｅ＿Ａ，Ｒｌｉｎｅ＿Ｂ，Ｒｌｉｎｅ＿Ｃの各値を、図３７に示すようなＬＳＩ内部モデル１Ｂに離散的に適用することによって、より高精度な抵抗推定が可能になる。
なお、図３７のＬＳＩモデルや図３８の動作図はあくまでも一例であって、レイアウトによっては、例えば図４０のようなＬＳＩモデル１Ｃなど様々な離散モデルがあり得、離散モデルに応じた処理があり得ることはいうまでもない。
以上のように本発明によると、ＬＳＩ内部に存在する抵抗を高精度かつ短時間に求めることができるので、ＬＳＩ内部から発生するＥＭＩを推定することが可能となり、ＬＳＩ設計・製造の効率化を図ることができる。
ＬＳＩの内部をモデル化した図である。 本発明に係る抵抗値計算方法の前提となるＬＳＩの内部構成の概念図である。 図２における３つの系の電気的接続関係を示す図である。 本発明の第１の実施形態に係る抵抗値計算方法を実行するための構成の全体図である。 配線抵抗算出の前提となる構成図である。 配線抵抗算出処理を示す図である。 他の配線抵抗算出処理を概念的に説明するための図である。 配線抵抗算出処理を具体的な数値を用いて説明するための図である。 デカップリング容量抵抗の算出処理を概念的に示す図である。 モデリングを説明するための図である。 ＭＯＳ抵抗の算出処理を示す図である。 ＭＯＳ抵抗の算出処理を示す図である。 直列接続を有するセルの一例である。 多段セル係数統計情報を説明するための図であり、（ａ）は多段セルのシンボル図、（ｂ）はその等価抵抗モデルの一例である。 入力状態確率を説明するための図であり、（ａ）はＭＯＳトランジスタのシンボル図、（ｂ）はその代表的な等価モデルである。 素子を示す図である。 図１６（ａ）の素子の回路設計の例である。 図１７において、入力の各組合せとトランジスタの動作との関係を示す図である。 図１６（ｂ）の素子の回路設計の例である。 本発明の第２の実施形態に係る処理を示す図である。 本発明の第３の実施形態に係るリダクションを説明するための図である。 本発明の第４の実施形態に係る処理を示す図である。 ＣＡＰが分布したチップを示す図である。 本発明の第５の実施形態に係る処理を示す図である。 本発明の第５の実施形態に係る処理を示す図である。 本発明の第６の実施形態に係る処理を示す図である。 本発明の第７の実施形態に係る処理を示す図である。 本発明の第７の実施形態に係る処理を示す図である。 本発明の第８の実施形態に係る処理を示す図である。 本発明の第９の実施形態に係る処理を示す図である。 本発明の第９の実施形態に係る処理を示す図である。 ＬＳＩの階層構造を概念的に示す図である。 階層構造を有するＬＳＩ内部の抵抗をモデル化した図である。 本発明の第１０の実施形態に係る処理を示す図である。 ブロックへの電源遮断を行うＬＳＩの概念図である。 寄生抵抗を組み込んだＬＳＩ内部モデルである。 抵抗および容量を離散的にモデル化したＬＳＩ内部モデルである。 本発明の第１２の実施形態に係る処理を示す図である。 配線抵抗分割処理を説明するための図である。 抵抗および容量を離散的にモデル化したＬＳＩ内部モデルの他の例である。 電源ＬＰＥおよびリダクションを用いた従来方法を示す図である。 主幹電源配線の電源抵抗を用いた従来方法を示す図である。
符号の説明
ＶＤＤ 外部端子（第１の外部端子）
ＶＳＳ 外部端子（第２の外部端子）
Ｒｌｉｎｅ 配線抵抗（第１の抵抗値）
Ｒｃａｐ 容量抵抗（第２の抵抗値）
Ｒｍｏｓ 容量抵抗（第３の抵抗値）
Ｒｉ ＬＳＩの内部抵抗
２ ＬＳＩ（半導体集積回路）
２１ 電源配線（第１の電源配線）
２２ グランド配線（第２の電源配線）
２３ ＣＡＰ
２４ ＣＩＲＣＵＩＴ
３１ マスクレイアウト情報

Claims (12)

  1. 第１および第２の外部端子とそれぞれ電気的に接続された第１および第２の電源配線と、前記第１および第２の電源配線間にそれぞれ接続されており，トランジスタまたはデカップリング容量を有する複数のセルとを備えた半導体集積回路について、その内部の抵抗値を計算する方法であって、
    前記半導体集積回路のマスクレイアウト情報から、前記第１および第２の電源配線の抵抗値である第１の抵抗値を計算する第１の工程と、
    前記マスクレイアウト情報から、前記複数のセルが有するデカップリング容量の抵抗値である第２の抵抗値を計算する第２の工程と、
    前記マスクレイアウト情報から、前記複数のセルが有するトランジスタの抵抗値である第３の抵抗値を計算する第３の工程と、
    前記第１〜第３の工程においてそれぞれ得た前記第１〜第３の抵抗値から、前記第１および第２の外部端子間の抵抗値を計算する第４の工程とを備えた
    ことを特徴とする抵抗値計算方法。
  2. 請求項１において、
    前記第１〜第３の抵抗値を、それぞれ、Ｒｌｉｎｅ，Ｒｃａｐ，Ｒｍｏｓとしたとき、
    前記第４の工程において計算される抵抗値Ｒｉは、
    Ｒｉ＝Ｒｌｉｎｅ＋（１／（１／Ｒｍｏｓ＋１／Ｒｃａｐ））
    によって算出される
    ことを特徴とする抵抗値計算方法。
  3. 請求項１において、
    前記第１の工程は、
    前記第１および第２の電源配線について、それぞれ、
    前記複数のセルにそれぞれ電流が流れると想定し、このとき当該セルを流れる電流値と当該電源配線における電圧降下値とを、セル毎にそれぞれ求めるステップと、
    求めた電流値および電圧降下値から、抵抗値をそれぞれ計算するステップと、
    求めた各抵抗値が並列接続された場合における総抵抗値を、当該電源配線の抵抗値として、求めるステップとを実行し、
    前記第１および第２の電源配線についてそれぞれ求めた抵抗値を用いて、前記第１の抵抗値を求めるものである
    ことを特徴とする抵抗値計算方法。
  4. 請求項１において、
    前記第１の工程は、
    前記第１および第２の電源配線について、それぞれ、
    前記複数のセルに電流が流れると想定し、各セルを流れる電流の総和と、各セルにおける電圧降下値の平均値とを、求めるステップと、
    求めた電流の総和および電圧降下値の平均値から、当該電源配線の抵抗値を計算するステップとを実行し、
    前記第１および第２の電源配線についてそれぞれ求めた抵抗値を用いて、前記第１の抵抗値を求めるものである
    ことを特徴とする抵抗値計算方法。
  5. 請求項３または４において、
    前記第１の工程において、ＩＲ−ＤＲＯＰシミュレーションを行い、電源配線またはセルにおける電圧降下値を求める
    ことを特徴とする抵抗値計算方法。
  6. 請求項１において、
    前記第２の工程は、
    前記マスクレイアウト情報に対してＬＰＥ処理を行い、デカップリング容量を有する各セルについて、抵抗情報を得るステップと、
    得た抵抗情報から、前記デカップリング容量を有する各セルの抵抗値を、それぞれ求めるステップと、
    求めた各抵抗値が並列接続された場合における総抵抗値を、前記第２の抵抗値として求めるステップとを備えたものである
    ことを特徴とする抵抗値計算方法。
  7. 請求項１において、
    前記第３の工程は、
    セルの抵抗値を、種類毎に、特定セル抵抗として、求めるステップと、
    前記半導体集積回路に含まれたセルの種類毎の個数を、特定セル個数として、求めるステップと、
    求めた特定セル抵抗および特定セル個数を用いて、前記半導体集積回路に含まれたセルの抵抗値を、種類毎に、計算するステップと、
    求めた各抵抗値が並列接続された場合における総抵抗値を、前記第３の抵抗値として求めるステップとを備えた
    ことを特徴とする抵抗値計算方法。
  8. 請求項７において、
    前記特定セル抵抗を求めるとき、
    当該種類のセルが有するトランジスタのゲート幅の平均値を、ゲート幅統計情報として求め、
    当該種類のセルが有するトランジスタが直列接続された個数の平均値を、セル内部シリアル係数統計情報として求め、
    当該種類のセルが有するトランジスタが並列接続された個数の平均値を、多段セル係数統計情報として求め、
    前記ゲート幅統計情報、セル内部シリアル係数統計情報および多段セル係数統計情報と、前記トランジスタがＯＮする確率である入力状態確率と、所定のゲート幅のトランジスタのＯＮ抵抗値とを用いて、当該種類のセルの特定セル抵抗を算出する
    ことを特徴とする抵抗値計算方法。
  9. 請求項８において、
    入力状態確率をα、セル内部シリアル係数統計情報をγ、ＯＮ抵抗値をａ、所定のゲート幅をｗ、ゲート幅統計情報をｂ、多段セル係数統計情報をβとしたとき、
    特定セル抵抗ｃは、
    ｃ＝（α×γ×ａ×ｗ／ｂ）／β
    によって算出される
    ことを特徴とする抵抗値計算方法。
  10. 請求項１において、
    前記第３の工程は、
    セルの抵抗値を、一種類だけ、特定セル抵抗として、求めるステップと、
    前記半導体集積回路に含まれたセルの個数を、求めるステップと、
    前記特定セル抵抗が、求められた個数だけ並列接続された場合における総抵抗値を、前記第３の抵抗値として求めるステップとを備えた
    ことを特徴とする抵抗値計算方法。
  11. 請求項１０において、
    前記特定セル抵抗を求めるとき、
    当該種類のセルが有するトランジスタのゲート幅の平均値を、ゲート幅統計情報として求め、
    当該種類のセルが有するトランジスタが直列接続された個数の平均値を、セル内部シリアル係数統計情報として求め、
    当該種類のセルが有するトランジスタが並列接続された個数の平均値を、多段セル係数統計情報として求め、
    前記ゲート幅統計情報、セル内部シリアル係数統計情報および多段セル係数統計情報と、前記トランジスタがＯＮする確率である入力状態確率と、所定のゲート幅のトランジスタのＯＮ抵抗値とを用いて、当該種類のセルの特定セル抵抗を算出する
    ことを特徴とする抵抗値計算方法。
  12. 請求項１１において、
    入力状態確率をα、セル内部シリアル係数統計情報をγ、ＯＮ抵抗値をａ、所定のゲート幅をｗ、ゲート幅統計情報をｂ、多段セル係数統計情報をβとしたとき、
    特定セル抵抗ｃは、
    ｃ＝（α×γ×ａ×ｗ／ｂ）／β
    によって算出される
    ことを特徴とする抵抗値計算方法。
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