JP4882668B2 - 電源ノイズ解析プログラム、記録媒体、電源ノイズ解析装置および電源ノイズ解析方法 - Google Patents
電源ノイズ解析プログラム、記録媒体、電源ノイズ解析装置および電源ノイズ解析方法 Download PDFInfo
- Publication number
- JP4882668B2 JP4882668B2 JP2006293509A JP2006293509A JP4882668B2 JP 4882668 B2 JP4882668 B2 JP 4882668B2 JP 2006293509 A JP2006293509 A JP 2006293509A JP 2006293509 A JP2006293509 A JP 2006293509A JP 4882668 B2 JP4882668 B2 JP 4882668B2
- Authority
- JP
- Japan
- Prior art keywords
- power supply
- model
- noise analysis
- supply noise
- integrated circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 238000004458 analytical method Methods 0.000 title claims description 162
- 239000004065 semiconductor Substances 0.000 claims description 131
- 239000000758 substrate Substances 0.000 claims description 121
- 238000000605 extraction Methods 0.000 claims description 47
- 230000002194 synthesizing effect Effects 0.000 claims description 15
- 238000000034 method Methods 0.000 description 65
- 229910052710 silicon Inorganic materials 0.000 description 54
- 239000010703 silicon Substances 0.000 description 54
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 53
- 238000010586 diagram Methods 0.000 description 12
- 239000000284 extract Substances 0.000 description 9
- 239000003990 capacitor Substances 0.000 description 8
- 238000004364 calculation method Methods 0.000 description 5
- 238000004519 manufacturing process Methods 0.000 description 3
- 230000002093 peripheral effect Effects 0.000 description 3
- 230000011218 segmentation Effects 0.000 description 3
- 239000000470 constituent Substances 0.000 description 2
- 230000035699 permeability Effects 0.000 description 2
- 230000002035 prolonged effect Effects 0.000 description 2
- 238000004088 simulation Methods 0.000 description 2
- 230000004931 aggregating effect Effects 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005672 electromagnetic field Effects 0.000 description 1
- 239000004973 liquid crystal related substance Substances 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 230000000704 physical effect Effects 0.000 description 1
- 238000007788 roughening Methods 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
- 150000003376 silicon Chemical class 0.000 description 1
- 230000001052 transient effect Effects 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
Images
Description
まず、電源ノイズ解析装置のハードウェア構成について説明する。図1は、この発明の実施の形態にかかる電源ノイズ解析装置のハードウェア構成を示すブロック図である。
つぎに、この発明の実施の形態にかかる電源ノイズ解析装置の機能的構成について説明する。図2は、この発明の実施の形態にかかる電源ノイズ解析装置の機能的構成を示すブロック図である。
つぎに、この発明の実施の形態にかかる電源ノイズ解析装置において実行される電源ノイズ解析処理手順について説明する。まず、半導体集積回路の構造について説明する。図3は、半導体集積回路の構造の一例を示す説明図である。
ここで、ステップS402で示した分割サイズを決定する分割サイズ決定処理手順について具体的に説明する。図5は、ステップS402で示した分割サイズ決定処理手順を示すフローチャートである。
つぎに、ステップS404で示したモデル生成処理手順について具体的に説明する。ステップS404では、電源配線層、トランジスタ層およびシリコン基板層についてのモデル生成処理が実行されている。まず、半導体集積回路の電源配線層モデルを生成する電源配線層モデル生成処理手順について説明する。
半導体集積回路のレイアウトデータの入力を受け付けさせる入力工程と、
前記入力工程によって入力されたレイアウトデータの中から、前記半導体集積回路内の電源配線の寸法データを抽出させる抽出工程と、
前記抽出工程によって抽出された電源配線の寸法データに基づいて、前記電源ノイズ解析モデルの構成要素となる電源配線モデルを生成させる生成工程と、
前記生成工程によって生成された電源配線モデルを用いて、前記電源ノイズ解析モデルを作成させる作成工程と、
をコンピュータに実行させることを特徴とする電源ノイズ解析プログラム。
前記入力工程によって入力されたレイアウトデータの中から、前記半導体集積回路内のトランジスタの性能データを抽出させ、
前記生成工程は、
さらに、前記トランジスタの性能データに基づいて前記電源ノイズ解析モデルの構成要素となるトランジスタモデルを生成させ、
前記作成工程は、
前記電源配線モデルと前記トランジスタモデルを合成することにより、前記電源ノイズ解析モデルを作成させることを特徴とする付記1に記載の電源ノイズ解析プログラム。
前記入力工程によって入力されたレイアウトデータの中から、前記半導体集積回路内の基板の寸法データを抽出させ、
前記生成工程は、
さらに、前記基板の寸法データに基づいて前記電源ノイズ解析モデルの構成要素となる基板モデルを生成させ、
前記作成工程は、
前記電源配線モデルに少なくとも前記基板モデルを合成することにより、前記電源ノイズ解析モデルを作成させることを特徴とする付記1または2に記載の電源ノイズ解析プログラム。
前記抽出工程は、
前記分割レイアウトデータ生成工程によって生成された分割レイアウトデータの中から、前記領域ごとの電源配線の寸法データを抽出させ、
前記生成工程は、
前記抽出工程によって抽出された前記領域ごとの電源配線の寸法データに基づいて、前記電源ノイズ解析モデルの構成要素となる電源配線モデルを生成させることを特徴とする付記1に記載の電源ノイズ解析プログラム。
前記分割レイアウトデータの中から、前記領域ごとのトランジスタの性能データを抽出させ、
前記生成工程は、
さらに、前記領域ごとのトランジスタの性能データに基づいて、前記電源ノイズ解析モデルの構成要素となるトランジスタモデルを生成させ、
前記作成工程は、
前記電源配線モデルと前記トランジスタモデルを合成することにより、前記電源ノイズ解析モデルを作成させることを特徴とする付記4に記載の電源ノイズ解析プログラム。
前記分割レイアウトデータの中から、前記領域ごとの基板の寸法データを抽出させ、
前記生成工程は、
さらに、前記領域ごとの基板の寸法データに基づいて、前記電源ノイズ解析モデルの構成要素となる基板モデルを生成させ、
前記作成工程は、
前記電源配線モデルに少なくとも前記基板モデルを合成することにより、前記電源ノイズ解析モデルを作成させることを特徴とする付記4または5に記載の電源ノイズ解析プログラム。
半導体集積回路のレイアウトデータの入力を受け付けさせる入力工程と、
前記入力工程によって入力されたレイアウトデータの中から、前記半導体集積回路内のトランジスタの性能データを抽出させる抽出工程と、
前記抽出工程によって抽出されたトランジスタの性能データに基づいて、前記電源ノイズ解析モデルの構成要素となるトランジスタモデルを生成させる生成工程と、
前記生成工程によって生成されたトランジスタモデルを用いて、前記電源ノイズ解析モデルを作成させる作成工程と、
をコンピュータに実行させることを特徴とする電源ノイズ解析プログラム。
前記入力工程によって入力されたレイアウトデータの中から、前記半導体集積回路内の基板の寸法データを抽出させ、
前記生成工程は、
さらに、前記基板の寸法データに基づいて前記電源ノイズ解析モデルの構成要素となる基板モデルを生成させ、
前記作成工程は、
前記トランジスタモデルと前記基板モデルを合成することにより、前記電源ノイズ解析モデルを作成させることを特徴とする付記7に記載の電源ノイズ解析プログラム。
前記抽出工程は、
前記分割レイアウトデータ生成工程によって生成された分割レイアウトデータの中から、前記領域ごとのトランジスタの性能データを抽出させ、
前記生成工程は、
前記抽出工程によって抽出された前記領域ごとのトランジスタの性能データに基づいて、前記電源ノイズ解析モデルの構成要素となるトランジスタモデルを生成させることを特徴とする付記7に記載の電源ノイズ解析プログラム。
前記分割レイアウトデータの中から、前記領域ごとの基板の寸法データを抽出させ、
前記生成工程は、
さらに、前記領域ごとの基板の寸法データに基づいて、前記電源ノイズ解析モデルの構成要素となる基板モデルを生成させ、
前記作成工程は、
前記トランジスタモデルと前記基板モデルを合成することにより、前記電源ノイズ解析モデルを作成させることを特徴とする付記9に記載の電源ノイズ解析プログラム。
半導体集積回路のレイアウトデータの入力を受け付けさせる入力工程と、
前記入力工程によって入力されたレイアウトデータの中から、前記半導体集積回路内の基板の寸法データを抽出させる抽出工程と、
前記抽出工程によって抽出された基板の寸法データに基づいて、前記電源ノイズ解析モデルの構成要素となる基板モデルを生成させる生成工程と、
前記生成工程によって生成された基板モデルを用いて、前記電源ノイズ解析モデルを作成させる作成工程と、
をコンピュータに実行させることを特徴とする電源ノイズ解析プログラム。
前記抽出工程は、
前記分割レイアウトデータ生成工程によって生成された分割レイアウトデータの中から、前記領域ごとの基板の寸法データを抽出させ、
前記生成工程は、
前記抽出工程によって抽出された前記領域ごとの基板の寸法データに基づいて、前記電源ノイズ解析モデルの構成要素となる基板モデルを生成させることを特徴とする付記11に記載の電源ノイズ解析プログラム。
半導体集積回路のレイアウトデータの入力を受け付ける入力手段と、
前記入力手段によって入力されたレイアウトデータの中から、前記半導体集積回路内の電源配線の寸法データを抽出する抽出手段と、
前記抽出手段によって抽出された電源配線の寸法データに基づいて、前記電源ノイズ解析モデルの構成要素となる電源配線モデルを生成する生成手段と、
前記生成手段によって生成された電源配線モデルを用いて、前記電源ノイズ解析モデルを作成する作成手段と、
を備えることを特徴とする電源ノイズ解析装置。
前記入力手段によって入力されたレイアウトデータの中から、前記半導体集積回路内のトランジスタの性能データを抽出し、
前記生成手段は、
さらに、前記トランジスタの性能データに基づいて前記電源ノイズ解析モデルの構成要素となるトランジスタモデルを生成し、
前記作成手段は、
前記電源配線モデルと前記トランジスタモデルを合成することにより、前記電源ノイズ解析モデルを作成することを特徴とする付記14に記載の電源ノイズ解析装置。
前記入力手段によって入力されたレイアウトデータの中から、前記半導体集積回路内の基板の寸法データを抽出し、
前記生成手段は、
さらに、前記基板の寸法データに基づいて前記電源ノイズ解析モデルの構成要素となる基板モデルを生成し、
前記作成手段は、
前記電源配線モデルに少なくとも前記基板モデルを合成することにより、前記電源ノイズ解析モデルを作成することを特徴とする付記14または15に記載の電源ノイズ解析装置。
前記抽出手段は、
前記分割レイアウトデータ生成手段によって生成された分割レイアウトデータの中から、前記領域ごとの電源配線の寸法データを抽出し、
前記生成手段は、
前記抽出手段によって抽出された前記領域ごとの電源配線の寸法データに基づいて、前記電源ノイズ解析モデルの構成要素となる電源配線モデルを生成することを特徴とする付記14に記載の電源ノイズ解析装置。
前記分割レイアウトデータの中から、前記領域ごとのトランジスタの性能データを抽出させ、
前記生成手段は、
さらに、前記領域ごとのトランジスタの性能データに基づいて、前記電源ノイズ解析モデルの構成要素となるトランジスタモデルを生成し、
前記作成手段は、
前記電源配線モデルと前記トランジスタモデルを合成することにより、前記電源ノイズ解析モデルを作成することを特徴とする付記17に記載の電源ノイズ解析装置。
前記分割レイアウトデータの中から、前記領域ごとの基板の寸法データを抽出し、
前記生成手段は、
さらに、前記領域ごとの基板の寸法データに基づいて、前記電源ノイズ解析モデルの構成要素となる基板モデルを生成し、
前記作成手段は、
前記電源配線モデルに少なくとも前記基板モデルを合成することにより、前記電源ノイズ解析モデルを作成することを特徴とする付記17または18に記載の電源ノイズ解析装置。
半導体集積回路のレイアウトデータの入力を受け付ける入力工程と、
前記入力工程によって入力されたレイアウトデータの中から、前記半導体集積回路内の電源配線の寸法データを抽出する抽出工程と、
前記抽出工程によって抽出された電源配線の寸法データに基づいて、前記電源ノイズ解析モデルの構成要素となる電源配線モデルを生成する生成工程と、
前記生成工程によって生成された電源配線モデルを用いて、前記電源ノイズ解析モデルを作成する作成工程と、
を含んだことを特徴とする電源ノイズ解析方法。
前記入力工程によって入力されたレイアウトデータの中から、前記半導体集積回路内のトランジスタの性能データを抽出し、
前記生成工程は、
さらに、前記トランジスタの性能データに基づいて前記電源ノイズ解析モデルの構成要素となるトランジスタモデルを生成し、
前記作成工程は、
前記電源配線モデルと前記トランジスタモデルを合成することにより、前記電源ノイズ解析モデルを作成することを特徴とする付記20に記載の電源ノイズ解析方法。
前記入力工程によって入力されたレイアウトデータの中から、前記半導体集積回路内の基板の寸法データを抽出し、
前記生成工程は、
さらに、前記基板の寸法データに基づいて前記電源ノイズ解析モデルの構成要素となる基板モデルを生成し、
前記作成工程は、
前記電源配線モデルに少なくとも前記基板モデルを合成することにより、前記電源ノイズ解析モデルを作成することを特徴とする付記20または21に記載の電源ノイズ解析方法。
前記抽出工程は、
前記分割レイアウトデータ生成工程によって生成された分割レイアウトデータの中から、前記領域ごとの電源配線の寸法データを抽出し、
前記生成工程は、
前記抽出工程によって抽出された前記領域ごとの電源配線の寸法データに基づいて、前記電源ノイズ解析モデルの構成要素となる電源配線モデルを生成することを特徴とする付記20に記載の電源ノイズ解析方法。
前記分割レイアウトデータの中から、前記領域ごとのトランジスタの性能データを抽出し、
前記生成工程は、
さらに、前記領域ごとのトランジスタの性能データに基づいて、前記電源ノイズ解析モデルの構成要素となるトランジスタモデルを生成し、
前記作成工程は、
前記電源配線モデルと前記トランジスタモデルを合成することにより、前記電源ノイズ解析モデルを作成することを特徴とする付記23に記載の電源ノイズ解析方法。
前記分割レイアウトデータの中から、前記領域ごとの基板の寸法データを抽出し、
前記生成工程は、
さらに、前記領域ごとの基板の寸法データに基づいて、前記電源ノイズ解析モデルの構成要素となる基板モデルを生成し、
前記作成工程は、
前記電源配線モデルに少なくとも前記基板モデルを合成することにより、前記電源ノイズ解析モデルを作成することを特徴とする付記23または24に記載の電源ノイズ解析方法。
202 抽出部
203 生成部
204 作成部
205 分割レイアウトデータ生成部
Claims (6)
- 半導体集積回路に関する電源ノイズ解析モデルの作成をコンピュータに実行させる電源ノイズ解析プログラムであって、
前記コンピュータは、
半導体集積回路のレイアウトデータの入力を受け付け、
前記レイアウトデータを第1分割サイズで分割した複数の領域内の配線インダクタンスとトランジスタのゲート容量とを算出し、
前記配線インダクタンスと前記ゲート容量とに基づく第1値と所定値とを比較し、
前記比較結果に基づいて第2分割サイズを決定し前記レイアウトデータを前記第2分割サイズで分割した分割レイアウトデータを生成し、
前記分割レイアウトデータの中から、前記半導体集積回路内の電源配線の寸法データを抽出し、
前記電源配線の寸法データに基づいて、前記電源ノイズ解析モデルの構成要素となる電源配線モデルを生成し、
前記電源配線モデルを用いて、前記電源ノイズ解析モデルを作成すること、
を特徴とする電源ノイズ解析プログラム。 - 前記分割レイアウトデータの中から、前記半導体集積回路内のトランジスタの性能データし、
前記トランジスタの性能データに基づいて前記電源ノイズ解析モデルの構成要素となるトランジスタモデルを生成し、
前記電源配線モデルと前記トランジスタモデルを合成することにより、前記電源ノイズ解析モデルを作成すること、
を特徴とする請求項1に記載の電源ノイズ解析プログラム。 - 前記分割レイアウトデータの中から、前記半導体集積回路内の基板の寸法データを抽出し、
前記基板の寸法データに基づいて前記電源ノイズ解析モデルの構成要素となる基板モデルを生成し、
前記電源配線モデルに少なくとも前記基板モデルを合成することにより、前記電源ノイズ解析モデルを作成すること、
を特徴とする請求項1または2に記載の電源ノイズ解析プログラム。 - 前記第1値が前記所定値よりも小さいとき前記第1分割サイズを前記第2分割サイズに設定し、
前記第1値が前記所定値よりも大きいとき前記第1分割サイズを縮小して変更し、前記レイアウトデータを前記第1分割サイズで分割した複数の領域内の配線インダクタンスとトランジスタのゲート容量とを算出すること、
を特徴とする請求項1乃至3のいずれか一つに記載の電源ノイズ解析プログラム。 - 請求項1乃至4のいずれか一つに記載の電源ノイズ解析プログラムを記録した前記コンピュータに読み取り可能な記録媒体。
- 半導体集積回路に関する電源ノイズ解析モデルを作成する電源ノイズ解析装置であって、
半導体集積回路のレイアウトデータの入力を受け付ける入力手段と、
前記レイアウトデータを第1分割サイズで分割した複数の領域内の配線インダクタンスとトランジスタのゲート容量とを算出する算出手段と、
前記配線インダクタンスと前記ゲート容量とに基づく第1値と所定値とを比較し、前記比較結果に基づいて第2分割サイズを決定し前記レイアウトデータを前記第2分割サイズで分割した分割レイアウトデータを生成する分割レイアウトデータ生成手段と、
前記分割レイアウトデータの中から、前記半導体集積回路内の電源配線の寸法データを抽出する抽出手段と、
前記電源配線の寸法データに基づいて、前記電源ノイズ解析モデルの構成要素となる電源配線モデルを生成する生成手段と、
前記電源配線モデルを用いて、前記電源ノイズ解析モデルを作成する作成手段と、
を備えることを特徴とする電源ノイズ解析装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006293509A JP4882668B2 (ja) | 2006-10-30 | 2006-10-30 | 電源ノイズ解析プログラム、記録媒体、電源ノイズ解析装置および電源ノイズ解析方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006293509A JP4882668B2 (ja) | 2006-10-30 | 2006-10-30 | 電源ノイズ解析プログラム、記録媒体、電源ノイズ解析装置および電源ノイズ解析方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2008112233A JP2008112233A (ja) | 2008-05-15 |
JP4882668B2 true JP4882668B2 (ja) | 2012-02-22 |
Family
ID=39444733
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2006293509A Expired - Fee Related JP4882668B2 (ja) | 2006-10-30 | 2006-10-30 | 電源ノイズ解析プログラム、記録媒体、電源ノイズ解析装置および電源ノイズ解析方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4882668B2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5875355B2 (ja) * | 2011-12-12 | 2016-03-02 | ルネサスエレクトロニクス株式会社 | 回路シミュレーション方法 |
Family Cites Families (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3664934B2 (ja) * | 2000-02-24 | 2005-06-29 | Necエレクトロニクス株式会社 | 半導体集積回路解析装置とその解析方法並びに解析方法を記録した記録媒体 |
JP4119140B2 (ja) * | 2002-03-13 | 2008-07-16 | Necエレクトロニクス株式会社 | 基板モデル作成装置及び方法、並びに基板ノイズ解析装置及び方法 |
JP2004054522A (ja) * | 2002-07-18 | 2004-02-19 | Fujitsu Ltd | 半導体装置の同時スイッチングノイズ評価方法 |
JP2004157584A (ja) * | 2002-11-01 | 2004-06-03 | Fujitsu Ltd | 電源解析方法及びコンピュータプログラム |
JP4325274B2 (ja) * | 2002-12-06 | 2009-09-02 | 富士通株式会社 | 半導体装置モデル作成方法及び装置 |
JP4016005B2 (ja) * | 2004-02-09 | 2007-12-05 | 松下電器産業株式会社 | 抵抗値計算方法 |
JP2006031510A (ja) * | 2004-07-20 | 2006-02-02 | Nec Electronics Corp | ジッタ解析方法、ジッタ解析装置及びジッタ解析プログラム |
-
2006
- 2006-10-30 JP JP2006293509A patent/JP4882668B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2008112233A (ja) | 2008-05-15 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
Kahng et al. | VLSI physical design: from graph partitioning to timing closure | |
TWI598758B (zh) | 用於積體電路佈局產生的方法、裝置以及計算機程式產品 | |
US20060031795A1 (en) | Methods and apparatuses for transient analyses of circuits | |
US8104008B2 (en) | Layout design apparatus, layout design method, and computer product | |
US7703057B2 (en) | Systems and methods to determine ground capacitances of non-floating nets | |
JP2006031510A (ja) | ジッタ解析方法、ジッタ解析装置及びジッタ解析プログラム | |
JP2007122589A (ja) | ミックスドシグナル回路シミュレータ | |
Chen et al. | Simultaneous timing driven clustering and placement for FPGAs | |
JP4780342B2 (ja) | 半導体集積回路の電源モデル作成方法、装置、およびプログラム | |
JP5098970B2 (ja) | リーク電流分布検証支援プログラム、リーク電流分布検証支援装置およびリーク電流分布検証支援方法 | |
US20180150585A1 (en) | Method for layout generation with constrained hypergraph partitioning | |
JP2007264993A (ja) | 検証支援装置、検証支援方法、検証支援プログラム、および記録媒体 | |
JP5359655B2 (ja) | 生成方法 | |
JP4882668B2 (ja) | 電源ノイズ解析プログラム、記録媒体、電源ノイズ解析装置および電源ノイズ解析方法 | |
Kumar et al. | FPGA design for timing yield under process variations | |
JP4678027B2 (ja) | 集積回路装置の評価装置、評価方法及び評価プログラム | |
JP5167740B2 (ja) | 設計支援プログラム、設計支援装置、および設計支援方法 | |
Shi et al. | Pattern-based iterative method for extreme large power/ground analysis | |
JP4985323B2 (ja) | レイアウト支援プログラム、該プログラムを記録した記録媒体、レイアウト支援装置、およびレイアウト支援方法 | |
JP4924136B2 (ja) | ノイズ解析プログラム、該プログラムを記録した記録媒体、ノイズ解析装置およびノイズ解析方法 | |
JP2007249533A (ja) | クロストーク解析プログラム、記録媒体、クロストーク解析方法およびクロストーク解析装置 | |
JP5212218B2 (ja) | 設計支援プログラム、設計支援装置、および設計支援方法 | |
JP4782763B2 (ja) | 解析支援プログラム、該プログラムを記録したコンピュータに読み取り可能な記録媒体、解析支援装置、および解析支援方法 | |
JP5991184B2 (ja) | 設計支援方法、設計支援装置、および設計支援プログラム | |
JP2008097541A (ja) | レイアウト検証方法およびレイアウト検証装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20090710 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20110118 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20110125 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20110328 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20110628 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20110826 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20111108 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20111121 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20141216 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 4882668 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
LAPS | Cancellation because of no payment of annual fees |