JP4119140B2 - 基板モデル作成装置及び方法、並びに基板ノイズ解析装置及び方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、基板モデル作成装置及び方法、並びに基板ノイズ解析装置及び方法に関し、更に詳しくは、半導体集積回路の基板領域の寄生素子の影響を含めた回路シミュレーションを可能とする基板モデル作成装置及び方法、並びに基板ノイズ解析装置及び方法に関する。
【０００２】
【従来の技術】
半導体集積回路は、１つの半導体基板上に、複数の回路素子や配線が作りこまれ、所定の機能を有するブロックの集合として構成される。半導体集積回路では、半導体基板の回路パターンが形成されていない部分が寄生素子として働き、あるブロックで発生したノイズが、他のブロックに伝播し、このブロックの動作に影響を与えることが知られている。特に、アナログ回路とディジタル回路とが混載される半導体集積回路では、ディジタル回路ブロックで発生したノイズが、アナログ回路ブロックに伝わって影響を与え、動作の不具合を引き起こすことがある。このため、アナログ・ディジタル混載の半導体集積回路を設計する際には、半導体基板を伝達するノイズの影響を計算し、ノイズの影響で不具合が生じないように設計する必要がある。
【０００３】
半導体基板を伝播する基板ノイズの影響を計算するものとして、文献（Balshaz R. Stanisic, Nishath K. Verghese, RobA. Rutenbar, L.Richard Carleyand, David J. Allistot, "Addressing Substrate Coupling Mixed-Mode IC's: Simulation and Power Distribution Synthesis, "IEEE Journal of Solid-State Circuit, Vol.9, No.3, pp.226-238, March 1994）には、半導体集積回路の半導体基板を複数のメッシュに分割し、メッシュ分割された各セルを抵抗成分と静電容量成分とで模擬して得られた基板モデルを、”ＳＰＩＣＥ”に代表される回路シミュレータで分析する技術が記載されている。
【０００４】
図２１は、上記した従来のシミュレーションに用いる半導体基板の基板部分をメッシュ状に分割した基板モデルを模式的に示している。また、図２２は、図２１のように分割された基板モデルの単位セルモデル２０１の詳細を示している。図２１に示す例では、基板モデルは、ｘ方向に５分割、ｙ方向に４分割、ｚ方向に３分割と、等分に分割され、合計６０個の単位セルモデル２０１の集合として表現される。それぞれの単位セルモデル２０１は、図２２に示すように、７つのノードＮ０〜Ｎ６と、６つの抵抗要素２０３とからなる。
【０００５】
７つのノードは、単位セルモデルの中心のノードＮ０と、立方体形状の６つの表面のそれぞれの中心点のノードＮ１〜Ｎ６から構成される。６つの抵抗要素２０３は、ノードＮ０と、ノードＮ１〜Ｎ６のそれぞれとの間の等価的な抵抗成分及び容量成分が並列に接続された構造からなる。ここで、抵抗要素２０３は、基板の抵抗率と誘電率との関係から定まる誘電緩和時間が、回路の扱う信号の速度に比べて十分に短い場合には、その容量成分を省略して抵抗成分のみで近似することが可能である。
【０００６】
抵抗要素２０３は、その抵抗成分のみを考えると、半導体基板の抵抗率をρとし、単位セルモデル２０１の各辺の長さをｄｘ、ｄｙ、ｄｚとすると、次式より算出される。
Ｒｘ＝ρ・ｄｘ／（２・ｄｙ・ｄｚ）
Ｒｙ＝ρ・ｄｙ／（２・ｄｘ・ｄｚ） 式（１）
Ｒｚ＝ρ・ｄｚ／（２・ｄｘ・ｄｙ）
ただし、式（１）のＲｘ，Ｒｙ，Ｒｚは、それぞれ図２１のｘ、ｙ、ｚ軸方向の抵抗成分を表し、ＲｘはノードＮ０とノードＮ２、Ｎ４との間のそれぞれの抵抗要素２０３の抵抗値を、ＲｙはノードＮ０とノードＮ３、Ｎ５との間の抵抗要素２０３の抵抗値を、ＲｚはノードＮ０とノードＮ１、Ｎ６との間の抵抗要素２０３の抵抗値を表している。半導体基板は、ウェル、拡散層、又は、エピタキシャル層などによって構成されるため、場所によってその抵抗値が異なる。従って、単位セルモデル２０１は、その場所の抵抗値に応じて、抵抗要素２０３の抵抗値が計算される。
【０００７】
図２３は、図２１の半導体基板の等価回路を示している。半導体基板を抵抗成分からなる単位セルモデル２０１の集合として表現することで、図２３に示すような抵抗成分がメッシュ接続された等価回路が得られる。この等価回路が、ディジタル回路ブロックと、アナログ回路ブロックとから構成される半導体装置の等価回路である場合には、ディジタル回路ブロック内のあるノードで発生したノイズが、アナログ回路ブロック内のノードへどのように伝播するかを、回路シミュレータを用いて計算するで、ディジタル回路のノイズが、アナログ回路に及ぼす影響を計算によって予測することが可能となる。
【０００８】
上記した基板ノイズの解析モデルは、精度の高い計算ができるが、ノード数が多いほど、シミュレーションにかかる時間が長くなるという欠点がある。この欠点を克服するものとして、特願２００１−０１０３５９（インピーダンス網モデルの作成方法）では、基板モデル作成時の単位セルの大きさを局所的に変化させることにより、ノード数を削減する方法が提案されている。
【０００９】
図２４は、シミュレーションの対象の半導体集積回路の断面を示している。半導体集積回路は、基板１１３上に、ウェル１１１、拡散層１１２が形成されている。例えば、上記先願の方法を使用して、同図に示す半導体集積回路の基板をモデル化する場合について考える。図２５は、図２４の半導体集積回路をモデル化した例であり、（ａ）はセル分割の様子を、（ｂ）は等価回路を示している。同図（ａ）に示すように、上記先願では、ウェル１１１及び拡散層１１２を含む部分は、基板領域のセルよりも小さなセルでモデル化し、基板領域１１３の領域では、ウェル及び拡散層の領域よりも大きなセルでモデル化する。
【００１０】
図２５（ｂ）は、同図（ａ）のようにメッシュ分割したセルのノード間を抵抗素子で表した等価回路を示している。この等価回路を、回路シミュレータ等で解析することで、あるノードが他のノードに対して与える影響を、計算によって求めることができる。この例では、細かな解析を要する箇所は小さなセルでモデル化し、細かな解析を要しない箇所は大きいセルでモデル化する。このため、解析するノード数を減少して、回路シミュレータの計算を簡易にしながらも、所望の箇所では細かな解析が可能になる。
【００１１】
【発明が解決しようとする課題】
ところで、上記先願では、半導体集積回路の箇所によって、モデル化するセルのサイズが異なるため、サイズの異なるセルが相互に接する部分においては、例えば図２５（ｂ）に示すノードＡからノードＢに至るルートを考えると、ノードＡから拡散層内のノードを通過してＢに至るルートと、ノードＡからノードＰを経由してＢに至るルートができる。これは、サイズの大きなセルの１つに対して、そのセルに接するサイズの小さなセルが複数あるために、それらのセル間のノードが、同図（ｂ）のノードＰからノードＡ及びＢなどに向かって斜め方向に接続されるためである。
【００１２】
メッシュ分割によっては、ノードＡからノードＰを経由してノードＢに至るルートが、低インピーダンスな電流経路（以降このような電流経路をショートカットパスと呼ぶ）となり、ショートカットパスの影響が無視できなくなる。ショートカットパスは、主にウェル構造のシート抵抗に影響を与え、回路解析の精度を低下させる。従来のモデル化方法においては、このショートカットパスの影響を予測する手段は知られていなかった。
【００１３】
本発明は、半導体集積回路を複数のサイズを有するセルにメッシュ分割して得られた基板モデルを解析する際に、ショートカットパスが解析精度に与える影響を予測して、解析精度の低下が発生するか否かを判定し、解析の精度を高める基板モデル作成装置及び方法、並びに基板ノイズ解析装置及び方法を提供することを目的とする。
【００１４】
【課題を解決するための手段】
上記目的を達成するために、本発明の基板モデル作成装置は、半導体集積回路における基板部分を、複数種類のサイズを持つセルにメッシュ分割し、各セルを１個以上の抵抗素子から成る、又は、抵抗素子及び容量素子から成るインピーダンス要素に模擬することで、前記基板部分を等価回路でモデル化する基板モデル作成装置であって、前記メッシュ分割に際して分割の妥当性を判定する判定手段を備え、該判定手段は、第１のサイズを有する複数の第１セル領域と、該第１セル領域に隣接し前記第１のサイズよりも大きな第２のサイズを有する１つの第２セル領域との間の境界と平行なインピーダンスを、前記第１のセル領域を表現する第１のインピーダンスとして算出し、前記第１のセル領域と前記第２のセル領域との間の接続を表現する第２のインピーダンスを算出し、前記第１のインピーダンスと前記第２のインピーダンスとの比率と、モデル精度に関連づけられた所定値とを比較することにより、基板モデルが所望の解析精度を満足するか否かの判定を行うことを特徴とする。
【００１５】
また、本発明の基板モデル作成方法は、半導体集積回路における基板部分を、複数種類のサイズを持つセルにメッシュ分割し、各セルを１個以上の抵抗素子から成る、又は、抵抗素子及び容量素子から成るインピーダンス要素に模擬することで、前記基板部分を等価回路でモデル化する基板モデル作成方法であって、第１のサイズを有する複数の第１セル領域と、該第１セル領域に隣接し前記第１のサイズよりも大きな第２のサイズを有する１つの第２セル領域との間の境界と平行なインピーダンスを、前記第１のセル領域を表現する第１のインピーダンスとして算出し、前記第１のセル領域と前記第２のセル領域との間の接続を表現する第２のインピーダンスを算出し、前記第１のインピーダンスと前記第２のインピーダンスとの比率（以下抵抗比と呼ぶ）と、モデル精度と関連づけられた所定値とを比較することにより、基板モデルが所望の解析精度を満足するか否かの判定を行うことを特徴とする。
【００１６】
本発明の基板モデル作成装置及び基板モデル作成方法では、異なるセルサイズにメッシュ分割したことによって問題となる、サイズが異なるセル間を接続する低インピーダンスな電流経路であるショートカットパスの影響の大きさを、複数の小さなサイズのセル間の基板抵抗が、その複数の小さなサイズのセルに接する、１つの大きなサイズのセルを通る電流経路の存在によって減少する割合によって求める。基板抵抗の減少率は、小さなサイズのセルの中心と大きなサイズのセルとの中心間の抵抗値を算出し、これと小さなサイズのセルの合計の抵抗値との比率である抵抗比によって求めることができる。基板抵抗減少率が、所望の値以下となる抵抗比の値をあらかじめ求めておき、メッシュ分割によって得られた抵抗比と、予め求めておいた抵抗比とを比べることで、ショートカットパスの影響を判断する。このため、得られた基板モデルの解析精度が所望の精度を満たすか否かを、簡易に判定することができる。
【００１７】
本発明の基板モデル作成装置は、半導体集積回路における基板部分を、複数種類のサイズを持つセルにメッシュ分割し、各セルを１個以上の抵抗素子から成る、又は、抵抗素子及び容量素子から成るインピーダンス要素に模擬することで、前記基板部分を等価回路でモデル化する基板モデル作成装置であって、第１のサイズを有する複数の第１セル領域と、該第１セル領域に隣接し前記第１のサイズよりも大きな第２のサイズを有する１つの第２セル領域との間の境界がｐｎ接合を形成する際には、前記第１のセル領域の夫々と前記第２のセル領域との間の接続を、前記第１のセルのインピーダンス要素で定まるインピーダンスと、ｐｎ接合で定まる容量素子と、前記第２のセル領域のインピーダンス要素で定まるインピーダンスとの直列接続で表現することを特徴とする。
【００１８】
本発明の基板モデル作成方法は、半導体集積回路における基板部分を、複数種類のサイズを持つセルにメッシュ分割し、各セルを１個以上の抵抗素子から成る、又は、抵抗素子及び容量素子から成るインピーダンス要素に模擬することで、前記基板部分を等価回路でモデル化する基板モデル作成方法であって、第１のサイズを有する複数の第１セル領域と、該第１セル領域に隣接し前記第１のサイズよりも大きな第２のサイズを有する１つの第２セル領域との間の境界がｐｎ接合を形成する際には、前記第１のセル領域の夫々と前記第２のセル領域との間の接続を、前記第１のセルのインピーダンス要素で定まるインピーダンスと、ｐｎ接合で定まる容量素子と、前記第２のセル領域のインピーダンス要素で定まるインピーダンスとの直列接続で表現することを特徴とする。
【００１９】
本発明の基板モデル作成装置及び基板モデル作成方法では、異なるセルサイズにメッシュ分割したときに、複数の小さなサイズのセルと、その複数の小さなサイズのセルに接する、１つの大きなサイズのセルとがｐｎ接合を形成する際には、小さなサイズのセルのインピーダンス要素と、大きなサイズのインピーダンス要素を小さなサイズのセルの数で並列に分割したインピーダンス要素とを、静電容量素子を介して、小さなサイズのセルと大きなサイズのセルとをそれぞれ接続したモデルを作成する。この場合、複数の小さなサイズのセルのインピーダンス要素を並列接続したものと、大きなサイズのセルの１つのインピーダンス要素とを、１つの静電容量素子を介して接続するのに比べて、ショートカットパスの影響が小さくなる。
【００２０】
本発明の基板モデル作成装置は、半導体集積回路における基板部分を、複数種類のサイズを持つセルにメッシュ分割し、各セルを１個以上の抵抗素子から成る、又は、抵抗素子及び容量素子から成るインピーダンス要素に模擬することで、前記基板部分を等価回路でモデル化する基板モデル作成装置であって、サイズが異なるセル相互の接続部分を模擬するインピーダンス要素のインピーダンスを重み付けする補正を行うことを特徴とする。
【００２１】
本発明の基板モデル作成方法は、半導体集積回路における基板部分を、複数種類のサイズを持つセルにメッシュ分割し、各セルを１個以上の抵抗素子から成る、又は、抵抗素子及び容量素子から成るインピーダンス要素に模擬することで、前記基板部分を等価回路でモデル化する基板モデル作成方法であって、サイズが異なるセル相互の接続部分を模擬するインピーダンス要素のインピーダンスを重み付けする補正を行うことを特徴とする。
【００２２】
本発明の基板モデル作成装置及び基板モデル作成方法では、異なるセルサイズにメッシュ分割したことによって問題となるショートカットパスに対して、ショートカットパスを構成するインピーダンスに重み付けをする。この場合、重み付けを適切に行うことで、ショートカットパスの影響の大きさを小さくすることができる。
【００２３】
本発明の基板ノイズ解析装置は、基板モデル作成装置が作成した基板モデルに対し、基板上に作りこまれた機能回路のネットリストを結合して回路シミュレーションを行うことを特徴とする。
【００２４】
本発明の基板ノイズ解析方法は、基板モデル作成装置が作成した基板モデルに対し、基板上に作りこまれた機能回路のネットリストを結合して回路シミュレーションを行うことを特徴とする。
【００２５】
本発明の基板ノイズ解析装置及び基板ノイズ解析方法では、本発明のいずれかの基板モデル作成装置又は基板モデル解析方法により作成された基板モデルを使用して、回路シミュレーションを行う。このため、精度の良い回路シミュレーションを簡易に実現する。
【００２６】
本発明の基板モデル作成装置では、前記判定手段が、所望の解析精度サイズを満足しないと判定すると、メッシュサイズを変更して再度メッシュ分割を行うことが好ましい。この場合、メッシュ分割の修正を再度行うことで、ショートカットパスの影響を小さくすることができる。
【００２７】
また、本発明の基板モデル作成装置は、前記抵抗比と前記所定値との違いに依存してメッシュ分割サイズを修正することが好ましい。この場合、抵抗比はセルのサイズに依存して定まるため、メッシュ分割サイズを、所望の基板抵抗減少率となる抵抗比にあわせて設定する。このため、ショートカットパスの影響が小さい基板モデルを簡易に作成することができる。
【００２８】
本発明の基板モデル作成装置では、前記メッシュ分割に際して分割の妥当性を判定する判定手段を備え、該判定手段は、前記第１セル領域と前記第２セル領域との間の境界と平行なインピーダンスを、前記第１のセル領域を表現する第１のインピーダンスとして算出し、前記第１のセル領域と前記第２のセル領域との間の接続を表現する第２のインピーダンス要素を算出し、前記第１のインピーダンス要素と前記第２のインピーダンス要素との比率と、モデル精度と関連づけられた所定値とを比較することにより、基板モデルが所望の解析精度を満足するか否かの判定を行うことが好ましい。この場合、基板抵抗減少率が所望の値以下となる抵抗比の値をあらかじめ求めておき、メッシュ分割によって得られた抵抗比と、予め求めておいた抵抗比とを比べることで、ショートカットパスの影響を判断する。このため、得られた基板モデルの解析精度が所望の精度を満たすか否かを、簡易に判定することができる。
【００２９】
本発明の基板モデル作成装置では、前記重み付けは、隣接するセルの中心間の距離に比例することが好ましい。この場合、経路長が長いショートカットパスは、経路長が短いショートカットパスよりも、重み付けによりインピーダンスが高くなるため、ショートカットパスの影響が小さくなる。
【００３０】
本発明の基板モデル作成装置は、前記抵抗比と前記所定値との違いに依存して、サイズが異なるセル相互の接続部分を模擬するインピーダンス要素のインピーダンスを重み付けする補正を行うことが好ましい。
ショートカットパスの影響が大きいと判断されたときには、ショートカットパスを構成するインピーダンス要素に重み付けをすることもできる。この場合、重み付け後の基板モデルでは、同じメッシュ分割であっても、重み付け前と比較して、基板抵抗減少率は低い値となる。このため、メッシュ分割を再度行わなくても、ショートカットパスの影響を低くすることができる。
【００３１】
【発明の実施の形態】
以下、図面を参照し、本発明の実施形態例に基づいて、本発明を更に詳細に説明する。
【００３２】
（第１の実施形態例）
本発明の第１の実施形態例の基板モデル作成方法及び基板ノイズ解析方法の説明に先立って、本実施形態例の基板モデル作成方法及び基板ノイズ解析方法がどのような手法により、ショートカットパスの影響を判断するのかについて説明する。図１は、半導体集積回路の基板モデルであり、（ａ）は基板モデルのセル分割の様子を、（ｂ）、（ｃ）、（ｄ）はそれぞれセル分割における等価回路を示している。便宜上、ｌ方向を横方向、ｗ方向を奥行き方向、ｈ方向を高さ方向と呼ぶ。また、直方体の端面のｈ方向の面を上面及び下面と呼ぶ。
【００３３】
半導体基板のモデルは、例えば、抵抗率がρ1のウェル領域と、抵抗率がρ2の基板領域を模しているものとする。基板モデルのセル分割においては、同図（ａ）に示すように、比較的微細な構造を含むウェル領域は、それぞれが（ｗ×ｈ1×ｌ／５）のサイズを有する、５つの小さなセル１０１に分割され、基板領域は、（ｗ×ｈ2×ｌ）のサイズを有する大きなセル１０２に分割される。セル１０１は、紙面横方向に直列に接続され、セル１０２の上面は、５つのセル１０１の下面とそれぞれ接している。
【００３４】
図１（ａ）のようにセル分割された半導体集積回路の基板モデルを、等価回路に変換すると、同図（ｂ）のような等価回路が得られる。セル１０１及び１０２は、それぞれが図２１に示す単位セルモデル２０１と同様の構成を持つ。各セル１０１の中心のノード間を接続する横方向の抵抗値Ｒ1は、次式によって計算される。
【数１】
【００３５】
縦方向の、セル１０２の中心のノードＰとそれぞれのセル１０１の中心のノードを接続する斜め方向の抵抗Ｒ2は、セル１０２の領域の成分と、それぞれのセル１０１の領域の成分とに分けて考えるとよい。このとき、図１（ｃ）に示すように、セル１０１の抵抗成分Ｒ2aを並列に接続し、これとセル１０２の抵抗成分Ｒ2bとを直列に接続するモデルを考えると、端子Ａから端子Ｂに至る電流経路に、ノードＰを経由しない経路ができる。この経路は、２つの抵抗Ｒ2aを介して端子Ａと端子Ｂを接続するため、端子ＡＢ間を低インピーダンスな電流経路で接続するショートカットパスとなる。このような等価回路を用いると、ショートカットパスの影響が大きくなり、解析精度が低下する。そこで、同図（ｄ）に示すように、セル１０２の抵抗成分Ｒ2bを複数にわけ、それらを、それぞれの抵抗成分Ｒ2aに直列に接続するモデルを考える。このモデルでは、端子Ａから端子Ｂに至る経路に、ノードＰを経由しない経路が存在しないため、同図（ｃ）示すモデルよりも、ショートカットパスの影響が小さくなる。
【００３６】
図１（ｂ）の抵抗Ｒ2は、セル１０２の領域の成分Ｒ2bと、セル１０１の抵抗成分Ｒ2aの和となり、次式により計算される。
【数２】
ただし、ｎは、セル１０１の個数であり、図１の例では、ｎ＝５である。このとき、ノードＰに対して、図１（ｂ）に示す等価回路以外に外部からの電流の出入りが無ければ、ショートカットパスが存在する場合の端子Ａ−Ｂ間の合成抵抗ＲSは次式によって計算される。
【数３】
ここで、γは、
【数４】
である。なお、式（１．３）の算出については、後で説明する。
【００３７】
一方、ショートカットパスが無い場合には、端子Ａから端子Ｂに至る経路にはノードＰを経由する経路がないため、端子ＡＢ間の合成抵抗ＲABは、
【数５】
となる。ここで、ショートカットパスがある場合とない場合との、端子ＡＢ間の合成抵抗の比をとり、ショートカットパスによる基板抵抗の減少率をＥとすると、基板抵抗減少率Ｅは次式により計算される。
【数６】
式（１．６）からショートカットパスがある場合の抵抗値ＲSと、ない場合の抵抗値ＲABとの比が１に近ければ、基板抵抗減少率Ｅが十分に小さいとなり、ショートカットパスの影響が小さいと言える。
【００３８】
図２は、図１（ｂ）の等価回路のうち、ノードＰに接続された抵抗Ｒ2のみを示している。ショートカットパスの影響が大きくなるのは、端子ＡＢ間の抵抗値に比べて、ショートカットパスを構成する領域である、図２に点線で示される面Ｃと面Ｄとの間の領域の抵抗値が低い場合であると予想される。面ＣＤ間の抵抗値は、
【数７】
で計算される。また、ショートカットパスが無い場合の端子Ａ−Ｂ間の抵抗ＲABは前述のように式（１．５）で求められる。式（１．５）をＲ1について書き直し、また、式（１．２）と式（１．７）の関係から次式が得られる。
Ｒ1＝ＲAB／ｎ （１．８）
Ｒ2＝ｎ・ＲCD （１．９）
つまり、ＲCDが小さくなるとＲ2も小さくなるために、ショートカットパスの影響が大きくなる。
【００３９】
ここで、式（１．３）と（１．８）とを式（１．６）に代入して、ショートカットパスによる基板抵抗減少率Ｅを求めると、
【数８】
となる。また、このとき抵抗ＲCDとＲABとの比を抵抗比ｘとおくと、式（１．５）と式（１．７）から
【数９】
となり、抵抗比ｘはセルのサイズ及び抵抗率ρ1、ρ2に依存することがわかる。γは、抵抗比ｘを用いて、
【数１０】
と表せる。式（１．１０）及び式（１．１２）から、基板抵抗減少率Ｅは、抵抗比ｘとセル数ｎのみに依存することがわかる。このため、ショートカットパスの影響は、抵抗比ｘとセル数ｎのみで算出できると考えてよい。
【００４０】
図３は、基板抵抗減少率Ｅと抵抗比ｘ、セル数ｎとの関係を求めた結果をグラフとして示している。同図に示すように、基板抵抗減少率Ｅは、セル数ｎが変化してもほとんど影響を受けない。このため、基板抵抗減少率Ｅは、ほぼ抵抗比ｘのみによって算出できると言える。セル分割に当たって、抵抗比ｘは、前述のように、セルのサイズ及び抵抗率ρ1、ρ2に依存するが、抵抗率ρ1、ρ2は解析対象の領域に固有なものであるため、セルのサイズのみに依存すると言える。図４は、図３のグラフから、基板抵抗の減少率が、それぞれ５％，１０％，２０％，３０％以下になる抵抗比xの最小値ｘminを求め、これを表として示している。例えば、ショートカットパスによる基板抵抗減少率Ｅを１０％以下にしたい場合には、図４を参照するとこのときのｘminは０．７４であるため、
ｘ>ｘmin （１．１３）
となる抵抗比ｘを有するセルに分割すればよい。
【００４１】
なお、式（１．５）及び式（１．７）では、ＲAB及びＲCDは、容量成分を省略し、その抵抗成分のみで近似しているが、図２１に示す単位セルモデル２０１で説明したように、本来抵抗要素は、抵抗素子と容量素子とが並列に接続された構造である。回路が扱う信号が、半導体基板の誘電緩和時間よりも高速な場合には、上記容量素子の影響が顕著になる。このため、ＲABとＲCDのそれぞれに上記容量素子を並列接続させた構造のインピーダンスＺABとＺCDとを求め、ＺABとＺCDとのインピーダンス比ｘからショートカットパスの影響を求めることで、より高精度に基板抵抗減少率、つまり、解析誤差を求めることが可能になる。
【００４２】
図５は、本発明の第１の実施形態例の基板ノイズ解析装置を、その動作手順を示すフローチャートを兼用して示している。以下、同図を参照して、本発明の第１の実施形態例の基板モデル作成方法、基板モデル作成装置、基板ノイズ解析方法、及び、基板ノイズ解析装置について説明する。本実施形態例の基板モデル作成装置及び基板ノイズ解析装置は、少なくとも、キーボード等の入力装置１１と、プログラム制御により動作するデータ処理装置１２と、情報を記憶する記憶装置１３と、ディスプレイ装置や印刷装置等の出力装置１３とを備えるコンピュータシステムにより構成される。
【００４３】
記憶装置１３は、レイアウトデータ記憶部１５と、デバイスパラメータ記憶部１６と、基板モデルネットリスト記憶部１７とを備え、データ処理装置１２にデータを入出力する。データ処理装置１２は、メッシュ分割手段１８と、メッシュ分割の妥当性判定手段１９と、メッシュ分割修正手段２０と、ネットリスト変換手段２１と、回路シミュレーション手段２２とを備え、図示しないソフトウェアプログラムに基づいて動作する。入力装置１１は、データ処理装置１２に解析者等が与えるべきコマンド等を入力する。出力装置は、シミュレーションによって得られた結果などを出力する。
【００４４】
メッシュ分割手段１８は、レイアウトデータ記憶部１５に記憶されている、解析対象の半導体集積回路のレイアウトデータと、デバイスパラメータ記憶部１６に記憶されている、半導体基板各部の抵抗率や容量パラメータなどのデバイスパラメータとを入力し、それらをもとに基板をメッシュ分割する。メッシュ分割の妥当性判定手段１９は、上述の手法に基づいて、ショートカットパスが解析精度低下の原因となるか否かを判定し、メッシュ分割パターンが妥当なものか否かの判定を行う。
【００４５】
メッシュ分割修正手段２０は、メッシュ分割パターンが妥当でないと判定された場合には、メッシュ分割パターンを修正する。ネットリスト変換手段２１は、メッシュ分割された基板を、基板上に構成される回路のネットリストへと変換し、メッシュ分割パターンとネットリストとを、基板モデルネットリスト記憶部１７に出力する。シミュレーション手段２２は、生成された基板モデルを用いて回路シミュレーションを行い、基板ノイズを解析する。
【００４６】
次に、本実施形態例の基板モデル作成方法及び基板ノイズ解析方法について説明する。メッシュ分割手段１８は、レイアウトデータとデバイスパラメータとを入力し、基板のメッシュ分割パターンを得る（ステップＳ１）。ステップＳ１は、コンピュータシステムが自動的に行ってもよいし、解析者が手動で行ってもよい。メッシュ分割の妥当性判定手段１９は、ステップＳ１で得られたメッシュ分割パターンの抵抗比ｘと、要求される解析精度によって、例えば図４の関係で、定まるｘminとを比較して、式（１．１３）の条件を満たすか否かを判断する（ステップＳ２）。
【００４７】
条件を満たさないと判断した場合、つまり抵抗比ｘがｘmin未満のため、ショートカットパスによる基板抵抗の減少が無視できなくなり、解析精度が低下すると判断した場合には、メッシュ分割修正手段２０は、メッシュ分割パターンの修正を行い（ステップＳ３）、ステップＳ２に戻って、修正したメッシュ分割パターンで判断をやり直す。ステップＳ２で、条件を満たすと判断されると、ネットリスト変換手段２１は、メッシュ分割パターンを、ネットリストに変換し、メッシュ分割パターンとネットリストとを、基板モデルとして基板モデルネットリスト記憶部１７に出力する（ステップＳ４）。
【００４８】
ステップＳ１からステップＳ４までの処理によって、基板モデルが作成され、作成された基板モデルを用いて基板ノイズの解析が可能になる。シミュレーション手段２２は、任意のときに、基板モデルネットリスト記憶部１７からメッシュパターン及びネットリストを読み込んで、メッシュパターンに、基板上に構成される回路のネットリストを結合して回路シミュレーションを行い、基板ノイズが回路の動作に与える影響を求める（ステップＳ５）。
【００４９】
ステップＳ３でのメッシュ分割の修正は、図１のメッシュ分割で考えると、前述の式（１．１１）で示したように抵抗比ｘはセルのサイズに依存するため、ｌ又はｈ2を調節することで、抵抗比ｘをｘmin未満の値となるようにする。例えばｈ2を調節する場合で考えると、ｈ２は、式（１．１１）のｘをｘminに置き換えてｈ2について解くと、
【数１１】
となる。また、ｌを調節する場合を考えると、同様にして、ｌについて解くと、
【数１２】
となる。ｌ又はｈ2をこのように調節することで、基板抵抗減少率を所望の値以下にするメッシュ分割が得られる。
【００５０】
ステップＳ４では、多端子Ｆ行列（村坂 住隆，永田 真，森江 隆，岩田 穆，“Ｆ行列を用いたチップレベルの基板雑音解析法” 信学技報ICD99-147，１９９９年９月）や、ＡＷＥ法（Balshaz R. Stanisic, Nishath K. Verghese,Rob A. Rutenbar, L.Richard Carleyand, David J. Allistot, "AddressingSubstrate Coupling Mixed-Mode IC's: Simulation and Power DistributionSynthesis," IEEE Journal of Solid-State Circuit, Vol.9, No.3, pp.226-238,March 1994）等のアルゴリズムを用いて、ネットリストの縮退を行うことができる。ステップＳ３では、メッシュ分割の修正を行って、そのメッシュサイズが変化するが、メッシュ構造自体が変わるものではないので、ステップＳ４でネットリストを縮退するアルゴリズムを適用することができる。
【００５１】
本実施形態例では、半導体集積回路の基板部分を、メッシュ状の、サイズが異なるセルを組み合わせて分割することでモデル化する基板モデルにおいて、大きい方のセル側と小さい方のセル側の抵抗比を用いて、ショートカットパスが解析精度に与える影響を予測する。ショートカットパスの影響が大きいと予想されるときには、基板モデルのメッシュ分割が適当でないと判断して、抵抗比が所定の値未満になるように、セルの大きさを修正する。このため、サイズが異なるセルに分割することにより問題となるショートカットパスの影響を低く抑えた基板モデルを、簡易に作成することができる。このような基板モデルを、回路シミュレータなどで解析すると、計算規模を縮小しても、解析の精度に大きな問題が生じない。
【００５２】
（第２の実施形態例）
図６は、半導体集積回路の基板モデルを示しており、（ａ）は基板モデルのセル分割を、（ｂ）セル分割の等価回路を示している。図６に示す基板モデルは、セル１０１を高さ方向に３分割している点で、図１の基板モデルと相違する。本発明の第２の実施形態例の基板モデル作成方法及び基板ノイズ解析方法は、基板モデルのメッシュ分割の仕方を除いて、第１の実施形態例の基板モデル作成方法及び基板ノイズ解析方法と同様である。
【００５３】
セル１０１の横方向のセル数をｎ、高さ方向のセル数をｎvとすると、本実施形態例では、半導体集積回路は、ｌの方向にｎ分割、ｈ１の方向にｎv分割された小さなセル１０１の群と、それらと垂直方向に接続された１つの大きなセル１０２とでモデル化される。図６（ａ）に示す基板モデルは、ｎ＝５、ｎv＝３の例である。この基板モデルから、同図（ｂ）に示す等価回路が得られる。ここで、端子ＡＢ間の抵抗値と、図２に示したＣＤ面の抵抗値の比である抵抗比ｘについて考えると、第１の実施形態例と同様に、式（１．１１）が得られる。ここで、式（１．１１）中のｈ1、ｈ2、ｌ，ｗは、セルの分割数にかかわらず一定である。従って、抵抗比ｘもセル数にかかわらず一定であり、ここではｘ＝１．０であったとする。
【００５４】
図７は、図６（ｂ）に示す等価回路を用いて回路のネットリストを作成し、ＳＰＩＣＥシミュレーションを行って、基板抵抗減少率Ｅを求めた結果をグラフとして示している。図７に示すように、高さ方向のセル数ｎvを、ｎv＝１から９までの間で変化させても、グラフのプロット点はほぼ重なり、基板抵抗減少率Ｅにはほとんど影響を与えない。つまり、図６（ａ）に示すように、ウェルの高さ方向を複数のセルでモデル化した場合であっても、ショートカットパスの影響は、ウェルの高さ方向を１つのセルでモデル化した第１の実施形態例と同様に判断できる。
【００５５】
本実施形態例では、図５に示すステップＳ１において、メッシュ分割手段１８は、第１の実施形態例で小さなセルとして構成される領域を、その高さ方向を更に複数のセルに分割する。この場合、第１の実施形態例と同様の効果に加えて、小さなセルとして構成される領域を更に細かく解析できる。
【００５６】
（第３の実施形態例）
図８は、半導体集積回路の基板モデルを示しており、（ａ）は基板モデルのセル分割を、（ｂ）、（ｃ）、（ｄ）はそれぞれ基板モデルの面を示している。図８に示す基板モデルは、ウェルを模した領域が、抵抗率が異なる２つの領域として構成される点で、図１の基板モデルと相違する。本発明の第３の実施形態例の基板モデル作成方法及び基板ノイズ解析方法は、基板モデルのメッシュ分割、及び、２つのショートカットパスによる影響を判断する点を除いて、図５に示す基板モデル作成方法及び基板ノイズ解析方法と同様である。
【００５７】
半導体基板のモデルは、例えば、抵抗率がρ1及びρ3のウェル領域と、抵抗率がρ2の基板領域を模しているものとする。半導体集積回路は、基板モデルのセル分割において、図８（ａ）に示すように、抵抗率がρ1のウェル領域はそれぞれが（ｗ１×ｈ1×ｌ／５）のサイズを有する、５つのセル１０１に、抵抗率がρ1のウェル領域は（ｗ３×ｈ1×ｌ）のサイズを有するセル１０３に、基板領域は、（ｗ１×ｈ2×ｌ）及び（ｗ３×ｈ2×ｌ）のサイズを有する、２つのセル１０２にそれぞれメッシュ分割される。セル１０１は、それぞれ、その下面で前面側のセル１０２と、その背面側の側面でセル１０３と接している。
【００５８】
図８（ａ）に示す基板モデルでは、複数のセル１０１に対して、１つのセル１０２及び１０３が接している。ショートカットパスの影響の計算に際しては、図中Ｚで示すセル１０１の下面側のショートカットパスのみでなく、図中Ｙで示すショートカットパスの影響も考慮する必要がある。このため、本実施形態例では、基板モデルの作成に際して、図５に示すステップＳ２で、ショートカットパスＺに加えて、ショートカットパスＹが及ぼす影響を、基板抵抗減少率として算出し、メッシュ分割が妥当であるかを判断する。
【００５９】
図８（ａ）の例では、基板抵抗減少率は、ショートカットパスＹ及びＺによる基板抵抗減少率の和として求められる。具体的には、ショートカットパスＹによる基板抵抗減少率Ｅ2と、ショートカットパスＺによる基板抵抗減少率Ｅ1とを個別に求め、それらを合計し、ウェル領域全体の基板抵抗減少率Ｅとする。
【００６０】
ショートカットパスＺによる基板抵抗減少率をＥ1は、第１の実施形態例と同様に計算され、
【数１３】
【数１４】
【数１５】
となる。ここで、ＲABは図８（ｂ）に示す面ＡＢ間の抵抗、ＲCDは同図（ｃ）に示す面ＣＤ間の抵抗であり、それぞれ、
【数１６】
【数１７】
として求められる。
【００６１】
一方、ショートカットパスＹによる基板抵抗減少率Ｅ2については、面の方向は異なるが、上記と同様に、
【数１８】
【数１９】
【数２０】
と計算される。ここで、ＲEFは、図８（ｄ）に示す面ＥＦ間の抵抗であり、
【数２１】
として求められる。ウェル領域全体の基板抵抗減少率Ｅは、式（１．１８）と式（１．２３）との和をとり、
Ｅ=Ｅ1+Ｅ2 （１．２５）
となる。
【００６２】
本実施形態例では、基板モデルの作成及び基板ノイズの解析に際して、２つのショートカットパスの合計の基板抵抗減少率を求め、その基板抵抗減少率が所望の値以下になるようにセルのサイズを調整して、メッシュ分割をやり直す。このため、ショートカットパスが２つある場合でも、簡易にショートカットパスの影響を回避した基板モデルを得ることができる。
【００６３】
（第４の実施形態例）
図９は、半導体集積回路の基板モデルを示しており、（ａ）は基板モデルのセル分割を、（ｂ）は基板モデルのセルの面を示している。図９に示す基板モデルは、セル１０１を格子状に分割している点で、図１の基板モデルと相違する。本発明の第４の実施形態例の基板モデル作成方法及び基板ノイズ解析方法は、基板モデルのメッシュ分割、及び、２つのショートカットパスによる影響を判断する点を除いて、図５に示す基板モデル作成方法及び基板ノイズ解析方法と同様である。
【００６４】
本実施形態例では、本導体集積回路は、セル１０１を、２次元的に格子状に並べたセルとしてモデル化する。図９（ａ）の例では、ウェル領域を５×３にメッシュ分割している。この場合には、図中に示すショートカットパスＺの他に、ショートカットパスＸができる。横方向のショートカットパスＺは、端子ＡＢ間のショートカットパスとなり、奥行き方向のショートカットパスＸは、同図（ｂ）に示す端子ＧＨ間のショートカットパスになる。
【００６５】
ここで、直交する電流経路は互いに干渉しあわないので、ショートカットパスＸは、端子ＡＢ間の抵抗値に影響を与えない。また、ショートカットパスＺは、端子ＧＨ間の抵抗値に影響を与えない。つまり、ショートカットパスＸとショートカットパスＺとによる基板抵抗減少率は、互いに独立となり、図５のステップＳ２では、それぞれの端子間の基板抵抗減少率が、所望の精度を満足しているかを確認する。
【００６６】
ショートカットパスＺによる、端子ＡＢ間の基板抵抗減少率Ｅ1は、第１の実施形態例と同様に、式（１．１０）で計算される。また、ショートカットパスＸによる、端子ＧＨ間の基板抵抗減少率Ｅ3は、
【数２２】
【数２３】
【数２４】
となる。ここで、ＲGHは、図９（ｂ）に示す面Ｇ−Ｈ間の抵抗値である。何れの方向でも、基板抵抗減少率は、セルのサイズに依存する。
【００６７】
本実施形態例では、２つの方向にショートカットパスができる場合に、それぞれの方向の基板抵抗減少率を求める。求められた基板抵抗減少率が、それぞれの端子間において所望の値以下であるか否かを判断し、セル分割をやり直してセルのサイズを調節することで、ショートカットパスによる基板ノイズ解析の精度の低下を防ぐことができる。
【００６８】
（第５の実施形態例）
図１０は、半導体集積回路の基板モデルを示し、（ａ）〜（ｄ）は、それぞれ基板モデルの等価回路を示している。図１０に示す基板モデルは、サイズの異なるセルの接合部が、ｐｎ接合である点で、図１の基板モデルと相違する。本発明の第５の実施形態例の基板モデル作成方法及び基板ノイズ解析方法は、等価回路に静電容量の成分が含まれる点を除いて、図５に示す基板モデル作成方法及び基板ノイズ解析方法と同様である。
【００６９】
例えば図２４に示す半導体集積回路の基板で、ウェル領域１１１と基板領域１１３とのｐｎ極性が異なる場合には、ウェル領域−基板領域間の接続は、接合容量を介したものになる。このような半導体集積回路をメッシュ分割して基板モデルを作成すると、図１０（ａ）に示すようなセル分割と、等価回路とが得られる。等価回路では、セル１０１の高さ方向の抵抗Ｒ2a、及び、セル１０２の中心のノードとセル１０１とをそれぞれ接続する抵抗Ｒ2bが、静電容量Ｃpを介して接続されている。
【００７０】
多端子Ｆ行列を用いた基板モデル作成方法では、抵抗素子のみで構成されたネットリストであれば、行列演算により電流の出入りが無いノードを削除してネットリストを縮退することが可能である。しかし、容量素子は、Ｆ行列演算で縮退が不可能であり、基板モデルに多数の容量素子を含むと、基板モデルのネットリスト規模が増大し、回路解析に時間がかかる。このため、可能であれば、Ｆ行列によるネットリスト縮退の前に、容量素子の数を減らしておくのが望ましい。
【００７１】
セル１０２の抵抗素子Ｒ2bと容量素子Ｃpとを、図１０（ｂ）に示すように、単純に１つの素子で置き換えて、容量素子数を減らそうとすると、図１（ｃ）と同様に、セル１０１同士が低インピーダンスで接続されるために、ショートカットパスの影響が大きい。図１０（ｂ）に示す等価回路では、ショートカットパスの影響で解析精度が目標に到達しない場合には、同図（ａ）示す等価回路のＲ2bを、容量素子Ｃpよりもセル１０１側に移動して、同図（ｃ）に示す等価回路に変換する。同図（ｃ）に示す等価回路の容量素子Ｃpを１つにまとめて、同図（ｄ）に示す等価回路が得られる。同図（ｄ）に示す等価回路は、同図（ｂ）に示す等価回路よりも、ショートカットパスの影響が小さくなる。
【００７２】
本実施形態例では、サイズの異なるセル同士の接合面が、ｐｎ接合の接合面である場合には、半導体集積回路の基板部分を、図１０（ｃ）又は図（ｄ）のようにモデル化する。同図（ｄ）に示すような基板モデルの等価回路を用いる場合には、容量素子Ｃpはショートカットパスの経路にはならないので、Ｃpの存在は無視して、抵抗素子に起因するショートカットパスのみを考慮することで、モデル全体のショートカットパスの影響を判断できる。このため、第１の実施形態例と同様に、ショートカットパスを構成する抵抗比ｘを算出することで、ショートカットパスの影響を判断することができる。
【００７３】
（第６の実施形態例）
上記第１〜第５の実施形態例では、例えば図１（ｂ）に示すように、ノードＰとそれぞれのセル１０１とを接続する抵抗Ｒ2は、セル１０１の位置にかかわらず、同じ抵抗値を持っている。しかし、実際には、ノードＰから各セル１０１の中心のノードまでの距離は一様ではなく、従って、抵抗値は、ノードＰとセル１０１の距離に応じて大きくなる。
【００７４】
図１１は、半導体集積回路の基板モデルを示し、（ａ）及び（ｂ）はそれぞれ基板モデルの等価回路を示している。本発明の第６の実施形態例の基板モデル作成方法及び基板ノイズ解析方法は、ノードＰからセル１０１までの距離に応じて抵抗Ｒ2に重み付けを行う点で、第１〜第５の実施形態例と相違する。
【００７５】
図１１（ａ）に示す等価回路は、抵抗Ｒ2がＲ2i（ｉ＝１からｎまでの整数）に置き換わる点で、図１（ｂ）に示す等価回路と相違する。図１１（ａ）のＲ2iを、セル１０１の成分とセル１０２の成分とに分けると、同図（ｂ）に示す等価回路が得られる。抵抗Ｒ2iと抵抗Ｒ2a、Ｒ2biとの関係は、
Ｒ2i=Ｒ2a+Ｒ2bi （１．２９）
である。抵抗Ｒ2aは、セル１０１の垂直方向の抵抗成分のため、セルの位置によって変化せず、その抵抗値は、
【数２５】
となる。一方、セル１０２の抵抗Ｒ2biは、接続するセル１０２によってノード間の距離が異なるので、次式に示すような重みαi／βを持つものとする。
【数２６】
【００７６】
αiの重み付けは、例えば、ｉ＝１を端子Ａ側からみて１つ目のセル１０１としたとき、
【数２７】
のように定義する。このように定義することで、重みαiは、ノードＰと対象セルの下面のノードとの距離に応じたものとなり、対象セルがｎ個のセル１０１の中央のセルのときに、つまり、ｉ＝（ｎ＋１）／２のときに、重みαiが最小となり、端子Ａ又はＢに近いほど、重みαiが大きくなる。
【００７７】
式（１．３１）中のβは、Ｒ2b1〜Ｒ2bnの合成抵抗値が、式１．２中のＲ2bの項で示される値になるように、設定された定数であり、以下のようにして求める。Ｒ2biのアドミタンスＹiは、
【数２８】
となる。図１１（ｂ）に示す等価回路ではＲ2b1〜Ｒ2bnは並列接続されるため、その合成アドミタンスは、
【数２９】
である。一方、式１．２中のＲ2bから、アドミタンスＹは、
【数３０】
で表される。その合成アドミタンスは、
【数３１】
である。式（１．３４）＝式（１．３６)とおいて、βを算出すると、
【数３２】
となる。式（１．３７）を、式（１．３１）に代入すると、
【数３３】
が得られる。ただし、αiは式（１．３３）で与えられる。
【００７８】
図１２は、図１１の等価回路の具体的数値例を示している。図１１（ａ）に示す各値を、ｌ＝５、ｗ＝５、ｈ1＝１、ｈ2＝５、ρ1＝１、及び、ρ2＝１０にし、抵抗Ｒ2iを式（１．３８）に設定したときには、図１２に示すように、Ｒ2a=０．０２、Ｒ2b1=Ｒ2b5＝５．６６、Ｒ2b2＝Ｒ2b4＝４．７６、Ｒ2b3＝４．４２になった。５つのセル１０１の中心である３番目のセルの抵抗Ｒ2b3が一番小さく、端子Ａ又はＢを有するセルの抵抗が大きいことがわかる。
【００７９】
図１３は、抵抗Ｒ2bに重み付けをした場合と、重み付けをしない場合との、抵抗比Ｘに対する基板抵抗減少率の変化をグラフとして示している。抵抗比ｘが同じときで比較すると、重みづけ無しの場合よりも、重みづけを行った場合のほうが、基板抵抗減少率Ｅは小さな値となる。また、ショートカットパスによる基板抵抗の減少率を１０％以下にしたい場合には、重みづけ無しの場合はｘ>０．７４とする必要があったが、重みづけを行った場合にはｘ>０．６となる。このため、メッシュ分割の柔軟性を高くすることができる。
【００８０】
図１４は、半導体集積回路の基板モデルを示している。サイズの異なるセル間を接続する抵抗に重み付けを行った場合には、接合面に垂直な方向の抵抗成分への影響が懸念される。そこで、同図に示す基板モデルで、重み付け有りの場合と無しの場合とについて、面Ｃ-Ｄ間の合成抵抗値を求めた。図１５は、面Ｃ−Ｄ間の合成抵抗と抵抗比ｘとの関係をグラフとして示している。同図に示すように、抵抗比ｘが０．１以上であれば、重み付けの有無による抵抗成分の差は発生しないといえる。一方、ショートカットパスの影響を小さくするためには、図１３を参照すると、基板抵抗減少率を１０％以下にする場合には、抵抗比ｘは０．６〜０．７よりも大きな値とする必要がある。つまり、ショートカットパスの影響を小さくするようなメッシュ分割をおこなっていれば、サイズの異なるセル間を接続する抵抗に重みづけを行った場合でも、接合面に垂直な方向の抵抗成分へは大きな影響は与えない。
【００８１】
図１６は、本発明の第６の実施形態例の基板ノイズ解析装置を、その動作手順を示すフローチャートを兼用して示している。図１６に示す基板ノイズ解析装置は、接続モデル適用手段５１を備える点で、図５に示す第１の実施形態例の基板ノイズ解析装置とは相違する。以下、図１６を参照して、本実施形態例の基板モデル作成方法、基板モデル作成装置、基板ノイズ解析方法、及び、基板ノイズ解析装置について説明する。
【００８２】
接続モデル適用手段５１は、サイズが異なるセル間を接続する抵抗に対して、式１．３８に示すような重み付けを行う。本実施形態例では、ステップＳ２で、ショートカットパスが解析精度を低下させると判定されたときに、ステップＳ３に進んでメッシュ分割をやり直す代わりに、ステップＳ６に進んでサイズの異なるセル間を接続する抵抗に重み付けを行う。このため、メッシュ分割をやり直すことなく、ショートカットパスの影響を小さくすることができる。
【００８３】
本実施形態例では、サイズが異なるセル間を接続する抵抗に重みづけを行って、半導体集積回路の基板部分をモデル化する。これにより、メッシュ分割構造及びメッシュサイズを変化させること無く、ショートカットパスの影響を小さくすることができる。また、サイズが異なるセル間を接続する抵抗に重み付けをしただけでは、ショートカットパスの影響を十分に小さくすることが出来ない場合には、メッシュ分割を修正することもできる。
【００８４】
ここで、式（１．３）の導出について説明する。図１７は、図１と同様の基板モデルであり、（ａ）、（ｂ）はそれぞれ等価回路を示している。図１７を参照して、セル１０１の数ｎが奇数の場合について抵抗ＲABの導入について説明する。セル１０１の数が奇数の場合には、セル１０２の中心ノードであるノードＰに対して外部からの電流の供給が無いと仮定すると、図中に示す中央のセル１０１のノードＱと、ノードＰとは、等電位になる。従って、ノードＰとＱとを接続する抵抗Ｒ2は除去しても、端子ＡＢ間のインピーダンスＲABには影響を与えない。
【００８５】
ノードＱとノードＰとを接地して、ノードＰ、Ｑよりも端子Ｂ側の抵抗を全て削除すると、図１７（ｂ）に示す等価回路が得られる。回路の対称性を考慮すると、この等価回路の端子Ａ−グランド間のインピーダンスを求めて、これを２倍することで、同図（ａ）に示す回路の端子Ａ−Ｂ間のインピーダンスＲABを求めることができる。なお、説明の簡略化のために、以後、Ｒ1=１、Ｒ2＝Ｒとして説明する。
【００８６】
図１８は、セルの数ｎを変化させたときの、図１７（ｂ）に示す等価回路を示し、（ａ）はｎ＝１、（ｂ）はｎ＝３、（ｃ）はｎ＝５、（ｄ）はｎ＝７のときの回路をそれぞれ示している。図１７（ｂ）に示す等価回路の、端子Ａ−グランド間のインピーダンスを求める方法について説明する。まず、図１８（ｂ）に示す回路の端子Ａ−グランド間のインピーダンスを求めると、
【数３４】
となる。次に、図１８（ｃ）に示す回路の端子Ａ−グランド間のインピーダンスを求めると、式（２．１）のＺ2を利用することで、
【数３５】
のように書くことができる。そして、図１８に示す回路のような繰り返し構造の回路のインピーダンスは、漸化式で表現することができ、図１８（ａ）に示す初期状態をＺ1とすると、次式が得られる。
【数３６】
【００８７】
式（２．３）を整理すると、
【数３７】
となり、更に式（２．５）から特性方程式を求めてｘについて解くと、
【数３８】
【数３９】
が得られる。このとき、α，βを次式のように定める。
【数４０】
ここでｂiを
【数４１】
のように定義し、これをＺiについて解くと次式が得られる。
【数４２】
【００８８】
式（２．１１）を式（２．３）に代入すると、
【数４３】
が得られるが、これをbi+1について解くと次式となる。
【数４４】
一方、式（２．９）をＲについて解くと、
Ｒ=α2＋α、Ｒ=β2＋β （２．１４）
が得られる。
【００８９】
式（２．１４）を式（２．１３）に代入すると
【数４５】
となる。一方、式（２．４）よりＺ1＝０だから、
【数４６】
であり、ｂiは次式のように一般化される。
【数４７】
式（２．１７）を式（２．１１）に代入すると、次式のようにＺiが定式化される。
【数４８】
【００９０】
回路の対称性を考慮して、ＺiからＲABを求めると、
【数４９】
が得られる。このとき、
【数５０】
とすれば、
【数５１】
となるが、ここではｎは奇数なので、（−1）n＝−1であり、式（２．２０）は、
【数５２】
となる。
【００９１】
図１９は、図１と同様の基板モデルであり、（ａ）、（ｂ）はそれぞれ等価回路を示している。図１９を参照して、セル１０１の数ｎが偶数の場合の抵抗ＲABの導入について説明する。セル１０１の数ｎが、偶数の場合には、等価回路は図１９（ａ）に示すような回路となる。回路の対称性を考慮すると、抵抗ＲＡＢは、図１９（ｂ）に示す回路の端子Ａ-グランド間のインピーダンスを算出し、これを２倍することで、求めることができる。
【００９２】
Ｚ1を、
【数５３】
のように定義すれば、上記したｎが奇数の場合と同じ方法でＲABを定式化できる。式（２．２２）を、式（２．１０）に代入すると、
【数５４】
が得られるが、更に式（２．１４）を代入すると
【数５５】
が得られる。式（２．２４）と式（２．１５）より、ｂiは次式のように一般化される。
【数５６】
式（２．２５）を、式（２．１１）に代入すると、次式のようにＺiが定式化される。
【数５７】
【００９３】
回路の対称性を考慮してＺiからＲABを求めると、
【数５８】
が得られる。このとき、
【数５９】
とすれば、式（２．２７）は、
【数６０】
となるが、ここではｎは偶数なので、（−1）n＝1であり、式（２．２８）は、
【数６１】
となる。式（２．２９）は、式（２．２１）と同じ式であり、図１７に示す回路の端子Ａ−Ｂ間のインピーダンスＲABは、セルの数nが偶数か奇数かにかかわらず、式（２．２９）で計算できる。なお、式（２．２９）は、説明の簡略化のためにＲ1=１、Ｒ2＝Ｒとした場合の式であり、ＲABの抵抗値は、
【数６２】
と表すことができる。
【００９４】
なお、図８では、図面の簡略化のために、図中のウェル領域の奥行き方向の奥側のショートカットパスの影響のみを考慮したが、ウェル領域の奥行き方向の手前側にもセル１０３と同様なショートカットパスがある場合には、これを考慮すると良い。
【００９５】
また、第２から第６の実施形態例で示した基板モデルのセル分割は、組み合わせても良い。例えば、図２０に示すように、第４の実施形態例で説明した格子状に配列されたセルを、第２の実施形態例で説明したセルの高さ方向を複数のセルに分割してモデル化することもできる。その際には、図５に示すメッシュ分割手段１８及びメッシュ分割修正手段２０は、図２０に示すメッシュ分割に対応する手段として構成される。第２の実施形態例で説明したように、セル１０１の高さ方向を複数のセルでモデル化しても、ショートカットパスの影響は変化しない。従って、図２０に示す基板モデルと、図９に示す基板モデルとは、同じアルゴリズムでショートカットパスの影響の算出が可能である。
【００９６】
メッシュ分割の修正については、計算機が自動で修正する方法と、解析者が前述のアルゴリズムに従って手動で修正する方法とが考えられる。第６の実施形態例では、ステップＳ２で、ショートカットパスが解析精度を低下させると判定されたときは、ステップＳ３又はステップＳ６の何れに進むかは、解析者が選択して決定することもできる。また、αiの重み付けは、前述のものに限られず、様々な重みの付け方の中から選ぶことができる。
【００９７】
以上、本発明をその好適な実施形態例に基づいて説明したが、本発明の基板モデル作成装置及び方法、並びに基板ノイズ解析装置及び方法は、上記実施形態例にのみ限定されるものでなく、上記実施形態例の構成から種々の修正及び変更を施した基板モデル作成装置及び方法、並びに基板ノイズ解析装置及び方法も、本発明の範囲に含まれる。
【００９８】
【発明の効果】
以上説明したように、本発明の基板モデル作成装置及び方法、並びに基板ノイズ解析装置及び方法は、異なるセルサイズに半導体集積回路の基板部分をメッシュ分割して基板モデルを作成する場合でも、抵抗比を計算し、基板抵抗減少率を求めることで、簡易にショートカットパスの影響が大きいか否かを判断できる。ショートカットパスの影響が大きいと判断されたときには、メッシュサイズの変更や、重み付け計算を行うことで、ショートカットパスの影響が所望の値以下となる基板モデルを作成する。このため、基板ノイズの解析を精度よく行うことができる。
【図面の簡単な説明】
【図１】半導体集積回路の基板モデルを示す模式立体図であり、（ａ）はメッシュ分割を、（ｂ）、（ｃ）、（ｄ）は基板モデルの等価回路を共に示している。
【図２】半導体集積回路の基板モデルを示す模式立体図。
【図３】抵抗比ｘと基板抵抗減少率Ｅとの関係を示すグラフ。
【図４】基板抵抗減少率Ｅを所望の値にする抵抗比ｘminを示す表。
【図５】本発明の第１の実施形態例の基板ノイズ解析装置を、その動作手順を示すフローチャートと共に示すブロック図。
【図６】半導体集積回路の基板モデルを示す模式立体図であり、（ａ）はメッシュ分割を、（ｂ）は等価回路を共に示している。
【図７】基板抵抗減少率と、メッシュ分割数との関係を示すグラフ。
【図８】半導体集積回路の基板モデルを示す模式立体図であり、（ａ）、（ｂ）、（ｃ）、（ｄ）はそれぞれメッシュ分割を示している。
【図９】半導体集積回路の基板モデルを示す模式立体図であり、（ａ）、（ｂ）はそれぞれメッシュ分割を示している。
【図１０】半導体集積回路の基板モデルを示す模式立体図であり、（ａ）、（ｂ）、（ｃ）、（ｄ）はそれぞれメッシュ分割を等価回路と共に示している。
【図１１】半導体集積回路の基板モデルを示す模式立体図であり、（ａ）、（ｂ）はそれぞれメッシュ分割を等価回路と共に示している。
【図１２】半導体集積回路の基板モデルを等価回路と共に示す模式立体図。
【図１３】基板抵抗減少率Ｅと抵抗比ｘとの関係を、重み付けがある場合及びない場合に付いて示すグラフ。
【図１４】半導体集積回路の基板モデルを等価回路と共に示す模式立体図。
【図１５】接続面に垂直な方向の基板抵抗と抵抗比ｘとの関係を示すグラフ。
【図１６】本発明の第６の実施形態例の基板ノイズ解析装置を、その動作手順を示すフローチャートと共に示すブロック図。
【図１７】半導体集積回路の基板モデルを示し、（ａ）は基板モデルのセル分割を等価回路と共に示す模式ブロック図、（ｂ）は簡略化した等価回路を示す回路図。
【図１８】図１７のセル分割数を変化させたときの図１７（ｂ）に示す回路を示す回路図であり、（ａ）はｎ＝１、（ｂ）はｎ＝３、（ｃ）はｎ＝５、（ｄ）はｎ＝７のときの回路を示す。
【図１９】半導体集積回路の基板モデルを示し、（ａ）は基板モデルのセル分割を等価回路と共に示す模式ブロック図、（ｂ）は簡略化した等価回路を示す回路図。
【図２０】半導体集積回路の基板モデルを示す模式立体図。
【図２１】図２２の単位セルモデル２０１を示す模式立体図。
【図２２】半導体集積回路の基板モデルのメッシュ分割を示す模式立体図。
【図２３】図２２の基板モデルの等価回路を示す回路図。
【図２４】半導体集積回路の一例を示す断面図。
【図２５】異なるセルサイズを有するセルに分割する基板モデルを示す模式断面図であり、（ａ）はセル分割を、（ｂ）は等価回路と共に示している。
【符号の説明】
１１ 入力装置
１２ データ処理装置
１３ 記憶装置
１４ 出力装置
１５ レイアウトデータ記憶部
１６ デバイスパラメータ記憶部
１７ 基板モデルネットリスト記憶部
１８ メッシュ分割手段
１９ メッシュ分割の妥当性判定手段
２０ メッシュ分割修正手段
２１ ネットリスト変換手段
２２ シミュレーション手段
６２ 抵抗素子
１０１、１０２、１０３：基板モデルのセル
１１１ ウェル領域
１１２ 拡散層
１１３ 基板領域
１１７ セル分割線
２０１ 単位セルモデル
２０３ 抵抗要素
【発明の属する技術分野】
本発明は、基板モデル作成装置及び方法、並びに基板ノイズ解析装置及び方法に関し、更に詳しくは、半導体集積回路の基板領域の寄生素子の影響を含めた回路シミュレーションを可能とする基板モデル作成装置及び方法、並びに基板ノイズ解析装置及び方法に関する。
【０００２】
【従来の技術】
半導体集積回路は、１つの半導体基板上に、複数の回路素子や配線が作りこまれ、所定の機能を有するブロックの集合として構成される。半導体集積回路では、半導体基板の回路パターンが形成されていない部分が寄生素子として働き、あるブロックで発生したノイズが、他のブロックに伝播し、このブロックの動作に影響を与えることが知られている。特に、アナログ回路とディジタル回路とが混載される半導体集積回路では、ディジタル回路ブロックで発生したノイズが、アナログ回路ブロックに伝わって影響を与え、動作の不具合を引き起こすことがある。このため、アナログ・ディジタル混載の半導体集積回路を設計する際には、半導体基板を伝達するノイズの影響を計算し、ノイズの影響で不具合が生じないように設計する必要がある。
【０００３】
半導体基板を伝播する基板ノイズの影響を計算するものとして、文献（Balshaz R. Stanisic, Nishath K. Verghese, RobA. Rutenbar, L.Richard Carleyand, David J. Allistot, "Addressing Substrate Coupling Mixed-Mode IC's: Simulation and Power Distribution Synthesis, "IEEE Journal of Solid-State Circuit, Vol.9, No.3, pp.226-238, March 1994）には、半導体集積回路の半導体基板を複数のメッシュに分割し、メッシュ分割された各セルを抵抗成分と静電容量成分とで模擬して得られた基板モデルを、”ＳＰＩＣＥ”に代表される回路シミュレータで分析する技術が記載されている。
【０００４】
図２１は、上記した従来のシミュレーションに用いる半導体基板の基板部分をメッシュ状に分割した基板モデルを模式的に示している。また、図２２は、図２１のように分割された基板モデルの単位セルモデル２０１の詳細を示している。図２１に示す例では、基板モデルは、ｘ方向に５分割、ｙ方向に４分割、ｚ方向に３分割と、等分に分割され、合計６０個の単位セルモデル２０１の集合として表現される。それぞれの単位セルモデル２０１は、図２２に示すように、７つのノードＮ０〜Ｎ６と、６つの抵抗要素２０３とからなる。
【０００５】
７つのノードは、単位セルモデルの中心のノードＮ０と、立方体形状の６つの表面のそれぞれの中心点のノードＮ１〜Ｎ６から構成される。６つの抵抗要素２０３は、ノードＮ０と、ノードＮ１〜Ｎ６のそれぞれとの間の等価的な抵抗成分及び容量成分が並列に接続された構造からなる。ここで、抵抗要素２０３は、基板の抵抗率と誘電率との関係から定まる誘電緩和時間が、回路の扱う信号の速度に比べて十分に短い場合には、その容量成分を省略して抵抗成分のみで近似することが可能である。
【０００６】
抵抗要素２０３は、その抵抗成分のみを考えると、半導体基板の抵抗率をρとし、単位セルモデル２０１の各辺の長さをｄｘ、ｄｙ、ｄｚとすると、次式より算出される。
Ｒｘ＝ρ・ｄｘ／（２・ｄｙ・ｄｚ）
Ｒｙ＝ρ・ｄｙ／（２・ｄｘ・ｄｚ） 式（１）
Ｒｚ＝ρ・ｄｚ／（２・ｄｘ・ｄｙ）
ただし、式（１）のＲｘ，Ｒｙ，Ｒｚは、それぞれ図２１のｘ、ｙ、ｚ軸方向の抵抗成分を表し、ＲｘはノードＮ０とノードＮ２、Ｎ４との間のそれぞれの抵抗要素２０３の抵抗値を、ＲｙはノードＮ０とノードＮ３、Ｎ５との間の抵抗要素２０３の抵抗値を、ＲｚはノードＮ０とノードＮ１、Ｎ６との間の抵抗要素２０３の抵抗値を表している。半導体基板は、ウェル、拡散層、又は、エピタキシャル層などによって構成されるため、場所によってその抵抗値が異なる。従って、単位セルモデル２０１は、その場所の抵抗値に応じて、抵抗要素２０３の抵抗値が計算される。
【０００７】
図２３は、図２１の半導体基板の等価回路を示している。半導体基板を抵抗成分からなる単位セルモデル２０１の集合として表現することで、図２３に示すような抵抗成分がメッシュ接続された等価回路が得られる。この等価回路が、ディジタル回路ブロックと、アナログ回路ブロックとから構成される半導体装置の等価回路である場合には、ディジタル回路ブロック内のあるノードで発生したノイズが、アナログ回路ブロック内のノードへどのように伝播するかを、回路シミュレータを用いて計算するで、ディジタル回路のノイズが、アナログ回路に及ぼす影響を計算によって予測することが可能となる。
【０００８】
上記した基板ノイズの解析モデルは、精度の高い計算ができるが、ノード数が多いほど、シミュレーションにかかる時間が長くなるという欠点がある。この欠点を克服するものとして、特願２００１−０１０３５９（インピーダンス網モデルの作成方法）では、基板モデル作成時の単位セルの大きさを局所的に変化させることにより、ノード数を削減する方法が提案されている。
【０００９】
図２４は、シミュレーションの対象の半導体集積回路の断面を示している。半導体集積回路は、基板１１３上に、ウェル１１１、拡散層１１２が形成されている。例えば、上記先願の方法を使用して、同図に示す半導体集積回路の基板をモデル化する場合について考える。図２５は、図２４の半導体集積回路をモデル化した例であり、（ａ）はセル分割の様子を、（ｂ）は等価回路を示している。同図（ａ）に示すように、上記先願では、ウェル１１１及び拡散層１１２を含む部分は、基板領域のセルよりも小さなセルでモデル化し、基板領域１１３の領域では、ウェル及び拡散層の領域よりも大きなセルでモデル化する。
【００１０】
図２５（ｂ）は、同図（ａ）のようにメッシュ分割したセルのノード間を抵抗素子で表した等価回路を示している。この等価回路を、回路シミュレータ等で解析することで、あるノードが他のノードに対して与える影響を、計算によって求めることができる。この例では、細かな解析を要する箇所は小さなセルでモデル化し、細かな解析を要しない箇所は大きいセルでモデル化する。このため、解析するノード数を減少して、回路シミュレータの計算を簡易にしながらも、所望の箇所では細かな解析が可能になる。
【００１１】
【発明が解決しようとする課題】
ところで、上記先願では、半導体集積回路の箇所によって、モデル化するセルのサイズが異なるため、サイズの異なるセルが相互に接する部分においては、例えば図２５（ｂ）に示すノードＡからノードＢに至るルートを考えると、ノードＡから拡散層内のノードを通過してＢに至るルートと、ノードＡからノードＰを経由してＢに至るルートができる。これは、サイズの大きなセルの１つに対して、そのセルに接するサイズの小さなセルが複数あるために、それらのセル間のノードが、同図（ｂ）のノードＰからノードＡ及びＢなどに向かって斜め方向に接続されるためである。
【００１２】
メッシュ分割によっては、ノードＡからノードＰを経由してノードＢに至るルートが、低インピーダンスな電流経路（以降このような電流経路をショートカットパスと呼ぶ）となり、ショートカットパスの影響が無視できなくなる。ショートカットパスは、主にウェル構造のシート抵抗に影響を与え、回路解析の精度を低下させる。従来のモデル化方法においては、このショートカットパスの影響を予測する手段は知られていなかった。
【００１３】
本発明は、半導体集積回路を複数のサイズを有するセルにメッシュ分割して得られた基板モデルを解析する際に、ショートカットパスが解析精度に与える影響を予測して、解析精度の低下が発生するか否かを判定し、解析の精度を高める基板モデル作成装置及び方法、並びに基板ノイズ解析装置及び方法を提供することを目的とする。
【００１４】
【課題を解決するための手段】
上記目的を達成するために、本発明の基板モデル作成装置は、半導体集積回路における基板部分を、複数種類のサイズを持つセルにメッシュ分割し、各セルを１個以上の抵抗素子から成る、又は、抵抗素子及び容量素子から成るインピーダンス要素に模擬することで、前記基板部分を等価回路でモデル化する基板モデル作成装置であって、前記メッシュ分割に際して分割の妥当性を判定する判定手段を備え、該判定手段は、第１のサイズを有する複数の第１セル領域と、該第１セル領域に隣接し前記第１のサイズよりも大きな第２のサイズを有する１つの第２セル領域との間の境界と平行なインピーダンスを、前記第１のセル領域を表現する第１のインピーダンスとして算出し、前記第１のセル領域と前記第２のセル領域との間の接続を表現する第２のインピーダンスを算出し、前記第１のインピーダンスと前記第２のインピーダンスとの比率と、モデル精度に関連づけられた所定値とを比較することにより、基板モデルが所望の解析精度を満足するか否かの判定を行うことを特徴とする。
【００１５】
また、本発明の基板モデル作成方法は、半導体集積回路における基板部分を、複数種類のサイズを持つセルにメッシュ分割し、各セルを１個以上の抵抗素子から成る、又は、抵抗素子及び容量素子から成るインピーダンス要素に模擬することで、前記基板部分を等価回路でモデル化する基板モデル作成方法であって、第１のサイズを有する複数の第１セル領域と、該第１セル領域に隣接し前記第１のサイズよりも大きな第２のサイズを有する１つの第２セル領域との間の境界と平行なインピーダンスを、前記第１のセル領域を表現する第１のインピーダンスとして算出し、前記第１のセル領域と前記第２のセル領域との間の接続を表現する第２のインピーダンスを算出し、前記第１のインピーダンスと前記第２のインピーダンスとの比率（以下抵抗比と呼ぶ）と、モデル精度と関連づけられた所定値とを比較することにより、基板モデルが所望の解析精度を満足するか否かの判定を行うことを特徴とする。
【００１６】
本発明の基板モデル作成装置及び基板モデル作成方法では、異なるセルサイズにメッシュ分割したことによって問題となる、サイズが異なるセル間を接続する低インピーダンスな電流経路であるショートカットパスの影響の大きさを、複数の小さなサイズのセル間の基板抵抗が、その複数の小さなサイズのセルに接する、１つの大きなサイズのセルを通る電流経路の存在によって減少する割合によって求める。基板抵抗の減少率は、小さなサイズのセルの中心と大きなサイズのセルとの中心間の抵抗値を算出し、これと小さなサイズのセルの合計の抵抗値との比率である抵抗比によって求めることができる。基板抵抗減少率が、所望の値以下となる抵抗比の値をあらかじめ求めておき、メッシュ分割によって得られた抵抗比と、予め求めておいた抵抗比とを比べることで、ショートカットパスの影響を判断する。このため、得られた基板モデルの解析精度が所望の精度を満たすか否かを、簡易に判定することができる。
【００１７】
本発明の基板モデル作成装置は、半導体集積回路における基板部分を、複数種類のサイズを持つセルにメッシュ分割し、各セルを１個以上の抵抗素子から成る、又は、抵抗素子及び容量素子から成るインピーダンス要素に模擬することで、前記基板部分を等価回路でモデル化する基板モデル作成装置であって、第１のサイズを有する複数の第１セル領域と、該第１セル領域に隣接し前記第１のサイズよりも大きな第２のサイズを有する１つの第２セル領域との間の境界がｐｎ接合を形成する際には、前記第１のセル領域の夫々と前記第２のセル領域との間の接続を、前記第１のセルのインピーダンス要素で定まるインピーダンスと、ｐｎ接合で定まる容量素子と、前記第２のセル領域のインピーダンス要素で定まるインピーダンスとの直列接続で表現することを特徴とする。
【００１８】
本発明の基板モデル作成方法は、半導体集積回路における基板部分を、複数種類のサイズを持つセルにメッシュ分割し、各セルを１個以上の抵抗素子から成る、又は、抵抗素子及び容量素子から成るインピーダンス要素に模擬することで、前記基板部分を等価回路でモデル化する基板モデル作成方法であって、第１のサイズを有する複数の第１セル領域と、該第１セル領域に隣接し前記第１のサイズよりも大きな第２のサイズを有する１つの第２セル領域との間の境界がｐｎ接合を形成する際には、前記第１のセル領域の夫々と前記第２のセル領域との間の接続を、前記第１のセルのインピーダンス要素で定まるインピーダンスと、ｐｎ接合で定まる容量素子と、前記第２のセル領域のインピーダンス要素で定まるインピーダンスとの直列接続で表現することを特徴とする。
【００１９】
本発明の基板モデル作成装置及び基板モデル作成方法では、異なるセルサイズにメッシュ分割したときに、複数の小さなサイズのセルと、その複数の小さなサイズのセルに接する、１つの大きなサイズのセルとがｐｎ接合を形成する際には、小さなサイズのセルのインピーダンス要素と、大きなサイズのインピーダンス要素を小さなサイズのセルの数で並列に分割したインピーダンス要素とを、静電容量素子を介して、小さなサイズのセルと大きなサイズのセルとをそれぞれ接続したモデルを作成する。この場合、複数の小さなサイズのセルのインピーダンス要素を並列接続したものと、大きなサイズのセルの１つのインピーダンス要素とを、１つの静電容量素子を介して接続するのに比べて、ショートカットパスの影響が小さくなる。
【００２０】
本発明の基板モデル作成装置は、半導体集積回路における基板部分を、複数種類のサイズを持つセルにメッシュ分割し、各セルを１個以上の抵抗素子から成る、又は、抵抗素子及び容量素子から成るインピーダンス要素に模擬することで、前記基板部分を等価回路でモデル化する基板モデル作成装置であって、サイズが異なるセル相互の接続部分を模擬するインピーダンス要素のインピーダンスを重み付けする補正を行うことを特徴とする。
【００２１】
本発明の基板モデル作成方法は、半導体集積回路における基板部分を、複数種類のサイズを持つセルにメッシュ分割し、各セルを１個以上の抵抗素子から成る、又は、抵抗素子及び容量素子から成るインピーダンス要素に模擬することで、前記基板部分を等価回路でモデル化する基板モデル作成方法であって、サイズが異なるセル相互の接続部分を模擬するインピーダンス要素のインピーダンスを重み付けする補正を行うことを特徴とする。
【００２２】
本発明の基板モデル作成装置及び基板モデル作成方法では、異なるセルサイズにメッシュ分割したことによって問題となるショートカットパスに対して、ショートカットパスを構成するインピーダンスに重み付けをする。この場合、重み付けを適切に行うことで、ショートカットパスの影響の大きさを小さくすることができる。
【００２３】
本発明の基板ノイズ解析装置は、基板モデル作成装置が作成した基板モデルに対し、基板上に作りこまれた機能回路のネットリストを結合して回路シミュレーションを行うことを特徴とする。
【００２４】
本発明の基板ノイズ解析方法は、基板モデル作成装置が作成した基板モデルに対し、基板上に作りこまれた機能回路のネットリストを結合して回路シミュレーションを行うことを特徴とする。
【００２５】
本発明の基板ノイズ解析装置及び基板ノイズ解析方法では、本発明のいずれかの基板モデル作成装置又は基板モデル解析方法により作成された基板モデルを使用して、回路シミュレーションを行う。このため、精度の良い回路シミュレーションを簡易に実現する。
【００２６】
本発明の基板モデル作成装置では、前記判定手段が、所望の解析精度サイズを満足しないと判定すると、メッシュサイズを変更して再度メッシュ分割を行うことが好ましい。この場合、メッシュ分割の修正を再度行うことで、ショートカットパスの影響を小さくすることができる。
【００２７】
また、本発明の基板モデル作成装置は、前記抵抗比と前記所定値との違いに依存してメッシュ分割サイズを修正することが好ましい。この場合、抵抗比はセルのサイズに依存して定まるため、メッシュ分割サイズを、所望の基板抵抗減少率となる抵抗比にあわせて設定する。このため、ショートカットパスの影響が小さい基板モデルを簡易に作成することができる。
【００２８】
本発明の基板モデル作成装置では、前記メッシュ分割に際して分割の妥当性を判定する判定手段を備え、該判定手段は、前記第１セル領域と前記第２セル領域との間の境界と平行なインピーダンスを、前記第１のセル領域を表現する第１のインピーダンスとして算出し、前記第１のセル領域と前記第２のセル領域との間の接続を表現する第２のインピーダンス要素を算出し、前記第１のインピーダンス要素と前記第２のインピーダンス要素との比率と、モデル精度と関連づけられた所定値とを比較することにより、基板モデルが所望の解析精度を満足するか否かの判定を行うことが好ましい。この場合、基板抵抗減少率が所望の値以下となる抵抗比の値をあらかじめ求めておき、メッシュ分割によって得られた抵抗比と、予め求めておいた抵抗比とを比べることで、ショートカットパスの影響を判断する。このため、得られた基板モデルの解析精度が所望の精度を満たすか否かを、簡易に判定することができる。
【００２９】
本発明の基板モデル作成装置では、前記重み付けは、隣接するセルの中心間の距離に比例することが好ましい。この場合、経路長が長いショートカットパスは、経路長が短いショートカットパスよりも、重み付けによりインピーダンスが高くなるため、ショートカットパスの影響が小さくなる。
【００３０】
本発明の基板モデル作成装置は、前記抵抗比と前記所定値との違いに依存して、サイズが異なるセル相互の接続部分を模擬するインピーダンス要素のインピーダンスを重み付けする補正を行うことが好ましい。
ショートカットパスの影響が大きいと判断されたときには、ショートカットパスを構成するインピーダンス要素に重み付けをすることもできる。この場合、重み付け後の基板モデルでは、同じメッシュ分割であっても、重み付け前と比較して、基板抵抗減少率は低い値となる。このため、メッシュ分割を再度行わなくても、ショートカットパスの影響を低くすることができる。
【００３１】
【発明の実施の形態】
以下、図面を参照し、本発明の実施形態例に基づいて、本発明を更に詳細に説明する。
【００３２】
（第１の実施形態例）
本発明の第１の実施形態例の基板モデル作成方法及び基板ノイズ解析方法の説明に先立って、本実施形態例の基板モデル作成方法及び基板ノイズ解析方法がどのような手法により、ショートカットパスの影響を判断するのかについて説明する。図１は、半導体集積回路の基板モデルであり、（ａ）は基板モデルのセル分割の様子を、（ｂ）、（ｃ）、（ｄ）はそれぞれセル分割における等価回路を示している。便宜上、ｌ方向を横方向、ｗ方向を奥行き方向、ｈ方向を高さ方向と呼ぶ。また、直方体の端面のｈ方向の面を上面及び下面と呼ぶ。
【００３３】
半導体基板のモデルは、例えば、抵抗率がρ1のウェル領域と、抵抗率がρ2の基板領域を模しているものとする。基板モデルのセル分割においては、同図（ａ）に示すように、比較的微細な構造を含むウェル領域は、それぞれが（ｗ×ｈ1×ｌ／５）のサイズを有する、５つの小さなセル１０１に分割され、基板領域は、（ｗ×ｈ2×ｌ）のサイズを有する大きなセル１０２に分割される。セル１０１は、紙面横方向に直列に接続され、セル１０２の上面は、５つのセル１０１の下面とそれぞれ接している。
【００３４】
図１（ａ）のようにセル分割された半導体集積回路の基板モデルを、等価回路に変換すると、同図（ｂ）のような等価回路が得られる。セル１０１及び１０２は、それぞれが図２１に示す単位セルモデル２０１と同様の構成を持つ。各セル１０１の中心のノード間を接続する横方向の抵抗値Ｒ1は、次式によって計算される。
【数１】
縦方向の、セル１０２の中心のノードＰとそれぞれのセル１０１の中心のノードを接続する斜め方向の抵抗Ｒ2は、セル１０２の領域の成分と、それぞれのセル１０１の領域の成分とに分けて考えるとよい。このとき、図１（ｃ）に示すように、セル１０１の抵抗成分Ｒ2aを並列に接続し、これとセル１０２の抵抗成分Ｒ2bとを直列に接続するモデルを考えると、端子Ａから端子Ｂに至る電流経路に、ノードＰを経由しない経路ができる。この経路は、２つの抵抗Ｒ2aを介して端子Ａと端子Ｂを接続するため、端子ＡＢ間を低インピーダンスな電流経路で接続するショートカットパスとなる。このような等価回路を用いると、ショートカットパスの影響が大きくなり、解析精度が低下する。そこで、同図（ｄ）に示すように、セル１０２の抵抗成分Ｒ2bを複数にわけ、それらを、それぞれの抵抗成分Ｒ2aに直列に接続するモデルを考える。このモデルでは、端子Ａから端子Ｂに至る経路に、ノードＰを経由しない経路が存在しないため、同図（ｃ）示すモデルよりも、ショートカットパスの影響が小さくなる。
【００３６】
図１（ｂ）の抵抗Ｒ2は、セル１０２の領域の成分Ｒ2bと、セル１０１の抵抗成分Ｒ2aの和となり、次式により計算される。
【数２】
【数３】
【数４】
【００３７】
一方、ショートカットパスが無い場合には、端子Ａから端子Ｂに至る経路にはノードＰを経由する経路がないため、端子ＡＢ間の合成抵抗ＲABは、
【数５】
【数６】
【００３８】
図２は、図１（ｂ）の等価回路のうち、ノードＰに接続された抵抗Ｒ2のみを示している。ショートカットパスの影響が大きくなるのは、端子ＡＢ間の抵抗値に比べて、ショートカットパスを構成する領域である、図２に点線で示される面Ｃと面Ｄとの間の領域の抵抗値が低い場合であると予想される。面ＣＤ間の抵抗値は、
【数７】
Ｒ1＝ＲAB／ｎ （１．８）
Ｒ2＝ｎ・ＲCD （１．９）
つまり、ＲCDが小さくなるとＲ2も小さくなるために、ショートカットパスの影響が大きくなる。
【００３９】
ここで、式（１．３）と（１．８）とを式（１．６）に代入して、ショートカットパスによる基板抵抗減少率Ｅを求めると、
【数８】
【数９】
【数１０】
【００４０】
図３は、基板抵抗減少率Ｅと抵抗比ｘ、セル数ｎとの関係を求めた結果をグラフとして示している。同図に示すように、基板抵抗減少率Ｅは、セル数ｎが変化してもほとんど影響を受けない。このため、基板抵抗減少率Ｅは、ほぼ抵抗比ｘのみによって算出できると言える。セル分割に当たって、抵抗比ｘは、前述のように、セルのサイズ及び抵抗率ρ1、ρ2に依存するが、抵抗率ρ1、ρ2は解析対象の領域に固有なものであるため、セルのサイズのみに依存すると言える。図４は、図３のグラフから、基板抵抗の減少率が、それぞれ５％，１０％，２０％，３０％以下になる抵抗比xの最小値ｘminを求め、これを表として示している。例えば、ショートカットパスによる基板抵抗減少率Ｅを１０％以下にしたい場合には、図４を参照するとこのときのｘminは０．７４であるため、
ｘ>ｘmin （１．１３）
となる抵抗比ｘを有するセルに分割すればよい。
【００４１】
なお、式（１．５）及び式（１．７）では、ＲAB及びＲCDは、容量成分を省略し、その抵抗成分のみで近似しているが、図２１に示す単位セルモデル２０１で説明したように、本来抵抗要素は、抵抗素子と容量素子とが並列に接続された構造である。回路が扱う信号が、半導体基板の誘電緩和時間よりも高速な場合には、上記容量素子の影響が顕著になる。このため、ＲABとＲCDのそれぞれに上記容量素子を並列接続させた構造のインピーダンスＺABとＺCDとを求め、ＺABとＺCDとのインピーダンス比ｘからショートカットパスの影響を求めることで、より高精度に基板抵抗減少率、つまり、解析誤差を求めることが可能になる。
【００４２】
図５は、本発明の第１の実施形態例の基板ノイズ解析装置を、その動作手順を示すフローチャートを兼用して示している。以下、同図を参照して、本発明の第１の実施形態例の基板モデル作成方法、基板モデル作成装置、基板ノイズ解析方法、及び、基板ノイズ解析装置について説明する。本実施形態例の基板モデル作成装置及び基板ノイズ解析装置は、少なくとも、キーボード等の入力装置１１と、プログラム制御により動作するデータ処理装置１２と、情報を記憶する記憶装置１３と、ディスプレイ装置や印刷装置等の出力装置１３とを備えるコンピュータシステムにより構成される。
【００４３】
記憶装置１３は、レイアウトデータ記憶部１５と、デバイスパラメータ記憶部１６と、基板モデルネットリスト記憶部１７とを備え、データ処理装置１２にデータを入出力する。データ処理装置１２は、メッシュ分割手段１８と、メッシュ分割の妥当性判定手段１９と、メッシュ分割修正手段２０と、ネットリスト変換手段２１と、回路シミュレーション手段２２とを備え、図示しないソフトウェアプログラムに基づいて動作する。入力装置１１は、データ処理装置１２に解析者等が与えるべきコマンド等を入力する。出力装置は、シミュレーションによって得られた結果などを出力する。
【００４４】
メッシュ分割手段１８は、レイアウトデータ記憶部１５に記憶されている、解析対象の半導体集積回路のレイアウトデータと、デバイスパラメータ記憶部１６に記憶されている、半導体基板各部の抵抗率や容量パラメータなどのデバイスパラメータとを入力し、それらをもとに基板をメッシュ分割する。メッシュ分割の妥当性判定手段１９は、上述の手法に基づいて、ショートカットパスが解析精度低下の原因となるか否かを判定し、メッシュ分割パターンが妥当なものか否かの判定を行う。
【００４５】
メッシュ分割修正手段２０は、メッシュ分割パターンが妥当でないと判定された場合には、メッシュ分割パターンを修正する。ネットリスト変換手段２１は、メッシュ分割された基板を、基板上に構成される回路のネットリストへと変換し、メッシュ分割パターンとネットリストとを、基板モデルネットリスト記憶部１７に出力する。シミュレーション手段２２は、生成された基板モデルを用いて回路シミュレーションを行い、基板ノイズを解析する。
【００４６】
次に、本実施形態例の基板モデル作成方法及び基板ノイズ解析方法について説明する。メッシュ分割手段１８は、レイアウトデータとデバイスパラメータとを入力し、基板のメッシュ分割パターンを得る（ステップＳ１）。ステップＳ１は、コンピュータシステムが自動的に行ってもよいし、解析者が手動で行ってもよい。メッシュ分割の妥当性判定手段１９は、ステップＳ１で得られたメッシュ分割パターンの抵抗比ｘと、要求される解析精度によって、例えば図４の関係で、定まるｘminとを比較して、式（１．１３）の条件を満たすか否かを判断する（ステップＳ２）。
【００４７】
条件を満たさないと判断した場合、つまり抵抗比ｘがｘmin未満のため、ショートカットパスによる基板抵抗の減少が無視できなくなり、解析精度が低下すると判断した場合には、メッシュ分割修正手段２０は、メッシュ分割パターンの修正を行い（ステップＳ３）、ステップＳ２に戻って、修正したメッシュ分割パターンで判断をやり直す。ステップＳ２で、条件を満たすと判断されると、ネットリスト変換手段２１は、メッシュ分割パターンを、ネットリストに変換し、メッシュ分割パターンとネットリストとを、基板モデルとして基板モデルネットリスト記憶部１７に出力する（ステップＳ４）。
【００４８】
ステップＳ１からステップＳ４までの処理によって、基板モデルが作成され、作成された基板モデルを用いて基板ノイズの解析が可能になる。シミュレーション手段２２は、任意のときに、基板モデルネットリスト記憶部１７からメッシュパターン及びネットリストを読み込んで、メッシュパターンに、基板上に構成される回路のネットリストを結合して回路シミュレーションを行い、基板ノイズが回路の動作に与える影響を求める（ステップＳ５）。
【００４９】
ステップＳ３でのメッシュ分割の修正は、図１のメッシュ分割で考えると、前述の式（１．１１）で示したように抵抗比ｘはセルのサイズに依存するため、ｌ又はｈ2を調節することで、抵抗比ｘをｘmin未満の値となるようにする。例えばｈ2を調節する場合で考えると、ｈ２は、式（１．１１）のｘをｘminに置き換えてｈ2について解くと、
【数１１】
【数１２】
【００５０】
ステップＳ４では、多端子Ｆ行列（村坂 住隆，永田 真，森江 隆，岩田 穆，“Ｆ行列を用いたチップレベルの基板雑音解析法” 信学技報ICD99-147，１９９９年９月）や、ＡＷＥ法（Balshaz R. Stanisic, Nishath K. Verghese,Rob A. Rutenbar, L.Richard Carleyand, David J. Allistot, "AddressingSubstrate Coupling Mixed-Mode IC's: Simulation and Power DistributionSynthesis," IEEE Journal of Solid-State Circuit, Vol.9, No.3, pp.226-238,March 1994）等のアルゴリズムを用いて、ネットリストの縮退を行うことができる。ステップＳ３では、メッシュ分割の修正を行って、そのメッシュサイズが変化するが、メッシュ構造自体が変わるものではないので、ステップＳ４でネットリストを縮退するアルゴリズムを適用することができる。
【００５１】
本実施形態例では、半導体集積回路の基板部分を、メッシュ状の、サイズが異なるセルを組み合わせて分割することでモデル化する基板モデルにおいて、大きい方のセル側と小さい方のセル側の抵抗比を用いて、ショートカットパスが解析精度に与える影響を予測する。ショートカットパスの影響が大きいと予想されるときには、基板モデルのメッシュ分割が適当でないと判断して、抵抗比が所定の値未満になるように、セルの大きさを修正する。このため、サイズが異なるセルに分割することにより問題となるショートカットパスの影響を低く抑えた基板モデルを、簡易に作成することができる。このような基板モデルを、回路シミュレータなどで解析すると、計算規模を縮小しても、解析の精度に大きな問題が生じない。
【００５２】
（第２の実施形態例）
図６は、半導体集積回路の基板モデルを示しており、（ａ）は基板モデルのセル分割を、（ｂ）セル分割の等価回路を示している。図６に示す基板モデルは、セル１０１を高さ方向に３分割している点で、図１の基板モデルと相違する。本発明の第２の実施形態例の基板モデル作成方法及び基板ノイズ解析方法は、基板モデルのメッシュ分割の仕方を除いて、第１の実施形態例の基板モデル作成方法及び基板ノイズ解析方法と同様である。
【００５３】
セル１０１の横方向のセル数をｎ、高さ方向のセル数をｎvとすると、本実施形態例では、半導体集積回路は、ｌの方向にｎ分割、ｈ１の方向にｎv分割された小さなセル１０１の群と、それらと垂直方向に接続された１つの大きなセル１０２とでモデル化される。図６（ａ）に示す基板モデルは、ｎ＝５、ｎv＝３の例である。この基板モデルから、同図（ｂ）に示す等価回路が得られる。ここで、端子ＡＢ間の抵抗値と、図２に示したＣＤ面の抵抗値の比である抵抗比ｘについて考えると、第１の実施形態例と同様に、式（１．１１）が得られる。ここで、式（１．１１）中のｈ1、ｈ2、ｌ，ｗは、セルの分割数にかかわらず一定である。従って、抵抗比ｘもセル数にかかわらず一定であり、ここではｘ＝１．０であったとする。
【００５４】
図７は、図６（ｂ）に示す等価回路を用いて回路のネットリストを作成し、ＳＰＩＣＥシミュレーションを行って、基板抵抗減少率Ｅを求めた結果をグラフとして示している。図７に示すように、高さ方向のセル数ｎvを、ｎv＝１から９までの間で変化させても、グラフのプロット点はほぼ重なり、基板抵抗減少率Ｅにはほとんど影響を与えない。つまり、図６（ａ）に示すように、ウェルの高さ方向を複数のセルでモデル化した場合であっても、ショートカットパスの影響は、ウェルの高さ方向を１つのセルでモデル化した第１の実施形態例と同様に判断できる。
【００５５】
本実施形態例では、図５に示すステップＳ１において、メッシュ分割手段１８は、第１の実施形態例で小さなセルとして構成される領域を、その高さ方向を更に複数のセルに分割する。この場合、第１の実施形態例と同様の効果に加えて、小さなセルとして構成される領域を更に細かく解析できる。
【００５６】
（第３の実施形態例）
図８は、半導体集積回路の基板モデルを示しており、（ａ）は基板モデルのセル分割を、（ｂ）、（ｃ）、（ｄ）はそれぞれ基板モデルの面を示している。図８に示す基板モデルは、ウェルを模した領域が、抵抗率が異なる２つの領域として構成される点で、図１の基板モデルと相違する。本発明の第３の実施形態例の基板モデル作成方法及び基板ノイズ解析方法は、基板モデルのメッシュ分割、及び、２つのショートカットパスによる影響を判断する点を除いて、図５に示す基板モデル作成方法及び基板ノイズ解析方法と同様である。
【００５７】
半導体基板のモデルは、例えば、抵抗率がρ1及びρ3のウェル領域と、抵抗率がρ2の基板領域を模しているものとする。半導体集積回路は、基板モデルのセル分割において、図８（ａ）に示すように、抵抗率がρ1のウェル領域はそれぞれが（ｗ１×ｈ1×ｌ／５）のサイズを有する、５つのセル１０１に、抵抗率がρ1のウェル領域は（ｗ３×ｈ1×ｌ）のサイズを有するセル１０３に、基板領域は、（ｗ１×ｈ2×ｌ）及び（ｗ３×ｈ2×ｌ）のサイズを有する、２つのセル１０２にそれぞれメッシュ分割される。セル１０１は、それぞれ、その下面で前面側のセル１０２と、その背面側の側面でセル１０３と接している。
【００５８】
図８（ａ）に示す基板モデルでは、複数のセル１０１に対して、１つのセル１０２及び１０３が接している。ショートカットパスの影響の計算に際しては、図中Ｚで示すセル１０１の下面側のショートカットパスのみでなく、図中Ｙで示すショートカットパスの影響も考慮する必要がある。このため、本実施形態例では、基板モデルの作成に際して、図５に示すステップＳ２で、ショートカットパスＺに加えて、ショートカットパスＹが及ぼす影響を、基板抵抗減少率として算出し、メッシュ分割が妥当であるかを判断する。
【００５９】
図８（ａ）の例では、基板抵抗減少率は、ショートカットパスＹ及びＺによる基板抵抗減少率の和として求められる。具体的には、ショートカットパスＹによる基板抵抗減少率Ｅ2と、ショートカットパスＺによる基板抵抗減少率Ｅ1とを個別に求め、それらを合計し、ウェル領域全体の基板抵抗減少率Ｅとする。
【００６０】
ショートカットパスＺによる基板抵抗減少率をＥ1は、第１の実施形態例と同様に計算され、
【数１３】
【数１６】
【００６１】
一方、ショートカットパスＹによる基板抵抗減少率Ｅ2については、面の方向は異なるが、上記と同様に、
【数１８】
【数２１】
Ｅ=Ｅ1+Ｅ2 （１．２５）
となる。
【００６２】
本実施形態例では、基板モデルの作成及び基板ノイズの解析に際して、２つのショートカットパスの合計の基板抵抗減少率を求め、その基板抵抗減少率が所望の値以下になるようにセルのサイズを調整して、メッシュ分割をやり直す。このため、ショートカットパスが２つある場合でも、簡易にショートカットパスの影響を回避した基板モデルを得ることができる。
【００６３】
（第４の実施形態例）
図９は、半導体集積回路の基板モデルを示しており、（ａ）は基板モデルのセル分割を、（ｂ）は基板モデルのセルの面を示している。図９に示す基板モデルは、セル１０１を格子状に分割している点で、図１の基板モデルと相違する。本発明の第４の実施形態例の基板モデル作成方法及び基板ノイズ解析方法は、基板モデルのメッシュ分割、及び、２つのショートカットパスによる影響を判断する点を除いて、図５に示す基板モデル作成方法及び基板ノイズ解析方法と同様である。
【００６４】
本実施形態例では、本導体集積回路は、セル１０１を、２次元的に格子状に並べたセルとしてモデル化する。図９（ａ）の例では、ウェル領域を５×３にメッシュ分割している。この場合には、図中に示すショートカットパスＺの他に、ショートカットパスＸができる。横方向のショートカットパスＺは、端子ＡＢ間のショートカットパスとなり、奥行き方向のショートカットパスＸは、同図（ｂ）に示す端子ＧＨ間のショートカットパスになる。
【００６５】
ここで、直交する電流経路は互いに干渉しあわないので、ショートカットパスＸは、端子ＡＢ間の抵抗値に影響を与えない。また、ショートカットパスＺは、端子ＧＨ間の抵抗値に影響を与えない。つまり、ショートカットパスＸとショートカットパスＺとによる基板抵抗減少率は、互いに独立となり、図５のステップＳ２では、それぞれの端子間の基板抵抗減少率が、所望の精度を満足しているかを確認する。
【００６６】
ショートカットパスＺによる、端子ＡＢ間の基板抵抗減少率Ｅ1は、第１の実施形態例と同様に、式（１．１０）で計算される。また、ショートカットパスＸによる、端子ＧＨ間の基板抵抗減少率Ｅ3は、
【数２２】
【００６７】
本実施形態例では、２つの方向にショートカットパスができる場合に、それぞれの方向の基板抵抗減少率を求める。求められた基板抵抗減少率が、それぞれの端子間において所望の値以下であるか否かを判断し、セル分割をやり直してセルのサイズを調節することで、ショートカットパスによる基板ノイズ解析の精度の低下を防ぐことができる。
【００６８】
（第５の実施形態例）
図１０は、半導体集積回路の基板モデルを示し、（ａ）〜（ｄ）は、それぞれ基板モデルの等価回路を示している。図１０に示す基板モデルは、サイズの異なるセルの接合部が、ｐｎ接合である点で、図１の基板モデルと相違する。本発明の第５の実施形態例の基板モデル作成方法及び基板ノイズ解析方法は、等価回路に静電容量の成分が含まれる点を除いて、図５に示す基板モデル作成方法及び基板ノイズ解析方法と同様である。
【００６９】
例えば図２４に示す半導体集積回路の基板で、ウェル領域１１１と基板領域１１３とのｐｎ極性が異なる場合には、ウェル領域−基板領域間の接続は、接合容量を介したものになる。このような半導体集積回路をメッシュ分割して基板モデルを作成すると、図１０（ａ）に示すようなセル分割と、等価回路とが得られる。等価回路では、セル１０１の高さ方向の抵抗Ｒ2a、及び、セル１０２の中心のノードとセル１０１とをそれぞれ接続する抵抗Ｒ2bが、静電容量Ｃpを介して接続されている。
【００７０】
多端子Ｆ行列を用いた基板モデル作成方法では、抵抗素子のみで構成されたネットリストであれば、行列演算により電流の出入りが無いノードを削除してネットリストを縮退することが可能である。しかし、容量素子は、Ｆ行列演算で縮退が不可能であり、基板モデルに多数の容量素子を含むと、基板モデルのネットリスト規模が増大し、回路解析に時間がかかる。このため、可能であれば、Ｆ行列によるネットリスト縮退の前に、容量素子の数を減らしておくのが望ましい。
【００７１】
セル１０２の抵抗素子Ｒ2bと容量素子Ｃpとを、図１０（ｂ）に示すように、単純に１つの素子で置き換えて、容量素子数を減らそうとすると、図１（ｃ）と同様に、セル１０１同士が低インピーダンスで接続されるために、ショートカットパスの影響が大きい。図１０（ｂ）に示す等価回路では、ショートカットパスの影響で解析精度が目標に到達しない場合には、同図（ａ）示す等価回路のＲ2bを、容量素子Ｃpよりもセル１０１側に移動して、同図（ｃ）に示す等価回路に変換する。同図（ｃ）に示す等価回路の容量素子Ｃpを１つにまとめて、同図（ｄ）に示す等価回路が得られる。同図（ｄ）に示す等価回路は、同図（ｂ）に示す等価回路よりも、ショートカットパスの影響が小さくなる。
【００７２】
本実施形態例では、サイズの異なるセル同士の接合面が、ｐｎ接合の接合面である場合には、半導体集積回路の基板部分を、図１０（ｃ）又は図（ｄ）のようにモデル化する。同図（ｄ）に示すような基板モデルの等価回路を用いる場合には、容量素子Ｃpはショートカットパスの経路にはならないので、Ｃpの存在は無視して、抵抗素子に起因するショートカットパスのみを考慮することで、モデル全体のショートカットパスの影響を判断できる。このため、第１の実施形態例と同様に、ショートカットパスを構成する抵抗比ｘを算出することで、ショートカットパスの影響を判断することができる。
【００７３】
（第６の実施形態例）
上記第１〜第５の実施形態例では、例えば図１（ｂ）に示すように、ノードＰとそれぞれのセル１０１とを接続する抵抗Ｒ2は、セル１０１の位置にかかわらず、同じ抵抗値を持っている。しかし、実際には、ノードＰから各セル１０１の中心のノードまでの距離は一様ではなく、従って、抵抗値は、ノードＰとセル１０１の距離に応じて大きくなる。
【００７４】
図１１は、半導体集積回路の基板モデルを示し、（ａ）及び（ｂ）はそれぞれ基板モデルの等価回路を示している。本発明の第６の実施形態例の基板モデル作成方法及び基板ノイズ解析方法は、ノードＰからセル１０１までの距離に応じて抵抗Ｒ2に重み付けを行う点で、第１〜第５の実施形態例と相違する。
【００７５】
図１１（ａ）に示す等価回路は、抵抗Ｒ2がＲ2i（ｉ＝１からｎまでの整数）に置き換わる点で、図１（ｂ）に示す等価回路と相違する。図１１（ａ）のＲ2iを、セル１０１の成分とセル１０２の成分とに分けると、同図（ｂ）に示す等価回路が得られる。抵抗Ｒ2iと抵抗Ｒ2a、Ｒ2biとの関係は、
Ｒ2i=Ｒ2a+Ｒ2bi （１．２９）
である。抵抗Ｒ2aは、セル１０１の垂直方向の抵抗成分のため、セルの位置によって変化せず、その抵抗値は、
【数２５】
【数２６】
αiの重み付けは、例えば、ｉ＝１を端子Ａ側からみて１つ目のセル１０１としたとき、
【数２７】
【００７７】
式（１．３１）中のβは、Ｒ2b1〜Ｒ2bnの合成抵抗値が、式１．２中のＲ2bの項で示される値になるように、設定された定数であり、以下のようにして求める。Ｒ2biのアドミタンスＹiは、
【数２８】
【数２９】
【数３０】
【数３１】
【数３２】
【数３３】
【００７８】
図１２は、図１１の等価回路の具体的数値例を示している。図１１（ａ）に示す各値を、ｌ＝５、ｗ＝５、ｈ1＝１、ｈ2＝５、ρ1＝１、及び、ρ2＝１０にし、抵抗Ｒ2iを式（１．３８）に設定したときには、図１２に示すように、Ｒ2a=０．０２、Ｒ2b1=Ｒ2b5＝５．６６、Ｒ2b2＝Ｒ2b4＝４．７６、Ｒ2b3＝４．４２になった。５つのセル１０１の中心である３番目のセルの抵抗Ｒ2b3が一番小さく、端子Ａ又はＢを有するセルの抵抗が大きいことがわかる。
【００７９】
図１３は、抵抗Ｒ2bに重み付けをした場合と、重み付けをしない場合との、抵抗比Ｘに対する基板抵抗減少率の変化をグラフとして示している。抵抗比ｘが同じときで比較すると、重みづけ無しの場合よりも、重みづけを行った場合のほうが、基板抵抗減少率Ｅは小さな値となる。また、ショートカットパスによる基板抵抗の減少率を１０％以下にしたい場合には、重みづけ無しの場合はｘ>０．７４とする必要があったが、重みづけを行った場合にはｘ>０．６となる。このため、メッシュ分割の柔軟性を高くすることができる。
【００８０】
図１４は、半導体集積回路の基板モデルを示している。サイズの異なるセル間を接続する抵抗に重み付けを行った場合には、接合面に垂直な方向の抵抗成分への影響が懸念される。そこで、同図に示す基板モデルで、重み付け有りの場合と無しの場合とについて、面Ｃ-Ｄ間の合成抵抗値を求めた。図１５は、面Ｃ−Ｄ間の合成抵抗と抵抗比ｘとの関係をグラフとして示している。同図に示すように、抵抗比ｘが０．１以上であれば、重み付けの有無による抵抗成分の差は発生しないといえる。一方、ショートカットパスの影響を小さくするためには、図１３を参照すると、基板抵抗減少率を１０％以下にする場合には、抵抗比ｘは０．６〜０．７よりも大きな値とする必要がある。つまり、ショートカットパスの影響を小さくするようなメッシュ分割をおこなっていれば、サイズの異なるセル間を接続する抵抗に重みづけを行った場合でも、接合面に垂直な方向の抵抗成分へは大きな影響は与えない。
【００８１】
図１６は、本発明の第６の実施形態例の基板ノイズ解析装置を、その動作手順を示すフローチャートを兼用して示している。図１６に示す基板ノイズ解析装置は、接続モデル適用手段５１を備える点で、図５に示す第１の実施形態例の基板ノイズ解析装置とは相違する。以下、図１６を参照して、本実施形態例の基板モデル作成方法、基板モデル作成装置、基板ノイズ解析方法、及び、基板ノイズ解析装置について説明する。
【００８２】
接続モデル適用手段５１は、サイズが異なるセル間を接続する抵抗に対して、式１．３８に示すような重み付けを行う。本実施形態例では、ステップＳ２で、ショートカットパスが解析精度を低下させると判定されたときに、ステップＳ３に進んでメッシュ分割をやり直す代わりに、ステップＳ６に進んでサイズの異なるセル間を接続する抵抗に重み付けを行う。このため、メッシュ分割をやり直すことなく、ショートカットパスの影響を小さくすることができる。
【００８３】
本実施形態例では、サイズが異なるセル間を接続する抵抗に重みづけを行って、半導体集積回路の基板部分をモデル化する。これにより、メッシュ分割構造及びメッシュサイズを変化させること無く、ショートカットパスの影響を小さくすることができる。また、サイズが異なるセル間を接続する抵抗に重み付けをしただけでは、ショートカットパスの影響を十分に小さくすることが出来ない場合には、メッシュ分割を修正することもできる。
【００８４】
ここで、式（１．３）の導出について説明する。図１７は、図１と同様の基板モデルであり、（ａ）、（ｂ）はそれぞれ等価回路を示している。図１７を参照して、セル１０１の数ｎが奇数の場合について抵抗ＲABの導入について説明する。セル１０１の数が奇数の場合には、セル１０２の中心ノードであるノードＰに対して外部からの電流の供給が無いと仮定すると、図中に示す中央のセル１０１のノードＱと、ノードＰとは、等電位になる。従って、ノードＰとＱとを接続する抵抗Ｒ2は除去しても、端子ＡＢ間のインピーダンスＲABには影響を与えない。
【００８５】
ノードＱとノードＰとを接地して、ノードＰ、Ｑよりも端子Ｂ側の抵抗を全て削除すると、図１７（ｂ）に示す等価回路が得られる。回路の対称性を考慮すると、この等価回路の端子Ａ−グランド間のインピーダンスを求めて、これを２倍することで、同図（ａ）に示す回路の端子Ａ−Ｂ間のインピーダンスＲABを求めることができる。なお、説明の簡略化のために、以後、Ｒ1=１、Ｒ2＝Ｒとして説明する。
【００８６】
図１８は、セルの数ｎを変化させたときの、図１７（ｂ）に示す等価回路を示し、（ａ）はｎ＝１、（ｂ）はｎ＝３、（ｃ）はｎ＝５、（ｄ）はｎ＝７のときの回路をそれぞれ示している。図１７（ｂ）に示す等価回路の、端子Ａ−グランド間のインピーダンスを求める方法について説明する。まず、図１８（ｂ）に示す回路の端子Ａ−グランド間のインピーダンスを求めると、
【数３４】
【数３５】
【数３６】
式（２．３）を整理すると、
【数３７】
【数３８】
【数４０】
【数４１】
【数４２】
式（２．１１）を式（２．３）に代入すると、
【数４３】
【数４４】
Ｒ=α2＋α、Ｒ=β2＋β （２．１４）
が得られる。
【００８９】
式（２．１４）を式（２．１３）に代入すると
【数４５】
【数４６】
【数４７】
【数４８】
回路の対称性を考慮して、ＺiからＲABを求めると、
【数４９】
【数５０】
【数５１】
【数５２】
【００９１】
図１９は、図１と同様の基板モデルであり、（ａ）、（ｂ）はそれぞれ等価回路を示している。図１９を参照して、セル１０１の数ｎが偶数の場合の抵抗ＲABの導入について説明する。セル１０１の数ｎが、偶数の場合には、等価回路は図１９（ａ）に示すような回路となる。回路の対称性を考慮すると、抵抗ＲＡＢは、図１９（ｂ）に示す回路の端子Ａ-グランド間のインピーダンスを算出し、これを２倍することで、求めることができる。
【００９２】
Ｚ1を、
【数５３】
【数５４】
【数５５】
【数５６】
【数５７】
回路の対称性を考慮してＺiからＲABを求めると、
【数５８】
【数５９】
【数６０】
【数６１】
【数６２】
【００９４】
なお、図８では、図面の簡略化のために、図中のウェル領域の奥行き方向の奥側のショートカットパスの影響のみを考慮したが、ウェル領域の奥行き方向の手前側にもセル１０３と同様なショートカットパスがある場合には、これを考慮すると良い。
【００９５】
また、第２から第６の実施形態例で示した基板モデルのセル分割は、組み合わせても良い。例えば、図２０に示すように、第４の実施形態例で説明した格子状に配列されたセルを、第２の実施形態例で説明したセルの高さ方向を複数のセルに分割してモデル化することもできる。その際には、図５に示すメッシュ分割手段１８及びメッシュ分割修正手段２０は、図２０に示すメッシュ分割に対応する手段として構成される。第２の実施形態例で説明したように、セル１０１の高さ方向を複数のセルでモデル化しても、ショートカットパスの影響は変化しない。従って、図２０に示す基板モデルと、図９に示す基板モデルとは、同じアルゴリズムでショートカットパスの影響の算出が可能である。
【００９６】
メッシュ分割の修正については、計算機が自動で修正する方法と、解析者が前述のアルゴリズムに従って手動で修正する方法とが考えられる。第６の実施形態例では、ステップＳ２で、ショートカットパスが解析精度を低下させると判定されたときは、ステップＳ３又はステップＳ６の何れに進むかは、解析者が選択して決定することもできる。また、αiの重み付けは、前述のものに限られず、様々な重みの付け方の中から選ぶことができる。
【００９７】
以上、本発明をその好適な実施形態例に基づいて説明したが、本発明の基板モデル作成装置及び方法、並びに基板ノイズ解析装置及び方法は、上記実施形態例にのみ限定されるものでなく、上記実施形態例の構成から種々の修正及び変更を施した基板モデル作成装置及び方法、並びに基板ノイズ解析装置及び方法も、本発明の範囲に含まれる。
【００９８】
【発明の効果】
以上説明したように、本発明の基板モデル作成装置及び方法、並びに基板ノイズ解析装置及び方法は、異なるセルサイズに半導体集積回路の基板部分をメッシュ分割して基板モデルを作成する場合でも、抵抗比を計算し、基板抵抗減少率を求めることで、簡易にショートカットパスの影響が大きいか否かを判断できる。ショートカットパスの影響が大きいと判断されたときには、メッシュサイズの変更や、重み付け計算を行うことで、ショートカットパスの影響が所望の値以下となる基板モデルを作成する。このため、基板ノイズの解析を精度よく行うことができる。
【図面の簡単な説明】
【図１】半導体集積回路の基板モデルを示す模式立体図であり、（ａ）はメッシュ分割を、（ｂ）、（ｃ）、（ｄ）は基板モデルの等価回路を共に示している。
【図２】半導体集積回路の基板モデルを示す模式立体図。
【図３】抵抗比ｘと基板抵抗減少率Ｅとの関係を示すグラフ。
【図４】基板抵抗減少率Ｅを所望の値にする抵抗比ｘminを示す表。
【図５】本発明の第１の実施形態例の基板ノイズ解析装置を、その動作手順を示すフローチャートと共に示すブロック図。
【図６】半導体集積回路の基板モデルを示す模式立体図であり、（ａ）はメッシュ分割を、（ｂ）は等価回路を共に示している。
【図７】基板抵抗減少率と、メッシュ分割数との関係を示すグラフ。
【図８】半導体集積回路の基板モデルを示す模式立体図であり、（ａ）、（ｂ）、（ｃ）、（ｄ）はそれぞれメッシュ分割を示している。
【図９】半導体集積回路の基板モデルを示す模式立体図であり、（ａ）、（ｂ）はそれぞれメッシュ分割を示している。
【図１０】半導体集積回路の基板モデルを示す模式立体図であり、（ａ）、（ｂ）、（ｃ）、（ｄ）はそれぞれメッシュ分割を等価回路と共に示している。
【図１１】半導体集積回路の基板モデルを示す模式立体図であり、（ａ）、（ｂ）はそれぞれメッシュ分割を等価回路と共に示している。
【図１２】半導体集積回路の基板モデルを等価回路と共に示す模式立体図。
【図１３】基板抵抗減少率Ｅと抵抗比ｘとの関係を、重み付けがある場合及びない場合に付いて示すグラフ。
【図１４】半導体集積回路の基板モデルを等価回路と共に示す模式立体図。
【図１５】接続面に垂直な方向の基板抵抗と抵抗比ｘとの関係を示すグラフ。
【図１６】本発明の第６の実施形態例の基板ノイズ解析装置を、その動作手順を示すフローチャートと共に示すブロック図。
【図１７】半導体集積回路の基板モデルを示し、（ａ）は基板モデルのセル分割を等価回路と共に示す模式ブロック図、（ｂ）は簡略化した等価回路を示す回路図。
【図１８】図１７のセル分割数を変化させたときの図１７（ｂ）に示す回路を示す回路図であり、（ａ）はｎ＝１、（ｂ）はｎ＝３、（ｃ）はｎ＝５、（ｄ）はｎ＝７のときの回路を示す。
【図１９】半導体集積回路の基板モデルを示し、（ａ）は基板モデルのセル分割を等価回路と共に示す模式ブロック図、（ｂ）は簡略化した等価回路を示す回路図。
【図２０】半導体集積回路の基板モデルを示す模式立体図。
【図２１】図２２の単位セルモデル２０１を示す模式立体図。
【図２２】半導体集積回路の基板モデルのメッシュ分割を示す模式立体図。
【図２３】図２２の基板モデルの等価回路を示す回路図。
【図２４】半導体集積回路の一例を示す断面図。
【図２５】異なるセルサイズを有するセルに分割する基板モデルを示す模式断面図であり、（ａ）はセル分割を、（ｂ）は等価回路と共に示している。
【符号の説明】
１１ 入力装置
１２ データ処理装置
１３ 記憶装置
１４ 出力装置
１５ レイアウトデータ記憶部
１６ デバイスパラメータ記憶部
１７ 基板モデルネットリスト記憶部
１８ メッシュ分割手段
１９ メッシュ分割の妥当性判定手段
２０ メッシュ分割修正手段
２１ ネットリスト変換手段
２２ シミュレーション手段
６２ 抵抗素子
１０１、１０２、１０３：基板モデルのセル
１１１ ウェル領域
１１２ 拡散層
１１３ 基板領域
１１７ セル分割線
２０１ 単位セルモデル
２０３ 抵抗要素
Claims (7)
- 半導体集積回路における基板部分を、複数種類のサイズを持つセルにメッシュ分割し、各セルを１個以上の抵抗素子から成る、又は、抵抗素子及び容量素子から成るインピーダンス要素に模擬することで、前記基板部分を等価回路でモデル化する基板モデル作成装置であって、
前記メッシュ分割に際して分割の妥当性を判定する判定手段を備え、該判定手段は、
第１のサイズを有する複数の第１セル領域と、該第１セル領域に隣接し前記第１のサイズよりも大きな第２のサイズを有する１つの第２セル領域との間の境界と平行なインピーダンスを、前記第１のセル領域を表現する第１のインピーダンスとして算出し、
前記第１のセル領域と前記第２のセル領域との間の接続を表現する第２のインピーダンスを、各領域のメッシュサイズと各領域の抵抗率とに基づいて算出し、
前記第１のインピーダンスと前記第２のインピーダンスとの比率と、モデル精度に関連づけられた所定値とを比較することにより、基板モデルが所望の解析精度を満足するか否かの判定を行うことを特徴とする基板モデル作成装置。 - 前記判定手段が、所望の解析精度サイズを満足しないと判定すると、メッシュサイズを変更して再度メッシュ分割を行う、請求項１に記載の基板モデル作成装置。
- 前記インピーダンスの比率と前記所定値との違いに依存してメッシュ分割サイズを修正する、請求項２に記載の基板モデル作成装置。
- 前記インピーダンスの比率と前記所定値との違いに依存して、サイズが異なるセル相互の接続部分を模擬するインピーダンス要素のインピーダンスを重み付けする補正を行う、請求項１〜３の何れかに記載の基板モデル作成装置。
- 請求項１〜４の何れかに記載の基板モデル作成装置が作成した基板モデルに対し、基板上に作りこまれた機能回路のネットリストを結合して回路シミュレーションを行うことを特徴とする基板ノイズ解析装置。
- データ処理装置を用いて、半導体集積回路における基板部分を、複数種類のサイズを持つセルにメッシュ分割し、各セルを１個以上の抵抗素子から成る、又は、抵抗素子及び容量素子から成るインピーダンス要素に模擬することで、前記基板部分を等価回路でモデル化する基板モデル作成方法であって、
前記データ処理装置が、第１のサイズを有する複数の第１セル領域と、該第１セル領域に隣接し前記第１のサイズよりも大きな第２のサイズを有する１つの第２セル領域との間の境界と平行なインピーダンスを、前記第１のセル領域を表現する第１のインピーダンスとして算出し、
前記データ処理装置が、前記第１のセル領域と前記第２のセル領域との間の接続を表現する第２のインピーダンスを、各領域のメッシュサイズと各領域の抵抗率とに基づいて算出し、
前記データ処理装置が、前記第１のインピーダンスと前記第２のインピーダンスとの比率と、モデル精度に関連づけられた所定値とを比較することにより、基板モデルが所望の解析精度を満足するか否かの判定を行うことを特徴とする基板モデル作成方法。 - データ処理装置を用いて回路シミュレーションを行い、基板ノイズ解析を行う方法であって、
前記データ処理装置が、請求項６に記載の基板モデル作成方法で作成した基板モデルに対し、基板上に作りこまれた機能回路のネットリストを結合して回路シミュレーションを行うことを特徴とする基板ノイズ解析方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002068220A JP4119140B2 (ja) | 2002-03-13 | 2002-03-13 | 基板モデル作成装置及び方法、並びに基板ノイズ解析装置及び方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002068220A JP4119140B2 (ja) | 2002-03-13 | 2002-03-13 | 基板モデル作成装置及び方法、並びに基板ノイズ解析装置及び方法 |
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2008059869A Division JP4377437B2 (ja) | 2008-03-10 | 2008-03-10 | 基板モデル作成装置、並びに基板ノイズ解析装置及び方法 |
| JP2008059870A Division JP2008165831A (ja) | 2008-03-10 | 2008-03-10 | 基板モデル作成装置及び方法、並びに基板ノイズ解析装置及び方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003271695A JP2003271695A (ja) | 2003-09-26 |
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Family
ID=29199370
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002068220A Expired - Fee Related JP4119140B2 (ja) | 2002-03-13 | 2002-03-13 | 基板モデル作成装置及び方法、並びに基板ノイズ解析装置及び方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4119140B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006209590A (ja) | 2005-01-31 | 2006-08-10 | Ricoh Co Ltd | 電磁界解析装置および解析方法、ならびに解析プログラム |
| JP4882668B2 (ja) * | 2006-10-30 | 2012-02-22 | 富士通株式会社 | 電源ノイズ解析プログラム、記録媒体、電源ノイズ解析装置および電源ノイズ解析方法 |
| JP2009276822A (ja) | 2008-05-12 | 2009-11-26 | Nec Electronics Corp | 半導体デバイス設計支援装置及び半導体デバイス設計支援方法 |
-
2002
- 2002-03-13 JP JP2002068220A patent/JP4119140B2/ja not_active Expired - Fee Related
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|---|---|
| JP2003271695A (ja) | 2003-09-26 |
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