JP4325274B2 - 半導体装置モデル作成方法及び装置 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体装置の電源ノイズの振る舞いを解析する場合に用いる半導体装置モデル（電源ノイズ解析用ＬＳＩモデル）作成方法及び装置に関する。
【０００２】
【従来の技術】
近年、半導体装置の微細加工技術の発展とともに半導体装置が大規模化、高速化し、電源電圧が低下している。また、半導体装置の大規模化に伴って半導体装置に搭載可能な機能が増大し、外部とのやり取りに必要な入出力セルの数も増大する傾向にある。
【０００３】
このような状況下においては、半導体装置内部のインダクタンスに起因する電源ノイズの影響や、入出力セルや論理ゲートの同時スイッチングに起因する電源ノイズの影響を無視することができない。この結果、最近の半導体装置では、電源ノイズの影響を正しく解析せずに設計を行うと、思わぬ手戻りを強いられることになる。
【０００４】
しかし、従来の電源ノイズ解析手法においては、入出力セルとそれが接続するパッケージ、内部負荷、外部負荷を集中定数で表現した簡易モデルが用いられることが多い。また、半導体装置内部の電源配線網を分布定数として表現している場合でも、電源配線網は、抵抗と容量のＲＣモデルとして表現しているケースが多い。更に、入出力セルの同時スイッチングによるノイズと論理ゲートの同時スイッチングによるノイズとを別々にモデル化し、別々に解析することが多い。
【０００５】
【特許文献１】
特開２００１−２２２５７３号公報
【０００６】
【発明が解決しようとする課題】
このように、従来の電源ノイズ解析手法においては、単純な半導体装置モデルが用いられているので、多彩な配線構造を有する半導体装置をモデル化することが困難であり、フリップチップタイプの半導体装置や動作電圧の異なるマクロなどを含むような半導体装置、あるいは意図的に内部の接地線が分割された半導体装置など、電源配線が一様ではないタイプの半導体装置のモデル化を精度良く行うことができず、電源ノイズの解析を高精度に行うことができないという問題点があった。
【０００７】
また、双方向に信号が伝播する入出力セルをうまく扱うことができないという問題点や、半導体装置外部の負荷を集中定数系の抵抗と容量で表現しており、入出力セルの決定や、ダンピング抵抗の調整や、ボード上の配線計画をうまく行うことができないという問題点や、入出力セルのスイッチングに起因する電源ノイズと論理ゲートのスイッチングに起因する電源ノイズとの相互作用や、そのような電源ノイズ状況下での入出力セルの動作を精度よく解析することができないという問題点もあった。
【０００８】
本発明は、かかる点に鑑み、電源ノイズ解析対象の半導体装置の電源ノイズの解析を高精度に行うことができる半導体装置モデル作成方法及び装置を提供することを目的とする。
【０００９】
【課題を解決するための手段】
本発明の半導体装置モデル作成方法及び装置は、電源ノイズ解析対象の半導体装置の電源配線、内部容量、内部消費電流及び入出力セルのモデルを作成し、これら電源配線、内部容量、内部消費電流及び入出力セルのモデルを結合し、電源ノイズ解析対象の半導体装置について、電源ノイズ解析用の半導体装置モデルを作成するものであり、前記内部容量のモデルには論理ゲートの容量を含み、前記入出力セルのモデルには伝送線路要素を含むというものである。
【００１０】
【発明の実施の形態】
以下、図１〜図２５を参照して、本発明の半導体装置モデル作成方法及び装置の実施形態について説明する。
【００１１】
図１は本発明の半導体装置モデル作成装置の一実施形態の構成図である。本発明の半導体装置モデル作成装置の一実施形態は、電源ノイズ解析対象の半導体装置を電源配線、内部容量、内部消費電流及び入出力セルに分け、これら電源配線、内部容量、内部消費電流及び入出力セルのモデルを作成し、これら電源配線、内部容量、内部消費電流及び入出力セルのモデルを結合し、電源ノイズ解析対象の半導体装置について、電源ノイズ解析用の半導体装置モデルを作成するというものである。
【００１２】
図１中、１は電源ノイズ解析用の半導体装置モデルの作成に必要な情報を格納する半導体装置モデル作成用情報格納部、２は半導体装置モデル作成用情報格納部１に格納されている半導体装置モデル作成用情報を入力して電源ノイズ解析用の半導体装置モデルを作成する半導体装置モデル作成部、３は半導体装置モデル作成部２が作成した電源ノイズ解析用の半導体装置モデルを格納する半導体装置モデル格納部である。
【００１３】
半導体装置モデル作成用情報格納部１において、４は電源ノイズ解析対象の半導体装置のレイアウト情報を格納する半導体装置レイアウト情報格納手段、５は電源ノイズ解析対象の半導体装置の動作条件を格納する半導体装置動作条件格納手段、６は電源ノイズ解析対象の半導体装置の負荷条件を格納する半導体装置負荷条件格納手段、７は電源ノイズ解析対象の半導体装置の入出力セルの回路記述を格納する半導体装置回路記述格納手段である。
【００１４】
半導体装置モデル作成部２において、８は電源ノイズ解析対象の半導体装置のレイアウト情報から、回路シミュレータで解析可能な電源配線のモデル（以下、電源配線サブモデルという）を作成する電源配線サブモデル作成手段、９は電源ノイズ解析対象の半導体装置のレイアウト情報から、回路シミュレータで解析可能な内部容量のモデル（以下、内部容量サブモデルという）を作成する内部容量サブモデル作成手段である。
【００１５】
１０は電源ノイズ解析対象の半導体装置のレイアウト情報及び動作条件から、回路シミュレータで解析可能な内部消費電流のモデル（以下、内部消費電流サブモデルという）を作成する内部消費電流サブモデル作成手段、１１は電源ノイズ解析対象の半導体装置のレイアウト情報、動作条件、負荷条件及び入出力セルの回路記述から、回路シミュレータで解析可能な入出力セルのモデル（以下、入出力サブモデルという）を作成する入出力サブモデル作成手段である。
【００１６】
１２は電源配線サブモデル作成手段８が作成した電源配線サブモデルと、内部容量サブモデル作成手段９が作成した内部容量サブモデルと、内部消費電流サブモデル作成手段１０が作成した内部消費電流サブモデルと、入出力サブモデル作成手段１１が作成した入出力サブモデルを結合して、電源ノイズ解析対象の半導体装置について、回路シミュレータで解析可能な電源ノイズ解析用の半導体装置モデルを作成するサブモデル結合手段である。
【００１７】
図２は電源配線サブモデル作成手段８の構成図である。図２中、１３は電源ノイズ解析対象の半導体装置のレイアウト情報から電源配線を抽出し、抽出した電源配線を格子状に複数個の電源配線に分割する電源配線分割手段、１４は電源配線分割手段１３により分割された各電源配線について抵抗、インダクタンスを計算する電源配線サブモデル抵抗・インダクタンス計算手段である。
【００１８】
１５は電源配線サブモデル抵抗・インダクタンス計算手段１４の計算結果を元に、回路シミュレータで解析可能な電源配線サブモデルの回路記述を作成する電源配線サブモデル回路記述作成手段である。なお、格子内の電源配線網は、同一電源種であっても、一般に、複数の配線層から構成されているので、電源配線サブモデルの抵抗・インダクタンスとするために、必要に応じて、それらを合成する場合がある。また、電源配線サブモデルの作成にあたっては、解析時間を重視した簡略モデルと解析精度を重視した詳細モデルとがある。
【００１９】
図３は内部容量サブモデル作成手段９の構成図である。図３中、１６は電源ノイズ解析対象の半導体装置のレイアウト情報から電源配線間の容量や、デカップリングキャパシタの配置情報及び論理ゲートの配置情報と論理ゲートが駆動する信号配線の配置情報を抽出し、それらを電源配線を分割する場合と同様に格子状に分割する内部容量分割手段である。
【００２０】
１７は格子毎に内部に含まれる電源配線間の容量、デカップリングキャパシタの容量及びトランジスタの容量を合成して格子内の容量値を計算する内部容量計算手段である。なお、内部容量計算手段１７における容量の計算の際には、容量に直列に接続されている抵抗の成分も考慮し、この抵抗と容量で決まる時定数が近いもの同士を合成することが最適である。このようにすることで、デカップリングセルの周波数特性や動作していない論理ゲートがデカップリングセルのように振舞う際の周波数特性を精度良くモデル化することが可能になる。
【００２１】
１８は内部容量計算手段１７の計算結果を元に、回路シミュレータで解析可能な内部容量サブモデルの回路記述を作成する内部容量サブモデル回路記述作成手段である。時定数値の離れた内部容量同士は別々の回路記述として作成される。
【００２２】
図４は内部消費電流サブモデル作成手段１０の構成図である。図４中、１９は電源ノイズ解析対象の半導体装置のレイアウト情報から論理ゲートの配置情報を抽出し、それを電源配線を分割する場合と同様に格子状に分割する内部消費電流分割手段である。
【００２３】
２０は格子毎に内部に含まれている論理ゲートのスイッチングのタイミングを考慮して消費電流波形を合成し、格子内の消費電流波形を計算する内部消費電流計算手段である。なお、格子内の論理ゲートのスイッチングのタイミングが不明の場合には、チップの動作周波数と消費電力から１サイクル中での平均消費電流を求め、1サイクル中の消費電荷を変化させない形で消費電流波形を作成する。
【００２４】
２１は内部消費電流計算手段２０の計算結果を元に、回路シミュレータで解析可能な内部消費電流サブモデルの回路記述を作成する内部消費電流サブモデル回路記述作成手段である。
【００２５】
図５は入出力サブモデル作成手段１１の構成図である。２２は電源ノイズ解析対象の半導体装置のレイアウト情報から入出力セルの配置を抽出する入出力セル分割手段である。なお、電源ノイズ解析に用いる入出力セルは、機能別に分けると、入力セルモデル、出力セルモデル、入出力セルモデル、電源セルモデルの４種類がある。
【００２６】
２３は電源ノイズ解析対象の半導体装置の動作条件に基づいて、入力セルモデル及び入出力セルモデルの場合には、外部信号源の信号を発生し、出力セルモデル及び入出力セルモデルの場合には、内部信号源の信号を発生し、入出力セルモデルの場合には極性（入力又は出力）を切り替える制御信号を発生する入力信号発生手段である。
【００２７】
なお、入力信号発生手段２３で発生させる入力信号を適切に設定することで、入出力セルの同時スイッチングにより発生するノイズや、そのノイズに起因する入出力セルの遅延変動の影響を解析することが可能である。また、そのような電源ノイズ状況下における入出力セルの入力、出力の極性切り替え時の振る舞いも解析することが可能である。
【００２８】
２４は電源ノイズ解析対象の半導体装置の負荷条件に基づいて、入力セル及び入出力セルが駆動する内部容量、パッケージのボンディングワイヤ・リードフレームの抵抗・容量・インダクタンス、プリント基板上に実装されるダンピング抵抗、信号配線・電源配線としての分布定数線路、外部負荷を作成する負荷発生手段である。
【００２９】
２５は入出力セルの配置に従って入出力セルの回路記述を並べて、これに入力信号発生手段２３で作成した入力信号、負荷発生手段２４で作成した負荷を結合して回路シミュレータで解析可能な入出力サブモデルの回路記述を作成する入出力サブモデル回路記述作成手段である。
【００３０】
図６は本発明の半導体装置モデル作成方法の一実施形態（本発明の半導体装置モデル作成装置の一実施形態を使用した半導体装置モデル作成方法）を示す流れ図である。本発明の半導体装置モデル作成方法の一実施形態は、電源ノイズ解析対象の半導体装置について、（１）電源配線サブモデル作成手段８による電源配線サブモデルの作成、（２）内部容量サブモデル作成手段９による内部容量サブモデルの作成、（３）内部消費電流サブモデル作成手段１０による内部消費電流サブモデルの作成、（４）入出力サブモデル作成手段１１による入出力サブモデルの作成を順に行い、最後に、（５）サブモデル結合手段１２による電源ノイズ解析用の半導体装置モデルの作成を行うというものである。
【００３１】
図７〜図９は電源配線サブモデル作成手段８で作成される電源配線サブモデルの概念図である。本実施形態では、電源配線を電源種別に複数のレイヤーに分け、それぞれのレイヤーを指定した分割数で格子状に分割し、分割した領域（電源格子）の各々に存在する電源配線の抵抗及びインダクタンスを十字形の回路モデルに割り付けて電源配線サブモデルとする。
【００３２】
なお、格子内の電源配線網は、同一電源種であっても、一般に、複数の配線層から構成されており、上下の配線層どうしはビア（ＶＩＡ）により接続されている。電源配線サブモデルの作成にあたっては、モデルの規模を小さくして解析時間を短縮する目的で、同じ電源種の異なる配線層の電源配線の抵抗・インダクタンスを合成して２次元の簡易電源配線サブモデルを作成する場合と、モデルの精度を向上させる目的で、同じ電源種であっても、異なる配線層の電源配線の抵抗・インダクタンスについて個別にモデル化して、それらをビアの配線をモデル化したビアモデルにより接続することで３次元の詳細電源配線サブモデルを作成する場合の２通りの方法を選択することができる。
【００３３】
図７は簡易電源配線サブモデルの例である。図７中、２６は３.３Ｖ系の電源配線層であるＶＤＥ配線層、２７は１.２Ｖ系の電源配線層であるＶＤＤ配線層、２８は０Ｖ（接地）系の電源配線層であるＶＳＳ配線層、２９は電源配線サブモデルの１個を示している。
【００３４】
即ち、図７の例では、電源配線層は、２ｍｍ×２ｍｍの正方形とされ、ＶＤＥ配線層２６と、ＶＤＤ配線層２７と、ＶＳＳ配線層２８に分けられ、これらＶＤＥ配線層２６、ＶＤＤ配線層２７及びＶＳＳ配線層２８は、それぞれ４（縦）×４（横）に分割され、分割された５００μｍ×５００μｍの格子領域内に存在する電源配線の抵抗及びインダクタンスを同じ電源配線種の異なる配線層について合成を行った後で、２次元十字形の回路モデルに割り付けて電源配線サブモデルが作成されている。
【００３５】
図８は図７と同様に簡易電源配線サブモデルの例である。図８中、３０は３.３Ｖ系の電源配線層であるＶＤＥ配線層、３１は１.２Ｖ系の電源配線層であるＶＤＤ配線層、３２は０Ｖ系の電源配線層であるＶＳＳ配線層、３３、３４はそれぞれ電源配線サブモデルの１個を示している。
【００３６】
即ち、図８の例では、電源配線層は、２ｍｍ×２ｍｍの正方形とされ、ＶＤＥ配線層３０と、ＶＤＤ配線層３１と、ＶＳＳ配線層３２に分けられ、これらＶＤＥ配線層３０、ＶＤＤ配線層３１及びＶＳＳ配線層３２は、それぞれ８（縦）×８（横）に分割され、分割された２５０μｍ×２５０μｍの格子領域内に存在する電源配線の抵抗及びインダクタンスを同じ電源配線種の異なる配線層について合成を行った後で、２次元十字形の回路モデルに割り付けて電源配線サブモデルが作成されている。
【００３７】
図９は詳細電源配線サブモデルの例であり、図９中、３５はＶＳＳ配線第１層、３６はＶＳＳ配線第２層、３７はＶＳＳ配線第３層、３８、３９は２次元十字形の電源配線サブモデル、４０はビアモデル、４１は３次元電源配線サブモデルである。
【００３８】
即ち、図９の例では、電源配線層は、２ｍｍ×２ｍｍの正方形とされ、０Ｖ系の電源配線層であるＶＳＳ配線は、ＶＳＳ配線第１層３５、ＶＳＳ配線第２層３６及びＶＳＳ配線第３層３７の３つの配線層から構成され、各層間の接続はビアにより行われている。
【００３９】
これら配線層３５〜３７は、それぞれ８（縦）×８（横）に分割され、分割された２５０μｍ×２５０μｍの格子領域内に存在する電源配線の抵抗及びインダクタンスを、電源配線種毎かつ配線層毎個別に２次元十字形の回路モデルに割り付けて、ビア部分についても垂直方向の電源配線と考えられるのでモデル化を行い、このビアモデルを用いて配線層同士を接続することでＶＳＳの電源配線全体の３次元の詳細電源配線サブモデルが作成されている。ＶＳＳ以外の電源種（ＶＤＥ配線層、ＶＤＤ配線層など）についても同様の方法で３次元の詳細電源配線サブモデルを作成することができる。
【００４０】
図７〜図９の例の場合、格子の場所によっては、電源配線が途中で切れている構造も考えられ、十字形の回路モデルをそのまま適用すると、未結合の抵抗とインダクタンスが残る場合がある。そのような場合には、該当個所を削除しておく必要がある。この処理は、人手で行うことができるが、モデル作成時に、プログラムで自動的に行うこともできる。図８中の電源配線サブモデル３３及び図９中の電源配線サブモデル３８、３９は、削除処理を行った電源配線サブモデルの１個の例である。
【００４１】
このように電源配線サブモデルを修正することで、多彩な配線構造をモデル化することが可能になり、フリップチップタイプの半導体装置や動作電圧の異なるマクロなどを含むような半導体装置、あるいは意図的に内部の接地線が分割された半導体装置など、電源配線が一様ではないタイプの半導体装置についてもモデル化を行うことが可能となる。
【００４２】
また、半導体装置の基板部分を電源配線に見立てて、図９に示す詳細電源配線サブモデル作成方法を適用すると、半導体装置モデルに結合可能な基板モデルを作成することもできる。基板モデルを電源配線サブモデルに接続することで基板を通じたノイズの伝播を解析することが可能になる。
【００４３】
また、電源配線サブモデルやビアモデル中の抵抗やインダクタンスの値に関しては、設計仕様から見積もった値を設定するか、又は、実レイアウトから抽出した値を用いる。また、図７〜図９の例では、分割数が小さいが、分割数を十分大きくとると、電源配線網を分布定数線路として表現していることになり、電源配線のノイズの振る舞いを詳細に解析することが可能になる。
【００４４】
図１０は内部容量サブモデル作成手段９で作成される内部容量サブモデルの一例の概念図である。図１０中、４２はＶＤＥ電源配線サブモデル又はＶＤＤ電源配線サブモデル、４３はＶＳＳ電源配線サブモデル、４４は内部容量サブモデルである。内部容量サブモデル４４は、着目している２つの電源配線サブモデル４２、４３が表現する面内に存在する電源配線間の容量と、電源ノイズを低減するためのデカップリングキャパシタの容量と、論理ゲートの容量の合計値を容量として定義する。
【００４５】
このように、半導体装置を格子状に分割し、格子毎に内部に存在する容量の合計値を単位としてモデル化を行うため、半導体装置内部の容量の分布を表現することができ、また、デカップリングキャパシタの配置の最適化など、電源ノイズを低減する容量成分の効果を精度良く解析することが可能となる。
【００４６】
図１１及び図１２は内部容量サブモデル作成手段９で作成される内部容量サブモデルの他の例の概念図である。図１１、図１２中、４５が内部容量サブモデルである。内部容量サブモデル４５は、着目している２つの電源配線サブモデル４２、４３が表現する面内に存在する電源配線間の容量と、デカップリングキャパシタの容量と、動作してない論理ゲートの容量とその論理ゲートが駆動している信号配線の容量と、それらの容量に直列に存在する抵抗成分から構成される。
【００４７】
抵抗成分としては、論理ゲート内部のトランジスタの抵抗や信号配線の抵抗などが含まれる。このように、半導体装置を格子状に分割し、格子毎に内部に存在する容量を単位としてモデル化を行うため、半導体装置内部の容量の分布を表現することができる。
【００４８】
なお、図１１は電源配線サブモデル１個が表現する領域内に存在するこれらの容量・抵抗成分を１つに合成した簡易内部容量サブモデルである。格子領域内部に存在する容量とその抵抗成分で決まる時定数のばらつきが小さい場合は、簡易モデルを使用することで、モデルの規模を小さくすることができる。
【００４９】
一般的には、領域内に存在する容量と抵抗の組み合わせは様々であり、このことは時定数が違うことを意味する。時定数が違うということは周波数特性も違うということであり、ノイズに対して内部容量の応答が一様ではないことになる。図１２はそのような場合に用いる詳細内部容量サブモデルで、時定数の近いもの同士を合成して、時定数のグループ毎に別々の回路でモデル化している。このようにすることで、半導体装置のノイズに対してのこれら内部容量の周波数応答の違いを解析することが可能になる。
【００５０】
例えば、図１２において論理ゲートとデカップリングセルを個別の内部容量モデルとして定義すれば、デカップリングセルの周波数特性と動作していない論理ゲートの周波数特性を正しく表現することができるモデルになる。このモデルで解析を行うことで、デカップリングセルの種類の決定や、配置の最適化を検討することができる。
【００５１】
図１３は内部消費電流サブモデル作成手段１０で作成される内部消費電流サブモデルの概念図である。図１３中、４６が内部消費電流サブモデルである。内部消費電流サブモデル４６は、着目している電源配線サブモデル４２、４３が表現する面内に存在する論理ゲートの消費電流の合計値の電流源として定義する。
【００５２】
消費電流は面内に存在する個々の論理ゲートのスイッチタイミングを考慮して合成することもできるし、設計者が見積もった値を設定することもできる。また、面内のクロック系回路だけスイッチタイミングを考慮して合成し、残りの論理ゲートは見積もった値で合成するということもできる。
【００５３】
このように、内部消費電流については、半導体装置を格子状に分割し、その中に存在する論理ゲートのスイッチタイミングを考慮してモデル化を行うため、半導体装置内部の消費電流の分布を表現することができ、例えば、クロックバッファの局所配置やデータパス部、ＲＡＭなどについて個別に消費電流波形を設定することができ、半導体装置内部の論理ゲートによる電流消費に起因する電源ノイズを高精度に解析することが可能となる。
【００５４】
図１４は入出力サブモデル作成手段１１で作成される入力セルモデルの一例の概念図である。この入力セルモデルは、入力セルのトランジスタレベル回路記述４７を半導体装置の実際の位置に配置し、外部信号４８、分布定数線路４９、ダンピング抵抗５０、ボンディングワイヤ・リードフレーム５１及び内部負荷５２を接続して構成される。
【００５５】
図１５は入出力サブモデル作成手段１１で作成される入力セルモデルの他の例の概念図である。この入力セルモデルは、入力セルのトランジスタレベル回路記述４７を半導体装置の実際の位置に配置し、外部信号４８、分布定数線路４９、ダンピング抵抗５０、リードフレーム５１Ａ、ボンディングワイヤ５１Ｂ及び内部負荷５２を接続して構成される。
【００５６】
ここで、分布定数線路４９は半導体装置外部のボード上の配線を表しており、内部負荷５２は、入力セル４７と論理ゲートを接続している配線の容量と、論理ゲート自身のゲート容量を表している。また、入力セルモデルは着目する入力セルの真上に存在する電源配線サブモデル５３、５４、５５とも接続されている。
【００５７】
なお、図１４、図１５において、ボンディングワイヤ・リードフレーム５１、リードフレーム５１Ａ及びボンディングワイヤ５１Ｂは、それぞれ簡単化のために１つの抵抗・インダクタンスの組で表現しているが、これらは、抵抗・容量・インダクタンスで構成される回路網であっても良い。また、図１５はペリフェラルタイプ実装の半導体装置を表現しているが、ボンディングワイヤ５１Ｂをバンプに対応させると、フリップチップ実装の半導体装置を表現することもできる。
【００５８】
図１６は入出力サブモデル作成手段１１で作成される出力セルモデルの一例の概念図である。この出力セルモデルは、出力セルのトランジスタレベル回路記述５６を半導体装置の実際の位置に配置し、外部負荷５７、分布定数線路５８、ダンピング抵抗５９、ボンディングワイヤ・リードフレーム６０及び内部信号６１を接続して構成される。
【００５９】
図１７は入出力サブモデル作成手段１１で作成される出力セルモデルの他の例の概念図である。この出力セルモデルは、出力セルのトランジスタレベル回路記述５６を半導体装置の実際の位置に配置し、外部負荷５７、分布定数線路５８、ダンピング抵抗５９、リードフレーム６０Ａ、ボンディングワイヤ６０Ｂ及び内部信号６１を接続して構成される。
【００６０】
ここで、分布定数線路５８は半導体装置外部のボード上の配線を表しており、内部信号６１は出力セル５６の入力端子付近での入力信号波形を表している。また、出力セルモデルは着目する出力セルの真上に存在する電源配線サブモデル６２、６３、６４とも接続されている。
【００６１】
なお、図１６、図１７において、ボンディングワイヤ・リードフレーム６０、リードフレーム６０Ａ及びボンディングワイヤ６０Ｂは、それぞれ簡単化のために１つの抵抗・インダクタンスの組で表現しているが、これらは、抵抗・容量・インダクタンスで構成される回路網であっても良い。また、図１７はペリフェラルタイプ実装の半導体装置を表現しているが、ボンディングワイヤ６０Ｂをバンプに対応させると、フリップチップ実装の半導体装置を表現することもできる。
【００６２】
図１８は入出力サブモデル作成手段１１で作成される入出力セルモデルの一例の概念図である。入出力セルモデルは、入出力セルのトランジスタレベル回路記述６５を半導体装置の実際の位置に配置し、外部信号６６、外部負荷６７、動作切り替えスイッチ６８、分布定数線路６９、ダンピング抵抗７０、ボンディングワイヤ・リードフレーム７１、内部負荷７２、内部信号７３及び内部動作切り替え信号（図示せず）を接続して構成される。
【００６３】
図１９は入出力サブモデル作成手段１１で作成される入出力セルモデルの他の例の概念図である。入出力セルモデルは、入出力セルのトランジスタレベル回路記述６５を半導体装置の実際の位置に配置し、外部信号６６、外部負荷６７、動作切り替えスイッチ６８、分布定数線路６９、ダンピング抵抗７０、リードフレーム７１Ａ、ボンディングワイヤ７１Ｂ、内部負荷７２、内部信号７３及び内部動作切り替え信号（図示せず）を接続して構成される。
【００６４】
入出力セルの場合には、入力セルとしても、出力セルとしても動作するので、入力セルモデルと出力セルモデルを合わせたものに動作切り替えの仕組みを追加した構成になっている。図１８、図１９の例では、外部の動作切り替えをスイッチ６８で行っているが、この部分は入出力セルなどのトランジスタ回路を用いることもできる。
【００６５】
ここで、分布定数線路６９は半導体装置外部のボード上の配線を表しており、内部負荷７２は、入力セル６５Ａと論理ゲートを接続している配線の容量と、論理ゲート自身の入力容量を表している。内部信号７３は、出力セル６５Ｂの入力端子付近での入力信号波形を表している。
【００６６】
また、入出力セルモデルは、着目する出力セルの真上に存在する電源配線サブモデル７４、７５、７６とも接続されている。この入出力セルモデルに対して入出力の切り替えの制御信号を適切に設定し、解析を行うことで入出力セルの動作モード（入力モード又は出力モード）の動的な切り替え時の解析も可能になる。
【００６７】
なお、図１８、図１９において、ボンディングワイヤ・リードフレーム７１、リードフレーム７１Ａ及びボンディングワイヤ７１Ｂは、それぞれ簡単化のために１つの抵抗・インダクタンスの組で表現しているが、これらは、抵抗・容量・インダクタンスで構成される回路網であっても良い。また、図１９はペリフェラルタイプ実装の半導体装置を表現しているが、ボンディングワイヤ７１Ｂをバンプに対応させると、フリップチップ実装の半導体装置を表現することもできる。
【００６８】
図２０は入出力サブモデル作成手段１１で作成される電源セルモデルの一例の概念図である。ＶＤＥ又はＶＤＤの電源セルモデルは、電源セル７７を半導体装置の実際の位置に配置し、外部電源（ＶＤＥ又はＶＤＤ）７８及びボンディングワイヤ・リードフレーム７９を付加して構成され、電源配線サブモデル８０に接続される。
【００６９】
この例では、外部電源７８はボンディングワイヤ・リードフレーム７９に直接に接続されているが、外部電源７８とボンディングワイヤ・リードフレーム７９との間に、ボード上の電源配線を表現する分布定数線路や電源プレーンを表現する回路網が挿入されていても良い。また、ボンディングワイヤ・リードフレーム７９は、簡単化のために１つの抵抗・インダクタンスの組で表現しているが、ここは抵抗・容量・インダクタンスで構成される回路網であっても良い。
【００７０】
ＶＳＳの電源セルモデルは、電源セル８１を半導体装置の実際の位置に配置し、外部電源（ＶＳＳ）８２及びボンディングワイヤ・リードフレーム８３を付加して構成され、電源配線サブモデル８４に接続される。電源セル７７、８１は、電源種毎に接続されている外部電源７８、８２の電圧値は違うものの構造は同一とされている。
【００７１】
この例では、外部電源８２はボンディングワイヤ・リードフレーム８３に直接に接続されているが、外部電源８２とボンディングワイヤ・リードフレーム８３との間に、ボード上の電源配線を表現する分布定数線路や電源プレーンを表現する回路網が挿入されていても良い。また、ボンディングワイヤ・リードフレーム８３は、簡単化のために１つの抵抗・インダクタンスの組で表現しているが、ここは抵抗・容量・インダクタンスで構成される回路網であっても良い。
【００７２】
図２１は入出力サブモデル作成手段１１で作成される電源セルモデルの他の例の概念図である。ＶＤＥ又はＶＤＤの電源セルモデルは、電源セル８５を半導体装置の実際の位置に配置し、外部電源（ＶＤＥ又はＶＤＤ）８６、リードフレーム８７、ボンディングワイヤ８８を付加して構成され、電源配線サブモデル８９に接続される。
【００７３】
この例では、外部電源８６はリードフレーム８７に直接に接続されているが、外部電源８６とリードフレーム８７との間に、ボード上の電源配線を表現する分布定数線路や電源プレーンを表現する回路網が挿入されていても良い。また、電源セル８５は内部を抵抗・インダクタンスで表現しているが、電源セルの回路記述が別途提供されている場合は、それで置き換えても良い。リードフレーム８７とボンディングワイヤ８８は、それぞれ簡単化のために１つの抵抗・インダクタンスの組で表現しているが、ここは抵抗・容量・インダクタンスで構成される回路網であっても良い。
【００７４】
ＶＳＳの電源セルモデルは、電源セル９０を半導体装置の実際の位置に配置し、外部電源（ＶＳＳ）９１、リードフレーム９２及びボンディングワイヤ９３を付加して構成され、電源配線サブモデル９４に接続される。電源セル８５、９０は、電源種毎に接続されている外部電源８６、９１の電圧値は違うものの構造は同一とされている。
【００７５】
この例では、外部電源９１はリードフレーム９２に直接に接続されているが、外部電源９１とリードフレーム９２との間に、ボード上の電源配線を表現する分布定数線路や電源プレーンを表現する回路網が挿入されていても良い。また、電源セル９０は内部を抵抗・インダクタンスで表現しているが、電源セルの回路記述が別途提供されている場合は、それで置き換えても良い。リードフレーム９２とボンディングワイヤ９３は、それぞれ簡単化のためにひとつの抵抗・インダクタンスの組で表現しているが、ここは抵抗・容量・インダクタンスで構成される回路網であっても良い。
【００７６】
なお、図２１はペリフェラルタイプ実装の半導体装置を表現しているが、ボンディングワイヤ８８、９３をバンプに対応させると、フリップチップ実装の半導体装置を表現することもできる。
【００７７】
以上のように、入力セルモデル、出力セルモデル、入出力セルモデル及び電源セルモデル等の入出力サブモデルは、実際の半導体装置の入出力セル周辺を詳細に表現しており、このような入出力サブモデルを作成することで、入出力セル付近の電源ノイズの詳細を解析することが可能である。
【００７８】
図２２はサブモデル結合手段１２で作成される電源ノイズ解析用の半導体装置モデルの一例の概念図である。図２２中、９５は半導体装置であり、正方形部分９６に電源配線サブモデル９７、９８、内部容量サブモデル９９及び内部消費電流サブモデル１００が作成される。また、１０１は入力セルモデル、１０２は出力セルモデル、１０３は入出力セルモデル、１０４、１０５は電源セルモデルである。
【００７９】
図２３はサブモデル結合手段１２で作成される電源ノイズ解析用の半導体装置モデルの他の例の概念図である。図２３中、１０６は半導体装置であり、半導体装置のダイの部分１０７に電源配線サブモデル１０８、１０９、内部容量サブモデル１１０及び内部消費電流サブモデル１１１が作成される。また、１１２は入力セルモデル、１１３は出力セルモデル、１１４は入出力セルモデル、１１５、１１６は電源セルモデルである。
【００８０】
なお、図２２及び図２３の例では、ペリフェラルタイプのパッケージを用いた場合を例にして説明しているが、本発明の半導体装置モデル作成方法及び装置は、入出力セルが半導体装置内部の任意の位置に配置されているフリップチップタイプの半導体装置についても同様に電源ノイズ解析用の半導体装置モデルを作成することが可能である。
【００８１】
図２４、図２５は本発明の半導体装置モデル作成方法及び装置を使用して作成した電源ノイズ解析用の半導体装置モデルを用いた電源ノイズ解析結果の例を示す図であり、半導体装置の中央部で局所的に論理ゲートの同時スイッチングが起こり、続いて、入出力セルの同時スイッチングが起こり、続いて、半導体装置の中央部で局所的に論理ゲートの同時スイッチングが起こった場合を例にしている。
【００８２】
図２４はＶＤＤ配線とＶＳＳ配線の半導体装置中央付近における電圧波形グラフである。電源ノイズ解析時には、論理ゲート内の消費電流も、入出力セルの同時スイッチングも設定されているので、観測される電源ノイズは、これら両方の効果が存在する中でのそれぞれの電源配線上の電源ノイズとなっている。
【００８３】
この電源ノイズ解析結果によると、ＶＤＤ配線とＶＳＳ配線との間、すなわち、半導体装置内部の論理ゲートの電源間には同相ノイズと逆相ノイズの両方が生じていることがわかる。同相ノイズの主要因は入出力セルの同時スイッチングであり、逆相ノイズの主要因は論理ゲートの同時スイッチングである。
【００８４】
図２５は半導体装置全体のＶＳＳ配線の電圧分布を示すグラフであり、図２５Ａは図２４に示すグラフ上の時刻０の時点、図２５Ｂは図２４に示すグラフ上の２.４７５ｎｓの時点を示している。図２５Ｂからは、半導体装置の中心で局所的な電流消費により電源ノイズの振幅が大きくなっていることが分かる。
【００８５】
このように、各時刻における電源ノイズ解析結果を時刻順に集めて動画像を作成すると、半導体装置内部のどこで電源ノイズが発生し、どのように周辺に伝播していくかを観測することができ、デカップリングキャパシタのノイズ低減効果が有効な範囲を調べたりすることもできる。
【００８６】
以上のように、本実施形態においては、電源ノイズ解析対象の半導体装置について、電源配線サブモデル、内部容量サブモデル、内部消費電流サブモデル及び入出力サブモデルを作成するとしているので、これらサブモデルに与える各種パラメータの値として、設計仕様を考慮した値を設定するか又は実レイアウト情報から抽出した値を設定することができ、フリップチップタイプの半導体装置や動作電圧の異なるマクロなどを含むような半導体装置、あるいは、意図的に内部の接地線が分割された半導体装置など、電源配線が一様ではないタイプの半導体装置についても高精度のモデル化が可能である。
【００８７】
また、入出力セルの同時スイッチングノイズと論理ゲートの同時スイッチングノイズとを同時に解析することができ、入出力セルに起因する同時スイッチングノイズと論理ゲートに起因する同時スイッチングノイズが存在する状況下での半導体装置全体の電源ノイズの発生過程や空間的分布を表現することができ、かつ、その電源ノイズにより入出力セルの遅延が変化する様子を観測することができる。
【００８８】
また、電源配線サブモデルは、電源ノイズ解析対象の半導体装置を格子状に分割した領域を単位として電源配線の種類毎に作成するとしているので、電源配線の種類、場所に応じて個別にモデル化が可能であり、また、回路モデルの最小単位は、十字形の抵抗とインダクタンスから構成される回路としているので、この回路の抵抗及びインダクタンスの値として、設計者が見積もった値を設定するか又は実レイアウトから抽出した値を設定することが可能であり、配線形状の場所による違いを分布定数的に表現することができ、詳細な電源網解析を行うことができる。
【００８９】
また、内部容量サブモデルは、着目する電源配線サブモデルが表現する面内に存在する容量、又は、容量及び抵抗をモデル化したものとし、容量には、電源配線間の容量と、電源配線を格子状に分割した際の面内に含まれる論理ゲートの容量と、設計者が意図的に配置したデカップリングキャパシタの容量が含まれるとしているので、電源配線、論理ゲート、デカップリングキャパシタの配置密度の違いによる容量分布のばらつきも表現することができる。
【００９０】
また、内部消費電流サブモデルは、着目する電源配線サブモデルが表現する面内の消費電流をモデル化したものとしているので、半導体装置内部の論理ゲートの配置密度の違いやマクロ毎の消費電流をモデル化することが可能であり、半導体装置内部の消費電流のばらつきを表現することができる。
【００９１】
また、入出力サブモデルは、実際の半導体装置の入出力セル周辺を詳細に表現しているので、入出力セル付近の電源ノイズの詳細を解析することができる。更に、入出力サブモデルの中の入出力セルモデルは、入力モードと出力モードの動的な切り替えを表現することができるようにされているので、動作切り替え時に発生するノイズを解析することもできる。
【００９２】
したがって、本実施形態によれば、電源ノイズ解析対象の半導体装置全体の詳細なモデルを作成することができるので、電源ノイズの振る舞いを高精度に解析することができ、半導体装置内部のみならず、パッケージの選択、ボード上の配線、ダンピング抵抗の調整など、半導体装置の外部に関しても最適化を行うことができる。
【００９３】
特に、半導体装置の論理ゲートのスイッチングノイズ及び半導体装置の入出力セルのスイッチングノイズが存在する状況下における半導体装置の電源配線に現れるノイズの時間的変化と空間的分布の解析、及び、このノイズに起因する半導体装置の入出力セルの遅延変動の解析を行う場合に有用である。
【００９４】
ここで、本発明を整理すると、本発明には、以下の半導体装置モデル作成方法及び装置並びに半導体装置基板モデルが含まれる。
【００９５】
（付記１）電源ノイズ解析対象の半導体装置の電源配線、内部容量、内部消費電流及び入出力セルのモデルを作成する工程と、前記電源配線、前記内部容量、前記内部消費電流及び前記入出力セルのモデルを結合し、前記電源ノイズ解析対象の半導体装置について、電源ノイズ解析用の半導体装置モデルを作成する工程を有することを特徴とする半導体装置モデル作成方法。
【００９６】
（付記２）前記電源配線のモデルは、前記半導体装置を格子状に分割した領域を単位として電源配線の種類毎に作成されることを特徴とする付記１記載の半導体装置モデル作成方法。
【００９７】
（付記３）前記電源配線のモデルは、抵抗及びインダクタンスを十字形に配置してなる回路モデルを適用して構成されることを特徴とする付記１記載の半導体装置モデル作成方法。
【００９８】
（付記４）前記電源配線のモデルは、前記半導体装置を格子状に分割した領域を単位として電源配線の種類毎に、同一電源種の異なる配線層同士を合成して作成されることを特徴とする付記１記載の半導体装置モデル作成方法。
【００９９】
（付記５）前記電源配線のモデルは、前記半導体装置を格子状に分割した領域を単位として電源配線の種類毎かつ電源配線層毎に２次元モデルを作成し、同一電源種の異なる電源配線層の２次元モデル間をビアモデルで接続して３次元モデルとして作成されることを特徴とする付記１記載の半導体装置モデル作成方法。
【０１００】
（付記６）前記内部容量のモデルは、着目する電源配線のモデルが表現する面内に存在する容量を単位として作成されることを特徴とする付記１記載の半導体装置モデル作成方法。
【０１０１】
（付記７）前記内部容量のモデルは、着目する電源配線のモデルが表現する面内に存在する容量及び抵抗を考慮して作成されることを特徴とする付記１記載の半導体装置モデル作成方法。
【０１０２】
（付記８）前記内部消費電流のモデルは、着目する電源配線のモデルが表現する面内の消費電流を単位として作成されることを特徴とする付記１記載の半導体装置モデル作成方法。
【０１０３】
（付記９）前記電源配線のモデルを作成する工程は、前記半導体装置のレイアウト情報から電源配線を抽出し、該抽出した電源配線を格子状に複数個の電源配線に分割する工程と、該工程により分割された各電源配線について抵抗、インダクタンスを計算する工程と、該工程の計算結果を元に、前記電源配線のモデルの回路記述を作成する工程を有することを特徴とする付記１記載の半導体装置モデル作成方法。
【０１０４】
（付記１０）前記内部容量のモデルを作成する工程は、前記半導体装置のレイアウト情報から電源配線間の容量とデカップリングキャパシタと論理ゲートの配置情報を抽出し、これらを格子状に分割する工程と、該工程により分割された格子毎に内部に含まれる電源配線の容量と前記デカップリングキャパシタの容量と前記論理ゲートの容量を合成して格子内の容量値を計算する工程と、該工程の計算結果を元に、前記内部容量のモデルの回路記述を作成する工程を有することを特徴とする付記１記載の半導体装置モデル作成方法。
【０１０５】
（付記１１）前記内部消費電流のモデルを作成する工程は、前記半導体装置のレイアウト情報から論理ゲートの配置情報を抽出して格子状に分割する工程と、該工程により分割された格子毎に内部に含まれている論理ゲートのスイッチングのタイミングを考慮して消費電流波形を合成し、格子内の消費電流波形を計算する工程と、該工程の計算結果を元に、前記内部消費電流のモデルの回路記述を作成する工程を有することを特徴とする付記１記載の半導体装置モデル作成方法。
【０１０６】
（付記１２）前記入出力セルのモデルを作成する工程は、前記半導体装置のレイアウト情報から入出力セルの配置を抽出する工程と、前記電源ノイズ解析対象の半導体装置の動作条件に基づいて、入力セルモデル及び入出力セルモデルの場合には、外部信号源の信号を発生し、出力セルモデル及び入出力セルモデルの場合には、内部信号源の信号を発生し、入出力セルモデルの場合には極性を切り替える制御信号を発生する工程と、内部容量、ボンディングワイヤ・リードフレームの抵抗・容量・インダクタンス、ダンピング抵抗、分布定数線路、外部負荷を作成する工程と、入出力セルの配置に従って入出力セルの回路記述を並べて、これに入力信号、負荷を結合して入出力セルのモデルの回路記述を作成する工程を有することを特徴とする付記１記載の半導体装置モデル作成方法。
【０１０７】
（付記１３）電源ノイズ解析対象の半導体装置の電源配線、内部容量、内部消費電流及び入出力セルのモデルを作成する手段と、前記電源配線、前記内部容量、前記内部消費電流及び前記入出力セルのモデルを結合し、前記電源ノイズ解析対象の半導体装置について、電源ノイズ解析用の半導体装置モデルを作成する手段を有することを特徴とする半導体装置モデル作成装置。
【０１０８】
（付記１４）前記半導体装置の電源配線、内部容量、内部消費電流及び入出力セルのモデルを作成する手段は、前記半導体装置のレイアウト情報から前記電源配線のモデルを作成する手段と、前記半導体装置のレイアウト情報から前記内部容量のモデルを作成する手段と、前記半導体装置のレイアウト情報及び動作条件から前記内部消費電流のモデルを作成する手段と、前記半導体装置のレイアウト情報、動作条件、負荷条件及び入出力セルの回路記述から前記入出力セルのモデルを作成する手段を有することを特徴とする付記１３記載の半導体装置モデル作成装置。
【０１０９】
（付記１５）前記電源配線のモデルを作成する手段は、前記半導体装置のレイアウト情報から電源配線を抽出し、該抽出した電源配線を格子状に複数個の電源配線に分割する手段と、該手段により分割された各電源配線について抵抗、インダクタンスを計算する手段と、該手段の計算結果を元に、前記電源配線のモデルの回路記述を作成する手段を有することを特徴とする付記１４記載の半導体装置モデル作成装置。
【０１１０】
（付記１６）前記内部容量のモデルを作成する手段は、前記半導体装置のレイアウト情報から電源配線間の容量とデカップリングキャパシタと論理ゲートの配置情報を抽出し、これらを格子状に分割する手段と、該手段により分割された格子毎に内部に含まれる電源配線の容量と前記デカップリングキャパシタの容量と前記論理ゲートの容量を合成して格子内の容量値を計算する手段と、該手段の計算結果を元に、前記内部容量のモデルの回路記述を作成する手段を有することを特徴とする付記１４記載の半導体装置モデル作成装置。
【０１１１】
（付記１７）前記容量値を計算する手段は、容量に直列に接続されている抵抗の成分も計算することを特徴とする付記１６記載の半導体装置モデル作成装置。
【０１１２】
（付記１８）前記内部消費電流のモデルを作成する手段は、前記半導体装置のレイアウト情報から論理ゲートの配置情報を抽出して格子状に分割する手段と、該手段により分割された格子毎に内部に含まれている論理ゲートのスイッチングのタイミングを考慮して消費電流波形を合成し、格子内の消費電流波形を計算する手段と、該手段の計算結果を元に、前記内部消費電流のモデルの回路記述を作成する手段を有することを特徴とする付記１４記載の半導体装置モデル作成装置。
【０１１３】
（付記１９）前記入出力セルのモデルを作成する手段は、前記半導体装置のレイアウト情報から入出力セルの配置を抽出する手段と、前記電源ノイズ解析対象の半導体装置の動作条件に基づいて、入力セルモデル及び入出力セルモデルの場合には、外部信号源の信号を発生し、出力セルモデル及び入出力セルモデルの場合には、内部信号源の信号を発生し、入出力セルモデルの場合には極性を切り替える制御信号を発生する手段と、内部容量、ボンディングワイヤ・リードフレームの抵抗・容量・インダクタンス、ダンピング抵抗、分布定数線路、外部負荷を作成する手段と、入出力セルの配置に従って入出力セルの回路記述を並べて、これに入力信号、負荷を結合して入出力セルのモデルの回路記述を作成する手段を有することを特徴とする付記１４記載の半導体装置モデル作成装置。
【０１１４】
（付記２０）付記１記載の半導体装置モデル作成方法により作成された半導体装置モデルに結合可能な半導体装置基板モデルを作成する半導体装置基板モデル作成方法であって、前記半導体装置基板モデルは、前記半導体装置を格子状に分割した領域を単位として作成されることを特徴とする半導体装置基板モデル作成方法。
【０１１５】
【発明の効果】
以上のように、本発明によれば、電源ノイズ解析対象の半導体装置について、内部容量のモデルには論理ゲートの容量を含み、入出力セルのモデルには伝送線路要素を含むとし、電源配線、内部容量、内部消費電流及び入出力セルのモデルを作成し、これら電源配線、内部容量、内部消費電流及び入出力セルのモデルを結合し、電源ノイズ解析用の半導体装置モデルを作成するとしたことにより、電源ノイズ解析対象の半導体装置全体の詳細なモデルを作成することができるので、電源ノイズ解析対象の半導体装置の電源ノイズの振る舞いを高精度に解析することができる。
【図面の簡単な説明】
【図１】 本発明の半導体装置モデル作成装置の一実施形態の構成図である。
【図２】 本発明の半導体装置モデル作成装置の一実施形態が備える電源配線サブモデル作成手段の構成図である。
【図３】 本発明の半導体装置モデル作成装置の一実施形態が備える内部容量サブモデル作成手段の構成図である。
【図４】 本発明の半導体装置モデル作成装置の一実施形態が備える内部消費電流サブモデル作成手段の構成図である。
【図５】 本発明の半導体装置モデル作成装置の一実施形態が備える入出力サブモデル作成手段の構成図である。
【図６】 本発明の半導体装置モデル作成方法の一実施形態（本発明の半導体装置モデル作成装置の一実施形態を使用した半導体装置モデル作成方法）の流れ図である。
【図７】 本発明の半導体装置モデル作成装置の一実施形態が備える電源配線サブモデル作成手段で作成される電源配線サブモデルの一例の概念図である。
【図８】 本発明の半導体装置モデル作成装置の一実施形態が備える電源配線サブモデル作成手段で作成される電源配線サブモデルの他の例の概念図である。
【図９】 本発明の半導体装置モデル作成装置の一実施形態が備える電源配線サブモデル作成手段で作成される電源配線サブモデルの更に他の例の概念図である。
【図１０】 本発明の半導体装置モデル作成装置の一実施形態が備える内部容量サブモデル作成手段で作成される内部容量サブモデルの一例の概念図である。
【図１１】 本発明の半導体装置モデル作成装置の一実施形態が備える内部容量サブモデル作成手段で作成される内部容量サブモデルの他の例の概念図である。
【図１２】 本発明の半導体装置モデル作成装置の一実施形態が備える内部容量サブモデル作成手段で作成される内部容量サブモデルの更に他の例の概念図である。
【図１３】 本発明の半導体装置モデル作成装置の一実施形態が備える内部消費電流サブモデル作成手段で作成される内部消費電流サブモデルの概念図である。
【図１４】 本発明の半導体装置モデル作成装置の一実施形態が備える入出力サブモデル作成手段で作成される入力セルモデルの一例の概念図である。
【図１５】 本発明の半導体装置モデル作成装置の一実施形態が備える入出力サブモデル作成手段で作成される入力セルモデルの他の例の概念図である。
【図１６】 本発明の半導体装置モデル作成装置の一実施形態が備える入出力サブモデル作成手段で作成される出力セルモデルの一例の概念図である。
【図１７】 本発明の半導体装置モデル作成装置の一実施形態が備える入出力サブモデル作成手段で作成される出力セルモデルの他の例の概念図である。
【図１８】 本発明の半導体装置モデル作成装置の一実施形態が備える入出力サブモデル作成手段で作成される入出力セルモデルの一例の概念図である。
【図１９】 本発明の半導体装置モデル作成装置の一実施形態が備える入出力サブモデル作成手段で作成される入出力セルモデルの他の例の概念図である。
【図２０】 本発明の半導体装置モデル作成装置の一実施形態が備える入出力サブモデル作成手段で作成される電源セルモデルの一例の概念図である。
【図２１】 本発明の半導体装置モデル作成装置の一実施形態が備える入出力サブモデル作成手段で作成される電源セルモデルの他の例の概念図である。
【図２２】 本発明の半導体装置モデル作成装置の一実施形態が備えるサブモデル結合手段で作成される電源ノイズ解析用の半導体装置モデルの一例の概念図である。
【図２３】 本発明の半導体装置モデル作成装置の一実施形態が備えるサブモデル結合手段で作成される電源ノイズ解析用の半導体装置モデルの他の例の概念図である。
【図２４】 本発明の半導体装置モデル作成装置の一実施形態を使用して作成した半導体装置モデルを用いた電源ノイズ解析結果の例を示す図である。
【図２５】 本発明の半導体装置モデル作成装置の一実施形態を使用して作成した半導体装置モデルを用いた電源ノイズ解析結果の例を示す図である。
【符号の説明】
１…半導体装置モデル作成用情報格納部
２…半導体装置モデル作成部
３…半導体装置モデル格納部
４…半導体装置レイアウト情報格納手段
５…半導体装置動作条件格納手段
６…半導体装置負荷条件格納手段
７…半導体装置回路記述格納手段
８…電源配線サブモデル作成手段
９…内部容量サブモデル作成手段
１０…内部消費電流サブモデル作成手段
１１…入出力サブモデル作成手段
１２…サブモデル結合手段
１３…電源配線分割手段
１４…電源配線サブモデル抵抗・インダクタンス計算手段
１５…電源配線サブモデル回路記述作成手段
１６…内部容量分割手段
１７…内部容量計算手段
１８…内部容量サブモデル回路記述作成手段
１９…内部消費電流分割手段
２０…内部消費電流計算手段
２１…内部消費電流サブモデル回路記述作成手段
２２…入出力セル分割手段
２３…入力信号発生手段
２４…負荷発生手段
２５…入出力サブモデル回路記述作成手段

Claims (5)

1. 電源配線サブモデル作成手段が、半導体装置レイアウト情報格納手段が格納する電源ノイズ解析対象の半導体装置のレイアウト情報から、回路シミュレータで解析可能な電源配線のモデルを作成する工程と、
   内部容量サブモデル作成手段が、前記半導体装置のレイアウト情報から、前記回路シミュレータで解析可能な内部容量のモデルを作成する工程と、
   内部消費電流サブモデル作成手段が、前記半導体装置のレイアウト情報及び半導体装置動作条件格納手段が格納する前記半導体装置の動作条件から、前記回路シミュレータで解析可能な内部消費電流のモデルを作成する工程と、
   入出力サブモデル作成手段が、前記半導体装置のレイアウト情報、前記半導体装置の動作条件、半導体装置負荷条件格納手段が格納する前記半導体装置の負荷条件及び半導体装置回路記述格納手段が格納する前記半導体装置の入出力セルの回路記述から、前記回路シミュレータで解析可能な入出力セルのモデルを作成する工程と、
   サブモデル結合手段が、前記電源配線のモデルと、前記内部容量のモデルと、前記内部消費電流のモデルと、前記入出力セルのモデルを結合し、前記回路シミュレータで解析可能な電源ノイズ解析用の半導体装置モデルを作成する工程を有し、
   前記内部容量のモデルには論理ゲートの容量を含み、
   前記入出力セルのモデルには伝送線路要素を含むこと
   を特徴とする半導体装置モデル作成方法。
2. 前記電源配線のモデルは、前記半導体装置を格子状に分割した領域を単位として電源配線の種類毎に、同一電源種の異なる配線層同士を合成して作成されることを特徴とする請求項１記載の半導体装置モデル作成方法。
3. 前記電源配線のモデルは、前記半導体装置を格子状に分割した領域を単位として電源配線の種類毎かつ電源配線層毎に２次元モデルを作成し、同一電源種の異なる電源配線層の２次元モデル間をビアモデルで接続して３次元モデルとして作成されることを特徴とする請求項１記載の半導体装置モデル作成方法。
4. 電源ノイズ解析対象の半導体装置の電源配線、内部容量、内部消費電流及び入出力セルのモデルを作成する手段と、
   前記電源配線、前記内部容量、前記内部消費電流及び前記入出力セルのモデルを結合し、前記電源ノイズ解析対象の半導体装置について、電源ノイズ解析用の半導体装置モデルを作成する手段を有し、
   前記内部容量のモデルには論理ゲートの容量を含み、
   前記入出力セルのモデルには伝送線路要素を含むこと
   を特徴とする半導体装置モデル作成装置。
5. 請求項１記載の半導体装置モデル作成方法により作成された半導体装置モデルに結合可能な半導体装置基板モデルを作成する半導体装置基板モデル作成方法であって、
   前記半導体装置基板モデルは、前記半導体装置を格子状に分割した領域を単位として作成されることを特徴とする半導体装置基板モデル作成方法。

Images