JP4946753B2 - 多層回路基板解析システム、多層回路基板解析方法及び多層回路基板解析プログラム - Google Patents

Description

本発明は、多層回路基板の電圧値や電流値、インピーダンスなどを求める電気特性解析システム、方法及びプログラムに関し、特に、プレーン対をメッシュに分割し解析を行う電気特性解析システム、方法及びプログラムに関する。

近年の半導体技術の進歩によって、電子機器の高度化及び高速化が進んでいる。このため、電子機器の設計や、検証にかかるコストも増大してきている。そこで、設計の段階で、電子機器の多層回路基板のシミュレーションによる検証が盛んに行われ、特に、多層回路基板のノイズの解析が重要となっている。

このような多層回路基板のノイズの解析を行う場合に、平面的に広がりを持つ配線パターン（以下、「プレーン」ともいう。）をモデル化する必要がある。このプレーンのモデルは、配線パターンをメッシュ状に分割し、当該メッシュ状に分割された各メッシュにおけるモデルを求めることによって作成するようになっている（例えば、特許文献１〜４を参照）。

また、多層回路基板においては、各層をヴィア（ＶＩＡ）によって接続しているため、多層回路基板におけるノイズの解析を行う場合には、このヴィアのモデル化も重要となる。

すなわち、このヴィアは、数十分の一ミリメートル程度の直径であることが多く、プレーンに比べ小さいものの、層間の結合がヴィアで行われるため、ベタパターンに流れる電流が小さいヴィアに集中することになり、当該解析を行う場合には、そのモデル化も必要になる。

従来、的確にノイズの解析を行うために、このような特性を考慮したヴィアのモデルについても提案されている（例えば、特許文献４，５を参照）。

特に、特許文献４においては、各層ごとにプレーン対をメッシュ状に分割してモデル化し、各層をヴィアのモデルで接続することで、多層回路基板をモデル化している。これにより、配線パターンを効率よくモデル化し、高速に解析を行っている。

なお、このとき、メッシュとメッシュの交点もしくは、メッシュモデルの部品接続ポイントである一点ノードにヴィアのモデルが接続されるようになっている。
特開２００２−３６８１１６号公報 特開２００３−１４１２０５号公報 特開２００３−１５７２９６号公報 特開２００７−４４１８号公報 特開２００６−１１７５３号公報

しかしながら、上述の特許文献１〜３に記載のように配線パターンをメッシュに分割してモデル化し、当該配線パターンのノイズ解析を行う場合には、一つの層から、他の層にヴィアを介して電流が流れるため、ヴィアの周囲のプレーンを正確にモデル化する必要がある。

このため、上述の各特許文献のように、ヴィアの周囲のプレーンをメッシュに分割してモデル化する際には、ヴィアの大きさに合わせたメッシュサイズに分割する必要があるもの、プレーンに比べてヴィアが非常に小さいことから、ヴィアのサイズに合わせメッシュを分割すると、プレーンのメッシュ数が多くなり、計算量が膨大になるとともに、計算に時間が掛かかる場合が多い。

また、この計算量を減らすためには、メッシュサイズを大きくする必要があるが、この場合においては、ヴィアの周囲のプレーンを正確にモデル化することができず、計算に誤差が発生する場合がある。

一方、特許文献４等のヴィアについてもモデル化する手法を用いた場合には、回路パラメータとしてインダクタンスを算出することから、各層のメッシュとヴィアは、実際にはヴィアの直径の大きさを考慮しなければならないが、計算量を低減するため、大きさのない一点のノードにてモデル化される。

このため、ヴィアのサイズによって変化するヴィア周囲のプレーンによる影響を考慮することができず、正確にノイズの解析を行うことができないことも多い。

本発明の目的は、モデル化する際のメッシュサイズをヴィアの大きさに合わせる必要がなく、多層回路基板の電圧や電流、インピーダンスを求めることができる多層回路基板の電気特性解析システム等を提供することにある。

上記の課題を解決するために、本発明は、多層回路基板の電気的特性を解析する多層回路基板解析システムにおいて、予め前記解析すべき多層回路基板における配線パターン、ヴィア及びデバイスの各モデルデータを取得する取得手段と、前記解析すべき多層回路基板における配線パターンのデータを所定の数のメッシュに分割し、前記取得されたモデルデータに基づいて、当該配線パターンの解析用モデルデータを生成する配線パターンモデル化手段と、前記取得されたモデルデータに基づいて、前記配線パターンデータにおけるヴィアの解析用モデルデータを生成するヴィアモデル化手段と、前記取得されたモデルデータに基づいて、前記多層回路基板に搭載されるデバイスのモデルデータを生成するデバイスモデル化手段と、前記多層回路基板におけるヴィアと各層との接続部分におけるモデルデータの生成時に発生する誤差を補正値として算出する補正パラメータ算出手段と、前記算出された補正値に基づいて補正モデルデータを生成する補正手段と、前記生成された各解析用モデルデータと補正モデルデータとを結合し、前記多層回路基板における統合モデルデータを構成させるモデル結合手段と、前記構成された統合モデルデータを解析するモデル解析手段と、前記解析されたデータを提示する提示手段と、を備える構成を有している。

この構成により、本発明は、例えば、ヴィアの周囲のプレーンから当該ヴィアに向けて電流が流れたと仮定したときの電気的パラメータ（例えばインダクタンス又は抵抗）と、分割されたメッシュを用いてヴィアが接続されるヴィア接続ノードに周囲のノードが接続された場合の電気的パラメータと、の差を算出するなど、配線パターンにおけるヴィアと各層との接続部分において、モデルデータの生成時に発生する誤差を補正パラメータとして算出し、当該補正パラメータに基づいて生成した補正モデルデータを各解析用モデルデータに統合して解析する。

すなわち、本発明は、例えば、周囲のプレーンからヴィアに向けて電流が流れたと仮定したときの電気的パラメータとメッシュのモデルにおける電気的パラメータとの差を打ち消すための補正モデルデータを用いて配線パターンを解析することができるので、ヴィアの直径に対してサイズの大きいメッシュを用いた場合であっても、ヴィアを含めた配線パターンを的確に解析することができる。

したがって、本発明は、プレーンのモデル化の際に、メッシュサイズをヴィアの直径にあわせたメッシュサイズにする必要がないため、メッシュ数を減少させてその増大を防ぐことができるとともに、基板解析時の計算量を低減することができる。

また、通常、ヴィアの直径に対してメッシュサイズが小さい場合において、解析用モデルデータを的確に生成するためには補正パラメータを複数のノードに接続させる必要があり、特に、メッシュを用いたモデル化の場合には、接続ノードを自然数個の中から選ぶ必要があるので、実際の接続との誤差が生じる場合がある。

しかしながら、本発明は、メッシュのサイズをヴィアの直径に対して大きくさせたとしても的確な解析ができることから、常に１点にて統合モデルに接続される補正パラメータを算出することが可能であり、複数ポイントでの接続を行う場合に比べ、的確にモデル化することができるので、解析時の計算精度を向上させることができる。

本発明は、プレーンのモデル化の際に、メッシュサイズをヴィアの直径にあわせたメッシュサイズにする必要がないため、メッシュ数を減少させてその増大を防ぐことができるとともに、基板解析時の計算量を低減することができる。

また、本発明は、常に１点にて統合モデルに接続される補正パラメータを算出することも可能であり、複数ポイントでの接続を行う場合に比べ、的確にモデル化することができるので、解析時の計算精度を向上させることができる。

次に、本発明の基板解析装置の好適な実施の形態について、図面に基づいて説明する。なお、本発明は、その技術的特徴を有する範囲を包含し、以下に示す図面等に限定されない。

［第１実施形態］
はじめに、図１から図２３の各図を用いて基板解析装置の第１実施形態について説明する。

まず、図１から図１２の各図を用いて本実施形態の基板解析装置の構成について説明する。

なお、図１は、本実施形態の基板解析装置の構成を示す構成図であるとともに、図２は、本実施形態における配線パターンモデルの一例であり、図３は、本実施形態における解析すべき配線パターンの一例（上面図）である。

また、図４は、本実施形態における解析すべき配線パターンの一例（断面図）であるとともに、図５は、設計データに対して生成された配線パターンのモデルであり、図６は、本実施形態におけるヴィアモデルの一例である。

そして、図７は、設計データに対して生成されたヴィアモデルであるとともに、図８は、本実施形態におけるデバイスモデルの一例であり、図９は、設計データに対して生成されるデバイスモデルである。

さらに、図１０は、本実施形態の補正パラメータ算出手段にて生成される算出用モデルの一例であるとともに、図１１は、設計データに対して生成される補正パラメータを算出する際に用いるモデルであり、図１２は、本実施形態における配線パターンモデルとヴィアモデルの接続を表す等価回路モデルである。

本実施形態の基板解析装置は、図１に示すように、キーボードなどの入力装置１０１と、プログラム制御により動作するデータ処理装置１０２と、情報を記憶する記憶装置１０３と、ディスプレイ装置や印刷装置などの出力装置１０４を有している。

本実施形態の記憶装置１０３には、配線モデル記憶部３０１と、デバイスモデル記憶部３０２と、ヴィアモデル記憶部３０３と、補正モデル記憶部３０４と、を備えている。

具体的には、配線モデル記憶部３０１は、メッシュなどに分割された配線パターンの解析用モデルの情報を予め記憶しているデータベースであり、デバイスモデル記憶部３０２は、ＬＳＩやコンデンサ、抵抗器などの配線パターンに搭載されるデバイスに係る解析用モデルの情報を予め記憶しているデータベースである。

なお、メッシュとは、配線パターン上にて所定のエリア毎に分割された状態を示し、かつ、内容によっては、当該分割された際の一のエリアを示す。

ヴィアモデル記憶部３０３は、配線パターンの各層を接続するヴィアのモデルを予め記憶しているデータベースであり、補正モデル記憶部３０４は、補正に用いる解析用モデルの情報を予め記憶しているデータベースである。

本実施形態のデータ処理装置１０２は、配線パターンモデル化手段２０１と、ヴィアモデル化手段２０２と、デバイスモデル化手段２０３と、補正パラメータ算出手段２０４と、補正モデル作成手段２０５と、モデル結合手段２０６と、モデル解析手段２０７と、を備える。

配線パターンモデル化手段２０１は、解析を行う多層回路基板の配線パターンを所定数のメッシュに分割し、配線モデル記憶部３０１に記憶された配線モデルを基準として、当該配線パターンを解析モデルに変換する。

特に、本実施形態の配線パターンモデル化手段２０１は、図２に示すような、抵抗やインダクタンス、キャパシタンス、コンダクタンスなどを、集中定数や分布定数などで表現された等価回路モデルを検索して解析モデルを生成する。

すなわち、本実施形態の配線パターンモデル化手段２０１は、すべてのメッシュをこの等価回路に置き換えるようになっており、配線パターンのモデルを生成することができるようになっている。

例えば、本実施形態の配線パターンモデル化手段２０１は、図３及び図４に示すような１層目２１０３及び２層目２１０４：縦１５０ミリメートル、横１５０ミリメートルの正方形で、かつ、３層構造を有する配線パターンのデータ（以下、「設計データ」という。）が入力された場合には、１層と２層のプレーン対及び、２層と３層のプレーン対を、それぞれ縦２０、横２０のメッシュに分割し、分割されたそれぞれのメッシュを、図５に示すような配線モデル記憶部３０１に記憶された等価回路に変換するようになっている。

なお、ここで図３及び図４に示す配線パターンのデータ、すなわち、設計データは、以下の通りである。

１層目２１０３の銅箔の厚み：４５マイクロメートル、
２層目２０１４の銅箔の厚み：３５マイクロメートル、
３層目２１０５の銅箔の厚み：４５マイクロメートル、
１層目２１０３と２層目２１０４の間の誘電体厚：０．４ミリメートル、
２層目２１０４と３層目２１０５の誘電体厚：１.０ミリメートル、
誘電体の比誘電率：４．２、
誘電正接：０．０２

また、この配線パターンには、縦３７．５ミリメートル、横３７.５ミリメートルの位置に信号の入力ポート２１０１と２層目２１０４の接続及び２層目２１０４と出力ポート２１０２の接続を行う信号の入出力用のヴィア２００２と、縦２５ミリメートルで且つ横１２５ミリメートルの位置、縦７５ミリメートルで且つ横１２５ミリメートルの位置及び縦１２５ミリメートルで且つ横１２５ミリメートルの位置に１層目２１０３と３層目２１０５を接続するヴィア２００３と、が設けられている。

ただし、ヴィア２００２と１層目２１０３及び３層目２１０５、並びに、ヴィア２００３と２層目２１０４は、クリアランスホールにより分離されており、ヴィア２００２及びヴィア２００３の直径は、ともに０．３ミリメートルであり、クリアランスホールの直径は、１.１ミリメートルである。

本実施形態の配線パターンモデル化手段２０１は、このような設計データが入力されると、１層目と２層目のプレーン対におけるインダクタンスＬ_１−２、抵抗Ｒ_１−２、キャパシタンスＣ_１−２及びコンダクタンスＧ_１−２が（式２）に示す等価回路のパラメータに変換するとともに、２層目と３層目のプレーン対におけるインダクタンスＬ_２−３、抵抗Ｒ_２−３、キャパシタンスＣ_２−３及びコンダクタンスＧ_２−３が（式３）に示す等価回路パラメータに変換する。なお、ｆは周波数を示す。

ＶＡＩモデル化手段２０２は、入力された配線パターンデータにおけるヴィアの構造を基準として、ヴィアモデル記憶部３０３に記憶されたヴィアのモデルに変換する。

具体的には、本実施形態のＶＡＩモデル化手段２０２は、図６に示すモデルなど各種のモデルを検索して変換する。

例えば、本実施形態のＶＡＩモデル化手段２０２は、図３及び図４に示す上述の設計データが入力された場合には、図７（ａ）及び同図（ｂ）に示すように、各ヴィアをモデル化する。

なお、ノード２３０１は、入力ポート２１０１に接続されるノード、ノード２３０２は、１層と２層のプレーン対に接続されるノード、ノード２３０３は、２層と３層のプレーン対に接続するノード、及び、ノード２３０４は出力ポート２１０２に接続されるノードである。特に、トランス２３０７は、理想トランスである。

また、ノード２３０５は、１層と２層のプレーン対に接続されるノードであり、ノード２３０６は、２層と３層に接続されるノードである。特に、トランス２３０８は、理想トランスである。

デバイスモデル化手段２０３は、入力された配線パターンに搭載されたデバイスを、デバイスモデル記憶部３０２に記憶されたデバイスのモデルに変換する。

具体的には、本実施形態のデバイスモデル化手段２０３は、信号が入力されるコネクタやＬＳＩなどのモデルとして、特開２００１-２２２５７３号公報や特開２００４-２３４６１８号公報などに示すような等価回路モデルや、電流源や電圧源のみのモデル、電流源や電圧源に集中定数回路や分布定数回路がつながったモデルを用いて各デバイスを変換する。

また、本実施形態のデバイスモデル化手段２０３は、コンデンサや抵抗などは図８（ａ）及び同図（ｂ）に示すような抵抗やインダクタ、コンデンサで構成された集中定数回路や分布定数回路で表現された等価回路に変換する。

例えば、本実施形態においては、上述の設計データに対しては、入力ポート２１０１として、図９(ａ)に示すように、１ボルトの交流電圧源と５０オームの抵抗が直列になったモデルを適用するとともに、出力ポートとしては、同図(ｂ)に示すように、５０オームの抵抗のモデルを用いるようになっている。

補正パラメータ算出手段２０４は、配線パターンモデル化手段２０１からヴィアが接続される点のメッシュの情報（すなわち、等価回路の情報）と、ヴィアモデル化手段２０２から配線パターンに配設される各ヴィアに関する情報（以下、「ヴィア情報」という。）を取得する。

そして、この補正パラメータ算出手段２０４は、全てのヴィアに対して周囲の点からヴィアの接続点への電気的パラメータ（例えば、インダクタンス値又は抵抗値）を、メッシュモデルと、解析的な手法と、に基づいてそれぞれ算出し、その差分を補正パラメータとして算出する。

具体的には、本実施形態の補正パラメータ算出手段２０４は、各ヴィアに接続されるプレーンのメッシュサイズ及び隣接するノードの距離などの当該プレーンに関するメッシュの各種の情報を取得するとともに、ヴィアの構造の情報、及び、そのモデルの直径の情報（すなわち、ヴィアの範囲の情報）などの各ヴィアのヴィア情報を取得する。

なお、本実施形態の補正パラメータ算出手段２０４は、ヴィアのモデルがヴィアのクリアランスホールの直径やそれ以上の直径のプレーン部も含めたモデルである場合には、モデルが含むプレーンの直径を取得するようになっている。

例えば、本実施形態の補正パラメータ算出手段２０４は、上述の設計データに基づいて、インダクタンスの補正パラメータを算出する場合には、ヴィア情報として直径０．３ミリメートル、ヴィアが接続されるメッシュの情報として７．５ミリの正方形、１層と２層のプレーン対のシートインダクタンス（単位面積あたりのインダクタンス）が０．５０３ナノヘンリ／□、２層と３層のプレーン対のシートインダクタンスが１．２６ナノヘンリ／□の情報を取得する。

次に、本実施形態の補正パラメータ算出手段２０４は、ヴィアに近接したノードから当該ヴィアが接続されるノード間の回路パラメータを求めるための仮想的なモデル（以下、「仮想モデル」という。）を構成し、当該仮想モデルに基づいて各ノード間の回路パラメータを算出する。

具体的には、本実施形態の補正パラメータ算出手段２０４は、図１０に示すように、ヴィアの接続ノード１２０１にヴィアの直径の電流源を接続するとともに、周囲の隣接しているノード１２０２において、ショートしている仮想モデルを生成し、ヴィアの接続ノードの周囲に隣接しているノード１２０２から当該ヴィアの接続ノード１２０１の４点までの各ノード間における抵抗値、インダクタンス又はキャパシタンスなどの電気的パラメータを算出する。

特に、本実施形態においては、この補正パラメータ算出手段２０４は、入力された各種の情報に基づいて、当該補正パラメータ算出手段２０４が有している所定の解析的な式の形状の中から、メッシュに合ったモデルを選択する。

なお、本実施形態においては、後に解析的な手法で計算が行えるように、仮想モデルを設定する際には、各ノードは無限の大きさを持ったプレーン対上に存在しているものとして設定するモデルを用いるようになっている。

そして、この補正パラメータ算出手段２０４は、このモデルを解析し、電流源に発生する電圧を算出するとともに、発生した電圧を電流源の電流値にて除算し、ヴィアから周囲のノードまでのインピーダンスを算出する、
すなわち、本実施形態では、隣接したノードからのパラメータを求めるため、無限の大きさのメッシュで計算する必要がなく、隣接したノード付近のメッシュまでのモデルで計算すればよい。

例えば、上述の設計データに基づいて配線パターンのインダクタンスを補正するパラメータを算出する場合には、本実施形態の補正パラメータ算出手段２０４は、図１１に示すような周囲の４ノード２５０２、２５０３、２５０４及び２５０５から、接続ノード２５０１へのインダクタンスを計算するモデルを作成するとともに、メッシュモデルに基づいてインダクタンスの回路パラメータを算出する。

具体的には、補正パラメータ算出手段２０４は、周囲の４ノードから中心の接続ノード２５０１へのインダクタンスであるので、（式４）及び（式５）に示すように、メッシュモデルにおけるインダクタンスの回路パラメータＰ_Ｌ（Ｍ）を算出する。

すなわち、本実施形態においては、当該回路パラメータＰ_Ｌ（Ｍ）は、メッシュのインダクタンスＬの8分の1となり、メッシュのインダクタンスＬ_Ｍは、シートインダクタンスＬ_Ｓの倍であるため、シートインダクタンスの4分の1と算出される。

次に、本実施形態の補正パラメータ算出手段２０４は、図１０に示す仮想モデルに対して、無限の大きさを持つプレーン対にヴィアの直径を持つ電流源がヴィアの接続ノード１２０１の位置にあり、周囲のノード１２０２の位置でショートしているとして各回路パラメータを算出する解析的な手法を実行する。

例えば、補正パラメータ算出手段２０４は、図１１に示すように、上述の設計データに対して仮想モデルを基準に解析的な手法を用いてインダクタンスの回路パラメータを算出する場合には、(式６)に基づいてＡにヴィアの半径、ｄにメッシュのサイズを代入して計算を行い、四方の４点から中心の点へのインダクタンスを回路パラメータＰ_Ｌ（Ａ）として算出する。

ただし、ｄは、中心から四方の４点までの距離を示し、ａは、点の半径を示す。

特に、また、本実施形態の補正パラメータ算出手段２０４は、（式６）となる解析的計算式を予め内部に有しており、当該（式６）を用いて（式７）に示す補正パラメータＰ_Ｌを算出する。

最後に、本実施形態の補正パラメータ算出手段２０４は、仮想モデルにて算出された回路パラメータ（メッシュモデルで求めた値）と、解析的手法にて算出された回路パラメータ（解析的な手法で求めた値）と、の差分を求め、当該差分を補正すべき値、すなわち、補正パラメータとして算出する。

例えば、本実施形態の補正パラメータ算出手段２０４は、（式８）に示すように、図１１に示すメッシュモデルで求めた値Ｐ_Ｌ（Ｍ）と解析的な手法で求めた値Ｐ_Ｌ（Ａ）との差分ΔＰ_Ｌを算出する。

したがって、補正パラメータ算出手段２０４は、（式２）及び（式３）より、Ｌ_１−２＝１．０１及びＬ_２−３＝２．５１なので、これを（式８）に代入して（式９）に示すように、１層と２層のプレーン対とヴィアの補正パラメータＰＬ_１−２及び２層と３層のプレーン対とヴィアの補正パラメータＰＬ_２−３を算出する。

なお、当該生成した仮想モデルを用いて周囲のノードからヴィアまでのインピーダンスを求めた電気的パラメータに対して、解析的な値を用いて算出した電気パラメータは、実際の回路のパラメータとなる。

補正モデル作成手段２０５は、補正パラメータ算出手段２０４により算出した差分を示す補正パラメータと、補正モデル記憶部３０４のモデルと、に基づいて、差分を打ち消す解析用モデルを作成する。

例えば、上述のように設計データに基づいてインダクタンスを補正するための補正パラメータが算出された場合には、本実施形態の補正モデル作成手段２０５は、補正モデルとして、補正モデル記憶部３０４より算出された補正パラメータに該当するインダクタンスのモデルを検索し、適用するようになっている。

すなわち、補正モデル作成手段２０５は、インダクタンスを補正するため、インダクタンスの回路モデルを用いるようになっており、インダクタンスのパラメータとして、補正パラメータ算出手段で求めた値、具体的には、（式９）に示す各値を用いるようになっている。

モデル結合手段２０６は、配線パターンモデル化手段２０１で作成した配線モデル、ヴィアモデル化手段２０２で作成したヴィアモデル、デバイスモデル化手段２０３で作成したデバイスモデル、及び、補正モデル作成手段２０５で作成した補正モデルを結合し、解析を行う配線パターン全体の解析用モデルを構成する。

例えば、本実施形態のモデル結合手段２０６は、各モデルを図１２のように接続していき、すべてのモデルを結合したモデルを作成する。

モデル解析手段２０７は、モデル結合手段２０６で作成した配線パターンの解析用モデルに基づいて、所定のシミュレーションを実施し、電圧や電流、インピーダンスといった電気的パラメータを求める。

具体的には、本実施形態のモデル解析手段２０７は、連立方程式を用い、当該連立方程式を解くことにより、目的の電圧、電流又はインピーダンスといった電気的パラメータを算出するようになっている。

例えば、本実施形態のモデル解析手段２０７は、等価回路を作成した場合には、汎用の回路シミュレータであるＳＰＩＣＥ(Simulation Program with Integrated Circuit Emphasis)を用いて解析を行うようになっている。

このとき、本実施形態のモデル解析手段２０７は、配線モデルが周波数特性を持った抵抗を有しているため、周波数ごとにモデルを作成し、それぞれの周波数にて計算するとともに、この解析結果に基づいて、Ｓ２１パラメータを計算する。

次に、図１３から図１９の各フローチャートを用いて本実施形態において配線パターンを解析する処理（以下、「解析処理」という。）について説明する。

本動作においては、解析条件として、予め入力ポート２１０１から出力ポート２１０２に透過する電力を示すＳ２１パラメータを周波数４５メガヘルツから、１０００メガヘルツまで、線形ステップ９９ポイントにて算出するための各パラメータを用いるとともに、メッシュの分割条件として、配線パターンを７.５ミリメートルの正方形におけるメッシュの情報が設定されているものとする。

最初に、図１３を用いて本実施形態の解析処理における配線パターンをモデル化する処理について説明する。

なお、図１３は、本実施形態の解析処理における配線パターンモデル化手段における処理を示すフローチャートである。

まず、操作者の指示に従って、入力装置１０１から入力された配線パターンの設計データが、配線パターンモデル化手段２０１、ヴィアモデル化手段２０２及びデバイスモデル化手段２０３に入力されると、又は、後述するステップＳ１０２の処理から移行された場合に、配線パターンモデル化手段２０１は、入力された設計データの各配線パターンにメッシュ化されていないものがあるか否かを判断する（ステップＳ１０１）。

このとき、配線パターンモデル化手段２０１は、メッシュ化されていない配線パターンがあると判断した場合には、入力された解析条件に基づいて当該判断された配線パターンをメッシュに分割する(ステップＳ１０２)。

一方、入力されたデータについて、全ての配線パターンがメッシュ化されていると判断された場合には、配線パターンモデル化手段２０１は、それぞれのメッシュについてモデル化しているか否かを判断する（ステップＳ１０３）。

このとき、モデル化していないメッシュが存在する場合には、配線パターンモデル化手段２０１は、当該メッシュについて配線モデル記憶部３０２から一致するデータを検索するとともに（ステップＳ１０４）、配線モデル記憶部３０２内に一致するメッシュのデータに基づいて解析を行う配線パターンの設計データを解析用のモデルに変換し(ステップＳ１０５)、ステップＳ１０３の処理に移行する。

他方、モデル化していないメッシュが存在しない場合には、配線パターンモデル化手段２０１は、本動作を終了させる。

なお、本動作が終了すると、ヴィアモデル化手段２０２は、後述するヴィアをモデル化する処理を実行する。

次に、図１４を用いて本実施形態の解析処理におけるヴィアをモデル化する処理について説明する。

なお、図１４は、本実施形態の解析処理におけるヴィアモデル化手段の処理を示すフローチャートである。

まず、配線パターンモデル化手段２０１の処理が終了すると、又は、後述するステップＳ２０３の処理から移行された場合に、ヴィアモデル化手段２０２は、ヴィアモデル化手段２０２は、入力された設計データの各ヴィアにモデル化されていないものがあるか否かを判断する（ステップＳ２０１）。

このとき、ヴィアモデル化手段２０２は、モデル化されていないヴィアがあると判断した場合には、入力されたヴィアの構造のデータより、ヴィアモデル記憶部３０３より解析用モデルを検索するとともに（ステップＳ２０２）、ヴィアのデータよりモデルを置き換え(ステップＳ２０３)、ステップＳ２０１の処理に移行する。

一方、モデル化していないヴィアが存在しない場合には、ヴィアモデル化手段２０２は、本動作を終了させる。

なお、本動作が終了すると、デバイスモデル化手段２０３は、後述するデバイスをモデル化する処理を実行する。

次に、図１５を用いて本実施形態の解析処理におけるデバイスをモデル化する処理について説明する。

なお、図１５は、本実施形態の解析処理におけるデバイスモデル化手段の処理を示すフローチャートである。

まず、ヴィアモデル化手段２０２の処理が終了すると、又は、後述するステップＳ３０３の処理から移行された場合に、デバイスモデル化手段２０３は、入力された設計データの各デバイスにモデル化されていないものがあるか否かを判断する（ステップＳ３０１）。

このとき、デバイスモデル化手段２０３は、モデル化されていないデバイスがあると判断した場合には、デバイスの情報よりデバイスモデル記憶部３０２に記憶されたモデルを検索するとともに（ステップＳ３０２）、デバイスのデータよりモデルを置き換え(ステップＳ３０３)、ステップＳ３０１の処理に移行する。

一方、モデル化していないデバイスが存在しない場合には、ヴィアモデル化手段２０２は、本動作を終了させる。

なお、本動作が終了すると、補正パラメータ算出手段２０４は、後述する補正パラメータを算出する処理を実行する。

次に、図１６を用いて本実施形態の解析処理における補正パラメータを算出する処理について説明する。

なお、図１６は、本実施形態の解析処理における補正パラメータ算出手段の処理を示すフローチャートである。

まず、デバイスモデル化手段２０３の処理が終了すると、又は、後述するステップＳ４０７の処理から移行された場合に、補正パラメータ算出手段２０４は、入力された設計データの各ヴィアに補正パラメータの算出していないものがあるか否かを判断する（ステップＳ４０１）。

このとき、補正パラメータ算出手段２０４は、補正パラメータを算出していないヴィアあると判断した場合には、ステップＳ４０２に移行し、そうでなければ本動作を終了させる。

なお、本動作が終了すると、補正モデル作成手段２０５は、後述する補正モデルを作成する処理を実行する。

次いで、補正パラメータ算出手段２０４は、ヴィアモデル化手段２０２よってモデル化されたヴィア情報を取得する（ステップＳ４０２）。

なお、この処理において、取得される情報としては、ヴィアモデルが表す範囲、すなわち、ヴィアの直径の情報である。ただし、ヴィアのモデルがヴィアのクリアランスホールの直径やそれ以上の直径のプレーン部も含めたモデルである場合には、該当モデルが含むプレーンの直径の情報である。

次いで、補正パラメータ算出手段２０４は、配線パターンモデル化手段２０１よって当該ヴィアが接続される部分のメッシュの情報を取得する（ステップＳ４０３）。

なお、この処理において、取得される情報としては、プレーンのメッシュサイズや隣のノードまでの距離である。

次いで、補正パラメータ算出手段２０４は、取得した各情報に基づいて、近接したノードからヴィアが接続されるノード間の回路パラメータを求めるための仮想的なモデルを構成する（ステップＳ４０４）。

次いで、補正パラメータ算出手段２０４は、作成した仮想モデルにおける回路パラメータを求めるとともに（ステップＳ４０５）、解析的な手法にて当該仮想モデルにおける回路パラメータを求める（ステップＳ４０６）
次いで、補正パラメータ算出手段２０４は、ステップＳ４０６とステップＳ４０５にて算出された各パラメータの差に基づいて補正パラメータを算出し（ステップＳ４０７）、ステップＳ４０１の処理に移行する。

すなわち、仮想モデルで計算したとき、ステップＳ４０６の処理にて計算した解析的な値が実際の回路パラメータとなるので、ステップＳ４０５の処理にて計算した値との差が、メッシュの一点のノードで接続されるために発生する誤差となる。

次に、図１７を用いて本実施形態の解析処理における補正モデルを作成する処理について説明する。

なお、図１７は、本実施形態の解析処理における補正モデル作成手段の処理を示すフローチャートである。

まず、補正パラメータ算出手段２０４の処理が終了すると、又は、後述するステップＳ５０３の処理から移行された場合に、補正モデル作成手段２０５は、モデル化していない補正パラメータがあるか否かを判断する（ステップＳ５０１）。

このとき、補正モデル作成手段２０５は、モデル化されていない補正パラメータがあると判断した場合には、該当する補正パラメータを基準に、補正モデル記憶部３０４に記憶された補正モデルを検索するとともに（ステップＳ５０２）、適切な補正モデルを作成し（ステップＳ５０３）、ステップＳ５０１の処理に移行する。

一方、モデル化していない補正パラメータが存在しない場合には、補正モデル作成手段２０５は、本動作を終了させる。

なお、本動作が終了すると、モデル結合手段２０６は、後述する各モデルを結合する処理を実行する。

次に、図１８を用いて本実施形態の解析処理における各モデルを結合する処理について説明する。

なお、図１８は、本実施形態の解析処理におけるモデル結合手段の処理を示すフローチャートである。

まず、補正モデル作成手段２０５の処理が終了すると、又は、後述するステップＳ６０２の処理から移行された場合に、モデル結合手段２０６は、補正モデルを接続していないヴィアモデルがあるか否かを判断する（ステップＳ６０１）。

このとき、モデル結合手段２０６は、補正モデルを接続していないヴィアモデルがあると判断した場合には、該当するヴィアモデルに該当する補正モデルを接続し（ステップＳ６０２）、ステップＳ６０１の処理に移行する。

また、モデル結合手段２０６は、補正モデルを接続していないヴィアモデルがないと判断した場合には、配線モデルに接続していないヴィアモデル及び補正モデルがあるか否かを判断する（ステップＳ６０３）。

このとき、モデル結合手段２０６は、ヴィアモデル及び補正モデルを接続していない配線モデルがあると判断した場合には、該当する配線モデルに該当するヴィアモデル及び補正モデルを接続し（ステップＳ６０４）、ステップＳ６０３の処理に移行する。

一方、モデル結合手段２０６は、ヴィアモデル及び補正モデルを接続していないデバイスモデルがないと判断した場合には、配線モデルに接続していないデバイスモデルがあるか否かを判断する（ステップＳ６０５）。

このとき、モデル結合手段２０６は、配線モデルを接続していないデバイスモデルがあると判断した場合には、該当するデバイスモデルに該当する配線モデルを接続し（ステップＳ６０４）、ステップＳ６０５の処理に移行する。

他方、モデル結合手段２０６は、配線モデルを接続していないデバイスモデルがないと判断した場合には、本動作を終了させる。

なお、本動作が終了すると、モデル解析手段２０７は、所定のパラメータを算出する処理を実行する。

次に、図１９を用いて本実施形態の解析処理における所定のパラメータを算出する処理について説明する。

なお、図１９は、本実施形態の解析処理におけるモデル解析手段の処理を示すフローチャートである。

まず、モデル結合作成手段２０６の処理が終了すると、モデル解析手段２０７は、モデル結合手段２０６において作成したモデルに基づいて所定の連立方程式を算出する（ステップＳ７０１）。

次いで、モデル解析手段２０７は、当該算出した連立方程式を解くことによって、目的の電圧、電流、インピーダンスなどの電気的パラメータを算出し(ステップＳ７０２)、本動作を終了させる。

なお、本動作が終了すると、出力装置１０４は、電圧、電流、インピーダンスなどのモデル解析手段２０７にて算出された各電気的パラメータを所定の形式にて出力する。例えば、出力装置１０４は、画像として画面に表示し、操作者に提示する。

以上、本実施形態の基板解析装置は、周囲のプレーンからヴィアに向けて電流が流れたと仮定したときの電気的パラメータとメッシュのモデルにおける電気的パラメータとの差を打ち消すための補正モデルデータを用いて配線パターンを解析することができるので、ヴィアの直径に対してサイズの大きいメッシュを用いた場合であっても、ヴィアを含めた配線パターンを的確に解析することができる。

ここで、図２０から図２２の各図を用いて本実施形態の基板解析装置における効果について例を用いて説明する。

なお、図２０は、配線パターンモデルとヴィアモデルおいて、各層のメッシュとヴィアの接続を表す等価回路モデルであり、図２１は、ヴィアと配線パターンのメッシュの分割とヴィアのサイズとの関係を表した模式図（Ｉ）である。

また、図２２は、ヴィアと配線パターンのメッシュの分割とヴィアのサイズとの関係を表した模式図（II）である。

通常、配線パターンにおいて、多層回路基板において、一の層から他の層に電流が流れるとき、ヴィアに電流が流れることによってプレーンに流れる電流は、周囲からヴィアに向けて電流が集まり、当該ヴィアの周囲のプレーンに電流が集中することになる。このため、ヴィアの直径に基づいてヴィアとプレーンを接続する部分の電気的特性が大きく変化するので、配線パターンの解析を行う際には、ヴィアの周囲のプレーンを正確にモデル化する必要ある。

例えば、無限の広さを持つプレーン対上の直径ｒ［ｍ］の２点があり、この２点が距離ｄ［ｍ］で離れているときのインダクタンスを解析的に求めると、２点間のプレーン対のシートインダクタンス、すなわち、２点間の単位面積当たりのインダクタンスＬ_ｄは、（式１０）となり、各点の直径が影響する式となる。したがって、ヴィアの周囲のプレーンを正確にモデル化するためには、点の直径、すなわち、ヴィアの直径を正確にモデル化する必要がある。

特に、配線パターンの解析時における計算量を減らすため、ヴィアの直径に対しプレーンのメッシュサイズを大きくする方法もあるが、この場合には、図２０に示すように、配線パターンにおける各層のメッシュとヴィアは、実際にはヴィアに大きさがあるのにもかかわらず、大きさのない一点にて接続されることになり、ヴィアの直径を含めてプレーンを的確にモデル化しておらず、ヴィアに電流が集中する影響を考慮することができない。

すなわち、図２１に示すように、配線パターンの各層毎にプレーンの配線がメッシュ１５０３にて分割され、等価回路１５０２、接続ノード１５０４及びプレーンに接続されたヴィア１５０１にてモデル化された場合には、メッシュ１５０３に比べ、ヴィア１５０１の直径が小さいときには、ヴィアに最寄りのノードである接続ノード１５０４にヴィアモデル１５０５が接続されることになる。

一方、ヴィアの直径に対し、メッシュサイズが小さい場合には、ヴィアモデルを正確に接続ノードに接続するため、複数のノードに接続し、かつ、ヴィアに接続する接続ノードを自然数個の中から選ぶことが必要となり、実際のヴィアの接続とモデルとに誤差が生じる。

すなわち、図２２に示すように、ヴィアの直径に対し、メッシュサイズが小さい場合には、ヴィアの直径とメッシュが一致しないため、近いノード１６０４の４点にてヴィアが接続されているが、ヴィアの直径を正確にモデル化することができない。したがって、実際の配線パターンとモデル化されたものとにおいて誤差が生じてしまう。

しかしながら、本実施形態の基板解析装置は、周囲のプレーンからヴィアに向けて電流が流れたと仮定したときの電気的パラメータとメッシュのモデルにおける電気的パラメータとの差を打ち消すための補正モデルデータを用いて的確に配線パターンのモデル化を行うことができるとともに、プレーンのモデル化の際に、メッシュサイズをヴィアの直径にあわせたメッシュサイズにする必要がないため、メッシュ数を減少させてその増大を防ぐことができるとともに、基板解析時の計算量を低減することができる。

また、本実施形態の基板解析装置は、メッシュのサイズをヴィアの直径に対して大きくさせたとしても的確な解析ができることから、常に１点にて統合モデルに接続される補正パラメータを算出することも可能であり、複数ポイントでの接続を行う場合に比べ、的確にモデル化することができるので、解析時の計算精度を向上させることができる。

なお、本実施形態の基板解析装置における解析結果、当該補正モデルを結合せずに想定した従来手法を用いた解析結果及び実際の測定結果を比較した図を図２３に示す。

この結果によれば、従来手法の解析結果は、実際の測定結果２７０１に比べて８００ＭＨｚ付近に大きな差があるが、本実施形態の基板解析装置における解析結果２７０２は測定結果によく一致しており、本実施形態の有効性が確認されている。

また、本実施形態の基板解析装置は、モデル結合手段２０６が、各解析用モデルデータにて構成されるモデルデータに対して補正モデルデータを接続することによって統合モデルデータを構成させることができるので、接続という最も容易な手段を用いて補正モデルデータを他の解析用モデルデータに組み込むことができる。

また、本実施形態の基板解析装置は、補正パラメータ算出手段２０４が、配線パターンの解析用モデルデータに基づいて、ヴィアが接続されるヴィア接続ノードに隣接する隣接ノードから当該ヴィア接続ノードまでの各メッシュにおける電気的パラメータを算出するとともに、配線パターンの解析用モデルデータに基づいて、プレーン対の大きさを無限として隣接ノードからヴィア接続ノードまでの電気的パラメータを解析的に算出し、各電気パラメータの差分を補正パラメータとして算出するこができる。

したがって、本実施形態の基板解析装置は、解析的な手法にて回路パラメータを算出することを考慮してメッシュモデルを用いて回路パラメータを算出する際に、配線パターンのモデル化を行うことができるので、容易に補正パラメータを算出することができる。

また、本実施形態の基板解析装置は、予め解析すべき配線パターンにおける配線パターン、ヴィア及びデバイスの各モデルデータが記憶されたデータベース内を検索することによって取得することができるので、簡易に配線パターンのモデル化を行うことができる。

また、本実施形態の基板解析装置は、配線モデル化手段２０１が、配線パターンを正方形のメッシュに分割するとともに、補正パラメータ算出手段２０４が、電気的パラメータを解析的に算出する際に、分割されたときのメッシュのサイズとヴィアの直径を用いて所定の数式にて算出することができるので、簡易にモデル化された配線パターンにおける回路パラメータを算出することができる。

なお、本実施形態の基板解析装置は、配線パターンを等価回路にモデル化し解析する場合について説明したが、有限要素法や境界要素法、空間時間差分などの電磁界解析手法に適用してもよい。

この場合には、各モデルは、メッシュやヴィア間の結合を表す方程式となる。このヴィア部分の方程式を変更することで、ヴィアとメッシュの接続部分に補正モデルを挿入（接続）し、補正してもよい。

また、本実施形の補正パラメータ算出手段は、図２４に示すように、予めヴィアの補正パラメータを計算したパラメータを持つデータベースより探し出し、補正パラメータとして出力してもよい(ステップＳ４１１〜Ｓ４１４)。

また、本実施形態の補正パラメータ算出手段２０４は、図２５に示すように、用意された方程式に代入することで、補正パラメータとして出力してもよい(ステップＳ４２１〜Ｓ４２４)。

また、補正パラメータ算出手段２０４、補正モデル作成手段２０５及びヴィアモデル化手段２０２を一つの手段とし、補正モデルとヴィアのモデルをひとつにしてヴィアと補正モデルが接続されたモデルとして出力するようにしてもよい。

［第２実施形態］
次に、本発明に係る基板解析装置の第２実施形態について説明する。

本実施形態の基板解析装置は、第１実施形態の基板解析装置において、補正パラメータをメッシュモデルと解析的な手法を用いて算出する点に代えて、予め定められた式を用いて算出する点に特徴があり、その他の構成は、第１実施形態と同様であるため、同一部材には、同一符号を用いて説明を省略する。

すなわち、正方形のメッシュで配線パターンを分割すると、インダクタンス及び、抵抗の補正パラメータは、経験的に、（式１１）にて近似することができる。

なお、ｍはシート抵抗もしくはシートインダクタンス、ｋは０.１９〜０.２の間の定数、ｄはメッシュサイズ、Ａはヴィアの半径である。

したがって、本実施形態の補正パラメータ算出手段２０４は、この式を内部に記憶しており、取得したメッシュサイズ及びにヴィアの半径のデータに基づいて算出する。

以上本実施形態の基板解析装置は、上述の（式１１）を用いることにより補正パラメータを算出する際の計算量を低減することができるので、高速に補正パラメータを算出できる。

なお、本実施形態の基板解析装置は、（式１１）においてｋを０.１９３に設定し、補正パラメータを算出すると、１層と２層のプレーン対とヴィアの補正パラメータは０.１８１ナノヘンリ、及び、２層と３層のプレーン対とヴィアの補正パラメータは０.４５２ナノヘンリとなる。

次に、図２６を用いて基板解析装置の第２実施形態について説明する。

本実施形態の基板解析装置は、第１実施形態において、コンピュータと解析処理を行うプログラムその他のプログラムを読み出すための読み出し装置を備え、コンピュータによって各プログラムを読み出すことによって第１実施形態と同様の解析処理を行うようになっている。なお、図２６は、本実施形態の基板解析装置の構成を示す構成図である。

すなわち、本実施形態の基板解析装置は、コンピュータ（中央処理装置；プロセッサ；データ処理装置）１９０１によって解析処理を行うプログラムを読み込むとともに、当該プログラムに従ってコンピュータ１９０１の動作を制御する。

また、本実施形態の基板解析装置は、コンピュータ１９０１によって多層回路基板解析プログラム１９０５を読み込むとともに、記憶装置１９０３を制御し、第１実施形態のおける記憶装置１０３と同様の処理を実行する。

なお、コンピュータ１９０１は、多層回路基板解析プログラム１９０５の制御により、第１実施形態におけるデータ処理装置１０２による処理と同一の処理を実行する。

本発明によれば、多層回路基板を解析し、多層回路基板のノイズ解析や特性解析を実現するための解析装置や、解析装置をコンピュータに実現するためのプログラムといった用途に適用できる。また、回路基板の解析機能を備えた設計装置といった用途にも適用できる。

本発明に係る基板解析装置の第１実施形態の構成を示すブロック図である。 第１実施形態における配線パターンモデルの一例である。 第１実施形態における解析すべき配線パターンの一例（上面図）である。 第１実施形態における解析すべき配線パターンの一例（断面図）である。 第１実施形態において設計データに対して生成された配線パターンのモデルである。 第１実施形態におけるヴィアモデルの一例である。 第１実施形態において設計データに対して生成されたヴィアモデルである。 第１実施形態におけるデバイスモデルの一例である。 第１実施系において設計データに対して生成されるデバイスモデルである。 第１実施形態における補正パラメータ算出手段にて生成される算出用モデルの一例である。 第１実施形態において、設計データに対して生成される補正パラメータを算出する際に用いるモデルである。 第１実施形態における配線パターンモデルとヴィアモデルの接続を表す等価回路モデルである。 第１実施形態における配線パターンモデル化手段の動作を示すフローチャートである。 第１実施形態におけるヴィアモデル化手段の動作を示すフローチャートである。 第１実施形態におけるデバイスモデル化手段の動作を示すフローチャートである 第１実施形態における補正パラメータ算出手段の動作を示すフローチャートである。 第１実施形態における補正モデル作成手段の動作を示すフローチャートである。 第１実施形態におけるモデル結合手段の動作を示すフローチャートである。 第１実施形態におけるモデル解析手段の動作を示すフローチャートである。 配線パターンモデルとヴィアモデルおいて、各層のメッシュとヴィアの接続を表す等価回路モデルである。 ヴィアと配線パターンのメッシュの分割とヴィアのサイズとの関係を表した模式図（Ｉ）である。 ヴィアと配線パターンのメッシュの分割とヴィアのサイズとの関係を表した模式図（II）である。 第１実施形態の基板解析装置における解析結果、当該補正モデルを結合せずに想定した従来手法を用いた解析結果及び実際の測定結果を比較した図である。 第１実施形態の補正パラメータ算出手段においてその他の実施形態における動作を示す流れ図である。 第１実施形態の補正パラメータ算出手段においてその他の実施形態における動作を示す流れ図である。 第２実施形態における基板解析装置の構成を示すプロック図である。

符号の説明

１０１…入力装置
１０２…データ処理装置
１０３…記憶装置
１０４…出力装置
２０１…配線パターンモデル化手段
２０２…ヴィアモデル化手段
２０３…デバイスモデル化手段
２０４…補正パラメータ算出手段
２０５…補正モデル作成手段
２０６…モデル結合手段
２０７…モデル解析手段
３０１…配線モデル記憶部
３０２…デバイスモデル記憶部
３０３…ヴィアモデル記憶部
３０４…補正モデル記憶部
１２０１…ヴィアの接続ノード
１２０２…周囲の隣接しているノード
１２０３…配線パターンの解析用モデル
１２０４…解析用の電流源モデル
１５０１…ヴィア
１５０２…配線パターンの等価回路
１５０３…配線パターンのメッシュ
１５０４…ヴィアの接続ノード
１５０５…ヴィアの等価回路モデル
１６０１…ヴィア
１６０２…ノード
１６０３…ヴィアの等価回路
１６０４…ヴィアの接続ノード
１９０１…入力装置
１９０２…コンピュータ
１９０３…記憶装置
１９０４…出力装置
１９０５…多層回路基板解析プログラム
２００１…配線パターン
２００２…入出力用のヴィア
２００３…１層と３層を接続するヴィア
２１０１…入力ポート
２１０２…出力ポート
２１０３…１層の配線パターン
２１０４…２層の配線パターン
２１０５…３層の配線パターン
２３０１…入力ポートの接続ノード
２３０２…１層と２層のプレーン対に接続するノード
２３０３…２層と３層のプレーン対に接続するノード
２３０４…出力ポートの接続ノード
２３０５…１層と２層のプレーン対に接続するノード
２３０６…２層と３層のプレーン対に接続するノード
２５０１…ヴィア接続ノード
２５０２、２５０３、２５０４、２５０５…隣接するノード
２７０１…実ボードの測定によるＳパラメータ
２７０２…本発明手法により計算したＳパラメータ
２７０３…従来の手法により計算したＳパラメータ

Claims (8)

1. 多層回路基板の電気的特性を解析する多層回路基板解析システムにおいて、
   予め前記解析すべき多層回路基板における配線パターン、ヴィア及びデバイスの各モデルデータを取得する取得手段と、
   前記解析すべき多層回路基板における配線パターンのデータを所定の数のメッシュに分割し、前記取得されたモデルデータに基づいて、当該配線パターンの解析用モデルデータを生成する配線パターンモデル化手段と、
   前記取得されたモデルデータに基づいて、前記配線パターンデータにおけるヴィアの解析用モデルデータを生成するヴィアモデル化手段と、
   前記取得されたモデルデータに基づいて、前記多層回路基板に搭載されるデバイスのモデルデータを生成するデバイスモデル化手段と、
   前記多層回路基板におけるヴィアと各層との接続部分におけるモデルデータの生成時に発生する誤差を補正パラメータとして算出する補正パラメータ算出手段と、
   前記算出された補正パラメータに基づいて補正モデルデータを生成する補正手段と、
   前記生成された各解析用モデルデータと補正モデルデータとを結合し、前記多層回路基板における統合モデルデータを構成させるモデル結合手段と、
   前記構成された統合モデルデータを解析するモデル解析手段と、
   前記解析されたデータを提示する提示手段と、
   を備えることを特徴とする多層回路基板解析システム。
2. 請求項１に記載の多層回路基板解析システムにおいて、
   前記モデル結合手段が、前記各解析用モデルデータにて構成されるモデルデータに対して前記補正モデルデータを接続することによって前記統合モデルデータを構成させることを特徴とする多層回路基板解析システム。
3. 請求項１又は２に記載の多層回路基板解析システムにおいて、
   補正パラメータ算出手段が、
   前記配線パターンの解析用モデルデータに基づいて、ヴィアが接続されるヴィア接続ノードに隣接する隣接ノードから当該ヴィア接続ノードまでの各メッシュにおける電気的パラメータを算出するとともに、
   前記配線パターンの解析用モデルデータに基づいて、プレーン対の大きさを無限として前記隣接ノードからヴィア接続ノードまでの電気的パラメータを解析的に算出し、
   各電気パラメータの差分を前記補正パラメータとして算出することを特徴とする多層回路基板解析システム。
4. 請求項１乃至３の何れか一項に記載の多層回路基板解析システムにおいて、
   前記取得手段が、予め前記解析すべき多層回路基板における配線パターン、ヴィア及びデバイスの各モデルデータが記憶されたデータベース内を検索することによって取得することを特徴とする多層回路基板解析システム。
5. 請求項１乃至４の何れか一項に記載の多層回路基板解析システムにおいて、
   前記配線モデル化手段が、前記配線パターンを正方形のメッシュに分割するとともに、
   前記補正パラメータ算出手段が、前記電気的パラメータを解析的に算出する際に、分割されたときの前記メッシュのサイズと前記ヴィアの直径を用いて所定の数式にて算出することを特徴とする多層回路基板解析システム
6. 請求項５に記載の多層回路基板解析システムにおいて、
   前記補正パラメータ算出手段が、抵抗及びインダクタの補正パラメータをシート抵抗又はシートインダクタをｍ、メッシュのサイズをｄ、ヴィアの半径をＡ、０.１９〜０.２０の間の定数ｋとした（式１）を用いて前記電気的パラメータを解析的に算出することを特徴とする多層回路基板解析システム
   

   
7. 多層回路基板の電気的特性を解析する多層回路基板解析方法において、
   予め前記解析すべき多層回路基板における配線パターン、ヴィア及びデバイスの各モデルデータを取得する取得工程と、
   前記解析すべき多層回路基板における配線パターンのデータを所定の数のメッシュに分割し、前記取得されたモデルデータに基づいて、当該配線パターンの解析用モデルデータを生成する配線パターンモデル化工程と、
   前記取得されたモデルデータに基づいて、前記配線パターンデータにおけるヴィアの解析用モデルデータを生成するヴィアモデル化工程と、
   前記取得されたモデルデータに基づいて、前記多層回路基板に搭載されるデバイスのモデルデータを生成するデバイスモデル化工程と、
   前記多層回路基板におけるヴィアと各層との接続部分におけるモデルデータの生成時に発生する誤差を補正パラメータとして算出する補正パラメータ算出工程と、
   前記算出された補正パラメータに基づいて補正モデルデータを生成する補正工程と、
   前記生成された各解析用モデルデータと補正モデルデータとを結合し、前記多層回路基板における統合モデルデータを構成させるモデル結合工程と、
   前記構成された統合モデルデータを解析するモデル解析工程と、
   前記解析されたデータを提示する提示工程と、
   を含むことを特徴とする多層回路基板解析方法。
8. コンピュータによって、多層回路基板の電気的特性を解析する多層回路基板解析プログラムにおいて、
   前記コンピュータを、
   予め前記解析すべき多層回路基板における配線パターン、ヴィア及びデバイスの各モデルデータを取得する取得手段、
   前記解析すべき多層回路基板における配線パターンのデータを所定の数のメッシュに分割し、前記取得されたモデルデータに基づいて、当該配線パターンの解析用モデルデータを生成する配線パターンモデル化手段、
   前記取得されたモデルデータに基づいて、前記配線パターンデータにおけるヴィアの解析用モデルデータを生成するヴィアモデル化手段、
   前記取得されたモデルデータに基づいて、前記多層回路基板に搭載されるデバイスのモデルデータを生成するデバイスモデル化手段、
   前記多層回路基板におけるヴィアと各層との接続部分におけるモデルデータの生成時に発生する誤差を補正パラメータとして算出する補正パラメータ算出手段、
   前記算出された補正パラメータに基づいて補正モデルデータを生成する補正手段、
   前記生成された各解析用モデルデータと補正モデルデータとを結合し、前記多層回路基板における統合モデルデータを構成させるモデル結合手段、
   前記構成された統合モデルデータを解析するモデル解析手段、
   前記解析されたデータを提示する提示手段、
   として機能させることを特徴とする多層回路基板解析プログラム。

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