JP2006011753A

JP2006011753A - Ｖｉａモデルを有する伝送路解析シミュレータ

Info

Publication number: JP2006011753A
Application number: JP2004187008A
Authority: JP
Inventors: Jiro Yoneda; 二朗米田
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 2004-06-24
Filing date: 2004-06-24
Publication date: 2006-01-12

Abstract

【課題】伝送路シミュレーションにおいて、VIAをLCを付加する単純LCモデルとするのでは、高周波において解析結果の精度が低い。これを簡易な手段で実用的精度を得ることを目的とする。
【解決手段】単純LCモデルをベースにして、基板の層構成に合わせて、L、Cを分割構成する。Lは、基板の層構成にあわせて分割し直列接続した形に修正する。Cは、電源層／グランド層（V/G層）の数とランド層の数に合わせて分割する。これにより、VIA内での接続する層の違いや分岐(複数の層へ信号が通過する場合など)のモデル表現が容易になる。さらに、ランド径＞逃げ径の関係が成り立つ場合に、余分なC成分をモデルに付加する。逆に、ランド径＜逃げ径の関係となる場合、逃げ径〜ランド径迄のL(インダクタ)成分をモデルに付加する。
【選択図】図１

Description

本発明は電子回路の、回路解析、ＥＭＩ解析、ＰＩ解析等の目的で使われる伝送路解析シミュレータ、特にそのVIAモデルに関するものである。

従来から、各種電子回路の設計初期の概略設計段階や、回路設計、基板設計等のあらゆるフェーズにおいてシミュレーション解析が行われているが、基板の小型化、多層化、信号の高周波化に伴って、伝送路のシミュレーションが重要になってきた。伝送路解析シミュレーションにおいて、信号が低い周波数の範囲では多層基板の信号層間の配線を接続するVIAは無視して配線部だけが考慮されていたが、無視できなくなると簡易的にC(キャパシタンス)を付加する、さらにL（インダクタンス）を付加するモデルとすることが行われてきた。図４(a)にそのモデル（単純LCモデル）による等価回路を示す。この図のVIAをモデル化したLとCの値の算出方法については、一般的な文献(下記)などにある。

これによれば、以下のような式により求められる。

C=1.41εT D1/(D2-D1)
C = VIAのキャパシタンス単位:pF
D2 = グランド層の逃げ径単位:インチ
D1 = ランドの直径単位:インチ
T = 導体層の厚さ単位:インチ
ε= 基板の相対誘電率
L=5.08h(ln(4h/d)+1)
L = VIAのインダクタンス単位:nH
h = VIAの長さ単位:インチ
d = VIAの直径単位:インチ
しかし、現在ではギガヘルツレベルに信号が高速化することによって、VIA部のモデルも、より高い精度が必要となってきている。必要ならVIA部の３次元モデルを使用することが考えられる。しかし、完全な3D形状でモデル化して解析すると多大な処理時間が必要であり、実用的でないことが多い。
題名：HIGH-SPEED DIGITAL DESIGN, 著者：Howard Johnson, Martin Graham 出版：PRENTICE HALL社 p257-p259に前記LCの算定法の記載がある。特開２００２−６３２２７回路データを基に伝送路のノイズ解析を行う伝送路解析シミュレータの例である。ただしVIAについては特に記載されてはいない。

一般的な文献などにあるLとCの算出式から算出した値によるVIAの単純LCモデルでは、高周波において解析結果の精度が低い。例えば、図４(b)のように多層基板の表面層L1と浅い層L3とが接続されるような場合、L3層から最下層L20まであるVIAが浮いた伝送線となり、これによる信号の反射の影響が無視できない。これを簡易な手段で実用的精度を得ることを目的とする。

この課題は、VIAの単純LCモデルにおける一般的な文献などから求めたVIA本体のL(インダクタンス)とC(キャパシタンス)の値、またはその値に適当な補正を加えた値を、基板の層構成にあわせて分割すること、また、VIA本体のLとCの値に、VIAのランドの形状にあわせて、補正分のC成分またはL成分を付加することによって達成できる。

すなわち、単純LCモデルをベースにして、基板の層構成に合わせて、L、Cを分割構成する。VIA全体のLは、基板の層構成にあわせて分割し直列接続した形に修正する。VIA全体のCは、電源層／グランド層（V/G層）の数とランド層の数に合わせて分割する。

これにより、VIA内での接続する層の違い（浅い層、深い層）や分岐(複数の層へ信号が通過する場合など)のモデル表現が容易になる。

VIAの信号配線を接続する部分にはランドが存在する。前記のモデルにおいて、VIAのランド径＞グランド層／電源層の逃げ径の関係が成り立つ場合に、ランド部分と電源層／グランド層の間には余分なC成分が存在する。この成分をモデルにさらに付加する。

また、前記の例とは逆に、VIAのランド径＜逃げ径の関係となる場合、VIAに接続されている配線の、逃げ径〜ランド径迄のL(インダクタ)成分をモデルに付加する必要がある。
このようにすることで、一般的な文献などにあるLとCの算出式では考慮されていない部分も考慮され、VIAモデルの精度を向上することができる。

1)VIAの層構成に合わせてLCを分割することにより、信号が通過する本来のVIA長さ(VIA通過遅延)が考慮されるので精度が向上する。

2)特に、VIA部が分岐に見える場合、分岐部分の反射も考慮されることで精度が向上する。

3)更に、ランド部のCを追加することにより、容量反射量と発生タイミングが考慮され、この部分によるVIA通過遅延誤差も考慮されるので精度が向上する。

4)更に、逃げ径〜ランド径間のLを追加することにより、この部分の配線インピーダンスの精度が向上し、インピーダンス不整合による影響の精度が向上する。また、この部分によるVIA通過遅延誤差も考慮される。

VIAおよび基板の構成を図１に示す。(a)は基板模式図、(b)はその等価回路である。

この図において、表面層L1、電源層またはグランド層L2、内層信号層L3・・・のように信号層と電源層またはグランド層とが交互に積層されている。等価回路は、このような層構成に合わせてVIAのLCを分割したことを表す。すなわち、インダクタンスは単純LCモデルのL全体の値を層間距離の割合で分割した値を直列に接続し、キャパシタンスはC全体の値を電源層とグランド層とランド層の合計数で分割した値を前記のインダクタンスの両端及び各分割点とグランドとの間に接続した回路として表現したものである。

これにより信号が通過する本来のVIAの長さ(VIA通過遅延)が反映されるので精度が向上する。特に、VIA部が分岐に見える場合、分岐している部分の反射も考慮されることにより精度が向上する。

更に、図２、図３に示すように信号層のランド径と電源／グランド層の逃げ径が等しくない場合に、それによる付加的LC成分を補正する。

図２(a)は、ランド径＞逃げ径の場合の基板模式図とその等価回路を示す。

(b)は表面層ランドの場合であり、その下の電源／グランド層との間のC成分を考慮する。(c)は内層ランドの場合であり、上下の電源／グランド層との間のC成分を考慮する。これらのランド部のCを付加することにより、容量反射量と発生タイミングが反映されることで精度が向上する。この部分によるVIA通過遅延も考慮される。

図３(a)は、ランド径＜逃げ径の場合の基板模式図とその等価回路を示す。ここでは、 (b)に示すように配線の逃げ径とランドの間のリファレンスVG層が無いための配線のL成分の増加を考慮する。逃げ径〜ランド径間のLを追加することにより、この部分の配線インピーダンスの精度が向上し、インピーダンス不整合による影響の精度が向上する。この部分によるVIA通過遅延誤差も少なくなる。

一般的に通過遅延は√(L×C)で求められる。CとLの精度を高めることで精度を向上できる。

伝送路解析シミュレータを用いて得た、従来技術の単純LCモデルと本発明のVIAモデルの伝送波形を図５に示す。

<解析条件>
VIA形状：一般的な貫通ビア(ドリル径350um)
データレート：2Gbps
基板層数：20層
<解析結果>
VIA部での通過遅延が正しく表現される。また、VIA部での分岐による反射の影響が正しく表現され、精度の高いシミュレーションが実施できる。

実測に最も近い結果をシミュレーションで得るには、完全な3D形状でモデル化する手法がある。この完全な3D形状でモデル化したVIAを用いたシミュレーション結果の波形と比較すると、従来のモデルより、今回のVIAモデルの結果に近い結果が得られている。

解析マシンやVIA形状によって異なるが、完全な3D形状でモデル化して解析すると、解析時間が数時間〜数日かかるのに比べて、今回のモデルでは、精度は若干落ちるが、解析時間が秒〜分単位で解析できた。

本発明のVIAに関する構成を示す図である。

(a)に基板模式図(b)にその等価回路を示す。
ランド径と逃げ径の関係および付加キャパシタンスを説明する図である。

(a)にランド径＞逃げ径の場合の基板模式図と等価回路、
(b)(c)にその付加キャパシタンスの説明図を示す。
ランド径と逃げ径の関係および付加インダクタンスを説明する図である。

(a)にランド径＜逃げ径の場合の基板模式図と等価回路、
(b)にその付加インダクタンスの説明図を示す。
従来のVIAモデルを示す図である。

(a)単純LCモデルを示す図である。

(b)多層基板のVIA（表面層L1と浅い層L3とが接続される状態）を示す図である。
伝送路解析シミュレータによる信号波形の例である。

符号の説明

L1(Sig) 信号層（表面層）
L2(V/G) 電源／グランド層
L3(Sig) 信号層（内層）
・
・
Ln(Sig) 信号層（表面層）
c1,c2,・・・・cn VIA全体のキャパシタンスを分割した値
l1,l2,・・・・ln-1 VIA全体のインダクタンスを分割した値
ca1,ca2,・・・付加キャパシタンス
la1,la2,・・・付加インダクタンス

Claims

複数の信号層を有する配線基板のVIAをインダクタンスとキャパシタンスよりなる等価回路で表すVIAモデルを有する伝送路解析シミュレータであって、
VIAモデルは、所定の方法で算定したVIA全体のインダクタンスとキャパシタンスの値を、配線基板の層構成に合わせて分割し、接続した回路として表現したものである
ことを特徴とする伝送路解析シミュレータ。
複数の信号層を有する配線基板のVIAをインダクタンスとキャパシタンスよりなる等価回路で表すVIAモデルを有する伝送路解析シミュレータであって、
VIAモデルは、所定の方法で算定したVIA全体のインダクタンスとキャパシタンスの値を、配線基板の層構成に合わせて、インダクタンスは前記の全体の値を層間距離の割合で分割した値を直列に接続し、キャパシタンスは前記の全体の値を電源層とグランド層とランド層の合計数で分割した値をインダクタンスの両端及び各分割点とグランドとの間に接続した回路として表現したものである
ことを特徴とする伝送路解析シミュレータ。
請求項２に記載の伝送路解析シミュレータであって、
VIAモデルは、VIAのランド径＞逃げ径の関係となる場合には、VIAモデルの分割したキャパシタンスに対し、ランド部分と電源層またはグランド層との間のキャパシタンス成分に相当する値をさらに付加したものである
ことを特徴とする伝送路解析シミュレータ。
請求項２に記載の伝送路解析シミュレータであって、
VIAモデルは、VIAのランド径＜逃げ径の関係となる場合には、信号の通過ルートとなる層の配線とランド間に、相当するインダクタンス成分をさらに付加したものである
ことを特徴とする伝送路解析シミュレータ。