JP5240828B2 - 半導体パッケージ基板の設計方法 - Google Patents

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Description

本発明は、半導体パッケージ基板と、その設計方法と、その製造方法と、その設計支援装置とに係り、特に、半導体チップを一次実装し、かつ、二次実装基板に二次実装されるための半導体パッケージ基板と、その設計方法と、その製造方法と、その設計支援装置とに係る。
半導体チップと、半導体チップを一次実装する半導体パッケージ基板との接続部分においては、両者の入出力インピーダンスの整合性が重要である。半導体チップの入出力パッドにおける、外部から見た入出力インピーダンスは、５０オームがその基準値とされている。したがって、半導体パッケージ基板の、半導体チップから見た入出力インピーダンスも、その基準値に等しく設計されることが理想的である。
そのために、例えば、プリント配線板の中にあるレイアウトパターンを使用して、インピーダンスの整合を行う技術が知られている。より具体的には、信号層ではない銅箔層を使って容量素子を形成出来る。この技術を使用すると、インピーダンスを整合するために余分な電子部品を追加する必要が無い。
上記に関連して、特許文献１（特開２０００−１５１１１５号公報）には、プリント配線板に係る発明が開示されている。
特許文献１発明のプリント配線板は、複数層の導電層と、配線と、容量素子とを具備する。ここで、複数層の導電層は、絶縁層を介して順次に積層されている。配線は、導電層で形成されていて、搭載されるべき回路部品同士を接続するためのものである。容量素子は、絶縁層とこの絶縁層を介して対向している導電層とで構成されており配線に接続されていて、回路部品のインピーダンス同士を整合させるためのものである。
また、特許文献２（特開２００４−１４６８１０号公報）には、
特許文献２発明のプリント配線基板は、多層基板と、ビアホールと、表層配線と、少なくとも１つの内層配線と、導電部材とを備える。ここで、ビアホールは、多層基板を貫通している。表層配線は、多層基板の表層に配線され、ビアホールの一方の先端部である第１の先端部に接続されている。少なくとも１つの内層配線は、多層基板の内部に形成され、ビアホールの導電部のうち、上下の先端部以外の部分に接続されている。導電部材は、ビアホールの導電部のうち、第１の先端部とは反対側の、表層配線が接続されていない第２の先端部に接続されている。また、導電部材は、内層配線とビアホールの導電部との接続点のうち、第２の先端部に最も近い第１の接続点から導電部材側を見た、所定の周波数におけるインピーダンスの値が、所定の値より大きくなるような電気長を有する。所定の値は、導電部材が存在しない場合の、第１の接続点から第２の先端部側を見た、所定の周波数におけるインピーダンスの値である。
また、特許文献３（特開２００５−１９７７２０号公報）には、多層基板に係る発明が開示されている。
特許文献３発明の多層基板は、所定の印刷回路パターンがそれぞれ形成された複数の金属層と、金属層の間にそれぞれ形成された絶縁層を備える。ここで、複数の金属層は、少なくとも二つの高周波信号層と、少なくとも一のグラウンド層とを含む。ここで、少なくとも二つの高周波信号層は、高周波信号を伝達するためのものである。少なくとも一のグラウンド層は、他の金属層にグラウンドを提供するためのものである。この多層基板は、少なくとも一のビアホールと、インピーダンス整合ホールとを備える。ここで、少なくとも一のビアホールは、多層基板を貫通するように形成され、高周波信号層を相互に接続させるためのものである。インピーダンス整合ホールは、グラウンド層を貫通するように形成され、ビアホールが通る経路を提供するものである。また、この多層基板は、ビアホールとグラウンド層との間の離隔距離がインピーダンス整合ホールにより適切に調節されてキャパシタンスを調整し、ビアホールの固有のインダクタンスと共に、導波路に類似した状態とさせることにより、高周波信号層間で高周波信号が伝達される際の多層基板のインピーダンス整合が図られることを特徴とする。
また、特許文献４（特開２００５−２３６０６４号公報）には、信号伝送ペア配線に係る発明が開示されている。
特許文献４発明の信号伝送ペア配線は、複数のパターニングされた金属層と、誘電体層とを積層し、その層間をビアにより接続して構成する多層基板の信号伝送ペア配線である。この信号伝送ペア配線は、金属層のパターニングされた複数の配線と相互を接続するビアの直径およびビアの間隔を制御し、特性インピーダンスが一定の値となるように配置することを特徴としている。
特開２０００−１５１１１５号公報 特開２００４−１４６８１０号公報 特開２００５−１９７７２０号公報 特開２００５−２３６０６４号公報
しかしながら、ＳｅｒＤｅｓ（ＳＥＲｉａｌｉｚｅｒ／ＤＥＳｅｒｉａｌｉｚｅｒ、シリアル・パラレル相互変換回路）をはじめとする高速信号デバイスにこの技術を適用しようとした場合、本質的に２つの問題がある。１つ目の問題は、プリント配線版で追加されるのが容量素子に限られる点である。半導体入出力素子の入出力インピーダンスは、一般的に容量性であるので、さらにプリント配線板側の容量素子を追加しても、信号転送路とのインピーダンスの差がより乖離してしまうのである。これでは目的とは逆に性能の劣化を招いてしまう。
２つ目の問題は、伝送経路に余計な素子構造が存在することでもたらされる副作用である。上記の技術における容量素子は、本来必要な伝送経路の途中に、開放や短絡などの分岐を追加することで形成される。しかし、これらの分岐はスタブとしても働くため、信号伝送特性を劣化させてしまうことが知られている。
以下に、（発明を実施するための最良の形態）で使用される番号を用いて、課題を解決するための手段を説明する。これらの番号は、（特許請求の範囲）の記載と（発明を実施するための最良の形態）との対応関係を明らかにするために付加されたものである。ただし、それらの番号を、（特許請求の範囲）に記載されている発明の技術的範囲の解釈に用いてはならない。
本発明による半導体パッケージ基板設計方法は、（ａ）第１の回路設計部が、半導体入出力素子を一次実装するための伝送線路を具備する第１の回路を設計するステップと、（ｂ）反射波解析部が、第１の回路に発生する第１の反射波を解析するステップと、（ｃ）第２の回路設計部が、第１の反射波をキャンセルするための第２の反射波を発生させる第２の回路を設計するステップと、（ｄ）第３の回路設計部が、第１の回路と第２の回路とを組み合わせて、インピーダンス整合された第３の回路を設計するステップとを具備する。
本発明による半導体パッケージ基板設計支援装置は、第１の回路設計部と、反射波解析部と、第２の回路設計部と、第３の回路設計部とを具備する。ここで、第１の回路設計部は、半導体入出力素子を一次実装するための伝送線路を具備する第１の回路を設計するためのものである。反射波解析部は、第１の回路に発生する第１の反射波を解析するためのものである。第２の回路設計部は、第１の反射波をキャンセルするための第２の反射波を発生させる第２の回路を設計するためのものである。第３の回路設計部は、第１の回路と第２の回路とを組み合わせて、インピーダンス整合された第３の回路を設計するためのものである。
本発明による半導体パッケージ基板は、所定の半導体入出力素子を一次実装し、かつ、所定の二次実装基板に二次実装されるためのものである。この半導体パッケージ基板は、第１の回路部分と、第２の回路部分とを具備する。ここで、第１の回路部分は、半導体入出力素子を一次実装するための伝送線路を具備するものである。第２の回路部分は、第１の回路に発生する第１の反射波をキャンセルするための第２の反射波を発生させるものである。なお、第１の回路部分と第２の回路部分とを組み合わせて設計されることによってインピーダンス整合されている。
従来技術では、信号伝送路における個別の構造部品のそれぞれを基準インピーダンスの５０Ｏｈｍに調節する。従来技術は、こうすることによって、信号伝送路全体のインピーダンスを５０Ｏｈｍに近づける。本発明では、基準インピーダンスの５０Ｏｈｍにこだわらない。インピーダンスが基準値から外れていても、その結果生じる反射波を別の反射波でキャンセルするような回路設計を行うからである。そのために、本発明では必要に応じて、緻密に制御された状態で、信号伝送路における個別の構造部品を基準インピーダンスから、意図的に、逆に剥離させる。本発明は、こうすることによって、接続される半導体素子の入出力インピーダンスに、信号伝送路のインピーダンスを整合する。その結果、半導体素子と、半導体が一次実装される半導体パッケージ基板とを合わせたコンポーネントとして、端子インピーダンスが５０Ｏｈｍに調節される。したがって、良好な信号特性が得られる。
添付図面を参照して、本発明による半導体パッケージ基板設計方法、半導体パッケージ基板設計支援装置、半導体パッケージ基板を実施するための最良の形態を以下に説明する。
本発明による半導体パッケージ基板は、本発明による半導体パッケージ基板設計方法を用いて、本発明による半導体パッケージ基板設計支援装置によって設計される。
図１は、本発明による半導体パッケージ基板設計支援装置の一例の概念図である。本発明による半導体パッケージ基板設計支援装置は、例えば、ＣＰＵ１１と、メモリ１２と、入力装置１３と、出力装置１４とを具備するコンピュータであっても良い。ここで、ＣＰＵ１１と、メモリ１２と、入力装置１３と、出力装置１４とは、全て、バス１０によって接続されている。
本発明による半導体パッケージ基板は、回路上に発生する反射波を、同じ回路上に発生させる別の反射波でキャンセルすることによって、接続部におけるインピーダンス整合を取る。そこで、本発明による半導体パッケージ基板設計方法は、大きく４つのステップに分けて考えられる。まず、第１のステップにおいて、反射波のキャンセルやインピーダンスの整合を考慮せずに第１の回路を設計する。次に、第２のステップにおいて、この第１の回路に発生する第１の反射波を解析する。第３のステップにおいて、この第１の反射波をキャンセルすような第２の反射波を発生させる第２の回路を設計する。最後に、第４のステップにおいて、第１の回路と第２の回路とを組み合わせることで、両方の反射波が相殺するような第３の回路が設計可能となる。このとき、理想的には、第３の回路では反射波が発生しないので、すなわちインピーダンス整合が保証される。
これら４つのステップは、それぞれ、第１の回路設計部と、反射波解析部と、第２の回路設計部と、第３の回路設計部とが行う、と考えても良い。ここで、第１の回路設計部と、反射波解析部と、第２の回路設計部と、第３の回路設計部とは、同じコンピュータのＣＰＵ１１と、メモリ１２と、入力装置１３と、出力装置１４とを物理的にまたは時間的にシェアリングして実現されても良い。また、反射解析部には、いわゆる回路シミュレータを用いても良い。
なお、本発明による半導体パッケージ製造方法は、本発明による半導体パッケージ基板設計方法における上記４つのステップの後に、半導体パッケージ基板を製造する第５のステップを加えたものである。この第５のステップではもちろん、第４のステップで決定された各種パラメータに基づいて半導体パッケージ基板が製造される。
図２０Ｂは、本発明において設計される３つの回路の等価回路を説明するための回路図である。図２０Ｂ（ｂ）は、第１の回路における一例の等価回路図である。伝送線路両端の一方には抵抗４６を介して電圧Ｖｓｏｕｒｃｅが入力されており、もう一方は抵抗３７によって終端されている。また、抵抗４６と伝送線路の端部との接続部分には、容量３２の一端が接続されており、容量３２のもう一端は接地されている。
図２０Ａは、本発明おいて設計される３つの回路をシミュレーションした波形図である。図２０Ａ（ｂ）は、第１の回路をシミュレーションした波形図である。Ｖｓｏｕｒｃｅと、Ｖｉとは、抵抗Ｒｉｎ４６の入り口に入力される電圧と、容量３２における電圧とにそれぞれ対応する。
図２０Ａ（ｂ）において、Ｖｓｏｕｒｃｅの波形とＶｉの波形との差は、反射波による影響によるものであり、すなわち、インピーダンスの整合が取れていないことを示す。
図２０Ｂ（ａ）は、第２の回路における一例の等価回路図である。伝送線路両端の一方には抵抗４６を介して電圧Ｖｓｏｕｒｃｅが入力されており、もう一方は抵抗３７によって終端されている。また、伝送線路の途中には容量３５の一端が接続されており、容量３５のもう一端は接地されている。なお、この容量３５は、集中乗数モデルとして伝送線路の一端から特定の距離に接続されているが、実際には伝送線路の分布定数的な容量であっても良い。ここで、伝送線路の入力側のバッファは理想的であり、したがって寄生容量３２は存在しないものとしている。
図２０Ａ（ａ）は、第２の回路をシミュレーションした波形図である。Ｖｓｏｕｒｃｅと、Ｖｉと、Ｖｃとは、抵抗Ｒｉｎ４６の入り口に入力される電圧と、容量３２における電圧と、容量３５における電圧とにそれぞれ対応する。
第２の回路に電圧Ｖｓｏｕｒｃｅが入力されると、容量３５によって、第２の反射波が発生する。Ｖｃは、容量３５における電圧に対応する。第２の反射波は、伝送回路を逆流してＶｉに影響を与えている。
例として、寄生容量の影響による第１の反射波をキャンセルする第２の反射波は、伝送線路の等価回路における寄生容量からλ／８乃至λ／４の位置に容量を配置することで得られる。また、寄生インダクタンスの影響による第１の反射波をキャンセルする第２の反射波は、伝送線路の等価回路における寄生インダクタンスから３λ／８乃至λ／２の位置に容量を配置することで得られる。
図２０Ｂ（ｃ）は、第３の回路における一例の等価回路図である。第３の回路は、第１の回路と第２の回路を組み合わせたものである。すなわち、伝送線路両端の一方には抵抗４６を介して電圧Ｖｓｏｕｒｃｅが入力されており、もう一方は抵抗３７によって終端されている。また、抵抗４６と伝送線路の端部との接続部分には、容量３２の一端が接続されており、容量３２のもう一端は接地されている。さらに、伝送線路の途中には容量３５の一端が接続されており、容量３５のもう一端は接地されている。なお、この容量３５は、集中乗数モデルとして伝送線路の一端から特定の距離に接続されているが、実際には伝送線路の分布定数的な容量であっても良い。
図２０Ａ（ｃ）は、第３の回路図をシミュレーションした波形図である。波形Ｖｓｏｕｒｃｅは、抵抗Ｒｉｎ４６に入力される電圧に対応し、図２０Ａ（ｂ）または図２０Ａ（ａ）の波形Ｖｓｏｕｒｃｅと同じである。Ｖｉは、寄生容量３２の電圧に対応する。
図２０Ａ（ｃ）の波形Ｖｉは、図２０Ａ（ｂ）の波形Ｖｉよりも、波形Ｖｓｏｕｒｃｅに近付いている。これはすなわち、図２０Ａ（ｂ）の回路に図２０Ａ（ｃ）の回路を組み合わせたことが、インピーダンスの整合に寄与していることを示している。
第１の回路設計部と、第３の回路設計部とが行う動作が、比較的簡単である一方で、第２の回路設計部の動作は比較的困難である。すなわち、第２の回路を設計することは理論的には可能であるとは言え、いわゆる電磁界シミュレータを使用する方法は時間がかかり過ぎるので現実的であるとは言い難い。そこで、本発明による半導体パッケージ基板設計方法では、ルックアップテーブルを用いる。この方法を用いることで、第２の回路を設計するために要する時間が、通常の電磁界シミュレータを使用した場合の１／１０００乃至１／１００程度にまで短縮出来た。以下に、主に第２の回路を設計する方法とその設計支援装置について説明する。
本発明による半導体パッケージ基板設計方法における、第２の回路を設計するための第３のステップは、さらに３つのステップに分けて考えられる。まず、第３−１のステップにおいて、半導体パッケージ基板の各構造部品について、パラメータのルックアップテーブルを作成する。次に、第３−２のステップにおいて、半導体入出力素子の入出力インピーダンスを表す等価回路を作成する。最後に、第３−３のステップにおいて、所定の条件を満たすように各種パラメータを決定する。
図２は、半導体パッケージ基板設計支援装置のうち、特に第２の回路設計部を機能別に説明するためのブロック図である。半導体パッケージ基板設計支援装置における第２の回路設計部は、第３−１のステップを担当するルックアップテーブル作成機能部１０１と、第３−２のステップを担当する等価回路作成機能部１０２と、第３−３のステップを担当するパラメータ決定機能部１０３とを有する。ルックアップテーブル作成機能部１０１が作成するルックアップテーブルと、等価回路作成機能部１０２が作成する等価回路とは、バス１００またはメモリ１０４などを介して、パラメータ決定機能部１０３が参照出来る必要がある。
これら３つの機能部１０１、１０２、１０３は、それぞれ、例えば、上記のコンピュータの一部であっても良いし、上記コンピュータ上で動作するプログラムであっても良い。
ここで、第３−１のステップを詳細に説明する。本発明の半導体パッケージ基板設計方法では、半導体パッケージ基板の等価回路に基づいてシミュレーションを行うことによって、必要なパラメータの決定を行う。このシミュレーションで用いる各種パラメータは、事前の計算によって求められる。事前に計算された各種パラメータは、半導体パッケージ基板設計支援装置のルックアップテーブル作成機能部１０１によってルックアップテーブルにまとめられる。作成されたルックアップテーブルは、メモリ１２に格納されても良いし、ルックアップテーブル作成機能部１０１からパラメータ決定機能部１０３に直接送信されても良い。
Figure 0005240828
上記表１は、ルックアップテーブルのデータ形式の一例である。「Ｓｕｂｓｔｒａｔｅ Ｔｅｃｈｎｏｌｏｇｙ」とは、基板の断面構造であり、基板の層数やそれぞれの厚さ、さらには各構造部品の物性値などを含む。ここで、各構造部品の物性値は、誘電体の誘電率、誘電損失や、導体の導電率などを含む。半導体パッケージ基板の各構造部品は、各種寸法によってそのＳパラメータが異なる。
図３は、半導体パッケージ基板におけるＰＴＨ（Ｐｌａｔｅｄ Ｔｈｒｏｕｇｈ Ｈｏｌｅ、メッキスルーホール）の各種パラメータを説明するための断面図である。ここで、半導体パッケージ基板は多層構造になっている。ＤＰＴＨはＰＴＨの直径を、ＤＬａｎｄはＰＴＨのランドの直径を、ＤＰａｉｒは２つのＰＴＨ間の距離を、それぞれ示す。また、ＣＬ１はＰＴＨのランドから、同じ層における導体までの距離を、ＣＬ２はＰＴＨのランドから、隣接する層における導体までの距離を、それぞれ示す。
同じＰＴＨでも、ＤＰＴＨ、ＤＬａｎｄ、ＣＬ１、ＣＬ２、ＤＰａｉｒの各パラメータが変われば、そのＰＴＨのＳパラメータも変化する。そこで、各パラメータの値について、用いられ得る組合せの全てについて、Ｓパラメータを計算する。この計算は、別途シミュレーションを行っても良いし、既知であれば任意のデータベースから求めても良い。
ＰＴＨ以外にも、トレース、パッド、ビア、その他信号線路上の各構造部品のそれぞれについても、ルックアップテーブルを作成する。これらの構造部品ごとの各ルックアップテーブルをまとめて、半導体パッケージ基板のルックアップテーブルと呼称する場合もある。
なお、ここでは分布定数回路としてＳパラメータを用いるが、他のＮ−ｐｏｒｔネットワークパラメータを用いても良い。また、集中定数回路として、寄生容量や寄生インダクタンスなどのパラメータを用いても良い。
次に、第３−２のステップを詳細に説明する。第３−２のステップでは、第３−１のステップ同様、第３−３のステップの前準備として、半導体パッケージ基板設計支援装置が半導体入出力素子の等価回路を作成する。作成結果はメモリ１２に格納されても良いし、等価回路作成機能部１０２からパラメータ決定機能部１０３に直接送信されても良い。
図４は、半導体入出力素子の、集中定数近似による等価回路図の一例である。この等価回路において、半導体入出力素子は、ＤＣ（Ｄｉｒｅｃｔ Ｃｕｒｒｅｎｔ、直流）微分抵抗Ｒｄと、寄生容量Ｃｓと、寄生容量Ｃｓに付随する寄生直列抵抗Ｒｓとを具備する。ここで、入出力部と、グランドとの間を２本の平行路が接続しており、一方の平行路にはＲｄがあり、もう一方の平行路には直列に接続されたＣｓとＲｓとがある。
このとき、半導体入出力素子のインピーダンスＺｄは、
Ｚｄ＝１／（（１／（ｊωＣｓ＋Ｒｓ））＋（１／Ｒｄ）） …（式１）
と表すことが出来る。ここで、Ｒｄ、Ｃｓ、Ｒｓの各値は、カタログスペックなどの既知の値から求められても良いし、実測によって微調整されても良い。
次に、第３−３のステップを詳細に説明する。第３−３のステップでは、半導体パッケージ基板製作装置が、第３−１〜３−２のステップで求められた結果に基づいて、半導体パッケージ基板の各構造部品のパラメータを決定する。その判断基準は、
Ｉｍ（Ｚｄ＋Ｚｐａｃｋａｇｅ）≒０ …（式２）
である。ここで、Ｚｄは半導体入出力素子の、半導体パッケージ基板から見た入出力インピーダンスであり、Ｚｐａｃｋａｇｅは半導体パッケージ基板の、半導体入出力素子から見た入出力インピーダンスである。
理想としては、Ｚｄと、Ｚｐａｃｋａｇｅとを、両方とも基準抵抗値である５０Ｏｈｍに揃えることが望ましい。しかし、実際問題としては不可避的に、信号伝送路に沿ってインピーダンスのばらつきが存在してしまう。そこで、本発明では、基準抵抗値である５０Ｏｈｍにこだわらず、半導体入出力素子と、半導体パッケージ基板との接続におけるインピーダンス整合を重視する。
なお、インピーダンス整合は、全ての周波数において得られることが理想的である。最低でも、デジタル信号伝送に必要とされる所望の周波数帯域内に少なくとも１点は、インピーダンス整合がえられる周波数が必要である。さらには、このような周波数が、２点以上、かつ、所望の周波数帯域内に固まらずに均等に存在することが望ましい。
また、上記式２の左辺が、どれだけ０に近いかは、例えば、ＯＩＦ（Ｏｐｔｉｃａｌ Ｉｎｔｅｒｎｅｔｗｏｒｋｉｎｇ Ｆｏｒｕｍ）に規定されたＯＩＦ−ＣＥＩ２．０の基準に従うものとする。この基準については後で説明する。
したがって、第３−３のステップでは、上記式２を満足する周波数が所望の周波数帯域内に少なくとも１点以上存在するような、信号伝送路の各構造部品におけるパラメータの組合せを、半導体パッケージ基板設計支援装置が求める。
半導体装置パッケージ基板のインピーダンスＺｐａｃｋａｇｅは、半導体装置パッケージ基板の構造によって異なる。
図５は、１層配線構造を有する半導体パッケージ基板の一例における、等価回路図である。この例では、半導体パッケージ基板の入出力部は、インダクタンスＬ１に接続されている。インダクタンスＬ１は、もう一方で、容量Ｃ１と、基準抵抗Ｒｒｅｆとに接続されている。ここで、基準抵抗Ｒｒｅｆとは、半導体パッケージ基板が二次実装される先の二次実装基板のインピーダンスである。容量Ｃ１と、基準抵抗Ｒｒｅｆとは、それぞれ、もう一方においてグランドに接続されている。
図６は、図５の例における半導体パッケージ基板の各構造部品と、等価回路の各要素との、対応付けを説明するための図である。図５におけるインダクタンスＬ１は、図６における長さｌ１の配線（Ｔｒａｃｅ）に対応する。図５における容量Ｃ１は、図６におけるＰＴＨ（Ｐｌａｔｅｄ Ｔｈｒｏｕｇｈ Ｈｏｌｅ、メッキスルーホール）に対応する。図５における基準抵抗Ｒｒｅｆは、図６における出力部（Ｏｕｔｐｕｔ ｐｉｎ）の向こう側に対応する。
以上から、半導体パッケージ基板のインピーダンスを数式で表現することが出来る。
Ｚｐａｃｋａｇｅ＝ｊωＬ１＋１／（（１／Ｒｒｅｆ）＋ｊωＣ１） …（式３）
ただし、ここで、
Ｌ１＝ｌ１Ｌ０
Ｃ１＝ｌ１Ｃ０＋Ｃ１ｖ
である。このうち、Ｃ１ｖは、ルックアップテーブルから求められる。
式３より、上記の式２による拘束条件は、
Ｉｍ（１／（１／（（１／ｊωＣｓ）＋Ｒｓ）＋１／Ｒｄ）＋ｊωＬ１＋１／（（１／Ｒｒｅｆ）＋ｊωＣ１））≒０ …（式４）
となる。
次に、式４の拘束条件を満たす周波数が、所望の周波数帯域内に存在するように、構造パラメータを設定する。この設定は、半導体パッケージ設計支援装置が、それぞれの構造部品についてルックアップテーブルから理想値に最も近いパラメータ値を選択することによって行う。
その後、信号伝送路レイアウトパターンを切り出して、３次元電磁界解析を行い、Ｚｐａｃｋａｇｅを精密に求める。得られたＺｐａｃｋａｇｅによって式２の拘束条件が満たされていない場合は、構造パラメータの微調整を行って、再度３次元電磁界解析により式２の拘束条件を確認する。
図７は、２層配線構造を有する半導体パッケージ基板の一例における、等価回路図である。この例では、半導体パッケージ基板の入出力部は、インダクタンスＬ１に接続されている。インダクタンスＬ１は、もう一方で、容量Ｃ１と、インダクタンスＬ２とに接続されている。容量Ｃ１は、もう一方で、グランドに接続されている。インダクタンスＬ２は、もう一方で、容量Ｃ２と、基準抵抗Ｒｒｅｆとに接続されている。ここで、基準抵抗Ｒｒｅｆとは、半導体パッケージ基板が二次実装される先の二次実装基板のインピーダンスである。容量Ｃ２と、基準抵抗Ｒｒｅｆとは、それぞれ、もう一方においてグランドに接続されている。
図８は、図７の例における半導体パッケージ基板の各構造部品と、等価回路の各要素との、対応付けを説明するための図である。図７におけるインダクタンスＬ１は、図８における長さｌ１の、第１層の配線に対応する。図７における容量Ｃ１およびＣ２は、合わせて、図８におけるＰＴＨに対応する。図７における基準抵抗Ｒｒｅｆは、図８における出力部の向こう側に対応する。
以上から、半導体パッケージ基板のインピーダンスを数式で表現することが出来る。
Ｚｐａｃｋａｇｅ＝ｊωＬ１＋（１／（（１／（ｊωＬ２＋（１／（（１／Ｒｒｅｆ）＋ｊωＣ２）））＋ｊωＣ１）） …（式５）
ただし、ここで、
Ｌ１＝ｌ１Ｌ０
Ｃ１＝ｌ１Ｃ０＋Ｃ１ｖ
Ｌ２＝ｌ２Ｌ０
Ｃ２＝ｌ２Ｃ０＋Ｃ２ｖ
である。このうち、Ｃ１ｖと、Ｃ２ｖとは、後述するルックアップテーブルから求められるものとする。
式５より、上記の式２による拘束条件は、
Ｉｍ（（１／（１／（（１／ｊωＣｓ）＋Ｒｓ）＋１／Ｒｄ））＋ｊωＬ１＋（１／（１／（ｊωＬ２＋１／（（１／Ｒｒｅｆ）＋ｊωＣ２））＋ｊωＣ１）））≒０ …（式６）
となる。
次に、式６の拘束条件を満たす周波数が、所望の周波数帯域内に存在するように、構造パラメータを設定する。この設定は、半導体パッケージ設計支援装置が、それぞれの構造部品についてルックアップテーブルから理想値に最も近いパラメータ値を選択することによって行う。２層構造の場合は、拘束条件を満足する周波数が２つは存在する。したがって、一般的に、１層構造の場合よりも２層構造の方がより広帯域なインピーダンス整合が得られる。
その後、信号伝送路レイアウトパターンを切り出して、３次元電磁界解析を行い、Ｚｐａｃｋａｇｅを精密に求める。得られたＺｐａｃｋａｇｅによって式２の拘束条件が満たされていない場合は、構造パラメータの微調整を行って、再度３次元電磁界解析により式２の拘束条件を確認する。
上記の二例では、いずれも集中定数による設計方法を用いたが、分布定数による設計方法も可能である。分布定数設計の場合は、Ｎ−ｐｏｒｔパラメータのルックアップテーブルを使用する。信号伝送路上の全ての構造部品は、パラメタライズされたＮ−ｐｏｒｔパラメータ、主にＳパラメータを使用して表される。構造パラメータを調整しながら、式２の拘束条件を満足する周波数点が所望の周波数帯域内に存在するように、構造パラメータを変化させる。
この場合でも、構造パラメータの初期値としては、上記の集中定数近似設計によって、例えば上記の式４または式６から求めた値を、使用することが出来る。
図９は、二次実装基板に二次実装されている半導体パッケージ基板の模式図である。複数の層のうち、Ｐａｃｋａｇｅの範囲が半導体パッケージ基板に、Ｂｏａｒｄの範囲が二次実装基板に、それぞれ対応する。ただし、この模式図では、多層構造とＰＴＨとの関係を説明することに重点を置いており、回路の配線などは省略している。なお、上記の図３は、図９における半導体パッケージ基板の、多層構造とＰＴＨとの関係に係る断面図でもある。
図１０は、半導体入出力素子を一次実装し、二次実装基板に二次実装された、半導体パッケージ基板のブロック図である。分布定数近似を用いる場合、構造部品のそれぞれのパラメータに値を定めて、フルウェーブ３次元電磁界シミュレータでインピーダンスなどの計算が可能である。このブロック図は、そのフルウェーブ３次元電磁界シミュレータ用のモデルでもある。
このブロック図において、半導体入出力素子２１は、ＴＸ／ＲＸ（Ｔｒａｎｓｍｉｔｔｅｒ／Ｒｅｃｅｉｖｅｒ、送受信機）として表現されている。半導体入出力素子２１は、半導体パッケージ基板における第１の信号線２２に一次実装によって接続されている。第１の信号線２２は、ＰＴＨ２３を介して、第２の信号線２２に接続されている。すなわち、第１の信号線２２と、第２の信号線２２とは、それぞれことなる層の配線である。第２の信号線２２は、ＢＧＡ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ、ボールグリッドアレイ）パッド２４を介して、二次実装基板２５に二次実装によって接続されている。
ここで、第１の信号線２２と、第２の信号線２２とは、いずれも、差動配線モデルとしてのインダクタンスとして表現されている。
ＰＴＨ２３は、２つの信号線２２同士を接続するインダクタンスとして表現されている。なお、このインダクタンスの両端はそれぞれ、容量に接続されており、この容量は、もう一方で、グランドに接続されている。
ＢＧＡパッド２４は、第２の信号線２２と二次実装基板２５とを接続する一方で、容量にも接続されており、この容量は、もう一方で、グランドに接続されている。
これらのモデル部品を繋ぎ合わせて回路シミュレータにて半導体パッケージ基板のシミュレーションを行うことが出来る。
この作業が完了したら、上記の集中定数近似の場合と同じく、やはり信号伝送路レイアウトパターンを切り出し、３次元電磁界解析を行う。こうしてＺｐａｃｋａｇｅを精密に求め、式２の拘束条件が満たされているかどうかを確認する。もしも満たされていなければ、構造パラメータの微調整を行って、再度３次元電磁界解析によって式２の拘束条件を確認する。一般的には、分布定数設計の方が、集中定数設計よりも、最終検証結果に近い値を与える。
分布定数設計の動作原理は、次のように説明することも出来る。なお、表現の仕方が異なるだけで、物理現象としては同じである。
図１１〜１５は、分布定数回路のインピーダンス整合方法を説明するための回路図である。いずれの場合も、半導体入出力素子３１が、分布定数線路３４を介して、終端抵抗Ｒｏｕｔ３７に接続されている。出力側抵抗Ｒｏｕｔ３７は、もう一方で、グランド３８に接続されている。また、半導体入出力素子は、その入出力部において、寄生容量３２を有する。寄生容量３２は、もう一方で、グランド３３に接続されている。
図１１の上部は、分布定数線路３４の、半導体入出力素子３１から１／４波長の所に、容量３５が付加されている場合の回路図である。この場合、半導体素子の出力端では電磁波の位相が１８０°反転する。図１１の下部は、図１１の上部の等価回路である。図１１の下部では、図１１上部の容量３５の代わりに、半導体素子の出力端と分布定数線路３４との間にインダクタ３９がある。インダクタ３９は寄生容量３２を相殺する。
図１２の上部は、分布定数線路３４の、半導体入出力素子３１から１／８波長の所に、容量３５が付加されている場合の回路図である。図１２の下部は、図１２の上部の等価回路である。図１２の下部では、図１２の上部の容量３５が無く、また、図１２下部の終端抵抗Ｒｏｕｔ３７の抵抗値は図１２の上部における５０Ｏｈｍよりも小さい。
図１３の上部は、分布定数線路３４の、半導体入出力素子３１から３／８波長の所に、容量３５が付加されている場合の回路図である。図１３の下部は、図１３の上部の等価回路である。図１３の下部では、図１３の上部の容量３５が無く、また、図１３下部の終端抵抗Ｒｏｕｔ３７の抵抗値は図１３の上部における５０Ｏｈｍよりも大きい。
図１４の上部は、分布定数線路３４の、半導体入出力素子３１から１／２波長の所に、容量３５が付加されている場合の回路図である。図１４の下部は、図１４の上部の等価回路である。図１４の下部では、図１４上部の容量３５の代わりに、半導体素子の出力端と分布定数線路３４との間に容量４１がある。容量４１と、寄生容量３２とは、加算し合う。
図１５の上部は、分布定数線路３４の、半導体入出力素子３１から１／４波長の所に容量３５が、同じく１／２波長の所に容量４３が、それぞれ付加されている場合の回路図である。図１５の下部は、図１５の上部の等価回路である。図１５の下部では、図１５の上部の容量３５と容量４２との代わりに、半導体素子の出力端と分布定数線路３４との間に容量４１と、インダクタ３９とがそれぞれある。容量４１と、寄生容量３２と、インダクタ３９とは、相殺し合う。
このように、分布定数線路３４のパラメータを調整することで、半導体入出力素子の寄生容量を相殺したり、終端抵抗の抵抗値を調節したりすることが可能である。このインピーダンス整合作業を、所望の周波数帯域がカバーされるまで行うのが、本発明による半導体パッケージ基板設計方法の原理であると言える。
ちなみに、図１５の上部は、上記集中定数設計方法における２層構造の場合と回路が同じである。
実際には、純粋な容量や抵抗というものは存在しないので、上に述べたようなモデル化を行って、適合設計をする必要がある。
図１６〜１９は、適合設計の結果を表すグラフであり、いずれのグラフでも、横軸が周波数（Ｆｒｅｑｕｅｎｃｙ）、縦軸が反射損失（Ｒｅｔｕｒｎ ｌｏｓｓ）を表す。それぞれのグラフは、半導体入出力素子と、半導体パッケージ基板と、二次実装基板とが接続された状態における、二次実装基板側から観測した，半導体入出力素子と半導体パッケージ基板の合成された反射損失を表す。また、それぞれに３本のグラフがあるうち、太線が半導体パッケージ基板にマッチング回路を内蔵した場合に、その他の線は半導体パッケージ基板が基準抵抗の５０Ｏｈｍに調整された場合に、それぞれ対応する。
さらに、ここでは基準の一例として、前述したＯＩＦによる基準に対応する線も描かれている。ＯＩＦは、ＳｅｒＤｅｓ規格に関するドキュメントＯＩＦ−ＣＥＩ−０２．０を発行している。このドキュメントによれば、
差動モード（Ｄｉｆｆｅｒｅｎｔｉａｌ Ｍｏｄｅ）において、
反射係数＜−８ｄＢ（１００ＭＨｚ−０．７５ｆｂ） …（式７）
また、同相モード（Ｃｏｍｍｏｎ Ｍｏｄｅ）において、
反射係数＜−６ｄＢ（１００ＭＨｚ−０．７５ｆｂ） …（式８）
と規定されている。ここで、「ｆｂ」はビットレート周波数を意味する。
なお、
反射係数＝｜（Ｚｄ−Ｚｐａｃｋａｇｅ）／（Ｚｄ＋Ｚｐａｃｋａｇｅ）｜ …（式９）
である。
図１６は、差動モードにおいて、半導体入出力素子が信号を受信する場合のシミュレーション結果を示すグラフである。
図１７は、差動モードにおいて、半導体入出力素子が信号を送信する場合のシミュレーション結果を示すグラフである。
図１８は、同相モードにおいて、半導体入出力素子が信号を受信する場合のシミュレーション結果を示すグラフである。
図１９は、同相モードにおいて、半導体入出力素子が信号を送信する場合のシミュレーション結果を示すグラフである。
このように、全てのグラフがＯＩＦの基準を満たす周波数または周波数帯域を有している。これは、本発明による周波数パッケージ基板設計方法の有効性を示すものである。
本発明による半導体パッケージ基板設計方法によれば、半導体入出力素子と二次実装基板とのインピーダンス整合機能が半導体パッケージ基板に内蔵される。このことにより、高速デジタル信号の多重反射を低減し、良好な信号波形と安定した動作とを得ることが出来る。
この際、信号伝送路の不可避的な寄生インダクタンスと寄生容量のみを制御することによって、インピーダンス整合機能を実現している。そのため、余分な構造部品あるいは電子部品の付加による高速信号伝送への副作用が無い。また、余分なレイアウトスペースを必要としないために信号密度が低下しない。さらに、信号伝送路の分布定数構造部品を使用しているためにデジタル信号伝送に必要とされる広帯域なインピーダンス整合が得られる。また、ごく通常のパッケージ基板だけで設計できるためコストを低く抑えられる。本発明による半導体パッケージ基板設計方法によれば、これほどまでの効果を得ることが出来る。
図１は、本発明による半導体パッケージ基板設計支援装置の一例の概念図である。 図２は、半導体パッケージ基板設計支援装置のうち、特に第２の回路設計部を機能別に説明するためのブロック図である。 図３は、半導体パッケージ基板におけるＰＴＨの各種パラメータを説明するための断面図である。 図４は、半導体入出力素子の、集中定数近似による等価回路図の一例である。 図５は、１層配線構造を有する半導体パッケージ基板の一例における、等価回路図である。 図６は、図５の例における半導体パッケージ基板の各構造部品と、等価回路の各要素との、対応付けを説明するための図である。 図７は、２層配線構造を有する半導体パッケージ基板の一例における、等価回路図である。 図８は、図７の例における半導体パッケージ基板の各構造部品と、等価回路の各要素との、対応付けを説明するための図である。 図９は、二次実装基板に二次実装されている半導体パッケージ基板の模式図である。 図１０は、半導体入出力素子を一次実装し、二次実装基板に二次実装された、半導体パッケージ基板のブロック図である。 図１１は、分布定数回路のインピーダンス整合方法を説明するための回路図である。図１１の上部は、分布定数線路の、半導体入出力素子から１／４波長の所に、容量が付加されている場合の回路図である。図１１の下部は、図１１の上部の等価回路である。 図１２は、分布定数回路のインピーダンス整合方法を説明するための回路図である。図１２の上部は、分布定数線路の、半導体入出力素子から１／８波長の所に、容量が付加されている場合の回路図である。図１２の下部は、図１２の上部の等価回路である。 図１３は、分布定数回路のインピーダンス整合方法を説明するための回路図である。図１３の上部は、分布定数線路の、半導体入出力素子から３／８波長の所に、容量が付加されている場合の回路図である。図１３の下部は、図１３の上部の等価回路である。 図１４は、分布定数回路のインピーダンス整合方法を説明するための回路図である。図１４の上部は、分布定数線路の、半導体入出力素子から１／２波長の所に、容量が付加されている場合の回路図である。図１４の下部は、図１４の上部の等価回路である。 図１５は、分布定数回路のインピーダンス整合方法を説明するための回路図である。図１５の上部は、分布定数線路の、半導体入出力素子から１／４波長の所に容量が、同じく１／２波長の所に容量が、それぞれ付加されている場合の回路図である。図１５の下部は、図１５の上部の等価回路である。 図１６は、本発明による適合設計の結果を示すグラフであり、差動モードにおいて、半導体入出力素子が信号を受信する場合のシミュレーション結果を示すグラフである。 図１７は、本発明による適合設計の結果を示すグラフであり、差動モードにおいて、半導体入出力素子が信号を送信する場合のシミュレーション結果を示すグラフである。 図１８は、本発明による適合設計の結果を示すグラフであり、同相モードにおいて、半導体入出力素子が信号を受信する場合のシミュレーション結果を示すグラフである。 図１９は、本発明による適合設計の結果を示すグラフであり、同相モードにおいて、半導体入出力素子が信号を送信する場合のシミュレーション結果を示すグラフである。 図２０Ａは、本発明おいて設計される３つの回路をシミュレーションした波形図である。図２０Ａ（ａ）は、第２の回路をシミュレーションした波形図である。図２０Ａ（ｂ）は、第１の回路をシミュレーションした波形図である。図２０Ａ（ｃ）は、第３の回路をシミュレーションした波形図である。 図２０Ｂは、本発明において設計される３つの回路の等価回路を説明するための回路図である。図２０Ｂ（ａ）は、第２の回路における等価回路の回路図である。図２０Ｂ（ｂ）は、第１の回路における等価回路の回路図である。図２０Ｂ（ｃ）は、第３の回路における等価回路の回路図である。
符号の説明
１０ バス
１１ ＣＰＵ
１２ メモリ
１３ 入力装置
１４ 出力装置
２１ 半導体入出力素子、ＴＸ／ＲＸ（送受信機）
２２ 信号線（分布定数配線モデル）
２３ ＰＴＨ（メッキスルーホール）
２４ ＢＧＡ（ボールグリッドアレイ）
２５ 二次実装基板
３１ 半導体入出力素子
３２ 容量
３３ グランド
３４ 信号線
３５ 容量
３６ グランド
３７ 終端抵抗Ｒｏｕｔ（＝５０Ｏｈｍ）
３８ グランド
３９ インダクタ
４０ 終端抵抗Ｒｏｕｔ（＜５０Ｏｈｍ）
４１ 容量
４２ グランド
４３ 容量
４４ グランド
４５ 終端抵抗Ｒｏｕｔ（＞５０Ｏｈｍ）
４６ 抵抗Ｒｉｎ
１００ バス
１０１ ルックアップテーブル作成機能部
１０２ 等価回路作成機能部
１０３ パラメータ決定機能部
１０４ メモリ
Ｒｄ ＤＣ微分抵抗
Ｃｓ 寄生容量
Ｒｓ 寄生直列抵抗
Ｌ１ インダクタンス
Ｌ２ インダクタンス

Claims (16)

  1. （ａ）第１の回路設計部が、半導体入出力素子を含む半導体装置が半導体パッケージ基板に一次実装されるときに、前記半導体入出力素子に接続される伝送線路を具備する前記半導体パッケージ基板を第１の回路として設計するステップと、
    （ｂ）反射波解析部が、前記半導体装置により前記第１の回路に発生する第１の反射波を解析するステップと、
    （ｃ）第２の回路設計部が、前記第１の反射波をキャンセルするように前記半導体装置による第２の反射波を発生する前記半導体パッケージ基板を第２の回路として設計するステップと、
    （ｄ）第３の回路設計部が、前記第１の回路と前記第２の回路とを組み合わせて、第３の回路として、前記第２の反射波により前記第１の反射波をキャンセルするように前記半導体装置とインピーダンス整合する最終半導体パッケージ基板を設計するステップと
    を具備し、
    前記ステップ（ｃ）は、
    （ｃ−１）ルックアップテーブル作成機能部が、半導体パッケージ基板の各構造部品のパラメータと半導体パッケージ基板の伝送線路パラメータとの関係を示すルックアップテーブルを作成するルックアップテーブル作成ステップと、
    （ｃ−２）等価回路作成機能部が、前記半導体入出力素子を含む前記半導体装置が一次実装される前記半導体パッケージ基板から前記半導体装置を見たときの等価回路を作成する等価回路作成ステップと、
    （ｃ−３）パラメータ決定機能部が、前記等価回路の伝送パラメータに基づいて前記ルックアップテーブルを参照して、前記第２の回路として、前記各構造部品のパラメータを有する前記半導体パッケージ基板を決定するパラメータ決定ステップと
    を具備する
    半導体パッケージ基板設計方法。
  2. 請求項１に記載の半導体パッケージ基板設計方法において、
    前記パラメータ決定ステップ（ｃ−３）は、
    （ｃ−３−１）前記パラメータ決定機能部が、前記半導体装置と、前記半導体パッケージ基板との接続部分において、前記半導体装置の入出力インピーダンスの虚部と、前記半導体パッケージ基板の入出力インピーダンスの虚部との和が、任意の周波数帯域において、所定の閾値よりも小さく、かつ、前記半導体パッケージ基板を二次実装する二次実装基板から見た前記半導体パッケージ基板のインピーダンスが基準インピーダンスに整合するように、前記各構造部品のパラメータを有する前記半導体パッケージ基板を前記ルックアップテーブルから選択する選択ステップを具備する
    半導体パッケージ基板設計方法。
  3. 請求項２に記載の半導体パッケージ基板設計方法において、
    前記任意の周波数帯域は、前記半導体入出力素子の動作に係る周波数帯域の少なくとも１点を含む
    半導体パッケージ基板設計方法。
  4. 請求項２または３に記載の半導体パッケージ基板設計方法において、
    前記ステップ（ｃ−３−１）において、前記各構造部品のパラメータを有する前記半導体パッケージ基板を前記ルックアップテーブルから選択する条件は、
    ビットレート周波数をｆｂとするとき、
    周波数が１００ＭＨｚ乃至０．７５ｆｂの範囲に含まれる場合の、ディファレンシャル（差動）モード（Ｄｉｆｆｅｒｅｎｔｉａｌ Ｍｏｄｅ）において、反射係数＜−８ｄＢの条件を満足し、
    また、周波数が１００ＭＨｚ乃至０．７５ｆｂの範囲に含まれる場合の、コモンモード（Ｃｏｍｍｏｎ Ｍｏｄｅ）において、反射係数＜−６ｄＢの条件を満足する
    ことで満たされる
    半導体パッケージ基板設計方法。
  5. 請求項２〜４のいずれかに記載の半導体パッケージ基板設計方法において、
    前記ルックアップテーブルと、前記等価回路と、前記パラメータとは、集中定数近似である
    半導体パッケージ基板設計方法。
  6. 請求項２〜４のいずれかに記載の半導体パッケージ基板設計方法において、
    前記ルックアップテーブルと、前記等価回路と、前記パラメータとは、分布定数近似である
    半導体パッケージ基板設計方法。
  7. 請求項２〜４のいずれかに記載の半導体パッケージ基板設計方法において、
    前記ステップ（ｃ）は、
    （ｃ−４）前記ルックアップテーブル作成ステップ（ｃ−１）と、前記等価回路作成ステップ（ｃ−２）と、前記パラメータ決定ステップ（ｃ−３）とを、集中定数近似で行う集中定数近似ステップと、
    （ｃ−５）前記集中定数近似ステップ（ｃ−４）の結果を初期値として用い、さらに、前記ルックアップテーブル作成ステップ（ｃ−１）と、前記等価回路作成ステップ（ｃ−２）と、前記パラメータ決定ステップ（ｃ−３）とを、分布定数近似で行う分布定数近似ステップと
    をさらに具備する
    半導体パッケージ基板設計方法。
  8. 請求項５または７に記載の半導体パッケージ基板設計方法において、
    前記ステップ（ｃ）は、波長をλと置くとき、
    （ｃ−６）寄生容量の影響をキャンセルする場合は、前記伝送線路の等価回路における、前記寄生容量からλ／８乃至λ／４の位置に容量を配置するステップと、
    （ｃ−７）寄生インダクタンスの影響をキャンセルする場合は、前記伝送線路の等価回路における、前記寄生インダクタンスから３λ／８乃至λ／２の位置に容量を配置するステップとを具備する
    半導体パッケージ基板設計方法。
  9. 請求項１〜８のいずれかに記載の半導体パッケージ基板設計方法において、
    （ｅ）半導体パッケージ基板作成機能部が、前記パラメータ決定ステップ（ｄ）で決定された前記各構造部品のパラメータを有する前記最終半導体パッケージ基板に基づいて、前記最終半導体パッケージ基板を製造する製造ステップをさらに具備する
    半導体パッケージ基板製造方法。
  10. 半導体入出力素子を含む半導体装置が半導体パッケージ基板に一次実装されるときに、前記半導体入出力素子に接続される伝送線路を具備する前記半導体パッケージ基板を第１の回路として設計する第１の回路設計部と、
    前記半導体装置により前記第１の回路に発生する第１の反射波を解析する反射波解析部と、
    前記第１の反射波をキャンセルするように前記半導体装置による第２の反射波を発生する前記半導体パッケージ基板を第２の回路として設計する第２の回路設計部と、
    前記第１の回路と前記第２の回路とを組み合わせて、前記第２の反射波により前記第１の反射波をキャンセルするように、前記半導体装置とインピーダンス整合する最終半導体パッケージ基板を第３の回路として設計する第３の回路設計部と
    を具備し、
    前記第２の回路設計部は、
    半導体パッケージ基板の各構造部品のパラメータと半導体パッケージ基板の伝送線路パラメータの関係を示すルックアップテーブルを作成するルックアップテーブル作成機能部と、
    前記半導体入出力素子を含む前記半導体装置が一次実装される前記半導体パッケージ基板から前記半導体装置を見たときの等価回路を作成する等価回路作成機能部と、
    前記等価回路の伝送パラメータに基づいて前記ルックアップテーブルを参照して、前記第２の回路として、前記各構造部品のパラメータを有する前記半導体パッケージ基板を決定するパラメータ決定機能部と
    を具備する
    半導体パッケージ基板設計支援装置。
  11. 請求項１０に記載の半導体パッケージ基板設計支援装置において、
    前記パラメータ決定機能部は、
    前記半導体入出力素子と前記半導体パッケージ基板との接続部分において、前記半導体装置の入出力インピーダンスの虚部と前記半導体パッケージ基板の入出力インピーダンスの虚部との和が、任意の周波数帯域において、所定の閾値よりも小さく、かつ、前記半導体パッケージ基板の、前記半導体パッケージ基板を二次実装する二次実装基板から見たインピーダンスが基準インピーダンスに整合するように、前記各構造部品のパラメータを有する前記半導体パッケージ基板を前記ルックアップテーブルから選択する
    半導体パッケージ基板設計支援装置。
  12. 請求項１１に記載の半導体パッケージ基板設計支援装置において、
    前記任意の周波数帯域は、前記半導体入出力素子の動作に係る周波数帯域の少なくとも１点を含む
    半導体パッケージ基板設計支援装置。
  13. 請求項１１または１２に記載の半導体パッケージ基板設計支援装置において、
    前記各構造部品のパラメータを有する前記半導体パッケージ基板を前記ルックアップテーブルから選択する条件は、
    ビットレート周波数をｆｂとするとき、
    周波数が１００ＭＨｚ乃至０．７５ｆｂの範囲に含まれる場合の、ディファレンシャル（差動）モードにおいて、反射係数＜−８ｄＢの条件を満足し、
    また、周波数が１００ＭＨｚ乃至０．７５ｆｂの範囲に含まれる場合の、コモンモードにおいて、反射係数＜−６ｄＢの条件を満足する
    ことで満たされる
    半導体パッケージ基板設計支援装置。
  14. 請求項１１〜１３のいずれかに記載の半導体パッケージ基板設計支援装置において、
    前記ルックアップテーブルと、前記等価回路と、前記パラメータとは、集中定数近似である
    半導体パッケージ基板設計支援装置。
  15. 請求項１１〜１３のいずれかに記載の半導体パッケージ基板設計支援装置において、
    前記ルックアップテーブルと、前記等価回路と、前記パラメータとは、分布定数近似である
    半導体パッケージ基板設計支援装置。
  16. 請求項１１〜１３のいずれかに記載の半導体パッケージ基板設計支援装置において、
    前記ルックアップテーブルと、前記等価回路と、前記パラメータとに集中定数近似を用いて決定される前記各構造部品のパラメータを初期値として、前記ルックアップテーブルと、前記等価回路と、前記パラメータとに分布定数近似を用いて前記各構造部品のパラメータを決定する
    半導体パッケージ基板設計支援装置。
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