KR102554093B1

KR102554093B1 - 인쇄회로기판 및 이를 포함하는 표시장치

Info

Publication number: KR102554093B1
Application number: KR1020150191501A
Authority: KR
Inventors: 김장환
Original assignee: 엘지디스플레이 주식회사
Priority date: 2015-12-31
Filing date: 2015-12-31
Publication date: 2023-07-10
Also published as: KR20170080202A

Abstract

본 발명의 인쇄회로기판은 서로 다른 층에 배치된 회로패턴들을 연결하기 위한 비아 홀과, 상기 비아 홀 내에 상기 서로 다른 층에 배치된 회로패턴들과 동일한 너비를 갖는 회로패턴을 포함하여 전체 회로패턴은 일정한 저항을 가질 수 있다. 따라서, 실시 예는 일반적인 인쇄회로기판의 비아 홀의 도금과 배선 사이의 저항 차이를 개선하여 신호 왜곡을 개선할 수 있다. 실시 예는 비아 홀에 의한 전기적 특성 저하를 개선할 수 있다.

Description

인쇄회로기판 및 이를 포함하는 표시장치{PRINTED CIRCUIT BOARD AND DISPLAY DEVICE HAVING THE SAME}

본 발명은 인쇄회로기판 및 이를 포함하는 표시장치에 관한 것이다.

인쇄회로기판(PCB: Printed Circuit Board)은 전자부품 상호 간의 회로설계에 기초하여 절연층 위에 형성하는 전기배선을 포함하는 기판으로 PCB 기판, 프린트 회로판 또는 인쇄배선기판(Printed Wiring Board)이라고도 한다.

인쇄회로기판(PCB)은 다양한 구성들, 예컨대 FR4 기판, MCPCB(metal core printed circuit board), 자외선 방사선을 이용하여 교차 결합된(cross linked) 캐스트 폴리머 수지(cast polymer resin)로부터 형성된 기판 등을 포함할 수 있고, 회로가 구성되는 모든 회로기판으로 정의될 수 있다.

일반적인 인쇄회로기판(PCB)은 페놀수지 절연층 또는 에폭시 수지 절연층 상에 구리 박판을 부착시킨 후, 회로패턴에 따라 구리 박판을 에칭하여 형성된 회로패턴과, 상기 회로패턴 상에 IC칩, 커패시터, 저항 등의 전자부품을 탑재하여 제조될 수 있다.

인쇄회로기판은 회로패턴 및 절연층의 갯수에 따라 단면기판, 양면기판, 다층기판 등으로 분류되고 있으며, 층수가 많을수록 전자 부품의 실장력이 우수하고 고 정밀 제품에 사용된다.

일반적인 양면기판 또는 다층기판은 복잡한 회로패턴이 적용되거나, 절연되는 배선이 교차할 경우에 비아 홀(via hole)를 이용하여 서로 다른 층에 배선들을 전기적으로 연결시킨다.

그러나, 상기 비아 홀은 회로패턴과 저항이 상이하므로 신호가 왜곡될 수 있다. 특히 인쇄회로기판은 표시장치를 비롯하여 대형전자기기에서 비아 홀에 의한 왜곡된 신호는 장치의 신뢰도를 저하시키는 원인이 되는 문제가 있었다.

본 발명은 신호 왜곡을 개선할 수 있는 인쇄회로기판 및 이를 포함하는 표시장치를 제공하는데 그 목적 이 있다.

본 발명은 비아 홀에 의한 전기적 신뢰성 저하를 개선할 수 있는 인쇄회로기판 및 이를 포함하는 표시장치를 제공하는데 그 목적이 있다.

상기와 같은 종래 기술의 과제를 해결하기 위한 본 발명의 인쇄회로기판은 서로 다른 층에 배치된 회로패턴들을 연결하기 위한 비아 홀과, 상기 비아 홀 내에 상기 서로 다른 층에 배치된 회로패턴들과 동일한 너비를 갖는 회로패턴을 포함하여 전체 회로패턴은 일정한 저항을 가질 수 있다. 따라서, 실시 예는 일반적인 인쇄회로기판의 비아 홀의 도금과 배선 사이의 저항 차이를 개선하여 신호 왜곡을 개선할 수 있다. 실시 예는 비아 홀에 의한 전기적 특성 저하를 개선할 수 있다.

본 발명에 따른 표시장치는 실시 예는 비아 홀이 포함되더라도 베이스층의 상부 및 하부에 각각 배치된 회로패턴과 동일한 너비를 갖는 회로패턴을 포함하여 인쇄회로기판의 전체 회로배선은 일정한 저항을 가질 수 있다. 따라서, 실시 예는 일반적인 인쇄회로기판의 비아 홀의 도금과 배선 사이의 저항 차이를 개선하여 회로배선 저항 차이에 의한 신호 왜곡을 개선할 수 있다.

실시 예는 비아 홀에 의한 전기적 특성 저하를 개선할 수 있는 효과가 있다.

도 1은 본 발명의 실시 예에 따른 표시장치의 구성을 개략적으로 도시한 블록도이다.
도 2는 본 발명의 실시 예에 다른 표시장치의 사시도이다.
도 3은 본 발명의 실시 예에 따른 인쇄회로기판을 도시한 평면도이다.
도 4는 본 발명의 실시 예에 따른 비아 홀과 회로배선을 도시한 사시도이다.
도 5는 본 발명의 실시 예에 따른 비아 홀과 회로배선을 도시한 평면도이다.
도 6은 본 발명의 실시 예에 따른 인쇄회로기판을 도시한 단면도이다.
도 7은 실시 예와 일반적인 인쇄회로기판의 신호왜곡을 비교한 그래프이다.
도 8은 일반적인 인쇄회로기판의 회로배선을 통해서 출력되는 구동신호를 도시한 시뮬레이션 데이터이다.
도 9는 실시 예의 인쇄회로기판의 회로배선을 통해서 출력되는 구동신호를 도시한 시뮬레이션 데이터이다.

본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시 예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시 예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.

본 발명의 실시 예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다.

본 명세서 상에서 언급한 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다.

구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.

위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.

시간 관계에 대한 설명일 경우, 예를 들어, '~후에', '~에 이어서', '~다음에', '~전에' 등으로 시간 적 선후 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 연속적이지 않은 경우도 포함할 수 있다.

제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있다.

본 발명의 여러 실시 예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시 예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.

이하, 본 발명의 실시 예들은 도면을 참고하여 상세하게 설명한다. 그리고 도면들에 있어서, 장치의 크기 및 두께 등은 편의를 위하여 과장되어 표현될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.

도 1은 본 발명의 실시 예에 따른 표시장치의 구성을 개략적으로 도시한 블록도이다.

도 1에 도시된 바와 같이, 본 발명의 실시 예에 따른 표시장치(100)는 표시패널(120), 타이밍 제어부(10), 데이터 드라이버(20) 및 게이트 드라이버(30)를 포함할 수 있다.

실시 예의 표시장치(100)는 액정표시장치(LCD: Liquid Crystal Display, LCD)를 한정하여 설명하고 있지만, 이에 한정되는 것은 아니다. 예컨대 다른 예의 표시장치는 전계방출 표시장치(FED), 플라즈마 디스플레이 패널(PDP), 유기발광 다이오드 표시장치(OLED), 전기영동 표시장치(EPD)일 수 있다.

상기 표시패널(120)은 서로 마주보는 제1 및 제2 유리기판과, 상기 제1 및 제2 유리기판 사이에 배치된 액정분자들을 포함한다. 상기 표시패널(120)은 데이터라인들(D1 내지 Dm)과 게이트라인들(G1 내지 Gn)의 교차되어 매트릭스 구조를 갖고, m×n (m,n 은 양의 정수)개의 액정셀들(Clc)을 포함할 수 있다.

상기 표시패널(120)의 제1 유리기판은 m 개의 데이터라인들(D1 내지 Dm), n개의 게이트라인들(G1 내지 Gn), 데이터라인들(D1 내지 Dm)과 n개의 게이트라인들(G1 내지 Gn)의 교차영역에 위치한 트랜지스터(TFT)들, 트랜지스터(TFT)들에 각각 접속된 액정셀(Clc), 화소전극(1), 및 스토리지 커패시터(Cst)등을 포함할 수 있다.

상기 표시패널(120)의 제2 유리기판 상에는 블랙매트릭스, 컬러필터 및 공통전극(2)이 형성될 수 있다. 여기서, 상기 공통전극(2)은 액정 구동방식에 따라 위치가 변경될 수 있다. 예컨대 상기 공통전극(2)은 TN(Twisted Nematic) 모드와 VA(Vertical Alignment) 모드와 같은 수직전계 구동방식에서 제2 유리기판 상에 배치될 수 있고, IPS(In Plane Switching) 모드와 FFS(Fringe Field Switching) 모드와 같은 수평전계 구동방식에서 화소전극(1)이 배치된 제1 유리기판 상에 배치될 수 있다.

상기 데이터 드라이버(20)는 타이밍 제어부(10)의 제어 하에 디지털 비디오 데이터(RGB)를 래치하고, 상기 디지털 비디오 데이터를 아날로그 정극성/부극성 감마보상전압으로 변환하여 정극성/부극성 데이터전압을 발생하고 그 데이터전압을 데이터라인들(D1 내지 Dm)에 공급한다.

상기 게이트 드라이버(30)는 타이밍 제어부(10)의 제어신호에 의해 1 수평기간의 펄스 폭을 가지는 게이트 신호들을 게이트라인들(G1 내지 Gn)에 순차적으로 공급한다. 게이트 드라이버(30)는 화소 어레이와 동시에 제1 유리기판 상에 직접 형성될 수 있다.

타이밍 제어부(10)는 외부 시스템으로부터 입력되는 디지털 비디오 데이터(RGB)를 표시패널(120)에 맞게 재정렬하여 데이터 드라이버(20)에 공급한다.

타이밍 제어부(10)는 외부 시스템으로부터 수직/수평 동기신호(Vsync, Hsync), 데이터 인에이블(Data Enable), 클럭신호(CLK, MCLK와 같은 메인 클럭신호를 포함한다) 등의 타이밍 신호를 입력받아 데이터 드라이버(20)와 게이트 드라이버(30)의 동작 타이밍을 제어하기 위한 제어신호들을 생성한다.

상기 데이터 드라이버(20)를 제어하기 위한 데이터 타이밍 제어신호는 데이터 스타트 펄스(SSP: Source Start Pulse), 데이터 샘플링 클럭(SSC: Source Sampling Clock), 극성제어신호(Pol: Polarity), 및 데이터 출력 인에이블신호(SOE: Source Output Enable) 등을 포함한다. 데이터 스타트 펄스(SSP)는 데이터 드라이버(20)의 데이터 샘플링 시작 타이밍을 제어한다.

데이터 샘플링 클럭(SSC)은 라이징 또는 폴링 에지에 기준하여 데이터 드라이버(122) 내에서 데이터의 샘플링 타이밍을 제어하는 클럭신호이다. 데이터 출력 인에이블신호(SOE)는 데이터 드라이버(20)의 출력 타이밍을 제어한다. 극성제어신호(POL)는 데이터 드라이버(20)로부터 출력되는 데이터전압의 수평 극성 반전 타이밍을 제어한다.

게이트 드라이버(30)를 제어하기 위한 게이트 타이밍 제어신호는 게이트 스타트 펄스(GSP: Start Pulse), 게이트 시프트 클럭(GSC: Gate Shift Clock), 게이트 출력 인에이블 신호(GOE: Gate Output Enable) 등을 포함한다.

도 2는 본 발명의 실시 예에 다른 표시장치의 사시도이고, 도 3은 본 발명의 실시 예에 따른 인쇄회로기판을 도시한 평면도이고, 도 4는 본 발명의 실시 예에 따른 비아 홀과 회로배선을 도시한 사시도이고, 도 5는 본 발명의 실시 예에 따른 비아 홀과 회로배선을 도시한 평면도이고, 도 6은 본 발명의 실시 예에 따른 인쇄회로기판을 도시한 단면도이다.

도 2 내지 도 6에 도시된 바와 같이, 본 발명의 실시 예에 따른 표시장치는 상부 커버(11), 표시패널(120), 백라이트 유닛(50)을 포함할 수 있다. 상기 커브드 표시장치는 장축 방향을 따라 일정한 곡률을 가질 수 있으나, 이에 한정되는 것은 아니다. 예컨대 본 발명의 표시장치는 단축 방향으로 일정한 곡률을 가질 수 있고, 플랙서블 표시장치일 수도 있다.

상기 상부 커버(11)는 상기 표시패널(120)의 가장자리를 감싸는 구조일 수 있으나, 특별히 한정되지 않는다. 실시 예는 상기 표시패널(120)의 상부 가장자리를 감싸는 상부 커버(11)를 한정하여 설명하고 있지만, 표시장치의 종류에 따라 상기 상부 커버(11)는 생략될 수 도 있다.

도면에는 도시되지 않았지만, 상기 백라이트 유닛(50)은 복수의 광학시트 및 광원을 포함할 수 있다.

실시 예의 표시장치는 상기 표시패널(120)의 일측에 배치된 인쇄회로기판(110) 및 COF(Chip On Film, 130)를 포함할 수 있다. 실시 예는 상기 표시패널(120)과 상기 인쇄회로기판(110)을 전기적으로 연결하기 위해 COF(130)가 배치되지만, 이에 한정되는 것은 아니다.

상기 표시패널(120)은 서로 마주보는 제1 및 제2 유리기판과, 상기 제1 및 제2 유리기판 사이에 개재된 액정분자들을 포함할 수 있다. 상기 표시패널(120)은 도 1의 기술적 특징을 채용할 수 있다.

상기 인쇄회로기판(110)은 COF(130)와 연결되는 COF 패드부(113), 구동IC(115), 외부 시스템과 연결되는 커넥터(112), 구동소자들(116)을 포함할 수 있다. 상기 인쇄회로기판(110)은 상기 COF 패드부(113), 구동 IC(115), 커넥터(112) 및 구동소자들(116)을 서로 연결시키는 회로배선(117)을 포함하고, 상이한 층의 회로배선(117)을 전기적으로 연결하는 비아 홀(118)을 포함할 수 있다. 여기서, 상기 COF 패드부(113), 구동 IC(115), 커넥터(112) 및 구동소자들(116)의 배치구조는 한정되는 것은 아니다.

상기 회로배선(117)은 서로 상이한 층에 배치된 제1 및 제2 회로패턴(117a, 117b)을 포함할 수 있다. 상기 제1 회로패턴(117a)은 베이스층(110a) 위에 배치될 수 있다. 상기 제2 회로패턴(117b)은 상기 베이스층(110a)의 아래에 배치될 수 있다. 여기서, 상기 베이스층(110a)은 절연층일 수 있다.

상기 비아 홀(118)은 상기 베이스층(110a) 내에 배치될 수 있다. 상기 비ㅇ 홀(118)은 상기 베이스층(110a)을 관통할 수 있다. 상기 비아 홀(118)은 상기 제1 및 제2 회로패턴(117a, 117b) 사이에 배치될 수 있다. 상기 비아 홀(118)은 제3 회로 패턴(117c)을 포함할 수 있다. 상기 제3 회로패턴(117c)은 상기 제1 및 제2 회로패턴(117a, 117b)과 전기적으로 연결될 수 있다. 상기 제3 회로패턴(117c)의 일측은 상기 제1 회로패턴(117a)과 연결되고, 상기 제3 회로패턴(117c)의 타측은 상기 제2 회로패턴(117b)과 연결될 수 있다. 상기 제3 회로패턴(117c)은 상기 비아 홀(118)의 내측면에 배치될 수 있다. 상기 제3 회로패턴(117c)은 상기 비아 홀(118)의 내측면으로부터 베이스층(110a)의 상부면 및 하부면까지 연장될 수 있다. 상기 제3 회로패턴(117c)는 상기 비아 홀(118)의 내측면 상에서 나선형 구조일 수 있다. 상기 제3 회로패턴(117c)의 일측은 상기 베이스층(110a)의 상부에 노출될 수 있다. 상기 제3 회로패턴(117c)의 타측은 상기 베이스층(110a)의 하부에 노출될 수 있다.

상기 제3 회로패턴(117c)은 상기 제1 및 제2 회로패턴(117a, 117b)과 대응되는 너비를 가질 수 있다. 예컨대 상기 제1 회로패턴(117a)은 단축방향으로 제1 너비(W1)를 포함할 수 있다. 여기서, 단축방향은 상기 제1 회로패턴(117a)의 길이방향과 직교하는 상기 제1 회로패턴(117a)의 단면 너비일 수 있다. 상기 제2 회로패턴(117b)은 단축방향으로 제2 너비(W2)를 포함할 수 있다. 상기 제1 및 제2 너비(W1, W2)는 서로 같을 수 있다. 상기 제3 회로패턴(117c)은 단축방향으로 제3 너비(W3)를 포함할 수 있다. 상기 제3 너비(W3)는 상기 제1 및 제2 너비(W1, W2)와 같을 수 있다. 실시 예는 상기 비아 홀(118)에 배치된 제3 회로패턴(117c)의 제3 너비(W3)와 상기 제1 및 제2 회로패턴(117a, 117b)의 제1 및 제2 너비(W1, W2)가 동일하게 설계될 수 있다.

실시 예는 상기 비아 홀(118)이 포함되더라도 서로 같은 너비를 갖는 제1 내지 제3 회로패턴(117a, 117b, 117c)을 포함하여 일정한 저항을 갖는 회로배선(117)을 구현할 수 있다. 따라서, 실시 예는 일반적인 인쇄회로기판의 비아 홀에 의한 라인저항을 개선하여 신호 왜곡을 개선할 수 있다. 즉, 실시 예는 비아 홀에 의한 전기적 특성 저하를 개선할 수 있다.

실시 예의 인쇄회로기판(110)의 제조방법의 제1 단계는 베이스층(110a) 상에 제1 및 제2 회로패턴(117a, 117b)이 형성될 수 있다. 여기서, 상기 제1 및 제2 회로패턴(117a, 117b)은 스크린 프린트 공정으로 형성될 수 있으나, 이에 한정되는 것은 아니다. 상기 스크린 프린트 공정은 베이스층(110a) 상에 회로배선(117)을 형성하는 패터닝 공정일 수 있다.

상기 회로배선(117)이 형성되면, 제2 단계는 상기 회로배선(117) 상에 동박층(미도시)이 형성되고, 비아 홀(118)이 형성될 수 있다.

상기 비아 홀(118)이 형성되면, 제3 단계는 상기 비아 홀(118)의 내부에 도금 처리 공정으로 비아 홀(118)의 내측면, 상부 및 하부에 금속층이 형성될 수 있다.

상기 도금 공정이 완료되면, 제4 단계는 드릴(Drill) 공정으로 상기 비아 홀(118) 내측면에 제3 회로패턴(117c)이 형성될 수 있다. 상기 제3 회로패턴(117c)은 상기 제3 회로패턴(117c)은 상기 비아 홀(118)의 내측면으로부터 베이스층(110a)의 상부면 및 하부면 까지 연장될 수 있다. 상기 제3 회로패턴(117c)은 상기 제1 및 제2 회로패턴(117a, 117b)과 대응되는 너비를 가질 수 있다. 이를 위해 상기 드릴 공정은 경사면 및 곡면을 갖는 드릴을 이용할 수 있다.

실시 예는 비아 홀(118)이 포함되더라도 서로 같은 너비를 갖는 제1 내지 제3 회로패턴(117a, 117b, 117c)을 포함하여 일정한 저항을 갖는 회로배선(117)을 구현할 수 있다. 따라서, 실시 예는 일반적인 인쇄회로기판의 비아 홀의 도금과 배선 사이의 저항 차이를 개선하여 신호 왜곡을 개선할 수 있다. 즉, 실시 예는 비아 홀에 의한 전기적 특성 저하를 개선할 수 있다.

도 7은 실시 예와 일반적인 인쇄회로기판의 신호왜곡을 비교한 그래프이고, 도 8은 일반적인 인쇄회로기판의 회로배선을 통해서 출력되는 구동신호를 도시한 시뮬레이션 데이터이고, 도 9는 실시 예의 인쇄회로기판의 회로배선을 통해서 출력되는 구동신호를 도시한 시뮬레이션 데이터이다.

도 6에 도시된 바와 같이, 일반적인 PCB는 비아 홀 주변에서 신호 왜곡이 발생한다. 상기 비아 홀은 내벽면, 상부 및 하부에 도금 처리를 통해서 회로배선보다 높은 저항을 가질 수 있다.

실시 예의 PCB는 도 2 내지 도 6의 기술적 특징을 채용할 수 있다. 실시 예는 비아 홀 내의 회로패턴과 기판 상의 회로패턴들이 서로 같은 폭을 가질 수 있다. 즉, 실시 예는 회로패턴이 상기 비아 홀의 내벽면을 따라 나선형 구조일 수 있다. 따라서, 실시 예는 비아 홀 주변에서 신호 왜곡을 개선할 수 있다.

도 7을 참조하면, 일반적인 인쇄회로기판의 회로배선을 통해서 출력되는 구동신호는 일정한 주기를 갖지 못하고, 전압레벨 또는 전류레벨이 상이할 수 있다. 즉, 도 7의 구동신호는 전압레벨 또는 전류레벨에서 차이만큼 신호의 왜곡 갭이 크고, 상이한 신호의 주기만큼 신호의 주기 왜곡 갭이 클 수 있다.

도 8을 참조하면, 실시 예의 인쇄회로기판의 회로배선을 통해서 출력되는 구동신호는 일정한 주기, 전압레벨 또는 전류레벨을 가질 수 있다. 즉, 도 8의 구동신호는 신호의 주기, 전압레벨 또는 전류레벨의 차이를 줄여 신호왜곡을 개선할 수 있다.

이상에서 실시 예들에 설명된 특징, 구조, 효과 등은 적어도 하나의 실시 예에 포함되며, 반드시 하나의 실시 예에만 한정되는 것은 아니다. 나아가, 각 실시 예에서 예시된 특징, 구조, 효과 등은 실시 예들이 속하는 분야의 통상의 지식을 가지는 자에 의해 다른 실시 예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 실시 예의 범위에 포함되는 것으로 해석되어야 할 것이다.

이상에서 실시 예를 중심으로 설명하였으나 이는 단지 예시일 뿐 실시 예를 한정하는 것이 아니며, 실시 예가 속하는 분야의 통상의 지식을 가진 자라면 본 실시 예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시 예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 설정하는 실시 예의 범위에 포함되는 것으로 해석되어야 할 것이다.

110: 인쇄회로기판
113: COF 패드부
115: 구동IC
117: 회로배선
117a: 제1 회로패턴
117b: 제2 회로패턴
117c: 제3 회로패턴
118: 비아 홀

Claims

베이스층;
상기 베이스층을 관통하는 적어도 하나의 비아 홀:
상기 베이스층의 상부면에 배치되고 단축방향으로 제1너비를 가지는 제1 회로패턴;
상기 제1 회로패턴이 배치된 상기 베이스층의 상부면과 대향하는 하부면에 배치되고 단축방향으로 상기 제1너비와 동일한 제2너비를 가지는 제2 회로패턴; 및
상기 비아 홀의 내벽면에 위치하고 일측은 상기 제1회로패턴과 연결되고 타측은 상기 제2회로패턴과 연결되면서 단축방향으로 상기 제1너비 및 상기 제2너비와 동일한 제3너비를 가지는 제3 회로패턴을 포함하되,
상기 제3 회로패턴은 상기 비아 홀의 내벽면의 일부 영역을 따라 연장되고, 상기 비아 홀은 상기 제3 회로패턴이 배치된 내벽면의 일부 영역 이외의 상기 내벽면의 나머지 영역이 노출된 인쇄회로기판.
제1 항에 있어서,
상기 제3 회로패턴은 상기 비아 홀의 내벽면의 일부 영역을 따라 라인 형상으로 배치되고, 나선형 구조인 인쇄회로기판.
삭제
제1 항에 있어서,
상기 제3 회로패턴의 일측은 상기 베이스층의 상부면으로 연장되어 노출되고, 상기 제3 회로패턴의 타측은 상기 베이스층의 하부면으로 연장되어 노출되는 인쇄회로기판.
표시패널;
제1항, 제2항 또는 제4 항 중 어느 하나의 인쇄회로기판; 및
상기 표시패널과 상기 인쇄회로기판을 연결하는 COF(Chip On Film, 130)를 포함하는 표시장치.