KR20160129216A

KR20160129216A - 표시장치

Info

Publication number: KR20160129216A
Application number: KR1020150060928A
Authority: KR
Inventors: 김화영; 문명국
Original assignee: 엘지디스플레이 주식회사
Priority date: 2015-04-29
Filing date: 2015-04-29
Publication date: 2016-11-09
Also published as: CN106097950B; US20160321984A1; US9911376B2; KR102329233B1; CN106097950A

Abstract

본 발명의 실시예는 복수의 타이밍 콘트롤러들을 포함하는 표시장치에 관한 것이다. 본 발명의 실시예에 따른 표시장치는 표시패널, 게이트 구동회로, 제1 데이터 구동회로, 제2 데이터 구동회로, 제1 타이밍 콘트롤러 및 제2 타이밍 콘트롤러를 구비한다. 표시패널은 게이트 라인들과 데이터 라인들의 교차 영역에 마련된 화소들을 포함한다. 게이트 구동회로는 상기 게이트 라인들에 게이트 신호들을 공급한다. 제1 데이터 구동회로는 상기 데이터 라인들 중 일부에 데이터 전압들을 공급하는 제1 그룹의 소스 드라이브 IC들을 포함한다. 제2 데이터 구동회로는 상기 데이터 라인들 중 또 다른 일부에 데이터 전압들을 공급하는 제2 그룹의 소스 드라이브 IC들을 포함한다. 제1 타이밍 콘트롤러는 상기 제1 데이터 구동회로에 제1 영상 데이터 및 제1 극성제어신호를 공급한다. 제2 타이밍 콘트롤러는 상기 제2 데이터 구동회로에 제2 영상 데이터 및 제2 극성제어신호를 공급한다. 상기 제1 및 제2 타이밍 콘트롤러들은 상기 제1 및 제2 영상 데이터에 의해 표시되는 화상이 미리 정해진 문제 패턴들을 포함하지 않는 경우 상기 표시패널을 제1 인버전 방식으로 제어하고, 상기 제1 및 제2 영상 데이터에 의해 표시되는 화상이 상기 미리 정해진 문제 패턴들 중 적어도 하나를 포함하는 경우 상기 표시패널을 상기 제1 인버전 방식과 다른 인버전 방식으로 제어한다.

Description

표시장치{DISPLAY DEVICE}

본 발명의 실시예는 복수의 타이밍 콘트롤러들을 포함하는 표시장치에 관한 것이다.

정보화 사회가 발전함에 따라 화상을 표시하기 위한 표시장치에 대한 요구가 다양한 형태로 증가하고 있으며, 근래에는 액정표시장치(LCD: Liquid Crystal Display), 플라즈마표시장치(PDP: Plasma Display Panel), 유기발광다이오드 표시장치(OLED: Organic Light Emitting Diode)와 같은 여러가지 표시장치가 활용되고 있다.

표시장치는 표시패널, 게이트 구동회로, 데이터 구동회로, 및 타이밍 콘트롤러를 구비한다. 표시패널은 데이터라인들, 게이트라인들, 데이터라인들과 게이트라인들의 교차부에 형성되어 게이트라인들에 게이트신호들이 공급될때 데이터라인들의 데이터전압들을 공급받는 다수의 화소들을 포함한다. 화소들은 데이터전압들에 따라 소정의 밝기로 발광한다. 게이트 구동회로는 게이트라인들에 게이트신호들을 공급한다. 데이터 구동회로는 데이터라인들에 데이터전압들을 공급하는 소스 드라이브 집적회로(integrated circuit, 이하 "IC"라 칭함)들을 포함한다. 타이밍 콘트롤러는 게이트 구동회로와 데이터 구동회로의 동작 타이밍을 제어한다.

최근에는 UHD(ultra high definition, 3840×2160)와 같이 고해상도 표시장치가 출시되고 있다. 또한, 소비자의 고해상도 표시장치에 대한 요구가 증가함에 따라, 5K3K(5120×2880) 해상도의 표시장치가 개발되고 있다. 5K3K 해상도의 표시장치의 가로 해상도가 UHD 표시장치의 가로 해상도에 비해 높으므로, 5K3K 해상도의 표시장치의 소스 드라이브 IC들의 개수는 UHD 표시장치에 비해 많아진다. 이로 인해, 5K3K 해상도의 표시장치에 적용하기 위한 새로운 타이밍 콘트롤러의 개발이 필요하다. 하지만, 새로운 타이밍 콘트롤러의 개발은 많은 비용과 시간이 소요되는 문제가 있다. 따라서, 최근에는 복수의 타이밍 콘트롤러들을 이용하여 게이트 구동회로와 데이터 구동회로의 동작 타이밍을 제어하고 있다.

한편, 표시패널에 특정한 문제 패턴의 화상이 표시되는 경우, 화상 품질이 저하되는 문제가 있다. 이를 개선하기 위해, 최근에는 특정한 문제 패턴의 화상을 포함하는 디지털 비디오 데이터가 입력되는 경우, 인버전 방식을 변경함으로써 화상 품질 저하를 개선하고 있다. 하지만, 복수의 타이밍 콘트롤러들을 이용하는 경우, 복수의 타이밍 콘트롤러들 각각이 개별적으로 특정한 문제 패턴의 화상을 인식하여 인버전 방식을 변경한다. 이로 인해, 복수의 타이밍 콘트롤러들 중 특정한 문제 패턴의 화상을 인식한 제1 타이밍 콘트롤러에 의해 제어되는 인버전 방식과 특정한 문제 패턴의 화상을 인식하지 않은 제2 타이밍 콘트롤러에 의해 제어되는 인버전 방식이 다를 수 있다. 따라서, 제1 타이밍 콘트롤러에 의해 제어되는 표시패널의 영역의 화상과 제2 타이밍 콘트롤러에 의해 제어되는 표시패널의 영역의 화상 사이에 인버전 방식에 의한 화상 품질 차이가 발생할 수 있다. 즉, 표시장치가 표시하는 화상의 품질이 낮아지는 문제가 발생할 수 있다.

본 발명의 실시예는 복수의 타이밍 콘트롤러들을 이용하여 게이트 구동회로와 데이터 구동회로의 동작 타이밍을 제어함으로써, 새로운 타이밍 콘트롤러의 개발에 필요한 비용과 시간을 줄일 수 있는 표시장치를 제공한다.

또한, 본 발명이 실시예는 복수의 타이밍 콘트롤러들 각각에 의해 제어되는 인버전 방식을 동일하게 설정함으로써, 복수의 타이밍 콘트롤러들에 의해 제어되는 표시패널의 영역들 간의 화상 품질에 차이가 발생하는 것을 방지할 수 있는 표시장치를 제공한다.

본 발명의 실시예에 따른 표시장치는 표시패널, 게이트 구동회로, 제1 데이터 구동회로, 제2 데이터 구동회로, 제1 타이밍 콘트롤러 및 제2 타이밍 콘트롤러를 구비한다. 표시패널은 게이트 라인들, 데이터 라인들, 및 상기 게이트 라인들과 데이터 라인들의 교차 영역에 마련된 화소들을 포함한다. 게이트 구동회로는 상기 게이트 라인들에 게이트 신호들을 공급한다. 제1 데이터 구동회로는 상기 데이터 라인들 중 일부에 데이터 전압들을 공급하는 제1 그룹의 소스 드라이브 IC들을 포함한다. 제2 데이터 구동회로는 상기 데이터 라인들 중 또 다른 일부에 데이터 전압들을 공급하는 제2 그룹의 소스 드라이브 IC들을 포함한다. 제1 타이밍 콘트롤러는 상기 제1 데이터 구동회로에 제1 영상 데이터 및 제1 극성제어신호를 공급한다. 제2 타이밍 콘트롤러는 상기 제2 데이터 구동회로에 제2 영상 데이터 및 제2 극성제어신호를 공급한다. 상기 제1 및 제2 타이밍 콘트롤러들은 상기 제1 및 제2 영상 데이터에 의해 표시되는 화상이 미리 정해진 문제 패턴들을 포함하지 않는 경우 상기 표시패널을 제1 인버전 방식으로 제어하고, 상기 제1 및 제2 영상 데이터에 의해 표시되는 화상이 상기 미리 정해진 문제 패턴들 중 적어도 하나를 포함하는 경우 상기 표시패널을 상기 제1 인버전 방식과 다른 인버전 방식으로 제어한다.

본 발명의 실시예는 복수의 타이밍 콘트롤러들을 이용하여 제1 및 제2 게이트 구동회로들과 제1 및 제2 데이터 구동회로들의 동작을 제어한다. 그 결과, 본 발명의 실시예는 하나의 타이밍 콘트롤러로 제어할 수 있는 해상도보다 높은 해상도를 갖는 표시장치에 복수의 타이밍 콘트롤러들을 적용할 수 있으므로, 새로운 타이밍 콘트롤러를 개발하기 위한 시간과 비용을 줄일 수 있다.

또한, 본 발명의 실시예는 제1 및 제2 타이밍 콘트롤러들을 이용하여 제1 및 제2 영상 데이터에 의해 표시되는 화상이 미리 정해진 문제 패턴들을 포함하지 않는 경우 표시패널을 제1 인버전 방식으로 제어하고, 제1 및 제2 영상 데이터에 의해 표시되는 화상이 미리 정해진 문제 패턴들 중 적어도 하나를 포함하는 경우 표시패널을 제1 인버전 방식과 다른 인버전 방식으로 제어한다. 즉, 본 발명의 실시예는 복수의 타이밍 콘트롤러들 각각에 의해 제어되는 인버전 방식을 동일하게 설정함으로써, 복수의 타이밍 콘트롤러들에 의해 제어되는 표시패널의 영역들 간의 화상 품질에 차이가 발생하는 것을 방지할 수 있다.

도 1은 본 발명의 실시예에 따른 표시장치를 보여주는 일 예시도면.
도 2는 본 발명의 실시예에 따른 표시장치의 하부기판, 소스 드라이브 IC들, 소스 연성필름들, 소스 회로보드, 제어 회로보드, 및 제1 및 제2 타이밍 콘트롤러들을 보여주는 일 예시도면.
도 3은 도 1의 화소를 보여주는 일 예시도면.
도 4는 도 1의 제1 및 제2 타이밍 콘트롤러들을 상세히 보여주는 블록도.
도 5는 도 4의 제1 및 제2 문제 패턴 판단부들과 제1 및 제2 극성제어신호 출력부들을 상세히 보여주는 블록도.
도 6a 내지 도 6c는 A 문제 패턴, B 문제 패턴, 및 C 문제 패턴들을 보여주는 예시도면들.
도 7은 도 4의 패턴 신호 연산부를 상세히 보여주는 회로도.
도 8는 도 4의 인버전 제어신호 출력부의 인버전 제어신호 출력방법을 상세히 보여주는 흐름도.
도 9a 내지 도 9c는 수직 2 도트 인버전, 스퀘어 2×2 인버전, 및 컬럼 인버전을 보여주는 예시도면들.

본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.

본 발명의 실시예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다.

본 명세서에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다.

구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.

위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.

시간 관계에 대한 설명일 경우, 예를 들어, '~후에', '~에 이어서', '~다음에', '~전에' 등으로 시간적 선후 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 연속적이지 않은 경우도 포함할 수 있다.

제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있다.

"X축 방향", "Y축 방향" 및 "Z축 방향"은 서로 간의 관계가 수직으로 이루어진 기하학적인 관계만으로 해석되어서는 아니 되며, 본 발명의 구성이 기능적으로 작용할 수 있는 범위 내에서보다 넓은 방향성을 가지는 것을 의미할 수 있다.

"적어도 하나"의 용어는 하나 이상의 관련 항목으로부터 제시 가능한 모든 조합을 포함하는 것으로 이해되어야 한다. 예를 들어, "제 1 항목, 제 2 항목 및 제 3 항목 중에서 적어도 하나"의 의미는 제 1 항목, 제 2 항목 또는 제 3 항목 각각 뿐만 아니라 제 1 항목, 제 2 항목 및 제 3 항목 중에서 2개 이상으로부터 제시될 수 있는 모든 항목의 조합을 의미할 수 있다.

본 발명의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.

도 1은 본 발명의 실시예에 따른 표시장치를 보여주는 일 예시도면이다. 도 2는 본 발명의 실시예에 따른 표시장치의 하부기판, 소스 드라이브 IC들, 소스 연성필름들, 소스 회로보드, 제어 회로보드, 및 제1 및 제2 타이밍 콘트롤러들을 보여주는 일 예시도면이다.

본 발명의 실시예에 따른 표시장치는 게이트신호들을 게이트라인들(G1~Gn)에 순차적으로 공급하는 라인 순차 스캐닝으로 픽셀들에 데이터전압들을 공급하는 어떠한 표시장치도 포함될 수 있다. 예를 들어, 본 발명의 실시예에 따른 표시장치는 액정표시장치(Liquid Crystal Display), 유기발광 표시장치(Organic Light Emitting Display), 전계 방출 표시장치(Field Emission Display), 전기영동 표시장치(Electrophoresis display) 중에 어느 하나로 구현될 수도 있다.

도 1 및 도 2를 참조하면, 본 발명의 실시 예에 따른 표시장치는 표시패널(10), 제1 및 제2 게이트 구동회로들(20, 30), 제1 및 제2 데이터 구동회로(40, 50), 제1 및 제2 타이밍 콘트롤러들(60, 70)을 구비한다.

표시패널(10)은 상부기판과 하부기판을 포함한다. 하부기판에는 데이터라인들(D1~Dm, m은 2 이상의 양의 정수), 게이트라인들(G1~Gn, n은 2 이상의 양의 정수), 및 화소(P)들을 포함하는 화소 어레이(PA)가 형성된다. 화소(P)는 데이터라인들(D1~Dm) 중 어느 하나와 게이트라인들(G1~Gn) 중 어느 하나에 접속될 수 있다. 이로 인해, 화소(P)는 게이트라인에 게이트신호가 공급될때 데이터라인의 데이터전압을 공급받으며, 공급된 데이터전압에 따라 소정의 밝기로 발광한다.

표시장치가 액정표시장치로 구현되는 경우, 화소(P)들 각각은 도 3과 같이 트랜지스터(T), 화소전극(11), 및 스토리지 커패시터(Cst)를 포함할 수 있다. 트랜지스터(T)는 제k(k는 1≤k≤n을 만족하는 양의 정수) 게이트라인(Gk)의 게이트신호에 응답하여 제j(j는 1≤j≤m을 만족하는 양의 정수) 데이터라인(Dj)의 데이터전압을 화소전극(11)에 공급한다. 이로 인해, 화소(P)들 각각은 화소전극(11)에 공급된 데이터전압과 공통전극(12)에 공급된 공통전압의 전위차에 의해 발생되는 전계에 의해 액정층(13)의 액정을 구동하여 백라이트 유닛으로부터 입사되는 빛의 투과량을 조정할 수 있다. 공통전극(12)은 공통전압라인(VcomL)으로부터 공통전압을 공급받으며, 백라이트 유닛은 표시패널(10)의 아래에 배치되어 표시패널(10)에 균일한 빛을 조사한다. 또한, 스토리지 커패시터(Cst)는 화소전극(11)과 공통전극(12) 사이에 마련되어 화소전극(11)과 공통전극(12) 간의 전압차를 일정하게 유지한다.

제1 게이트 구동회로(20)는 게이트라인들(G1~Gn)에 접속된다. 제1 게이트 구동회로(20)는 제1 타이밍 콘트롤러(60)로부터 제1 게이트 제어신호(GCS1)를 입력받고, 제1 게이트 제어신호(GCS1)에 따라 게이트신호들을 생성하여 게이트라인들(G1~Gn)에 공급한다.

제2 게이트 구동회로(30)는 게이트라인들(G1~Gn)에 접속된다. 제2 게이트 구동회로(30)는 제2 타이밍 콘트롤러(70)로부터 제2 게이트 제어신호(GCS2)를 입력받고, 제2 게이트 제어신호(GCS2)에 따라 게이트신호들을 생성하여 게이트라인들(G1~Gn)에 공급한다.

제1 및 제2 게이트 구동회로들(20, 30)은 도 1과 같이 GIP(Gate In Panel) 방식으로 표시패널(10)의 표시영역(PA)의 주변에 해당하는 비표시영역에 마련될 수 있다. 이 경우, 제1 게이트 구동회로(20)는 표시영역(PA)의 좌측 바깥쪽에 마련되고, 제2 게이트 구동회로(30)는 표시영역(PA)의 우측 바깥쪽에 마련될 수 있다. 또는, 제1 및 제2 게이트 구동회로들(20, 30) 각각은 복수의 게이트 드라이브 직접회로(이하 "IC"라 칭함)들을 포함할 수 있으며, 게이트 드라이브 IC들은 게이트 연성필름들상에 실장될 수 있다. 게이트 연성필름들 각각은 테이프 캐리어 패키지(tape carrier package) 또는 칩온 필름(chip on film)일 수 있다. 게이트 연성필름들은 이방성 도전 필름(anisotropic conductive flim)을 이용하여 TAB(tape automated bonding) 방식으로 표시패널(10)의 비표시영역에 부착될 수 있으며, 이로 인해 게이트 드라이브 IC들은 게이트라인들(G1~Gn)에 연결될 수 있다.

제1 데이터 구동회로(40)는 도 2와 같이 제1 그룹의 소스 드라이브 IC(41)들을 포함한다. 제1 그룹의 소스 드라이브 IC(41)들 각각은 제1 타이밍 콘트롤러(60)로부터 제1 영상 데이터(DATA1)와 제1 데이터 제어신호(DCS1)를 입력받고, 제1 데이터 제어신호(DCS1)에 따라 제1 영상 데이터(DATA1)를 아날로그 데이터전압들로 변환한다. 제1 그룹의 소스 드라이브 IC(41)들은 데이터전압들을 데이터라인들(D1~Dm) 중 일부에 공급한다.

제1 데이터 제어신호(DCS1)는 제1 소스 스타트 신호(first source start signal), 제1 소스 샘플링 클럭(first source sampling clock), 제1 소스 출력 인에이블 신호(first source output enable signal), 제1 극성제어신호(first polarity control signal)를 포함할 수 있다. 제1 소스 스타트 신호는 제1 데이터 구동회로(40)의 데이터 샘플링 시작 시점을 제어하기 위한 신호이다. 제1 소스 샘플링 클럭은 라이징 또는 폴링 에지에 기준하여 제1 데이터 구동회로(40)의 샘플링 동작을 제어하기 위한 클럭 신호이다. 극성제어신호는 제1 데이터 구동회로(40)로부터 출력되는 데이터 전압들의 극성을 L(L은 양의 정수) 수평기간 주기로 반전시키기 위한 신호이다. 소스 드라이브 IC들(41, 51)은 극성제어신호에 따라 데이터 전압들의 극성을 제어하므로, 극성제어신호에 의해 표시패널(10)의 인버전 방식이 결정된다. 예를 들어, 소스 드라이브 IC들(41, 51)은 극성제어신호에 따라 데이터 라인들(D1~Dm)에 데이터 전압을 정극성 또는 부극성으로 출력한다. 제1 소스 출력 인에이블 신호는 제1 데이터 구동회로(40)의 데이터 전압 출력을 제어하기 위한 신호이다.

제2 데이터 구동회로(50)는 도 2와 같이 제2 그룹의 소스 드라이브 IC(51)들을 포함한다. 제2 그룹의 소스 드라이브 IC(51)들 각각은 제2 타이밍 콘트롤러(70)로부터 제2 영상 데이터(DATA2)와 제2 데이터 제어신호(DCS2)를 입력받고, 제2 데이터 제어신호(DCS2)에 따라 제2 영상 데이터(DATA2)를 아날로그 데이터전압들로 변환한다. 제2 그룹의 소스 드라이브 IC(51)들은 데이터전압들을 데이터라인들(D1~Dm) 중 또 다른 일부, 예를 들어 나머지 데이터라인들에 공급한다.

제2 데이터 제어신호(DCS2)는 제2 소스 스타트 신호(second source start signal), 제2 소스 샘플링 클럭(second source sampling clock), 제2 소스 출력 인에이블 신호(second source output enable signal), 제2 극성제어신호(second polarity control signal)를 포함할 수 있다. 제2 소스 스타트 신호는 제2 데이터 구동회로(50)의 데이터 샘플링 시작 시점을 제어하기 위한 신호이다. 제2 소스 샘플링 클럭은 라이징 또는 폴링 에지에 기준하여 제2 데이터 구동회로(50)의 샘플링 동작을 제어하기 위한 클럭 신호이다. 극성제어신호는 제2 데이터 구동회로(50)로부터 출력되는 데이터 전압들의 극성을 L 수평기간 주기로 반전시키기 위한 신호이다. 소스 드라이브 IC들(41, 51)은 극성제어신호에 따라 데이터 전압들의 극성을 제어하므로, 극성제어신호에 의해 표시패널(10)의 인버전 방식이 결정된다. 예를 들어, 소스 드라이브 IC들(41, 51)은 극성제어신호에 따라 데이터 라인들(D1~Dm)에 데이터 전압을 정극성 또는 부극성으로 출력한다. 제2 소스 출력 인에이블 신호는 제2 데이터 구동회로(50)의 데이터 전압 출력을 제어하기 위한 신호이다.

소스 드라이브 IC들(41, 51) 각각은 구동 칩으로 제작될 수 있다. 제1 데이터 구동회로(40)의 소스 드라이브 IC(41)들 각각은 제1 소스 연성필름(42)상에 실장될 수 있다. 제2 데이터 구동회로(50)의 소스 드라이브 IC(51)들 각각은 제2 소스 연성필름(52)상에 실장될 수 있다. 제1 및 제2 소스 연성필름들(42, 52) 각각은 테이프 캐리어 패키지 또는 칩온 필름으로 구현될 수 있으며, 휘어지거나 구부러질 수 있다. 제1 및 제2 소스 연성필름들(42, 52) 각각은 이방성 도전 필름을 이용하여 TAB 방식으로 표시패널(10)의 비표시영역에 부착될 수 있으며, 이로 인해 소스 드라이브 IC들(41, 51)은 데이터라인들(D1~Dm)에 연결될 수 있다.

또한, 제1 소스 연성필름들(42)들은 제1 소스 인쇄회로보드(printed circuit board, 45)상에 부착될 수 있고, 제2 소스 연성필름(52)들은 제2 소스 인쇄회로보드(55)상에 부착될 수 있다. 제1 및 제2 소스 인쇄회로보드들(45, 55)은 휘어지거나 구부러질 수 있는 연성 인쇄회로보드(flexible printed circuit board)일 수 있다.

제1 타이밍 콘트롤러(60)는 스케일러(scaler, 80)로부터 제1 영상 데이터(DATA1)와 제1 타이밍 신호들(TS1)을 입력받는다. 제1 타이밍 신호들(TS1)은 제1 수직동기신호(first vertical sync signal), 제1 수평동기신호(first horizontal sync signal), 제1 데이터 인에이블 신호(first data enable signal), 및 제1 도트 클럭(first dot clock)을 포함할 수 있다.

제1 타이밍 콘트롤러(60)는 도 4와 같이 제1 데이터 제어신호 생성부(61)와 제1 문제 패턴 판단부(62)를 포함한다.

제1 데이터 제어신호 생성부(61)는 제1 타이밍 신호들(TS1)에 기초하여 제1 데이터 구동회로(40)의 동작 타이밍을 제어하기 위한 제1 데이터 제어신호(DCS1)를 생성하여 제1 데이터 구동회로(40)로 출력한다.

제1 문제 패턴 판단부(62)는 제1 영상 데이터(DATA1)에 의해 표시되는 화상이 미리 정해진 문제 패턴들을 포함하는지를 판단한다. 제1 문제 패턴 판단부(62)는 제1 영상 데이터(DATA1)에 의해 표시되는 화상이 미리 정해진 문제 패턴들을 포함하지 않는 경우, 제1 로직 레벨 전압의 제1 문제 패턴 신호들(PPS)을 제2 타이밍 콘트롤러(70)로 출력한다. 제1 문제 패턴 판단부(62)는 제1 영상 데이터(DATA1)에 의해 표시되는 화상이 미리 정해진 문제 패턴들 중 어느 하나를 포함하는 경우, 상기 어느 하나에 해당하는 제1 문제 패턴 신호를 제2 로직 레벨 전압으로 제2 타이밍 콘트롤러(70)로 출력하고, 나머지 제1 문제 패턴 신호(들)를 제1 로직 레벨 전압으로 제2 타이밍 콘트롤러(70)로 출력한다. 또는, 제1 문제 패턴 판단부(62)는 제1 영상 데이터(DATA1)에 의해 표시되는 화상이 미리 정해진 문제 패턴들 중 복수를 포함하는 경우, 상기 복수에 해당하는 제1 문제 패턴 신호들을 제2 로직 레벨 전압으로 제2 타이밍 콘트롤러(70)로 출력하고, 나머지 제1 문제 패턴 신호(들)를 제1 로직 레벨 전압으로 제2 타이밍 콘트롤러(70)로 출력한다. 제1 문제 패턴 판단부(62)의 문제 패턴 신호들(PPS)의 출력에 대한 자세한 설명은 도 5를 결부하여 후술한다.

제1 타이밍 콘트롤러(60)는 제어 인쇄회로보드(90) 상에 실장된다. 제어 인쇄회로보드(90)와 제1 소스 인쇄회로보드(45)는 FFC(flexible flat cable)나 FPC(flexible printed circuit)와 같은 연성회로기판(91)을 통해 연결될 수 있다.

제2 타이밍 콘트롤러(70)는 스케일러(80)로부터 제2 영상 데이터(DATA2)와 제2 타이밍 신호들(TS2)을 입력받는다. 제2 타이밍 신호들(TS2)은 제2 수직동기신호(second vertical sync signal), 제2 수평동기신호(second horizontal sync signal), 제2 데이터 인에이블 신호(second data enable signal), 및 제2 도트 클럭(second dot clock)을 포함할 수 있다. 제1 및 제2 수직동기신호들은 1 프레임 기간을 정의하는 신호들이고, 제1 및 제2 수평동기신호들은 1 수평기간을 정의하는 신호들이며, 제1 및 제2 데이터 인에이블 신호들은 유효한 데이터 출력을 지시하는 신호들이며, 제1 및 제2 도트 클럭들은 소정의 주기를 갖는 클럭신호들이다.

제2 타이밍 콘트롤러(70)는 도 4와 같이 게이트 제어신호 생성부(71), 제2 데이터 제어신호 생성부(72), 및 제2 문제 패턴 판단부(73)를 포함한다.

게이트 제어신호 생성부(71)는 게이트 구동회로들(20, 30)의 동작 타이밍을 제어하기 위한 게이트 제어신호(GCS)를 생성하여 게이트 구동회로들(20, 30)로 출력한다. 게이트 제어신호(GCS)는 게이트 스타트 신호(gate start signal, GSP), 게이트 쉬프트 클럭(gate shift clock, GSC), 게이트 출력 인에이블 신호(gate output enable signal, GOE)를 포함할 수 있다. 게이트 스타트 신호는 1 프레임 기간의 첫 번째 게이트 펄스의 출력 타이밍을 제어하기 위한 신호이다. 게이트 쉬프트 클럭은 게이트 스타트 신호를 쉬프트시키기 위한 클럭 신호이다. 게이트 출력 인에이블 신호는 게이트신호들 각각의 출력 폭을 제어하기 위한 신호이다. 도 4에서는 제2 타이밍 콘트롤러(70)가 게이트 제어신호 생성부(71)를 포함하는 것을 예시하였지만, 이에 한정되지 않음에 주의하여야 한다. 즉, 게이트 제어신호 생성부(71)는 제1 및 제2 타이밍 콘트롤러들(60, 70) 중 어느 하나에 포함되거나 또는 제1 및 제2 타이밍 콘트롤러들(60, 70) 모두에 포함될 수 있다.

제2 데이터 제어신호 생성부(72)는 제2 타이밍 신호들(TS2)에 기초하여 제2 데이터 구동회로(50)의 동작 타이밍을 제어하기 위한 제2 데이터 제어신호(DCS2)를 생성하여 제2 데이터 구동회로(50)로 출력한다.

제2 문제 패턴 판단부(72)는 제1 로직 레벨 전압의 제1 문제 패턴 신호들(PPS)이 입력되고 제2 영상 데이터(DATA2)에 의해 표시되는 화상이 미리 정해진 문제 패턴들을 포함하지 않는 경우, 제1 값의 인버전 제어신호(ICS)를 제1 타이밍 콘트롤러(60)의 제1 타이밍 제어신호 생성부(61)로 출력한다. 제2 타이밍 콘트롤러(70)는 제2 로직 레벨 전압의 제1 문제 패턴 신호가 입력되거나 제2 영상 데이터(DATA2)에 의해 표시되는 화상이 미리 정해진 문제 패턴들 중 적어도 하나를 포함하는 경우, 제2 값의 인버전 제어신호(ICS)를 제1 타이밍 콘트롤러(60)의 제1 타이밍 제어신호 생성부(61)로 출력한다. 제2 타이밍 콘트롤러(70)의 인버전 제어신호(ICS)의 출력에 대한 자세한 설명은 도 5를 결부하여 후술한다.

제2 타이밍 콘트롤러(70)는 도 2와 같이 제어 인쇄회로보드(90) 상에 실장된다. 제어 인쇄회로보드(90)와 제2 소스 인쇄회로보드(55)는 FFC(flexible flat cable)나 FPC(flexible printed circuit)와 같은 연성회로기판(91)을 통해 연결될 수 있다.

스케일러(80)는 외부의 호스트 시스템(미도시)으로부터 영상 데이터(DATA)를 입력받는다. 스케일러(80)는 표시패널(10)의 해상도 정보 등에 기초하여 영상 데이터(DATA)로부터 제1 영상 데이터(DATA1)와 제2 영상 데이터(DATA2)를 생성한다. 스케일러(80)는 제1 영상 데이터(DATA1)를 제1 타이밍 콘트롤러(60)로 공급하고, 제2 영상 데이터(DATA2)를 제2 타이밍 콘트롤러(70)로 공급한다. 스케일러(80)는 도 2와 같이 제어 인쇄회로보드(90) 상에 실장될 수 있다. 또는, 스케일러(80)는 외부의 호스트 시스템(미도시)에 실장될 수도 있다.

이상에서 살펴본 바와 같이, 본 발명의 실시예는 복수의 타이밍 콘트롤러들(60, 70)을 이용하여 제1 및 제2 게이트 구동회로들(20, 30)과 제1 및 제2 데이터 구동회로들(40, 50)의 동작을 제어한다. 그 결과, 본 발명의 실시예는 하나의 타이밍 콘트롤러로 제어할 수 있는 해상도보다 높은 해상도를 갖는 표시장치에 복수의 타이밍 콘트롤러들을 적용할 수 있으므로, 새로운 타이밍 콘트롤러를 개발하기 위한 시간과 비용을 줄일 수 있다.

또한, 본 발명의 실시예는 제1 및 제2 타이밍 콘트롤러(60, 70)들을 이용하여 제1 및 제2 영상 데이터(DATA1, DATA2)에 의해 표시되는 화상이 미리 정해진 문제 패턴들을 포함하지 않는 경우 표시패널(10)을 제1 인버전 방식으로 제어하고, 제1 및 제2 영상 데이터(DATA1, DATA2)에 의해 표시되는 화상이 미리 정해진 문제 패턴들 중 적어도 하나를 포함하는 경우 표시패널(10)을 제1 인버전 방식과 다른 인버전 방식으로 제어한다. 즉, 본 발명의 실시예는 복수의 타이밍 콘트롤러들 각각에 의해 제어되는 인버전 방식을 동일하게 설정함으로써, 복수의 타이밍 콘트롤러들에 의해 제어되는 표시패널의 영역들 간의 화상 품질에 차이가 발생하는 것을 방지할 수 있다. 이에 대하여는 도 5를 결부하여 상세히 설명한다.

한편, 본 발명의 실시예에 따른 제1 및 제2 타이밍 콘트롤러들(60, 70)은 제1 및 제2 영상 데이터(DATA1, DATA2)에 의해 표시되는 화상이 미리 정해진 문제 패턴들을 포함하는지에 따라 인버전 방식뿐만 아니라, 소스 드라이브 IC들(41, 51)의 파워 모드(power mode)를 변경할 수 있다. 예를 들어, 본 발명의 실시예에 따른 제1 및 제2 타이밍 콘트롤러들(60, 70)은 제1 및 제2 영상 데이터(DATA1, DATA2)에 의해 표시되는 화상이 미리 정해진 문제 패턴들 중 적어도 하나를 포함하는 경우 소스 드라이브 IC들(41, 51)의 소비 전류가 최소화되도록 제어할 수 있다.

또한, 본 발명의 실시예에서는, 제2 타이밍 콘트롤러(70)가 마스터(master) 타이밍 콘트롤러이고, 제1 타이밍 콘트롤러(60)가 슬래이브(slave) 타이밍 콘트롤러인 것을 중심으로 설명하였으나, 이에 한정되지 않음에 주의하여야 한다.

또한, 본 발명의 실시예에서는 표시장치가 두 개의 타이밍 콘트롤러들(60, 70)을 포함하는 것을 예시하였으나, 이에 한정되지 않음에 주의하여야 한다. 즉, 표시장치는 세 개 이상의 타이밍 콘트롤러들을 포함할 수도 있다.

도 5는 도 4의 제1 및 제2 문제 패턴 판단부들과 제1 및 제2 극성제어신호 출력부들을 상세히 보여주는 블록도이다.

제1 문제 패턴 판단부(62)는 도 5와 같이 복수의 제1 문제 패턴 판단부들을 포함할 수 있다. 예를 들어, 제1 문제 패턴 판단부(62)는 도 5와 같이 제1 A 문제 패턴 판단부(110), 제1 B 문제 패턴 판단부(120), 및 제1 C 문제 패턴 판단부(130)를 포함할 수 있다.

제1 A 문제 패턴 판단부(110)는 제1 영상 데이터(DATA1)에 의해 표시되는 화상이 A 문제 패턴을 포함하는지를 판단한다. A 문제 패턴은 도 6a와 같이 화이트(white, W)와 블랙(black, B)이 하나의 화소 단위로 수평 방향으로 배열되는 셧다운 패턴(shutdown pattern)일 수 있다. 도 6a에서는 하나의 화소가 세 개의 서브 화소(SP)들을 포함하는 것을 예시하였다. 제1 A 문제 패턴 판단부(110)는 제1 영상 데이터(DATA1)에 의해 표시되는 화상이 A 문제 패턴을 포함하지 않는 경우 제1 로직 레벨 전압의 제1 A 문제 패턴 신호(PPSA1)를 제2 타이밍 콘트롤러(70)의 제2 문제 패턴 판단부(73)로 출력한다. 제1 A 문제 패턴 판단부(110)는 제1 영상 데이터(DATA1)에 의해 표시되는 화상이 A 문제 패턴을 포함하는 경우 제2 로직 레벨 전압의 제1 A 문제 패턴 신호(PPSA1)를 제2 타이밍 콘트롤러(70)의 제2 문제 패턴 판단부(73)로 출력한다.

제1 B 문제 패턴 판단부(120)는 제1 영상 데이터(DATA1)에 의해 표시되는 화상이 B 문제 패턴을 포함하는지를 판단한다. B 문제 패턴은 도 6b와 같이 화이트(white, W)와 블랙(black, B)이 두 개의 픽셀 단위로 수평 방향으로 배열되는 스미어 패턴(smear pattern)일 수 있다. 도 6b에서는 하나의 화소가 세 개의 서브 화소(SP)들을 포함하는 것을 예시하였다. 제1 B 문제 패턴 판단부(120)는 제1 영상 데이터(DATA1)에 의해 표시되는 화상이 B 문제 패턴을 포함하지 않는 경우 제1 로직 레벨 전압의 제1 B 문제 패턴 신호(PPSB1)를 제2 타이밍 콘트롤러(70)의 제2 문제 패턴 판단부(73)로 출력한다. 제1 B 문제 패턴 판단부(120)는 제1 영상 데이터(DATA1)에 의해 표시되는 화상이 B 문제 패턴을 포함하는 경우 제2 로직 레벨 전압의 제1 B 문제 패턴 신호(PPSB1)를 제2 타이밍 콘트롤러(70)의 제2 문제 패턴 판단부(73)로 출력한다.

제1 C 문제 패턴 판단부(130)는 제1 영상 데이터(DATA1)에 의해 표시되는 화상이 C 문제 패턴을 포함하는지를 판단한다. C 문제 패턴은 도 6c와 같이 화이트(white)와 블랙(black)이 1 수평라인 단위로 배열되는 패턴일 수 있다. 제1 C 문제 패턴 판단부(130)는 제1 영상 데이터(DATA1)에 의해 표시되는 화상이 C 문제 패턴을 포함하지 않는 경우 제1 로직 레벨 전압의 제1 C 문제 패턴 신호(PPSC1)를 제2 타이밍 콘트롤러(70)의 제2 문제 패턴 판단부(73)로 출력한다. 제1 C 문제 패턴 판단부(130)는 제1 영상 데이터(DATA1)에 의해 표시되는 화상이 C 문제 패턴을 포함하는 경우 제2 로직 레벨 전압의 제1 C 문제 패턴 신호(PPSC1)를 제2 타이밍 콘트롤러(70)의 제2 문제 패턴 판단부(73)로 출력한다.

제2 문제 패턴 판단부(73)는 도 5와 같이 복수의 제2 문제 패턴 판단부들(210, 220, 230), 패턴 신호 연산부(240), 및 인버전 제어신호 출력부(250)를 포함할 수 있다. 예를 들어, 복수의 제2 문제 패턴 판단부들(210, 220, 230)은 도 5와 같이 제2 A 문제 패턴 판단부(210), 제2 B 문제 패턴 판단부(220), 및 제2 C 문제 패턴 판단부(230)를 포함할 수 있다.

제2 A 문제 패턴 판단부(210)는 제2 영상 데이터(DATA2)에 의해 표시되는 화상이 A 문제 패턴을 포함하는지를 판단한다. A 문제 패턴은 도 6a와 같이 화이트(white)와 블랙(black)이 모자이크처럼 배열되는 셧다운 패턴(shutdown pattern)일 수 있다. 제2 A 문제 패턴 판단부(210)는 제2 영상 데이터(DATA2)에 의해 표시되는 화상이 A 문제 패턴을 포함하지 않는 경우 제1 로직 레벨 전압의 제2 A 문제 패턴 신호(PPSA2)를 패턴 신호 연산부(240)로 출력한다. 제2 A 문제 패턴 판단부(210)는 제2 영상 데이터(DATA2)에 의해 표시되는 화상이 A 문제 패턴을 포함하는 경우 제2 로직 레벨 전압의 제2 A 문제 패턴 신호(PPSA2)를 패턴 신호 연산부(240)로 출력한다.

제2 B 문제 패턴 판단부(220)는 제2 영상 데이터(DATA2)에 의해 표시되는 화상이 B 문제 패턴을 포함하는지를 판단한다. B 문제 패턴은 도 6b와 같이 스미어(smear) 불량을 유발하는 스미어 패턴(smear pattern)일 수 있다. 스미어 패턴은 도 6b와 같이 블랙 배경 내에 화이트가 배치된 화상 패턴일 수 있다. 제2 B 문제 패턴 판단부(220)는 제2 영상 데이터(DATA2)에 의해 표시되는 화상이 B 문제 패턴을 포함하지 않는 경우 제1 로직 레벨 전압의 제2 B 문제 패턴 신호(PPSB2)를 패턴 신호 연산부(240)로 출력한다. 제2 B 문제 패턴 판단부(220)는 제2 영상 데이터(DATA2)에 의해 표시되는 화상이 B 문제 패턴을 포함하는 경우 제2 로직 레벨 전압의 제2 B 문제 패턴 신호(PPSB2)를 패턴 신호 연산부(240)로 출력한다.

제2 C 문제 패턴 판단부(230)는 제2 영상 데이터(DATA2)에 의해 표시되는 화상이 C 문제 패턴을 포함하는지를 판단한다. C 문제 패턴은 도 6c와 같이 화이트(white)와 블랙(black)이 수평라인 단위로 배열되는 패턴일 수 있다. 제2 C 문제 패턴 판단부(230)는 제2 영상 데이터(DATA2)에 의해 표시되는 화상이 C 문제 패턴을 포함하지 않는 경우 제1 로직 레벨 전압의 제2 C 문제 패턴 신호(PPSC2)를 패턴 신호 연산부(240)로 출력한다. 제2 C 문제 패턴 판단부(230)는 제2 영상 데이터(DATA2)에 의해 표시되는 화상이 C 문제 패턴을 포함하는 경우 제2 로직 레벨 전압의 제2 C 문제 패턴 신호(PPSC2)를 패턴 신호 연산부(240)로 출력한다.

패턴 신호 연산부(240)는 제1 A 문제 패턴 판단부(110)로부터 제1 A 문제 패턴 신호(PPSA1)를 입력받고, 제1 B 문제 패턴 판단부(120)로부터 제1 B 문제 패턴 신호(PPSB1)를 입력받으며, 제1 C 문제 패턴 판단부(130)로부터 제1 C 문제 패턴 신호(PPSC1)를 입력받는다. 패턴 신호 연산부(240)는 제2 A 문제 패턴 판단부(210)로부터 제2 A 문제 패턴 신호(PPSA2)를 입력받고, 제2 B 문제 패턴 판단부(220)로부터 제2 B 문제 패턴 신호(PPSB2)를 입력받으며, 제2 C 문제 패턴 판단부(230)로부터 제2 C 문제 패턴 신호(PPSC2)를 입력받는다.

패턴 신호 연산부(240)는 도 7과 같이 A 문제 패턴 신호들을 논리합 연산하는 제1 논리합 게이트(241)를 포함한다. 패턴 신호 연산부(240)는 제1 논리합 게이트(241)에 의해 제1 A 문제 패턴 신호(PPSA1)와 제2 A 문제 패턴 신호(PPSA2)를 논리합 연산하여 산출된 A 패턴 연산 신호(POSA)를 인버전 제어신호 출력부(250)로 출력한다. 예를 들어, 제1 로직 레벨 전압은 "0"을 지시하고, 제2 로직 레벨 전압은 "1"을 지시한다고 가정하자. 이 경우, 패턴 신호 연산부(240)는 제1 A 문제 패턴 신호(PPSA1)와 제2 A 문제 패턴 신호(PPSA2)가 모두 제1 로직 레벨 전압을 갖는다면, 제1 로직 레벨 전압의 A 패턴 연산 신호(POSA)를 인버전 제어신호 출력부(250)로 출력한다. 또한, 패턴 신호 연산부(240)는 제1 A 문제 패턴 신호(PPSA1)와 제2 A 문제 패턴 신호(PPSA2) 중 어느 하나가 제2 로직 레벨 전압을 갖는 경우, 제2 로직 레벨 전압의 A 패턴 연산 신호(POSA)를 인버전 제어신호 출력부(250)로 출력한다.

패턴 신호 연산부(240)는 도 7과 같이 B 문제 패턴 신호을 논리합 연산하는 제2 논리합 게이트(242)를 포함한다. 패턴 신호 연산부(240)는 제2 논리합 게이트(242)에 의해 제1 B 문제 패턴 신호(PPSB1)와 제2 B 문제 패턴 신호(PPSB2)를 논리합 연산하여 산출된 B 패턴 연산 신호(POSB)를 인버전 제어신호 출력부(250)로 출력한다. 제1 로직 레벨 전압은 "0"을 지시하고, 제2 로직 레벨 전압은 "1"을 지시한다고 가정하자. 이 경우, 패턴 신호 연산부(240)는 제1 B 문제 패턴 신호(PPSB1)와 제2 B 문제 패턴 신호(PPSB2)가 모두 제1 로직 레벨 전압을 갖는다면, 제1 로직 레벨 전압의 B 패턴 연산 신호(POSB)를 인버전 제어신호 출력부(250)로 출력한다. 또한, 패턴 신호 연산부(240)는 제1 B 문제 패턴 신호(PPSB1)와 제2 B 문제 패턴 신호(PPSB2) 중 어느 하나가 제2 로직 레벨 전압을 갖는 경우, 제2 로직 레벨 전압의 B 패턴 연산 신호(POSB)를 인버전 제어신호 출력부(250)로 출력한다.

패턴 신호 연산부(240)는 도 7과 같이 C 문제 패턴 신호들을 논리합 연산하는 제3 논리합 게이트(243)를 포함한다. 패턴 신호 연산부(240)는 제3 논리합 게이트(243)에 의해 제1 C 문제 패턴 신호(PPSC1)와 제2 C 문제 패턴 신호(PPSC2)를 논리합 연산하여 산출된 C 패턴 연산 신호(POSC)를 인버전 제어신호 출력부(250)로 출력한다. 제1 로직 레벨 전압은 "0"을 지시하고, 제2 로직 레벨 전압은 "1"을 지시한다고 가정하자. 이 경우, 패턴 신호 연산부(240)는 제1 C 문제 패턴 신호(PPSC1)와 제2 C 문제 패턴 신호(PPSC2)가 모두 제1 로직 레벨 전압을 갖는다면, 제1 로직 레벨 전압의 C 패턴 연산 신호(POSC)를 인버전 제어신호 출력부(250)로 출력한다. 또한, 패턴 신호 연산부(240)는 제1 C 문제 패턴 신호(PPSC1)와 제2 C 문제 패턴 신호(PPSC2) 중 어느 하나가 제2 로직 레벨 전압을 갖는 경우, 제2 로직 레벨 전압의 C 패턴 연산 신호(POSC)를 인버전 제어신호 출력부(250)로 출력한다.

이상에서 살펴본 바와 같이, 패턴 신호 연산부(240)는 제1 문제 패턴 판단부(62)로부터 입력되는 제1 문제 패턴 신호들(PPSA1, PPSB1, PPSC1)과 제2 문제 패턴 판단부(73)로부터 입력되는 제2 문제 패턴 신호들(PPSA2, PPSB2, PPSC2)을 논리합 연산하고, 논리합 연산한 결과에 해당하는 패턴 연산 신호들(POSA, POSB, POSC)을 출력한다. 즉, 본 발명의 실시예는 제1 영상 데이터(DATA1)에 의해 표시되는 화상과 제2 영상 데이터(DATA2)에 의해 표시되는 화상 각각이 문제 패턴들을 포함하는지를 판단하는 것이 아니라, 제1 영상 데이터(DATA1)에 의해 표시되는 화상과 제2 영상 데이터(DATA2)에 의해 표시되는 화상 중 어느 하나가 문제 패턴들을 포함하는지를 판단한다. 따라서, 본 발명의 실시예는 복수의 타이밍 콘트롤러들이 화상이 문제 패턴들을 포함하는지 여부에 대하여 서로 다르게 판단하는 것을 방지할 수 있다.

인버전 제어신호 출력부(250)는 A 패턴 연산 신호(POSA), B 패턴 연산 신호(POSB), 및 C 패턴 연산 신호(POSC)를 입력받는다. 인버전 제어신호 출력부(250)는 도 8의 S101 단계와 같이 A 패턴 연산 신호(POSA), B 패턴 연산 신호(POSB), 및 C 패턴 연산 신호(POSC) 모두가 제1 로직 레벨 전압으로 입력되는지를 판단한다. 인버전 제어신호 출력부(250)는 제1 로직 레벨 전압의 A 패턴 연산 신호(POSA), 제1 로직 레벨 전압의 B 패턴 연산 신호(POSB) 및 제1 로직 레벨 전압의 C 패턴 연산 신호(POSC)가 입력되는 경우, 제1 값의 인버전 제어신호(ICS)를 출력한다. (S101, S102)

인버전 제어신호 출력부(250)는 도 8의 S103 단계와 같이 A 패턴 연산 신호(POSA), B 패턴 연산 신호(POSB), 및 C 패턴 연산 신호(POSC) 중 어느 하나가 제2 로직 레벨 전압으로 입력되는지를 판단한다. 예를 들어, 인버전 제어신호 출력부(250)는 A 패턴 연산 신호(POSA)만이 제2 로직 레벨 전압으로 입력되는 경우, 제2 값의 인버전 제어신호(ICS)를 출력한다. 인버전 제어신호 출력부(250)는 B 패턴 연산 신호(POSB)만이 제2 로직 레벨 전압으로 입력되는 경우, 제3 값의 인버전 제어신호(ICS)를 출력한다. 인버전 제어신호 출력부(250)는 C 패턴 연산 신호(POSC)만이 제2 로직 레벨 전압으로 입력되는 경우, 제4 값의 인버전 제어신호(ICS)를 출력한다. (S103, S104)

인버전 제어신호 출력부(250)는 A 패턴 연산 신호(POSA), B 패턴 연산 신호(POSB), 및 C 패턴 연산 신호(POSC) 중 어느 하나가 아니라 복수의 신호들이 제2 로직 레벨 전압으로 입력되는 경우 S105 단계와 같이 인버전 제어신호(ICS)를 출력한다. 구체적으로, 인버전 제어신호 출력부(250)는 A 패턴 연산 신호(POSA), B 패턴 연산 신호(POSB), 및 C 패턴 연산 신호(POSC) 중 복수의 신호들이 제2 로직 레벨 전압으로 입력되는 경우, 미리 정해진 우선 순위에 따라 어느 한 패턴 연산 신호를 선택한 후 선택된 패턴 연산 신호에 따라 인버전 제어신호(ICS)를 출력한다. 예를 들어, A 패턴의 우선 순위가 가장 높고, B 패턴의 우선 순위가 두 번째로 높다고 가정하자. 이 경우, 인버전 제어신호 출력부(250)는 A 패턴 연산 신호(POSA)가 제2 로직 레벨 전압으로 입력된다면, 우선 순위에 의해 다른 패턴 연산 신호들에 상관없이 A 패턴 연산 신호(POSA)를 선택하여 제2 값의 인버전 제어신호(ICS)를 출력한다. 인버전 제어신호 출력부(250)는 A 패턴 연산 신호(POSA)가 제1 로직 레벨 전압으로 입력되고 B 패턴 연산 신호(POSB)가 제2 로직 레벨 전압으로 입력되는 경우, 우선 순위에 의해 C 패턴 연산 신호(POSC)에 상관없이 B 패턴 연산 신호(POSB)를 선택하여 제2 값의 인버전 제어신호(ICS)를 출력한다. (S105)

인버전 제어신호 출력부(250)는 인버전 제어신호(ICS)를 제1 및 제2 극성제어신호 출력부들(160, 260)로 출력한다. 제1 및 제2 극성제어신호 출력부들(160, 260) 각각은 인버전 제어신호 출력부(250)로부터 인버전 제어신호(ICS)를 입력받는다. 제1 및 제2 극성제어신호 출력부들(160, 260) 각각은 인버전 제어신호(ICS)에 따라 극성제어신호를 다르게 출력한다.

제1 및 제2 극성제어신호 출력부들(160, 260) 각각은 제1 값의 인버전 제어신호(ICS)가 입력되는 경우, 제1 인버전 방식으로 구동하기 위해 제1 극성제어신호(POL1)를 출력한다. 이 경우, 도 1의 소스 드라이브 IC들(41, 51)은 제1 인버전 방식으로 구동하기 위해 제1 극성제어신호(POL1)에 따라 데이터 라인들(D1~Dm)에 데이터 전압을 정극성 또는 부극성으로 출력한다.

제1 값의 인버전 제어신호(ICS)는 제1 및 제2 영상 데이터(DATA1, DATA2)에 의해 표시되는 화상이 A 문제 패턴, B 문제 패턴 및 C 문제 패턴을 포함하지 않는 경우 제1 및 제2 극성제어신호 출력부들(160, 260)로 입력된다. 예를 들어, 제1 인버전 방식은 도 9a와 같이 수평 1 도트 인버전(horizontal one dot inversion) 및 수직 2 도트 인버전(vertical two dot inversion) 방식일 수 있다. 수평 1 도트 인버전 방식은 도 9a와 같이 수평 방향(x축 방향)으로 1 개의 화소마다 공급되는 데이터 전압들의 극성이 반전되는 방식이다. 수직 2 도트 인버전 방식은 도 9a와 같이 수직 방향(y축 방향)으로 2 개의 화소마다 공급되는 데이터 전압들의 극성이 반전되는 방식이다. 수평 방향(x축 방향)은 게이트 라인들과 나란한 방향이고, 수직 방향(y축 방향)은 데이터 라인들과 나란한 방향이다.

제1 및 제2 극성제어신호 출력부들(160, 260) 각각은 제2 값의 인버전 제어신호(ICS)가 입력되는 경우, 제2 인버전 방식으로 구동하기 위해 제2 극성제어신호(POL2)를 출력한다. 이 경우, 도 1의 소스 드라이브 IC들(41, 51)은 제2 인버전 방식으로 구동하기 위해 제2 극성제어신호(POL2)에 따라 데이터 라인들(D1~Dm)에 데이터 전압을 정극성 또는 부극성으로 출력한다.

제2 값의 인버전 제어신호(ICS)는 제1 및 제2 영상 데이터(DATA1, DATA2)에 의해 표시되는 화상이 A 문제 패턴을 포함하거나 우선 순위에 의해 A 문제 패턴이 선택된 경우 제1 및 제2 극성제어신호 출력부들(160, 260)로 입력된다. 예를 들어, 제2 인버전 방식은 도 9b와 같이 스퀘어 2×2 인버전(square two×two inversion) 방식일 수 있다. 스퀘어 2×2 인버전 방식은 도 9b와 같이 수평 방향(x축 방향)으로 2 개의 화소들과 수직 방향(y축 방향)으로 2 개의 화소들로 이루어지는 4 개의 화소들마다 공급되는 데이터 전압들의 극성이 상반되는 방식이다. 수평 방향(x축 방향)은 게이트 라인들과 나란한 방향이고, 수직 방향(y축 방향)은 데이터 라인들과 나란한 방향이다.

제1 및 제2 극성제어신호 출력부들(160, 260) 각각은 제3 값의 인버전 제어신호(ICS)가 입력되는 경우, 제3 인버전 방식으로 구동하기 위해 제3 극성제어신호(POL3)를 출력한다. 이 경우, 도 1의 소스 드라이브 IC들(41, 51)은 제3 인버전 방식으로 구동하기 위해 제3 극성제어신호(POL3)에 따라 데이터 라인들(D1~Dm)에 데이터 전압을 정극성 또는 부극성으로 출력한다.

제3 값의 인버전 제어신호(ICS)는 제1 및 제2 영상 데이터(DATA1, DATA2)에 의해 표시되는 화상이 B 문제 패턴을 포함하거나 우선 순위에 의해 B 문제 패턴이 선택된 경우 제1 및 제2 극성제어신호 출력부들(160, 260)로 입력된다. 예를 들어, 제3 인버전 방식은 도 9b와 같이 스퀘어 2×2 인버전(square two×two inversion) 방식일 수 있다.

제1 및 제2 극성제어신호 출력부들(160, 260) 각각은 제4 값의 인버전 제어신호(ICS)가 입력되는 경우, 제4 인버전 방식으로 구동하기 위해 제4 극성제어신호(POL4)를 출력한다. 이 경우, 도 1의 소스 드라이브 IC들(41, 51)은 제4 인버전 방식으로 구동하기 위해 제4 극성제어신호(POL4)에 따라 데이터 라인들(D1~Dm)에 데이터 전압을 정극성 또는 부극성으로 출력한다.

제4 값의 인버전 제어신호(ICS)는 제1 및 제2 영상 데이터(DATA1, DATA2)에 의해 표시되는 화상이 C 문제 패턴을 포함하거나 우선 순위에 의해 C 문제 패턴이 선택된 경우 제1 및 제2 극성제어신호 출력부들(160, 260)로 입력된다. 예를 들어, 제4 인버전 방식은 도 9c와 같이 컬럼 인버전(column inversion) 방식일 수 있다. 컬럼 인버전 방식은 도 9c와 같이 수직 방향(y축 방향)의 화소들마다 공급되는 데이터 전압들의 극성이 상반되는 방식이다.

제1 극성제어신호 출력부(310)는 제1 데이터 제어신호 생성부(62)에 포함될 수 있다. 제2 극성제어신호 출력부(410)는 제2 데이터 제어신호 생성부(73)에 포함될 수 있다.

이상에서 살펴본 바와 같이, 본 발명의 실시예는 제1 및 제2 타이밍 콘트롤러(60, 70)들을 이용하여 제1 및 제2 영상 데이터(DATA1, DATA2)에 의해 표시되는 화상이 미리 정해진 문제 패턴들을 포함하지 않는 경우 표시패널(10)을 제1 인버전 방식으로 제어하고, 제1 및 제2 영상 데이터(DATA1, DATA2)에 의해 표시되는 화상이 미리 정해진 문제 패턴들 중 적어도 하나를 포함하는 경우 표시패널(10)을 제1 인버전 방식과 다른 인버전 방식으로 제어한다. 즉, 본 발명의 실시예는 복수의 타이밍 콘트롤러들에 의해 제어되는 인버전 방식을 동일하게 설정함으로써, 복수의 타이밍 콘트롤러들에 의해 제어되는 표시패널의 영역들 간의 화상 품질에 차이가 발생하는 것을 방지할 수 있다.

이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.

10: 표시패널 20: 제1 게이트 구동회로
30: 제2 게이트 구동회로 40: 제1 데이터 구동회로
41, 51: 소스 드라이브 IC 42: 제1 소스 연성필름
45: 제1 소스 인쇄회로보드 50: 제2 데이터 구동회로
52: 제2 소스 연성필름 55: 제2 소스 인쇄회로보드
60: 제1 타이밍 콘트롤러 61: 제1 데이터 제어신호 생성부
62: 제1 문제 패턴 판단부 70: 제2 타이밍 콘트롤러
71: 게이트 제어신호 생성부 72: 제2 데이터 제어신호 생성부
73: 제2 문제 패턴 판단부 80: 스케일러
90: 제어 인쇄회로보드 91: 연성회로기판

Claims

게이트 라인들, 데이터 라인들, 및 상기 게이트 라인들과 데이터 라인들의 교차 영역에 마련된 화소들을 포함하는 표시패널;
상기 게이트 라인들에 게이트 신호들을 공급하는 게이트 구동회로;
상기 데이터 라인들 중 일부에 상기 데이터 전압들을 공급하는 제1 그룹의 소스 드라이브 IC들을 포함하는 제1 데이터 구동회로;
상기 데이터 라인들 중 또 다른 일부에 데이터 전압들을 공급하는 제2 그룹의 소스 드라이브 IC들을 포함하는 제2 데이터 구동회로;
상기 제1 데이터 구동회로에 제1 영상 데이터를 공급하는 제1 타이밍 콘트롤러; 및
상기 제2 데이터 구동회로에 제2 영상 데이터를 공급하는 제2 타이밍 콘트롤러를 구비하고,
상기 제1 및 제2 타이밍 콘트롤러들은 상기 제1 및 제2 영상 데이터에 의해 표시되는 화상이 미리 정해진 문제 패턴들을 포함하지 않는 경우 상기 표시패널을 제1 인버전 방식으로 제어하고, 상기 제1 및 제2 영상 데이터에 의해 표시되는 화상이 상기 미리 정해진 문제 패턴들 중 적어도 하나를 포함하는 경우 상기 표시패널을 상기 제1 인버전 방식과 다른 인버전 방식으로 제어하는 표시장치.
제 1 항에 있어서,
상기 제1 타이밍 콘트롤러는 상기 제1 영상 데이터에 의해 표시되는 화상이 미리 정해진 문제 패턴들을 포함하지 않는 경우 제1 로직 레벨 전압의 제1 문제 패턴 신호들을 상기 제2 타이밍 콘트롤러로 출력하는 표시장치.
제 2 항에 있어서,
상기 제1 타이밍 콘트롤러는 상기 제1 영상 데이터에 의해 표시되는 화상이 상기 미리 정해진 문제 패턴들 중 어느 하나를 포함하는 경우, 상기 어느 하나에 해당하는 제1 문제 패턴 신호를 제2 로직 레벨 전압으로 상기 제2 타이밍 콘트롤러로 출력하고, 상기 어느 하나에 해당하는 제1 문제 패턴 신호를 제외한 나머지 제1 문제 패턴 신호(들)를 제1 로직 레벨 전압으로 상기 제2 타이밍 콘트롤러로 출력하는 표시장치.
제 2 항에 있어서,
상기 제1 타이밍 콘트롤러는 상기 제1 영상 데이터에 의해 표시되는 화상이 상기 미리 정해진 문제 패턴들 중 복수를 포함하는 경우, 상기 복수에 해당하는 제1 문제 패턴 신호들을 제2 로직 레벨 전압으로 상기 제2 타이밍 콘트롤러로 출력하고, 상기 복수에 해당하는 제1 문제 패턴 신호들을 제외한 나머지 제1 문제 패턴 신호(들)를 제1 로직 레벨 전압으로 상기 제2 타이밍 콘트롤러로 출력하는 표시장치.
제 3 항 또는 제 4 항에 있어서,
상기 제2 타이밍 콘트롤러는 상기 제2 영상 데이터에 의해 표시되는 화상이 상기 미리 정해진 문제 패턴들을 포함하지 않고 상기 제1 로직 레벨 전압의 제1 문제 패턴 신호들을 입력받는 경우, 상기 표시패널을 상기 제1 인버전 방식으로 제어하기 위해 제1 값의 인버전 제어신호를 상기 제1 타이밍 콘트롤러로 출력하는 표시장치.
제 5 항에 있어서,
상기 제2 타이밍 콘트롤러는 상기 제2 영상 데이터에 의해 표시되는 화상이 상기 미리 정해진 문제 패턴들 중 적어도 하나를 포함하거나 상기 제2 로직 레벨 전압의 제1 문제 패턴 신호를 입력받는 경우, 상기 표시패널을 상기 제1 인버전 방식과 다른 인버전 방식으로 제어하기 위해 제2 값의 인버전 제어신호를 상기 제1 타이밍 콘트롤러로 출력하는 표시장치.
제 5 항에 있어서,
상기 제2 타이밍 콘트롤러가 상기 제1 값의 인버전 제어신호를 상기 제1 타이밍 콘트롤러로 출력하는 경우 상기 제1 및 제2 타이밍 콘트롤러들은 제1 극성제어신호를 상기 소스 드라이브 IC들로 출력하고, 상기 제2 타이밍 콘트롤러가 상기 제2 값의 인버전 제어신호를 상기 제1 타이밍 콘트롤러로 출력하는 경우 상기 제1 및 제2 타이밍 콘트롤러들은 제2 극성제어신호를 상기 소스 드라이브 IC들로 출력하는 표시장치.
제 7 항에 있어서,
상기 제1 및 제2 그룹들의 소스 드라이브 IC들이 상기 제1 극성제어신호에 따라 상기 데이터 라인들 각각에 데이터 전압을 정극성 또는 부극성으로 출력하는 경우 상기 표시패널은 상기 제1 인버전 방식으로 제어되고, 상기 제2 극성제어신호에 따라 상기 데이터 라인들 각각에 데이터 전압을 정극성 또는 부극성으로 출력하는 경우 상기 표시패널은 상기 제2 인버전 방식으로 제어되는 표시장치.
제 1 항에 있어서,
상기 제1 타이밍 콘트롤러는,
상기 제1 영상 데이터에 의해 표시되는 화상이 A 문제 패턴을 포함하지 않는 경우 제1 로직 레벨 전압의 제1 A 문제 패턴 신호를 출력하고, 상기 A 문제 패턴을 포함하는 경우 제2 로직 레벨 전압의 제1 A 문제 패턴 신호를 출력하는 제1 A 문제 패턴 판단부; 및
상기 제1 영상 데이터에 의해 표시되는 화상이 B 문제 패턴을 포함하지 않는 경우 제1 로직 레벨 전압의 제1 B 문제 패턴 신호를 출력하고, 상기 B 문제 패턴을 포함하는 경우 제2 로직 레벨 전압의 제1 B 문제 패턴 신호를 출력하는 제1 B 문제 패턴 판단부를 포함하는 표시장치.
제 9 항에 있어서,
상기 제2 타이밍 콘트롤러는,
상기 제2 영상 데이터에 의해 표시되는 화상이 상기 A 문제 패턴을 포함하지 않는 경우 제1 로직 레벨 전압의 제2 A 문제 패턴 신호를 출력하고, 상기 A 문제 패턴을 포함하는 경우 제2 로직 레벨 전압의 제2 A 문제 패턴 신호를 출력하는 제2 A 문제 패턴 판단부;
상기 제2 영상 데이터에 의해 표시되는 화상이 상기 B 문제 패턴을 포함하지 않는 경우 제1 로직 레벨 전압의 제2 B 문제 패턴 신호를 출력하고, 상기 B 문제 패턴을 포함하는 경우 제2 로직 레벨 전압의 제2 B 문제 패턴 신호를 출력하는 제2 B 문제 패턴 판단부;
상기 제1 A 문제 패턴 신호와 상기 제2 A 문제 패턴 신호를 논리합 연산하여 A 패턴 연산 신호를 출력하고, 상기 제1 B 문제 패턴 신호와 상기 제2 B 문제 패턴 신호를 논리합 연산하여 B 패턴 연산 신호를 출력하는 패턴 신호 연산부; 및
상기 A 패턴 연산 신호와 상기 B 패턴 연산 신호에 따라 인버전 제어신호를 출력하는 인버전 제어신호 출력부를 포함하는 표시장치.
제 10 항에 있어서,
상기 인버전 제어신호 출력부는,
제1 로직 레벨 전압의 상기 A 패턴 연산 신호와 제1 로직 레벨 전압의 상기 B 패턴 연산 신호가 입력되는 경우 제1 값의 인버전 제어신호를 출력하고, 상기 제1 로직 레벨 전압의 상기 A 패턴 연산 신호와 제2 로직 레벨 전압의 상기 B 패턴 연산 신호가 입력되는 경우 제2 값의 인버전 제어신호를 출력하며, 제2 로직 레벨 전압의 상기 A 패턴 연산 신호와 상기 제1 로직 레벨 전압의 상기 B 패턴 연산 신호가 입력되는 경우 제3 값의 인버전 제어신호를 출력하고, 상기 제2 로직 레벨 전압의 상기 A 패턴 연산 신호와 상기 제2 로직 레벨 전압의 상기 B 패턴 연산 신호가 입력되는 경우 제4 값의 인버전 제어신호를 출력하는 표시장치.
제 11 항에 있어서,
상기 제1 타이밍 콘트롤러는,
상기 제1 내지 제3 값들의 인버전 제어신호들에 따라 제1 내지 제3 극성제어신호들을 상기 제1 그룹의 소스 드라이브 IC들로 출력하는 제1 극성제어신호 출력부를 더 포함하는 표시장치.
제 12 항에 있어서,
상기 제2 타이밍 콘트롤러는,
상기 제1 내지 제3 값들의 인버전 제어신호들에 따라 제1 내지 제3 극성제어신호들을 상기 제2 그룹의 소스 드라이브 IC들로 출력하는 제2 극성제어신호 출력부를 더 포함하는 표시장치.