JP2002169851A - 電気回路の測定方法及び測定装置、電気回路の設計方法及び設計装置、電気回路の測定方法を記録した記録媒体、並びに電気回路の設計方法を記録した記録媒体 - Google Patents
電気回路の測定方法及び測定装置、電気回路の設計方法及び設計装置、電気回路の測定方法を記録した記録媒体、並びに電気回路の設計方法を記録した記録媒体Info
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- JP2002169851A JP2002169851A JP2000368372A JP2000368372A JP2002169851A JP 2002169851 A JP2002169851 A JP 2002169851A JP 2000368372 A JP2000368372 A JP 2000368372A JP 2000368372 A JP2000368372 A JP 2000368372A JP 2002169851 A JP2002169851 A JP 2002169851A
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Abstract
(57)【要約】
【課題】 高周波回路やマイクロ波回路などの電気回路
を従来技術に比較して完全な形式でかつ簡便な方法で解
析して回路パラメータを測定する。 【解決手段】 複数の素子からなる電気回路の等価回路
における複数の素子の素子値を含む、電気回路の等価回
路を入力し、入力された等価回路において、閉ループ回
路を形成する電気路を切断するブレークポイントと、仮
想接地とを指定する。次いで、入力された等価回路にお
いて指定されたブレークポイントで電気路を切断するこ
とにより電気路の２つの端部である第１と第２の端子を
形成し、第１の端子と指定された仮想接地とからなる第
１のポートと、第２の端子と指定された仮想接地とから
なる第２のポートとを有する２ポートネットワークを生
成する。さらに、生成された２ポートネットワークのＳ
パラメータを演算し、演算されたＳパラメータに基づい
て電気回路の一巡伝達関数を演算する。
を従来技術に比較して完全な形式でかつ簡便な方法で解
析して回路パラメータを測定する。 【解決手段】 複数の素子からなる電気回路の等価回路
における複数の素子の素子値を含む、電気回路の等価回
路を入力し、入力された等価回路において、閉ループ回
路を形成する電気路を切断するブレークポイントと、仮
想接地とを指定する。次いで、入力された等価回路にお
いて指定されたブレークポイントで電気路を切断するこ
とにより電気路の２つの端部である第１と第２の端子を
形成し、第１の端子と指定された仮想接地とからなる第
１のポートと、第２の端子と指定された仮想接地とから
なる第２のポートとを有する２ポートネットワークを生
成する。さらに、生成された２ポートネットワークのＳ
パラメータを演算し、演算されたＳパラメータに基づい
て電気回路の一巡伝達関数を演算する。
Description
【０００１】
【発明の属する技術分野】本発明は、例えば発振回路や
増幅回路などの電気回路の測定方法及び測定装置、電気
回路の設計方法及び設計装置、電気回路の測定方法を記
録した記録媒体、並びに電気回路の設計方法を記録した
記録媒体に関する。
増幅回路などの電気回路の測定方法及び測定装置、電気
回路の設計方法及び設計装置、電気回路の測定方法を記
録した記録媒体、並びに電気回路の設計方法を記録した
記録媒体に関する。
【０００２】
【従来の技術】高周波発振器やマイクロ波発振器は、相
変わらず少々ミステリアスな回路ブロックであり、すな
わち、その動作は未だ完全に解明されていない部分があ
る。従来、マイクロ波発振器を解析するために、その等
価回路において、仮想接地を導入して、発振パラメータ
を演算する方法が提案されている（例えば、従来技術文
献１「Stanilaw Alechno, "Analysis Method Character
istics Microwave Oscillators, Oscillator Analysis,
Part 1", Microwave & 高周波, November 1997」、従
来技術文献２「Stanilaw Alechno, "Analysis Method C
haracteristics Microwave Oscillators, Oscillator A
nalysis, Part 2", Microwave & 高周波,December 199
7」、従来技術文献３「Stanilaw Alechno, "Analysis M
ethod Characteristics Microwave Oscillators, Oscil
lator Analysis, Part 3", Microwave & 高周波, Janua
ry 1998」、及び従来技術文献４「Stanilaw Alechno, "
Analysis Method Characteristics Microwave Oscillat
ors, Oscillator Analysis,Part 4", Microwave & 高周
波, February 1998」。
変わらず少々ミステリアスな回路ブロックであり、すな
わち、その動作は未だ完全に解明されていない部分があ
る。従来、マイクロ波発振器を解析するために、その等
価回路において、仮想接地を導入して、発振パラメータ
を演算する方法が提案されている（例えば、従来技術文
献１「Stanilaw Alechno, "Analysis Method Character
istics Microwave Oscillators, Oscillator Analysis,
Part 1", Microwave & 高周波, November 1997」、従
来技術文献２「Stanilaw Alechno, "Analysis Method C
haracteristics Microwave Oscillators, Oscillator A
nalysis, Part 2", Microwave & 高周波,December 199
7」、従来技術文献３「Stanilaw Alechno, "Analysis M
ethod Characteristics Microwave Oscillators, Oscil
lator Analysis, Part 3", Microwave & 高周波, Janua
ry 1998」、及び従来技術文献４「Stanilaw Alechno, "
Analysis Method Characteristics Microwave Oscillat
ors, Oscillator Analysis,Part 4", Microwave & 高周
波, February 1998」。
【０００３】
【発明が解決しようとする課題】しかしながら、特に、
広帯域同調電圧制御発振器（以下、電圧制御発振器をＶ
ＣＯという。）の設計においては、今日の高性能設計ツ
ールを以てしてもなお、多くの仮定条件が設定され、多
くのプリント回路基板の調整を必要としている。設計プ
ロセスにおける１つの問題は、理解の容易なフォーマッ
トで表示された、発振現象を十分に洞察させる解析方法
の欠如にある。
広帯域同調電圧制御発振器（以下、電圧制御発振器をＶ
ＣＯという。）の設計においては、今日の高性能設計ツ
ールを以てしてもなお、多くの仮定条件が設定され、多
くのプリント回路基板の調整を必要としている。設計プ
ロセスにおける１つの問題は、理解の容易なフォーマッ
トで表示された、発振現象を十分に洞察させる解析方法
の欠如にある。
【０００４】伝統的に、すべての発振器は、負性抵抗発
振器（又は反射発振器とも知られている。）か帰還発振
器の何れかに分類される。分類の基準は、「明白な」帰
還回路の存在如何にある。高周波発振やマイクロ波発振
では、過剰な位相シフトをもたらすことなく帰還回路を
構築することは困難になる。従って、当該周波数範囲内
のほとんどすべての発振器は、負性抵抗発振器として分
類される。
振器（又は反射発振器とも知られている。）か帰還発振
器の何れかに分類される。分類の基準は、「明白な」帰
還回路の存在如何にある。高周波発振やマイクロ波発振
では、過剰な位相シフトをもたらすことなく帰還回路を
構築することは困難になる。従って、当該周波数範囲内
のほとんどすべての発振器は、負性抵抗発振器として分
類される。
【０００５】図１（ａ）は従来技術の負性抵抗発振器の
回路を示す回路図であり、図１（ｂ）はその負性抵抗発
振器の解析方法を示す反射解析モデル回路の回路図であ
る。図１（ｂ）に示すように、負性抵抗発振器は、能動
素子パート１０と受動素子である共振器パート２０との
組み合わせとして表示される。例えばトランジスタＴＲ
である能動素子は負性抵抗を生成し、通常は共振器ＲＥ
である受動素子を駆動する。簡単に言えば、負性抵抗が
共振器ＲＥ及び能動素子における全損失を打破すると、
発振が確立される。ここで、図１（ｂ）の反射解析にお
ける発振条件は次式で表される。
回路を示す回路図であり、図１（ｂ）はその負性抵抗発
振器の解析方法を示す反射解析モデル回路の回路図であ
る。図１（ｂ）に示すように、負性抵抗発振器は、能動
素子パート１０と受動素子である共振器パート２０との
組み合わせとして表示される。例えばトランジスタＴＲ
である能動素子は負性抵抗を生成し、通常は共振器ＲＥ
である受動素子を駆動する。簡単に言えば、負性抵抗が
共振器ＲＥ及び能動素子における全損失を打破すると、
発振が確立される。ここで、図１（ｂ）の反射解析にお
ける発振条件は次式で表される。
【０００６】
【数１】｜ΓA・ΓB｜≧１かつ
【数２】ａｒｇ（ΓA）＝−ａｒｇ（ΓB）
【０００７】ここで、ΓAはポートＰ１１において能動
素子パート１０側を見たときの反射計数であり、ΓBは
ポートＰ１２において共振パート２０側を見たときの反
射係数である。また、ａｒｇ（・）は引数の位相又は偏
角を示す。
素子パート１０側を見たときの反射計数であり、ΓBは
ポートＰ１２において共振パート２０側を見たときの反
射係数である。また、ａｒｇ（・）は引数の位相又は偏
角を示す。
【０００８】従来技術において、負性抵抗解析はかなり
一般的であるが、それでもこの解析の有効性に関しては
多くの問題が論議されている。また、この解析からは得
られない負荷Ｑ値等の発振パラメータも幾つか存在す
る。負荷Ｑ値は、スペクトルの純度（位相ノイズの少な
さを示す）を示すことから、基本的ではあるが最も重要
なパラメータの１つである。発振器の解析に際して負荷
Ｑ値の情報が欠けていれば、設計者はその独自の設計を
完全には理解し得ない。すなわち、高周波回路やマイク
ロ波回路を完全な形式で解析する方法はいまだ無いとい
う問題点があった。
一般的であるが、それでもこの解析の有効性に関しては
多くの問題が論議されている。また、この解析からは得
られない負荷Ｑ値等の発振パラメータも幾つか存在す
る。負荷Ｑ値は、スペクトルの純度（位相ノイズの少な
さを示す）を示すことから、基本的ではあるが最も重要
なパラメータの１つである。発振器の解析に際して負荷
Ｑ値の情報が欠けていれば、設計者はその独自の設計を
完全には理解し得ない。すなわち、高周波回路やマイク
ロ波回路を完全な形式で解析する方法はいまだ無いとい
う問題点があった。
【０００９】本発明の目的は以上の問題点を解決し、高
周波回路やマイクロ波回路などの電気回路を従来技術に
比較して完全な形式でかつ簡便な方法で解析して回路パ
ラメータを測定することができる電気回路の測定方法及
び測定装置を提供することにある。
周波回路やマイクロ波回路などの電気回路を従来技術に
比較して完全な形式でかつ簡便な方法で解析して回路パ
ラメータを測定することができる電気回路の測定方法及
び測定装置を提供することにある。
【００１０】また、本発明のもう１つの目的は、高周波
回路やマイクロ波回路などの電気回路を従来技術に比較
して完全な形式でかつ簡便な方法で解析して回路パラメ
ータを設計することができる電気回路の設計方法及び設
計装置を提供することにある。
回路やマイクロ波回路などの電気回路を従来技術に比較
して完全な形式でかつ簡便な方法で解析して回路パラメ
ータを設計することができる電気回路の設計方法及び設
計装置を提供することにある。
【００１１】さらに、本発明のさらなる目的は、高周波
回路やマイクロ波回路などの電気回路を従来技術に比較
して完全な形式でかつ簡便な方法で解析して回路パラメ
ータを測定又は設計することができる電気回路の測定方
法又は設計方法を記録した記録媒体を提供することにあ
る。
回路やマイクロ波回路などの電気回路を従来技術に比較
して完全な形式でかつ簡便な方法で解析して回路パラメ
ータを測定又は設計することができる電気回路の測定方
法又は設計方法を記録した記録媒体を提供することにあ
る。
【００１２】
【課題を解決するための手段】本発明に係る電気回路の
測定方法は、電気回路を測定するための電気回路の測定
方法において、複数の素子からなる上記電気回路の等価
回路における上記複数の素子の素子値を含む、上記電気
回路の等価回路を入力するステップと、上記入力された
等価回路において、閉ループ回路を形成する電気路を切
断するブレークポイントと、仮想接地とを指定するステ
ップと、上記入力された等価回路において上記指定され
たブレークポイントで上記電気路を切断することにより
上記電気路の２つの端部である第１と第２の端子を形成
し、上記第１の端子と上記指定された仮想接地とからな
る第１のポートと、上記第２の端子と上記指定された仮
想接地とからなる第２のポートとを有する２ポートネッ
トワークを生成するステップと、上記生成された２ポー
トネットワークのＳパラメータを演算するステップと、
上記演算されたＳパラメータに基づいて上記電気回路の
一巡伝達関数を演算するステップとを含むことを特徴と
する。
測定方法は、電気回路を測定するための電気回路の測定
方法において、複数の素子からなる上記電気回路の等価
回路における上記複数の素子の素子値を含む、上記電気
回路の等価回路を入力するステップと、上記入力された
等価回路において、閉ループ回路を形成する電気路を切
断するブレークポイントと、仮想接地とを指定するステ
ップと、上記入力された等価回路において上記指定され
たブレークポイントで上記電気路を切断することにより
上記電気路の２つの端部である第１と第２の端子を形成
し、上記第１の端子と上記指定された仮想接地とからな
る第１のポートと、上記第２の端子と上記指定された仮
想接地とからなる第２のポートとを有する２ポートネッ
トワークを生成するステップと、上記生成された２ポー
トネットワークのＳパラメータを演算するステップと、
上記演算されたＳパラメータに基づいて上記電気回路の
一巡伝達関数を演算するステップとを含むことを特徴と
する。
【００１３】上記電気回路の測定方法において、上記演
算された一巡伝達関数に基づいて上記電気回路の特性パ
ラメータを演算するステップをさらに含むことを特徴と
する。
算された一巡伝達関数に基づいて上記電気回路の特性パ
ラメータを演算するステップをさらに含むことを特徴と
する。
【００１４】また、上記電気回路の測定方法において、
上記入力された等価回路の複数の素子のうちの少なくと
も１つの素子について別の素子値を入力するステップ
と、上記別の素子値を含む電気回路の等価回路につい
て、上記指定するステップと、上記生成するステップ
と、上記演算する２つのステップとを繰り返して実行す
るステップとをさらに含むことを特徴とする。
上記入力された等価回路の複数の素子のうちの少なくと
も１つの素子について別の素子値を入力するステップ
と、上記別の素子値を含む電気回路の等価回路につい
て、上記指定するステップと、上記生成するステップ
と、上記演算する２つのステップとを繰り返して実行す
るステップとをさらに含むことを特徴とする。
【００１５】さらに、上記電気回路の測定方法におい
て、上記入力された等価回路の複数の素子のうちの少な
くとも１つの素子について別の素子値を入力するステッ
プと、上記別の素子値を含む電気回路の等価回路につい
て、上記指定するステップと、上記生成するステップ
と、上記演算する３つのステップとを繰り返して実行す
るステップとをさらに含むことを特徴とする。
て、上記入力された等価回路の複数の素子のうちの少な
くとも１つの素子について別の素子値を入力するステッ
プと、上記別の素子値を含む電気回路の等価回路につい
て、上記指定するステップと、上記生成するステップ
と、上記演算する３つのステップとを繰り返して実行す
るステップとをさらに含むことを特徴とする。
【００１６】また、上記電気回路の測定方法において、
上記電気回路は発振器であり、上記特性パラメータは、
発振周波数と、利得マージンと、位相マージンと、負荷
Ｑ値とのうちの少なくとも１つであることを特徴とす
る。
上記電気回路は発振器であり、上記特性パラメータは、
発振周波数と、利得マージンと、位相マージンと、負荷
Ｑ値とのうちの少なくとも１つであることを特徴とす
る。
【００１７】さらに、上記電気回路の測定方法におい
て、上記電気回路は増幅回路であり、上記特性パラメー
タは、３ｄＢ帯域幅内での最大利得と、３ｄＢ帯域幅
と、安定度とのうちの少なくとも１つであることを特徴
とする。
て、上記電気回路は増幅回路であり、上記特性パラメー
タは、３ｄＢ帯域幅内での最大利得と、３ｄＢ帯域幅
と、安定度とのうちの少なくとも１つであることを特徴
とする。
【００１８】本発明に係る電気回路の測定装置は、電気
回路を測定するための電気回路の測定装置において、複
数の素子からなる上記電気回路の等価回路における上記
複数の素子の素子値を含む、上記電気回路の等価回路を
入力する入力手段と、上記入力された等価回路におい
て、閉ループ回路を形成する電気路を切断するブレーク
ポイントと、仮想接地とを指定する指定手段と、上記入
力された等価回路において上記指定されたブレークポイ
ントで上記電気路を切断することにより上記電気路の２
つの端部である第１と第２の端子を形成し、上記第１の
端子と上記指定された仮想接地とからなる第１のポート
と、上記第２の端子と上記指定された仮想接地とからな
る第２のポートとを有する２ポートネットワークを生成
する生成手段と、上記生成された２ポートネットワーク
のＳパラメータを演算する第１の演算手段と、上記演算
されたＳパラメータに基づいて上記電気回路の一巡伝達
関数を演算する第２の演算手段とを備えたことを特徴と
する。
回路を測定するための電気回路の測定装置において、複
数の素子からなる上記電気回路の等価回路における上記
複数の素子の素子値を含む、上記電気回路の等価回路を
入力する入力手段と、上記入力された等価回路におい
て、閉ループ回路を形成する電気路を切断するブレーク
ポイントと、仮想接地とを指定する指定手段と、上記入
力された等価回路において上記指定されたブレークポイ
ントで上記電気路を切断することにより上記電気路の２
つの端部である第１と第２の端子を形成し、上記第１の
端子と上記指定された仮想接地とからなる第１のポート
と、上記第２の端子と上記指定された仮想接地とからな
る第２のポートとを有する２ポートネットワークを生成
する生成手段と、上記生成された２ポートネットワーク
のＳパラメータを演算する第１の演算手段と、上記演算
されたＳパラメータに基づいて上記電気回路の一巡伝達
関数を演算する第２の演算手段とを備えたことを特徴と
する。
【００１９】上記電気回路の測定装置において、上記演
算された一巡伝達関数に基づいて上記電気回路の特性パ
ラメータを演算する第３の演算手段をさらに備えたこと
を特徴とする。
算された一巡伝達関数に基づいて上記電気回路の特性パ
ラメータを演算する第３の演算手段をさらに備えたこと
を特徴とする。
【００２０】また、上記電気回路の測定装置において、
上記演算された一巡伝達関数に関するデータを表示又は
印字する出力手段をさらに備えたことを特徴とする。
上記演算された一巡伝達関数に関するデータを表示又は
印字する出力手段をさらに備えたことを特徴とする。
【００２１】さらに、上記電気回路の測定装置におい
て、上記演算された特性パラメータに関するデータを表
示又は印字する出力手段をさらに備えたことを特徴とす
る。
て、上記演算された特性パラメータに関するデータを表
示又は印字する出力手段をさらに備えたことを特徴とす
る。
【００２２】本発明に係る電気回路の設計方法は、電気
回路を設計するための電気回路の設計方法において、複
数の素子からなる上記電気回路の等価回路における上記
複数の素子の素子値を含む、上記電気回路の等価回路を
入力するステップと、上記入力された等価回路におい
て、閉ループ回路を形成する電気路を切断するブレーク
ポイントと、仮想接地とを指定するステップと、上記入
力された等価回路において上記指定されたブレークポイ
ントで上記電気路を切断することにより上記電気路の２
つの端部である第１と第２の端子を形成し、上記第１の
端子と上記指定された仮想接地とからなる第１のポート
と、上記第２の端子と上記指定された仮想接地とからな
る第２のポートとを有する２ポートネットワークを生成
するステップと、上記生成された２ポートネットワーク
のＳパラメータを演算するステップと、上記演算された
Ｓパラメータに基づいて上記電気回路の一巡伝達関数を
演算するステップと、上記演算された一巡伝達関数に基
づいて上記電気回路の特性パラメータを演算するステッ
プと、上記電気回路の等価回路の複数の素子のうち素子
値を変化すべき素子を指定し、上記電気回路の特性パラ
メータが所望の特性パラメータとなるような上記等価回
路の素子値を演算するステップとを含むことを特徴とす
る。
回路を設計するための電気回路の設計方法において、複
数の素子からなる上記電気回路の等価回路における上記
複数の素子の素子値を含む、上記電気回路の等価回路を
入力するステップと、上記入力された等価回路におい
て、閉ループ回路を形成する電気路を切断するブレーク
ポイントと、仮想接地とを指定するステップと、上記入
力された等価回路において上記指定されたブレークポイ
ントで上記電気路を切断することにより上記電気路の２
つの端部である第１と第２の端子を形成し、上記第１の
端子と上記指定された仮想接地とからなる第１のポート
と、上記第２の端子と上記指定された仮想接地とからな
る第２のポートとを有する２ポートネットワークを生成
するステップと、上記生成された２ポートネットワーク
のＳパラメータを演算するステップと、上記演算された
Ｓパラメータに基づいて上記電気回路の一巡伝達関数を
演算するステップと、上記演算された一巡伝達関数に基
づいて上記電気回路の特性パラメータを演算するステッ
プと、上記電気回路の等価回路の複数の素子のうち素子
値を変化すべき素子を指定し、上記電気回路の特性パラ
メータが所望の特性パラメータとなるような上記等価回
路の素子値を演算するステップとを含むことを特徴とす
る。
【００２３】上記電気回路の設計方法において、上記電
気回路は発振器であり、上記特性パラメータは、発振周
波数と、負荷Ｑ値とのうちの少なくとも１つであること
を特徴とする。
気回路は発振器であり、上記特性パラメータは、発振周
波数と、負荷Ｑ値とのうちの少なくとも１つであること
を特徴とする。
【００２４】また、上記電気回路の設計方法において、
上記電気回路は増幅回路であり、上記特性パラメータ
は、３ｄＢ帯域幅内での最大利得と、３ｄＢ帯域幅との
うちの少なくとも１つであることを特徴とする。
上記電気回路は増幅回路であり、上記特性パラメータ
は、３ｄＢ帯域幅内での最大利得と、３ｄＢ帯域幅との
うちの少なくとも１つであることを特徴とする。
【００２５】本発明に係る電気回路の設計装置は、電気
回路を設計するための電気回路の設計装置において、複
数の素子からなる上記電気回路の等価回路における上記
複数の素子の素子値を含む、上記電気回路の等価回路を
入力する入力手段と、上記入力された等価回路におい
て、閉ループ回路を形成する電気路を切断するブレーク
ポイントと、仮想接地とを指定する指定手段と、上記入
力された等価回路において上記指定されたブレークポイ
ントで上記電気路を切断することにより上記電気路の２
つの端部である第１と第２の端子を形成し、上記第１の
端子と上記指定された仮想接地とからなる第１のポート
と、上記第２の端子と上記指定された仮想接地とからな
る第２のポートとを有する２ポートネットワークを生成
する生成手段と、上記生成された２ポートネットワーク
のＳパラメータを演算する第１の演算手段と、上記演算
されたＳパラメータに基づいて上記電気回路の一巡伝達
関数を演算する第２の演算手段と、上記演算された一巡
伝達関数に基づいて上記電気回路の特性パラメータを演
算する第３の演算手段と、上記電気回路の等価回路の複
数の素子のうち素子値を変化すべき素子を指定し、上記
電気回路の特性パラメータが所望の特性パラメータとな
るような上記等価回路の素子値を演算する第４の演算手
段とを備えたことを特徴とする。
回路を設計するための電気回路の設計装置において、複
数の素子からなる上記電気回路の等価回路における上記
複数の素子の素子値を含む、上記電気回路の等価回路を
入力する入力手段と、上記入力された等価回路におい
て、閉ループ回路を形成する電気路を切断するブレーク
ポイントと、仮想接地とを指定する指定手段と、上記入
力された等価回路において上記指定されたブレークポイ
ントで上記電気路を切断することにより上記電気路の２
つの端部である第１と第２の端子を形成し、上記第１の
端子と上記指定された仮想接地とからなる第１のポート
と、上記第２の端子と上記指定された仮想接地とからな
る第２のポートとを有する２ポートネットワークを生成
する生成手段と、上記生成された２ポートネットワーク
のＳパラメータを演算する第１の演算手段と、上記演算
されたＳパラメータに基づいて上記電気回路の一巡伝達
関数を演算する第２の演算手段と、上記演算された一巡
伝達関数に基づいて上記電気回路の特性パラメータを演
算する第３の演算手段と、上記電気回路の等価回路の複
数の素子のうち素子値を変化すべき素子を指定し、上記
電気回路の特性パラメータが所望の特性パラメータとな
るような上記等価回路の素子値を演算する第４の演算手
段とを備えたことを特徴とする。
【００２６】上記電気回路の設計装置において、上記演
算された電気回路の一巡伝達関数、特性パラメータ及び
所望の特性パラメータとなるような上記等価回路の素子
値のうちの少なくとも１つを表示又は印字する出力手段
をさらに備えたことを特徴とする。
算された電気回路の一巡伝達関数、特性パラメータ及び
所望の特性パラメータとなるような上記等価回路の素子
値のうちの少なくとも１つを表示又は印字する出力手段
をさらに備えたことを特徴とする。
【００２７】本発明に係るコンピュータで読み取り可能
な記録媒体は、上記電気回路の測定方法を含むプログラ
ムを記録したことを特徴とする。
な記録媒体は、上記電気回路の測定方法を含むプログラ
ムを記録したことを特徴とする。
【００２８】また、本発明に係るコンピュータで読み取
り可能な記録媒体は、上記電気回路の設計方法を含むプ
ログラムを記録したことを特徴とする。
り可能な記録媒体は、上記電気回路の設計方法を含むプ
ログラムを記録したことを特徴とする。
【００２９】
【発明の実施の形態】以下、図面を参照して本発明に係
る実施形態について説明する。
る実施形態について説明する。
【００３０】＜第１の実施形態＞図２及び図３は、本発
明に係る第１の実施形態である負性抵抗発振器の解析方
法を示す回路図であり、図２（ａ）は当該解析方法の第
１のステップを示す基本モデルの回路図であり、図２
（ｂ）は当該解析方法の第２のステップを示す非接地モ
デルの回路図であり、図３（ａ）は当該解析方法の第３
のステップを示す帰還ループモデルの回路図であり、図
３（ｂ）は当該解析方法の第４のステップを示す伝送解
析モデル（２ポートネットワーク）の回路図である。
明に係る第１の実施形態である負性抵抗発振器の解析方
法を示す回路図であり、図２（ａ）は当該解析方法の第
１のステップを示す基本モデルの回路図であり、図２
（ｂ）は当該解析方法の第２のステップを示す非接地モ
デルの回路図であり、図３（ａ）は当該解析方法の第３
のステップを示す帰還ループモデルの回路図であり、図
３（ｂ）は当該解析方法の第４のステップを示す伝送解
析モデル（２ポートネットワーク）の回路図である。
【００３１】従来技術で説明した負性抵抗解析に対し
て、帰還モデルは発振現象をよりよく洞察することが知
られている。高周波発振及びマイクロ波発振においては
「明白な」帰還回路の構築はほとんど不可能であるが、
帰還モデルを使用して負性抵抗発振器を説明することは
可能である。これまでには、負性抵抗発振器が仮想接地
の導入によって「仮想的な」帰還発振器に変換される研
究がアレンチョによって行われている（従来技術文献１
−４参照。）。この変換は、上述の負性抵抗モデルによ
って処理される高周波発振器及びマイクロ波発振器の伝
送解析を可能にする。
て、帰還モデルは発振現象をよりよく洞察することが知
られている。高周波発振及びマイクロ波発振においては
「明白な」帰還回路の構築はほとんど不可能であるが、
帰還モデルを使用して負性抵抗発振器を説明することは
可能である。これまでには、負性抵抗発振器が仮想接地
の導入によって「仮想的な」帰還発振器に変換される研
究がアレンチョによって行われている（従来技術文献１
−４参照。）。この変換は、上述の負性抵抗モデルによ
って処理される高周波発振器及びマイクロ波発振器の伝
送解析を可能にする。
【００３２】図２及び図３は、負性抵抗発振器の伝送解
析形式への変換プロセスを示している。図２（ａ）に図
示された基本モデルにおいては、能動素子であるトラン
ジスタＴＲを用いた負性抵抗発振器が図示されている。
図２（ａ）において、トランジスタＴＲのベースはイン
ダクタＬを介して接地され、トランジスタＴＲのベース
とエミッタとの間にキャパシタＣが接続され、トランジ
スタＴＲのエミッタは共振器ＲＥを介して接地される。
また、トランジスタＴＲのコレクタは負荷抵抗ＲＬを介
して接地される。次いで、図２（ａ）の基本モデルにお
けるすべての接地を接続して接地を無くすと、図２
（ｂ）の非接地モデルとなる。さらに、図２（ｂ）にお
いてトランジスタＴＲのエミッタを仮想接地ＶＧとして
指定すると、図３（ａ）に示すように、トランジスタＴ
Ｒと負荷抵抗ＲＬにより増幅素子１１を構成する一方、
キャパシタＣと、インダクタＬと、共振器ＲＥとによ
り、π型回路の帰還素子２１を構成する。すなわち、増
幅素子１１の出力端から出力される信号は帰還素子２１
を介して増幅素子１１の入力端に帰還され、詳細後述す
る発振条件を満たせば、当該回路は発振する。図３
（ａ）の帰還ループモデルにおいて、トランジスタＴＲ
のベースと、キャパシタＣの一端との間の閉ループ回路
の接続点をブレークポイントＢＰに指定して、当該ブレ
ークポイントＢＰで切り離すと、図３（ｂ）の伝送解析
モデルを得る。ここで、上記等価回路において上記指定
されたブレークポイントＢＰで閉ループ回路の電気路を
切断することにより上記電気路の２つの端部である第１
と第２の端子を形成し、上記第１の端子と上記指定され
た仮想接地ＶＧとからなる第１のポートＰ１と、上記第
２の端子と上記指定された仮想接地とからなる第２のポ
ートＰ２とを有する２ポートネットワークを生成するこ
とができる。すなわち、上記伝送解析モデルは、トラン
ジスタＴＲのベースに接続された端子Ｔ１１と、仮想接
地ＶＧの端子Ｔ１２とからなるポートＰ１と、キャパシ
タＣの両端の端子Ｔ２１，Ｔ２２（ここで、端子Ｔ２２
は仮想接地ＶＧである。）からなるポートＰ２とを有す
る２ポートネットワークを構成する。
析形式への変換プロセスを示している。図２（ａ）に図
示された基本モデルにおいては、能動素子であるトラン
ジスタＴＲを用いた負性抵抗発振器が図示されている。
図２（ａ）において、トランジスタＴＲのベースはイン
ダクタＬを介して接地され、トランジスタＴＲのベース
とエミッタとの間にキャパシタＣが接続され、トランジ
スタＴＲのエミッタは共振器ＲＥを介して接地される。
また、トランジスタＴＲのコレクタは負荷抵抗ＲＬを介
して接地される。次いで、図２（ａ）の基本モデルにお
けるすべての接地を接続して接地を無くすと、図２
（ｂ）の非接地モデルとなる。さらに、図２（ｂ）にお
いてトランジスタＴＲのエミッタを仮想接地ＶＧとして
指定すると、図３（ａ）に示すように、トランジスタＴ
Ｒと負荷抵抗ＲＬにより増幅素子１１を構成する一方、
キャパシタＣと、インダクタＬと、共振器ＲＥとによ
り、π型回路の帰還素子２１を構成する。すなわち、増
幅素子１１の出力端から出力される信号は帰還素子２１
を介して増幅素子１１の入力端に帰還され、詳細後述す
る発振条件を満たせば、当該回路は発振する。図３
（ａ）の帰還ループモデルにおいて、トランジスタＴＲ
のベースと、キャパシタＣの一端との間の閉ループ回路
の接続点をブレークポイントＢＰに指定して、当該ブレ
ークポイントＢＰで切り離すと、図３（ｂ）の伝送解析
モデルを得る。ここで、上記等価回路において上記指定
されたブレークポイントＢＰで閉ループ回路の電気路を
切断することにより上記電気路の２つの端部である第１
と第２の端子を形成し、上記第１の端子と上記指定され
た仮想接地ＶＧとからなる第１のポートＰ１と、上記第
２の端子と上記指定された仮想接地とからなる第２のポ
ートＰ２とを有する２ポートネットワークを生成するこ
とができる。すなわち、上記伝送解析モデルは、トラン
ジスタＴＲのベースに接続された端子Ｔ１１と、仮想接
地ＶＧの端子Ｔ１２とからなるポートＰ１と、キャパシ
タＣの両端の端子Ｔ２１，Ｔ２２（ここで、端子Ｔ２２
は仮想接地ＶＧである。）からなるポートＰ２とを有す
る２ポートネットワークを構成する。
【００３３】ここで、図３（ｂ）は伝送解析モデルの形
式を示しており、本実施形態では以後これを使用する。
発振器は２ポートネットワークであるため、伝送解析の
すべてのパラメータの取得が可能である。また、各ポー
トのＳパラメータも演算することができる。
式を示しており、本実施形態では以後これを使用する。
発振器は２ポートネットワークであるため、伝送解析の
すべてのパラメータの取得が可能である。また、各ポー
トのＳパラメータも演算することができる。
【００３４】次いで、Ｓパラメータ伝送モデルを用いた
解析方法を示す２ポートネットワーク３０の回路図を示
す図４を参照して、Ｓパラメータ伝送モデルの発振条件
について説明する。ここで考慮すべき重要な事項は、図
３（ｂ）で図示した実際の発振器では、ポートＰ２がポ
ートＰ１で終端接続され、かつこの逆も同様であって帰
還ループを形成していることである。これに加えて、こ
れらのポートＰ１，Ｐ２は互いにインピーダンス整合し
ている必要はない。最も単純な事例の場合、これらのポ
ートＰ１，Ｐ２が５０Ωにインピーダンス整合され、か
つ｜Ｓ21｜≫｜Ｓ12｜であれば、発振条件は次式のよう
に単純なものとなる。
解析方法を示す２ポートネットワーク３０の回路図を示
す図４を参照して、Ｓパラメータ伝送モデルの発振条件
について説明する。ここで考慮すべき重要な事項は、図
３（ｂ）で図示した実際の発振器では、ポートＰ２がポ
ートＰ１で終端接続され、かつこの逆も同様であって帰
還ループを形成していることである。これに加えて、こ
れらのポートＰ１，Ｐ２は互いにインピーダンス整合し
ている必要はない。最も単純な事例の場合、これらのポ
ートＰ１，Ｐ２が５０Ωにインピーダンス整合され、か
つ｜Ｓ21｜≫｜Ｓ12｜であれば、発振条件は次式のよう
に単純なものとなる。
【００３５】
【数３】｜Ｓ21｜≧１
【数４】ａｒｇ（Ｓ21）＝０
【００３６】ここで、Ｓ21及びＳ12は、図３（ｂ）又は
図４（ａ）に図示された２ポートネットワーク３０にお
けるＳパラメータである。
図４（ａ）に図示された２ポートネットワーク３０にお
けるＳパラメータである。
【００３７】さらに、図４及び図５を参照して、一般的
な伝送モデルの発振条件について説明する。図４（ａ）
は本発明に係る第１の実施形態であるＳパラメータ伝送
モデルを用いた解析方法を示す２ポートネットワーク３
０の回路図であり、図４（ｂ）は図４（ａ）の２ポート
ネットワーク３０に対するＳパラメータフローグラフを
示す図である。また、図５（ａ）はＳパラメータ伝送モ
デルを用いた解析方法における２ポートネットワーク３
０の閉ループ形式の回路図であり、図５（ｂ）は図５
（ａ）の２ポートネットワーク３０の閉ループ形式に対
するＳパラメータフローグラフを示す図である。これら
のフローグラフにおいて、ａnは入射波を表し、ｂnは反
射波を表し、ここで、ｎはポート番号である。
な伝送モデルの発振条件について説明する。図４（ａ）
は本発明に係る第１の実施形態であるＳパラメータ伝送
モデルを用いた解析方法を示す２ポートネットワーク３
０の回路図であり、図４（ｂ）は図４（ａ）の２ポート
ネットワーク３０に対するＳパラメータフローグラフを
示す図である。また、図５（ａ）はＳパラメータ伝送モ
デルを用いた解析方法における２ポートネットワーク３
０の閉ループ形式の回路図であり、図５（ｂ）は図５
（ａ）の２ポートネットワーク３０の閉ループ形式に対
するＳパラメータフローグラフを示す図である。これら
のフローグラフにおいて、ａnは入射波を表し、ｂnは反
射波を表し、ここで、ｎはポート番号である。
【００３８】まず、図４（ａ）の２ポートネットワーク
３０をＳパラメータのフローグラフの形式で図示する
と、図４（ｂ）のようになる。２ポートネットワーク３
０の伝送特性を解析するためには、図５（ａ）に示す閉
ループ構造の開ループ利得を限定しなければならない
が、これは、Ｓパラメータのフローグラフの操作によっ
て行われる。ここで、図５（ａ）に図示された２ポート
ネットワーク３０の閉ループ形式をＳパラメータのフロ
ーグラフで表すと、図５（ｂ）のようになる。
３０をＳパラメータのフローグラフの形式で図示する
と、図４（ｂ）のようになる。２ポートネットワーク３
０の伝送特性を解析するためには、図５（ａ）に示す閉
ループ構造の開ループ利得を限定しなければならない
が、これは、Ｓパラメータのフローグラフの操作によっ
て行われる。ここで、図５（ａ）に図示された２ポート
ネットワーク３０の閉ループ形式をＳパラメータのフロ
ーグラフで表すと、図５（ｂ）のようになる。
【００３９】図６は、この操作の詳細を示したものであ
り、図６（ａ）は本発明に係る第１の実施形態であるＳ
パラメータ伝送モデルを用いた解析方法の第１のステッ
プを示す、２ポートネットワーク３０の閉ループ形式の
フローグラフを示す図であり、図６（ｂ）は当該解析方
法の第２のステップを示す、図６（ａ）のフローグラフ
においてポートＰ１とポートＰ２を１つのポートＹに減
少させたときのフローグラフを示す図であり、図６
（ｃ）は当該解析方法の第３のステップを示す、仮想ポ
ートＸの導入を説明するフローグラフを示す図であり、
図６（ｄ）は当該解析方法の第４のステップを示す、ポ
ートＸからポートＹへのフローグラフを示す図である。
り、図６（ａ）は本発明に係る第１の実施形態であるＳ
パラメータ伝送モデルを用いた解析方法の第１のステッ
プを示す、２ポートネットワーク３０の閉ループ形式の
フローグラフを示す図であり、図６（ｂ）は当該解析方
法の第２のステップを示す、図６（ａ）のフローグラフ
においてポートＰ１とポートＰ２を１つのポートＹに減
少させたときのフローグラフを示す図であり、図６
（ｃ）は当該解析方法の第３のステップを示す、仮想ポ
ートＸの導入を説明するフローグラフを示す図であり、
図６（ｄ）は当該解析方法の第４のステップを示す、ポ
ートＸからポートＹへのフローグラフを示す図である。
【００４０】図６（ａ）は開始点であり、２ポートネッ
トワークの閉ループ構造のフローグラフである。図６
（ａ）において、ポートＰ１及びポートＰ２は、これら
２つのポートＰ１，Ｐ２を接続する分岐の係数が１であ
るため、図６（ｂ）が示すようなポートＹと呼ばれる１
つのポートに低減されることが可能である。次のステッ
プの図６（ｃ）では、仮想ポートであるポートＸが導入
されている。ポートＸは物理的な存在ではなく、正確に
５０Ωにインピーダンス整合された仮想上のポートであ
る。また、ポートＸは信号の流れを全く変更しない。ポ
ートＸ及びポートＹは共に５０Ωで終端処理されていて
互いに独立しているため、これら両者の導入によってル
ープは開放されることが可能となり（図６（ｄ）参
照）、開ループの伝達関数を計算することができる。
トワークの閉ループ構造のフローグラフである。図６
（ａ）において、ポートＰ１及びポートＰ２は、これら
２つのポートＰ１，Ｐ２を接続する分岐の係数が１であ
るため、図６（ｂ）が示すようなポートＹと呼ばれる１
つのポートに低減されることが可能である。次のステッ
プの図６（ｃ）では、仮想ポートであるポートＸが導入
されている。ポートＸは物理的な存在ではなく、正確に
５０Ωにインピーダンス整合された仮想上のポートであ
る。また、ポートＸは信号の流れを全く変更しない。ポ
ートＸ及びポートＹは共に５０Ωで終端処理されていて
互いに独立しているため、これら両者の導入によってル
ープは開放されることが可能となり（図６（ｄ）参
照）、開ループの伝達関数を計算することができる。
【００４１】一巡伝達関数は、順方向の伝送項と逆方向
の伝送項の２つの部分で構成され、どちらの方向の信号
フローでも発振となり得るという事実を反映している。
これらの項は各々、ｂY／ａX及びｂX／ａYで表わすこと
ができる。発振条件を得るためには、これらの両項を考
慮しなければならない。２ポートネットワーク３０内の
任意のノードの値を解明するためには、公知のメイソン
の定理（又は公知のノンタッチループルール）として知
られる有効な法則が存在する（例えば、従来技術文献５
「"S-Parameter Design", Hewlett-Packard Applicatio
n Note 154, April 1972」参照。）。
の伝送項の２つの部分で構成され、どちらの方向の信号
フローでも発振となり得るという事実を反映している。
これらの項は各々、ｂY／ａX及びｂX／ａYで表わすこと
ができる。発振条件を得るためには、これらの両項を考
慮しなければならない。２ポートネットワーク３０内の
任意のノードの値を解明するためには、公知のメイソン
の定理（又は公知のノンタッチループルール）として知
られる有効な法則が存在する（例えば、従来技術文献５
「"S-Parameter Design", Hewlett-Packard Applicatio
n Note 154, April 1972」参照。）。
【００４２】ここで、メイソンの定理について簡単に説
明する。メイソンの定理は、独立変数に依存する、２つ
の変数の割合Ｔを決定する。
明する。メイソンの定理は、独立変数に依存する、２つ
の変数の割合Ｔを決定する。
【００４３】
【数５】
【００４４】ここで、Ｐ1、Ｐ2などは、これらの変数を
接続する様々な経路である。項Σ（Ｌ（１）(1)は、変
数間の第１の経路に接触しないすべての１次ループの和
である。また、項ΣＬ（２）(1)は、当該経路に接触し
ないすべての２次ループの和であり、以下ラインに沿っ
て同様である。さらに、項ΣＬ（１）(2)は、第２の経
路に接触しないすべての１次ループの和である。従っ
て、上記数５の分母は、ネットワーク幾何学形状の関数
である。これは単に、１−（１次ループの和）＋（２次
ループの和）−（３次ループの和）＋…である。
接続する様々な経路である。項Σ（Ｌ（１）(1)は、変
数間の第１の経路に接触しないすべての１次ループの和
である。また、項ΣＬ（２）(1)は、当該経路に接触し
ないすべての２次ループの和であり、以下ラインに沿っ
て同様である。さらに、項ΣＬ（１）(2)は、第２の経
路に接触しないすべての１次ループの和である。従っ
て、上記数５の分母は、ネットワーク幾何学形状の関数
である。これは単に、１−（１次ループの和）＋（２次
ループの和）−（３次ループの和）＋…である。
【００４５】このメイソンの法則を用いると、２つの変
数の比を決定することができる。ｂ Y／ａX及びｂX／ａY
にこの法則を適用すると、次式のようになる。
数の比を決定することができる。ｂ Y／ａX及びｂX／ａY
にこの法則を適用すると、次式のようになる。
【００４６】
【数６】
【数７】
【００４７】また、完全な開ループの伝達関数Ｇは、上
記数６から上記数７を減算することにより、次式のよう
に与えられる。
記数６から上記数７を減算することにより、次式のよう
に与えられる。
【００４８】
【数８】
【００４９】ここで、Ｓ12は、後段に流れる信号（図６
におけるｂX／ａY）は無視することができるようにきわ
めて小さい。そのため、ほとんどの発振器では一巡伝達
関数をｂY／ａX（数６）に近似することができる。従っ
て、解析を単純にするため、数５で表された一巡伝達関
数Ｇを、数６の順方向の伝送項ｂY／ａXで置き換える。
それ故、発振条件は次式のようになる。
におけるｂX／ａY）は無視することができるようにきわ
めて小さい。そのため、ほとんどの発振器では一巡伝達
関数をｂY／ａX（数６）に近似することができる。従っ
て、解析を単純にするため、数５で表された一巡伝達関
数Ｇを、数６の順方向の伝送項ｂY／ａXで置き換える。
それ故、発振条件は次式のようになる。
【００５０】
【数９】
【数１０】
【００５１】発振が成長するためには、この両方の条件
が満たされなければならない。これらの条件は単に、順
方向の伝送項ｂY／ａX（数６）の大きさが３６０度（又
は０度）の位相シフトを有する１以上でなければならな
いことを示している。
が満たされなければならない。これらの条件は単に、順
方向の伝送項ｂY／ａX（数６）の大きさが３６０度（又
は０度）の位相シフトを有する１以上でなければならな
いことを示している。
【００５２】以上説明したように、第１の実施形態に係
る発振器の解析方法によれば、高周波回路やマイクロ波
回路などの電気回路を従来技術に比較して完全な形式で
かつ簡便な方法で解析して回路パラメータを測定するこ
とができる。
る発振器の解析方法によれば、高周波回路やマイクロ波
回路などの電気回路を従来技術に比較して完全な形式で
かつ簡便な方法で解析して回路パラメータを測定するこ
とができる。
【００５３】＜第２の実施形態＞図７（ａ）は本発明に
係る第２の実施形態である解析方法の一例を示す帰還型
増幅回路５０のブロック図であり、図７（ｂ）は図７
（ａ）の帰還型増幅回路５０におけるブレークポイント
ＢＰの導入を示すブロック図であり、図７（ｃ）は図７
（ｂ）のブレークポイントＢＰの導入により得られた２
ポートネットワークのブロック図である。
係る第２の実施形態である解析方法の一例を示す帰還型
増幅回路５０のブロック図であり、図７（ｂ）は図７
（ａ）の帰還型増幅回路５０におけるブレークポイント
ＢＰの導入を示すブロック図であり、図７（ｃ）は図７
（ｂ）のブレークポイントＢＰの導入により得られた２
ポートネットワークのブロック図である。
【００５４】第１の実施形態においては、負性抵抗発振
器の例について説明したが、第２の実施形態では、帰還
型増幅回路の例について説明する。帰還型増幅回路５０
は、図７（ａ）に示すように、増幅素子１２と、帰還素
子２２とを備えて構成され、増幅素子１２の出力端から
出力される信号は、帰還素子２２を介して増幅素子１２
の入力端に帰還され、当該帰還型増幅回路５０において
発振が生じず、安定な増幅動作が実現するように設計さ
れる。第２の実施形態では、図７（ｂ）に示すように、
増幅素子１２の入力端と、帰還素子２２の一端との間の
接続点にブレークポイントＢＰを導入してこれらの間を
切り離すことにより、図７（ｃ）に示す２ポートネット
ワークを得ることができる。この２ポートネットワーク
に基づいて、第１の実施形態と同様に、Ｓパラメータを
用いた伝送解析を行うことができる。従って、第２の実
施形態に係る増幅回路の解析方法によれば、高周波回路
やマイクロ波回路などの電気回路を従来技術に比較して
完全な形式でかつ簡便な方法で解析して回路パラメータ
を測定することができる。
器の例について説明したが、第２の実施形態では、帰還
型増幅回路の例について説明する。帰還型増幅回路５０
は、図７（ａ）に示すように、増幅素子１２と、帰還素
子２２とを備えて構成され、増幅素子１２の出力端から
出力される信号は、帰還素子２２を介して増幅素子１２
の入力端に帰還され、当該帰還型増幅回路５０において
発振が生じず、安定な増幅動作が実現するように設計さ
れる。第２の実施形態では、図７（ｂ）に示すように、
増幅素子１２の入力端と、帰還素子２２の一端との間の
接続点にブレークポイントＢＰを導入してこれらの間を
切り離すことにより、図７（ｃ）に示す２ポートネット
ワークを得ることができる。この２ポートネットワーク
に基づいて、第１の実施形態と同様に、Ｓパラメータを
用いた伝送解析を行うことができる。従って、第２の実
施形態に係る増幅回路の解析方法によれば、高周波回路
やマイクロ波回路などの電気回路を従来技術に比較して
完全な形式でかつ簡便な方法で解析して回路パラメータ
を測定することができる。
【００５５】＜第３の実施形態＞図８は、本発明の第３
の実施形態である電気回路の測定及び設計装置２００の
構成を示すブロック図である。この電気回路の測定及び
設計装置２００は、それぞれ第１及び第２の実施形態で
開示された、Ｓパラメータを用いた伝送解析を用いて、
図９の電気回路の測定処理や、図１０の電気回路の設計
処理を実行することを特徴としている。
の実施形態である電気回路の測定及び設計装置２００の
構成を示すブロック図である。この電気回路の測定及び
設計装置２００は、それぞれ第１及び第２の実施形態で
開示された、Ｓパラメータを用いた伝送解析を用いて、
図９の電気回路の測定処理や、図１０の電気回路の設計
処理を実行することを特徴としている。
【００５６】まず、図８を参照して、電気回路の測定及
び設計装置２００の構成について説明する。当該電気回
路の測定及び設計装置２００は、（ａ）当該電気回路の
測定及び設計装置２００の動作及び処理を演算及び制御
するコンピュータのＣＰＵ（中央演算処理装置）２０１
と、（ｂ）オペレーションプログラムなどの基本プログ
ラム及びそれを実行するために必要なデータを格納する
ＲＯＭ（読み出し専用メモリ）２０２と、（ｃ）ＣＰＵ
２０１のワーキングメモリとして動作し、測定処理や設
計処理で必要なパラメータやデータを一時的に格納する
ＲＡＭ（ランダムアクセスメモリ）２０３と、（ｄ）図
９の電気回路の測定処理や、図１０の電気回路の設計処
理を含むプログラムなどを格納するハードディスクメモ
リ２０４と、（ｅ）図９の電気回路の測定処理や、図１
０の電気回路の設計処理を含むプログラムが記憶された
ＣＤ−ＲＯＭ２０５ａからそのプログラムデータを読み
出してハードディスクメモリ２０４などに転送するＣＤ
−ＲＯＭドライブ装置２０５と、（ｆ）所定のデータや
指示コマンドを入力するためのキーボード２０６と、
（ｇ）ＣＲＴディスプレイ２０８上で所定のデータや指
示コマンドを入力するためのマウス２０７と、（ｈ）Ｃ
ＰＵ２０１によって処理されたデータ、電気回路を含む
所定の解析結果や設定指示画面などを表示するＣＲＴデ
ィスプレイ２０８と、（ｉ）ＣＰＵ２０１によって処理
されたデータ及び所定の解析結果などを印字するプリン
タ２０９とを備え、これらの回路２０１−２０９はバス
２１０を介して接続される。
び設計装置２００の構成について説明する。当該電気回
路の測定及び設計装置２００は、（ａ）当該電気回路の
測定及び設計装置２００の動作及び処理を演算及び制御
するコンピュータのＣＰＵ（中央演算処理装置）２０１
と、（ｂ）オペレーションプログラムなどの基本プログ
ラム及びそれを実行するために必要なデータを格納する
ＲＯＭ（読み出し専用メモリ）２０２と、（ｃ）ＣＰＵ
２０１のワーキングメモリとして動作し、測定処理や設
計処理で必要なパラメータやデータを一時的に格納する
ＲＡＭ（ランダムアクセスメモリ）２０３と、（ｄ）図
９の電気回路の測定処理や、図１０の電気回路の設計処
理を含むプログラムなどを格納するハードディスクメモ
リ２０４と、（ｅ）図９の電気回路の測定処理や、図１
０の電気回路の設計処理を含むプログラムが記憶された
ＣＤ−ＲＯＭ２０５ａからそのプログラムデータを読み
出してハードディスクメモリ２０４などに転送するＣＤ
−ＲＯＭドライブ装置２０５と、（ｆ）所定のデータや
指示コマンドを入力するためのキーボード２０６と、
（ｇ）ＣＲＴディスプレイ２０８上で所定のデータや指
示コマンドを入力するためのマウス２０７と、（ｈ）Ｃ
ＰＵ２０１によって処理されたデータ、電気回路を含む
所定の解析結果や設定指示画面などを表示するＣＲＴデ
ィスプレイ２０８と、（ｉ）ＣＰＵ２０１によって処理
されたデータ及び所定の解析結果などを印字するプリン
タ２０９とを備え、これらの回路２０１−２０９はバス
２１０を介して接続される。
【００５７】図９は、図８の主制御部２０１によって実
行される電気回路の測定処理を示すフローチャートであ
る。この電気回路は、第１の実施形態に示すように発振
器であるか、もしくは、第２の実施形態に示すように、
増幅回路である。
行される電気回路の測定処理を示すフローチャートであ
る。この電気回路は、第１の実施形態に示すように発振
器であるか、もしくは、第２の実施形態に示すように、
増幅回路である。
【００５８】図９において、まず、ステップＳ１におい
て、複数の素子からなる電気回路の等価回路における複
数の素子の接続状態と、複数の素子の素子値とを含む、
電気回路の等価回路をキーボード２０６又はマウス２０
７を用いて入力してＣＲＴディスプレイ２０８上に表示
し、ステップＳ２において表示された等価回路に含まれ
る閉ループ回路を構成する電気路上で当該電気路を切断
するブレークポイントＢＰをマウス２０７を用いて指定
する。次いで、ステップＳ３において表示された等価回
路上においてマウス２０７を用いて仮想接地ＶＧを指定
し、これに応答して、ステップＳ４において、例えば図
３（ｂ）に示すように、２ポートネットワークである２
ポート回路を生成して表示する。ここでは、上記表示さ
れた等価回路において上記指定されたブレークポイント
ＢＰで上記電気路を切断することにより上記電気路の２
つの端部である第１と第２の端子を形成し、上記第１の
端子と上記指定された仮想接地とからなる第１のポート
と、上記第２の端子と上記指定された仮想接地とからな
る第２のポートとを有する２ポートネットワークである
２ポート回路を生成する。さらに、ステップＳ５におい
て、表示された２ポート回路に基づいて公知のネットワ
ークアナライザ回路の演算方法を用いて、２ポート回路
のＳパラメータを演算した後、ステップＳ６において当
該電気回路の一巡伝達関数Ｇを演算する。
て、複数の素子からなる電気回路の等価回路における複
数の素子の接続状態と、複数の素子の素子値とを含む、
電気回路の等価回路をキーボード２０６又はマウス２０
７を用いて入力してＣＲＴディスプレイ２０８上に表示
し、ステップＳ２において表示された等価回路に含まれ
る閉ループ回路を構成する電気路上で当該電気路を切断
するブレークポイントＢＰをマウス２０７を用いて指定
する。次いで、ステップＳ３において表示された等価回
路上においてマウス２０７を用いて仮想接地ＶＧを指定
し、これに応答して、ステップＳ４において、例えば図
３（ｂ）に示すように、２ポートネットワークである２
ポート回路を生成して表示する。ここでは、上記表示さ
れた等価回路において上記指定されたブレークポイント
ＢＰで上記電気路を切断することにより上記電気路の２
つの端部である第１と第２の端子を形成し、上記第１の
端子と上記指定された仮想接地とからなる第１のポート
と、上記第２の端子と上記指定された仮想接地とからな
る第２のポートとを有する２ポートネットワークである
２ポート回路を生成する。さらに、ステップＳ５におい
て、表示された２ポート回路に基づいて公知のネットワ
ークアナライザ回路の演算方法を用いて、２ポート回路
のＳパラメータを演算した後、ステップＳ６において当
該電気回路の一巡伝達関数Ｇを演算する。
【００５９】次いで、ステップＳ７において電気回路の
特性パラメータを演算する。ここで、特性パラメータと
は、電気回路が発振器であれば、一巡伝達関数Ｇの振幅
や位相の周波数特性、発振周波数、安定度係数、負荷Ｑ
値、利得マージン、位相マージン、１度当たりの周波数
偏移などを含み、本発明では、発振器の特性パラメータ
はこれらのうちの少なくとも１つであればよい。また、
電気回路が増幅回路であれば、特性パラメータは、一巡
伝達関数Ｇの振幅や位相の周波数特性、３ｄＢ帯域幅、
３ｄＢ帯域幅の下限周波数と上限周波数、３ｄＢ帯域幅
内での最大利得、安定度係数などを含み、本発明では、
増幅回路の特性パラメータはこれらのうちの少なくとも
１つであればよい。
特性パラメータを演算する。ここで、特性パラメータと
は、電気回路が発振器であれば、一巡伝達関数Ｇの振幅
や位相の周波数特性、発振周波数、安定度係数、負荷Ｑ
値、利得マージン、位相マージン、１度当たりの周波数
偏移などを含み、本発明では、発振器の特性パラメータ
はこれらのうちの少なくとも１つであればよい。また、
電気回路が増幅回路であれば、特性パラメータは、一巡
伝達関数Ｇの振幅や位相の周波数特性、３ｄＢ帯域幅、
３ｄＢ帯域幅の下限周波数と上限周波数、３ｄＢ帯域幅
内での最大利得、安定度係数などを含み、本発明では、
増幅回路の特性パラメータはこれらのうちの少なくとも
１つであればよい。
【００６０】さらに、ステップＳ８において、演算され
た一巡伝達関数や特性パラメータの結果を、数値形式及
び／又はグラフ形式でＣＲＴディスプレイ２０８上に表
示しかつプリンタ２０９を用いて印字する。次いで、ス
テップＳ９において別の素子値で測定するか否かが判断
され、ＮＯのときは当該測定処理を終了する一方、ＹＥ
ＳのときはステップＳ１０に進む。ステップＳ１０で
は、等価回路の複数の素子のうちの少なくとも１つの素
子について別の素子値をキーボード２０６を用いて入力
し、ステップＳ１１において等価回路を表示する。さら
に、ステップＳ２以降の処理を、別の素子値での等価回
路で繰り返す。このように、所望の電気回路に関する種
々の特性パラメータを演算した後、表示しかつ印字する
ことができる。
た一巡伝達関数や特性パラメータの結果を、数値形式及
び／又はグラフ形式でＣＲＴディスプレイ２０８上に表
示しかつプリンタ２０９を用いて印字する。次いで、ス
テップＳ９において別の素子値で測定するか否かが判断
され、ＮＯのときは当該測定処理を終了する一方、ＹＥ
ＳのときはステップＳ１０に進む。ステップＳ１０で
は、等価回路の複数の素子のうちの少なくとも１つの素
子について別の素子値をキーボード２０６を用いて入力
し、ステップＳ１１において等価回路を表示する。さら
に、ステップＳ２以降の処理を、別の素子値での等価回
路で繰り返す。このように、所望の電気回路に関する種
々の特性パラメータを演算した後、表示しかつ印字する
ことができる。
【００６１】図１０は、図８の主制御部２０１によって
実行される電気回路の設計処理を示すフローチャートで
あり、図９と同一のステップについては同一のステップ
番号を付している。
実行される電気回路の設計処理を示すフローチャートで
あり、図９と同一のステップについては同一のステップ
番号を付している。
【００６２】図１０において、ステップＳ１からステッ
プＳ８までの処理は、図９と同様の処理が実行される。
ステップＳ８の後、ステップＳ２１において、ＣＲＴデ
ィスプレイ２０８上で表示された等価回路において、設
定パラメータ及び素子値を変化すべき素子をマウス２０
７やキーボード２０６を用いて指定し、ステップＳ２２
において設定パラメータを満足する素子値を演算してＣ
ＲＴディスプレイ２０８上に、数値形式及び／又はグラ
フ形式で表示しかつプリンタ２０９を用いて印字する。
ここで、設定パラメータとは、電気回路が発振器である
ときは、発振周波数、安定度係数の条件、負荷Ｑの条件
などであり、電気回路が増幅回路であるときは、設定パ
ラメータは、３ｄＢ帯域幅の下限周波数と上限周波数、
３ｄＢ帯域幅内での最大利得などである。上記ステップ
Ｓ２２の後、ステップＳ２３において別の設定パラメー
タを指定するか否かが判断され、ＮＯのときは当該設計
処理を終了する一方、ＹＥＳのときはステップＳ２１に
進み、ＣＲＴディスプレイ２０８上で表示された等価回
路において、別の設定パラメータや別の変化すべき素子
をマウス２０７やキーボード２０６を用いて指定するこ
とにより、ステップＳ２２の処理を繰り返す。このよう
に、所望の電気回路において設定パラメータを満足する
電気回路の素子値を演算した後、表示しかつ印字するこ
とができる。
プＳ８までの処理は、図９と同様の処理が実行される。
ステップＳ８の後、ステップＳ２１において、ＣＲＴデ
ィスプレイ２０８上で表示された等価回路において、設
定パラメータ及び素子値を変化すべき素子をマウス２０
７やキーボード２０６を用いて指定し、ステップＳ２２
において設定パラメータを満足する素子値を演算してＣ
ＲＴディスプレイ２０８上に、数値形式及び／又はグラ
フ形式で表示しかつプリンタ２０９を用いて印字する。
ここで、設定パラメータとは、電気回路が発振器である
ときは、発振周波数、安定度係数の条件、負荷Ｑの条件
などであり、電気回路が増幅回路であるときは、設定パ
ラメータは、３ｄＢ帯域幅の下限周波数と上限周波数、
３ｄＢ帯域幅内での最大利得などである。上記ステップ
Ｓ２２の後、ステップＳ２３において別の設定パラメー
タを指定するか否かが判断され、ＮＯのときは当該設計
処理を終了する一方、ＹＥＳのときはステップＳ２１に
進み、ＣＲＴディスプレイ２０８上で表示された等価回
路において、別の設定パラメータや別の変化すべき素子
をマウス２０７やキーボード２０６を用いて指定するこ
とにより、ステップＳ２２の処理を繰り返す。このよう
に、所望の電気回路において設定パラメータを満足する
電気回路の素子値を演算した後、表示しかつ印字するこ
とができる。
【００６３】以上説明したように、本実施形態に係る電
気回路の測定及び設計装置によれば、発振器や増幅回路
などの電気回路の特性パラメータを容易にかつ正確に測
定することができるとともに、所望の設定パラメータと
なるときの電気回路の素子値を演算することができ、電
気回路を容易にかつ正確に設計することができる。
気回路の測定及び設計装置によれば、発振器や増幅回路
などの電気回路の特性パラメータを容易にかつ正確に測
定することができるとともに、所望の設定パラメータと
なるときの電気回路の素子値を演算することができ、電
気回路を容易にかつ正確に設計することができる。
【００６４】以上の実施形態において、ＣＲＴディスプ
レイ２０８を用いているが、本発明はこれに限らず、液
晶ディスプレイ、プラズマディスプレイなどの他の表示
装置であってもよい。また、以上の実施形態において
は、プログラムが格納されたＣＤ−ＲＯＭ２０５ａから
そのプログラムを読み出すためのコンピュータで読み取
り可能なＣＤ−ＲＯＭドライブ装置２０５を備えている
が、本発明はこれに限らず、プログラムを、ＣＤ−Ｒ、
ＣＤ−ＲＷ、ＭＯ、ＤＶＤなどの他の種類のコンピュー
タで読み取り可能な記録媒体に格納し、その記録媒体か
らプログラムを読み出すドライブ装置を備えてもよい。
レイ２０８を用いているが、本発明はこれに限らず、液
晶ディスプレイ、プラズマディスプレイなどの他の表示
装置であってもよい。また、以上の実施形態において
は、プログラムが格納されたＣＤ−ＲＯＭ２０５ａから
そのプログラムを読み出すためのコンピュータで読み取
り可能なＣＤ−ＲＯＭドライブ装置２０５を備えている
が、本発明はこれに限らず、プログラムを、ＣＤ−Ｒ、
ＣＤ−ＲＷ、ＭＯ、ＤＶＤなどの他の種類のコンピュー
タで読み取り可能な記録媒体に格納し、その記録媒体か
らプログラムを読み出すドライブ装置を備えてもよい。
【００６５】以上の図９及び図１０のフローチャートに
おいて、ステップＳ２とＳ３とは順序を入れ換えてもよ
い。
おいて、ステップＳ２とＳ３とは順序を入れ換えてもよ
い。
【００６６】＜第４の実施形態＞図１１は、本発明の第
４の実施形態である、２ポートネットワーク３０を測定
する改善されたネットワークアナライザ装置１００の構
成を示すブロック図である。この実施形態は、第３の実
施形態に係る電気回路の測定及び設計装置２００をネッ
トワークアナライザ装置１００に組み込んだことを特徴
としている。
４の実施形態である、２ポートネットワーク３０を測定
する改善されたネットワークアナライザ装置１００の構
成を示すブロック図である。この実施形態は、第３の実
施形態に係る電気回路の測定及び設計装置２００をネッ
トワークアナライザ装置１００に組み込んだことを特徴
としている。
【００６７】図１１において、２ポートネットワーク３
０のポートＰ１をネットワークアナライザ装置１００の
第１の測定ポートＰ３１に接続する一方、２ポートネッ
トワーク３０のポートＰ２をネットワークアナライザ装
置１００の第２の測定ポートＰ３２に接続する。ネット
ワークアナライザ装置１００は、Ｓパラメータ演算回路
を含むネットワークアナライザ回路１０１と、伝達関数
演算回路１０２と、映像処理回路１０３と、ＣＲＴディ
スプレイ１０４と、プリンタ１０５とを備えて構成され
る。ネットワークアナライザ回路１０１は、接続された
２ポートネットワーク３０のＳパラメータを演算し、演
算結果のＳパラメータのデータを伝達関数演算回路１０
２に出力する。これに応答して、伝達関数演算回路１０
２は、入力されるＳパラメータのデータに基づいて一巡
伝達関数Ｇを演算するとともに、その一巡伝達関数Ｇの
振幅及び位相の周波数特性やベクトル表現を演算して、
それらの演算結果のデータを映像処理回路１０３及びプ
リンタ１０５に出力する。これに応答して、プリンタ１
０５では、これらの演算結果のデータが数値形式及び／
又はグラフ形式で印字される。一方、映像処理回路１０
３は、入力されるこれらの演算結果のデータに基づい
て、ＣＲＴディスプレイ１０４で数値形式及び／又はグ
ラフ形式で表示するための画像信号に変換してＣＲＴデ
ィスプレイ１０４に出力して表示する。
０のポートＰ１をネットワークアナライザ装置１００の
第１の測定ポートＰ３１に接続する一方、２ポートネッ
トワーク３０のポートＰ２をネットワークアナライザ装
置１００の第２の測定ポートＰ３２に接続する。ネット
ワークアナライザ装置１００は、Ｓパラメータ演算回路
を含むネットワークアナライザ回路１０１と、伝達関数
演算回路１０２と、映像処理回路１０３と、ＣＲＴディ
スプレイ１０４と、プリンタ１０５とを備えて構成され
る。ネットワークアナライザ回路１０１は、接続された
２ポートネットワーク３０のＳパラメータを演算し、演
算結果のＳパラメータのデータを伝達関数演算回路１０
２に出力する。これに応答して、伝達関数演算回路１０
２は、入力されるＳパラメータのデータに基づいて一巡
伝達関数Ｇを演算するとともに、その一巡伝達関数Ｇの
振幅及び位相の周波数特性やベクトル表現を演算して、
それらの演算結果のデータを映像処理回路１０３及びプ
リンタ１０５に出力する。これに応答して、プリンタ１
０５では、これらの演算結果のデータが数値形式及び／
又はグラフ形式で印字される。一方、映像処理回路１０
３は、入力されるこれらの演算結果のデータに基づい
て、ＣＲＴディスプレイ１０４で数値形式及び／又はグ
ラフ形式で表示するための画像信号に変換してＣＲＴデ
ィスプレイ１０４に出力して表示する。
【００６８】以上説明したように、本実施形態に係る改
善されたネットワークアナライザ装置１００によれば、
発振器や増幅回路などの電気回路である２ポートネット
ワーク３０の特性パラメータを容易にかつ正確に測定す
ることができる。
善されたネットワークアナライザ装置１００によれば、
発振器や増幅回路などの電気回路である２ポートネット
ワーク３０の特性パラメータを容易にかつ正確に測定す
ることができる。
【００６９】
【実施例】以下の実施例においては、図１２に図示され
たＶＣＯ４０について、上述の実施形態に係る測定処理
を用いて測定した結果について説明する。
たＶＣＯ４０について、上述の実施形態に係る測定処理
を用いて測定した結果について説明する。
【００７０】図１２に図示された回路図は、既に、トラ
ンジスタＱ１のエミッタにおいて選択された仮想接地Ｖ
Ｇを有する伝送解析形式に変換されている。ＶＣＯ４０
は事実上、図２（ａ）が示すようなコルピッツ振動の物
理的回路を有している。
ンジスタＱ１のエミッタにおいて選択された仮想接地Ｖ
Ｇを有する伝送解析形式に変換されている。ＶＣＯ４０
は事実上、図２（ａ）が示すようなコルピッツ振動の物
理的回路を有している。
【００７１】図１２の回路図のＴＤｃ及びＴＤｂは、プ
リント回路基板（図示せず。）と共に構築された実際の
接地によって導入される時間遅延を表している。時間遅
延ＴＤｃは、トランジスタＱ１のコレクタとエミッタと
の間の接地遅延を引き起こし、ＴＤｂは、トランジスタ
Ｑ１のエミッタとベースとの間の接地遅延を引き起こ
す。抵抗負荷Ｒｌｏａｄは、図２（ａ）における抵抗負
荷ＲＬである。インダクタＬ１及びＬ２は、表面実装成
分に直列する寄生インダクタンスを表している。インダ
クタＬｂはベース・インダクタンスであり、コルピッツ
構造の重要成分の１つである。キャパシタＣｂｅはコル
ピッツ構造の他の構成ブロックであり、事実上、トラン
ジスタＱ１のベースとエミッタとの間に配置されてい
る。しかしながら、多くの高周波発振器及びマイクロ波
発振器では、ベースとエミッタの結合部にキャパシタン
スが内蔵されていて余分なキャパシタンスの必要がな
い。追加のキャパシタは、本実施例の発振器ＲＥにおけ
るように、さらなるキャパシタンスが望まれる場合に限
って使用される。共振器ＲＥは、キャパシタとして可変
容量ダイオードＣｖａｒを有する並列ＬＣ共振器の構造
を有している。
リント回路基板（図示せず。）と共に構築された実際の
接地によって導入される時間遅延を表している。時間遅
延ＴＤｃは、トランジスタＱ１のコレクタとエミッタと
の間の接地遅延を引き起こし、ＴＤｂは、トランジスタ
Ｑ１のエミッタとベースとの間の接地遅延を引き起こ
す。抵抗負荷Ｒｌｏａｄは、図２（ａ）における抵抗負
荷ＲＬである。インダクタＬ１及びＬ２は、表面実装成
分に直列する寄生インダクタンスを表している。インダ
クタＬｂはベース・インダクタンスであり、コルピッツ
構造の重要成分の１つである。キャパシタＣｂｅはコル
ピッツ構造の他の構成ブロックであり、事実上、トラン
ジスタＱ１のベースとエミッタとの間に配置されてい
る。しかしながら、多くの高周波発振器及びマイクロ波
発振器では、ベースとエミッタの結合部にキャパシタン
スが内蔵されていて余分なキャパシタンスの必要がな
い。追加のキャパシタは、本実施例の発振器ＲＥにおけ
るように、さらなるキャパシタンスが望まれる場合に限
って使用される。共振器ＲＥは、キャパシタとして可変
容量ダイオードＣｖａｒを有する並列ＬＣ共振器の構造
を有している。
【００７２】この発振器を解析するためには、まず、図
１２が示す２ポートネットワークのＳパラメータを決定
しなければならない。次いで、一巡伝達関数ｂY／ａ
X（数６）を計算する。これらの演算処理は、例えば、
図１１のネットワークアナライザ回路１０１及び伝達関
数演算回路１０２によって実行される。最後に、伝達関
数を発振条件上記数９及び数１０とを対照してチェック
する。ＶＣＯ４０は、事実上、この解析に従って構築
し、これをすべての表面実装部品と共に、６層のガラス
−エポキシプリント回路基板に配置し、シミュレーショ
ンした結果を、実際に測定した性能と比較する。
１２が示す２ポートネットワークのＳパラメータを決定
しなければならない。次いで、一巡伝達関数ｂY／ａ
X（数６）を計算する。これらの演算処理は、例えば、
図１１のネットワークアナライザ回路１０１及び伝達関
数演算回路１０２によって実行される。最後に、伝達関
数を発振条件上記数９及び数１０とを対照してチェック
する。ＶＣＯ４０は、事実上、この解析に従って構築
し、これをすべての表面実装部品と共に、６層のガラス
−エポキシプリント回路基板に配置し、シミュレーショ
ンした結果を、実際に測定した性能と比較する。
【００７３】図１３は実施形態の測定処理により測定さ
れた図１２のＶＣＯ４０の伝達関数Ｇの位相の周波数特
性を示すグラフであり、図１４は実施形態の測定処理に
より測定された図１２のＶＣＯ４０の伝達関数Ｇの振幅
の周波数特性を示すグラフであり、図１５は実施形態の
測定処理により測定された図１２のＶＣＯ４０の伝達関
数Ｇのベクトル表現（ボーデ線図）を示すグラフであ
る。
れた図１２のＶＣＯ４０の伝達関数Ｇの位相の周波数特
性を示すグラフであり、図１４は実施形態の測定処理に
より測定された図１２のＶＣＯ４０の伝達関数Ｇの振幅
の周波数特性を示すグラフであり、図１５は実施形態の
測定処理により測定された図１２のＶＣＯ４０の伝達関
数Ｇのベクトル表現（ボーデ線図）を示すグラフであ
る。
【００７４】すなわち、図１３乃至図１５では、順方向
の伝送項ｂY／ａXをシミュレーションした一巡伝達関数
Ｇの位相及び振幅を演算してそれぞれ図１３及び図１４
に図示し、さらには、図１５においては、一巡伝達関数
Ｇの位相及び振幅のベクトル表示を極座標にプロットし
た。各図では、異なるＣｖａｒの値、すなわち共振器Ｒ
Ｅ内の可変容量ダイオードのキャパシタンスをパラメー
タとして、多数のトレースを有している。
の伝送項ｂY／ａXをシミュレーションした一巡伝達関数
Ｇの位相及び振幅を演算してそれぞれ図１３及び図１４
に図示し、さらには、図１５においては、一巡伝達関数
Ｇの位相及び振幅のベクトル表示を極座標にプロットし
た。各図では、異なるＣｖａｒの値、すなわち共振器Ｒ
Ｅ内の可変容量ダイオードのキャパシタンスをパラメー
タとして、多数のトレースを有している。
【００７５】上述の発振条件の数８及び数９は、一巡伝
達関数Ｇの振幅が、３６０度（又は０度）の位相シフト
を有する１以上でなければならないことを示している。
この点に留意すれば、図１５において発振点を容易に発
見することができる。位相シフトが３６０度（又は０
度）であるための必要条件は、これらの発振点が図１５
の水平座標の右半分になければならないことを示してい
る。振幅が１よりも大きいための他の必要条件は、発振
可能性をさらに限定し、発振点は振幅＝１．０の円より
外側になければならない。これら２つの必要条件を組み
合わせると、必要条件に適合する領域を決定することが
可能であり、図１５はこれを示している。各トレースは
この領域に一度だけ交差しており、スプリアスモードの
ない安定した発振を表示していることが分かる。ここ
で、Ｃ1及びＣ2のトレースは、選択ｓあれた振幅のため
にこの領域とはプロット外で交差している。
達関数Ｇの振幅が、３６０度（又は０度）の位相シフト
を有する１以上でなければならないことを示している。
この点に留意すれば、図１５において発振点を容易に発
見することができる。位相シフトが３６０度（又は０
度）であるための必要条件は、これらの発振点が図１５
の水平座標の右半分になければならないことを示してい
る。振幅が１よりも大きいための他の必要条件は、発振
可能性をさらに限定し、発振点は振幅＝１．０の円より
外側になければならない。これら２つの必要条件を組み
合わせると、必要条件に適合する領域を決定することが
可能であり、図１５はこれを示している。各トレースは
この領域に一度だけ交差しており、スプリアスモードの
ない安定した発振を表示していることが分かる。ここ
で、Ｃ1及びＣ2のトレースは、選択ｓあれた振幅のため
にこの領域とはプロット外で交差している。
【００７６】交差周波数、すなわち発振周波数は、交点
にマーカを置いて独立したパラメータ値を読み取り、も
しくはそれぞれ位相及び振幅を表す図１３及び図１４を
使用して取得することができる。
にマーカを置いて独立したパラメータ値を読み取り、も
しくはそれぞれ位相及び振幅を表す図１３及び図１４を
使用して取得することができる。
【００７７】
【発明の効果】以上詳述したように本発明に係る電気回
路を測定するための電気回路の測定方法又は測定装置、
もしくは電気回路を設計するための電気回路の設計方法
又は設計装置によれば、複数の素子からなる上記電気回
路の等価回路における上記複数の素子の素子値を含む、
上記電気回路の等価回路を入力し、上記入力された等価
回路において、閉ループ回路を形成する電気路を切断す
るブレークポイントと、仮想接地とを指定し、上記入力
された等価回路において上記指定されたブレークポイン
トで上記電気路を切断することにより上記電気路の２つ
の端部である第１と第２の端子を形成し、上記第１の端
子と上記指定された仮想接地とからなる第１のポート
と、上記第２の端子と上記指定された仮想接地とからな
る第２のポートとを有する２ポートネットワークを生成
し、上記生成された２ポートネットワークのＳパラメー
タを演算し、上記演算されたＳパラメータに基づいて上
記電気回路の一巡伝達関数を演算する。また、上記演算
された一巡伝達関数に基づいて上記電気回路の特性パラ
メータを演算する。
路を測定するための電気回路の測定方法又は測定装置、
もしくは電気回路を設計するための電気回路の設計方法
又は設計装置によれば、複数の素子からなる上記電気回
路の等価回路における上記複数の素子の素子値を含む、
上記電気回路の等価回路を入力し、上記入力された等価
回路において、閉ループ回路を形成する電気路を切断す
るブレークポイントと、仮想接地とを指定し、上記入力
された等価回路において上記指定されたブレークポイン
トで上記電気路を切断することにより上記電気路の２つ
の端部である第１と第２の端子を形成し、上記第１の端
子と上記指定された仮想接地とからなる第１のポート
と、上記第２の端子と上記指定された仮想接地とからな
る第２のポートとを有する２ポートネットワークを生成
し、上記生成された２ポートネットワークのＳパラメー
タを演算し、上記演算されたＳパラメータに基づいて上
記電気回路の一巡伝達関数を演算する。また、上記演算
された一巡伝達関数に基づいて上記電気回路の特性パラ
メータを演算する。
【００７８】従って、高周波回路やマイクロ波回路など
の電気回路を従来技術に比較して完全な形式でかつ簡便
な方法で解析して回路パラメータを測定することができ
る電気回路の測定方法及び測定装置を提供することがで
きる。また、高周波回路やマイクロ波回路などの電気回
路を従来技術に比較して完全な形式でかつ簡便な方法で
解析して回路パラメータを設計することができる電気回
路の設計方法及び設計装置を提供することができる。さ
らに、高周波回路やマイクロ波回路などの電気回路を従
来技術に比較して完全な形式でかつ簡便な方法で解析し
て回路パラメータを測定又は設計することができる電気
回路の測定方法又は設計方法を記録した記録媒体を提供
することができる。
の電気回路を従来技術に比較して完全な形式でかつ簡便
な方法で解析して回路パラメータを測定することができ
る電気回路の測定方法及び測定装置を提供することがで
きる。また、高周波回路やマイクロ波回路などの電気回
路を従来技術に比較して完全な形式でかつ簡便な方法で
解析して回路パラメータを設計することができる電気回
路の設計方法及び設計装置を提供することができる。さ
らに、高周波回路やマイクロ波回路などの電気回路を従
来技術に比較して完全な形式でかつ簡便な方法で解析し
て回路パラメータを測定又は設計することができる電気
回路の測定方法又は設計方法を記録した記録媒体を提供
することができる。
【図１】 （ａ）は従来技術の負性抵抗発振器の回路を
示す回路図であり、（ｂ）はその負性抵抗発振器の解析
方法を示す反射解析モデル回路の回路図である。
示す回路図であり、（ｂ）はその負性抵抗発振器の解析
方法を示す反射解析モデル回路の回路図である。
【図２】 （ａ）は本発明に係る第１の実施形態である
負性抵抗発振器の解析方法の第１のステップを示す基本
モデルの回路図であり、（ｂ）はその負性抵抗発振器の
解析方法の第２のステップを示す非接地モデルの回路図
である。
負性抵抗発振器の解析方法の第１のステップを示す基本
モデルの回路図であり、（ｂ）はその負性抵抗発振器の
解析方法の第２のステップを示す非接地モデルの回路図
である。
【図３】 （ａ）は図２の負性抵抗発振器の解析方法の
第３のステップを示す帰還ループモデルの回路図であ
り、（ｂ）はその負性抵抗発振器の解析方法の第４のス
テップを示す伝送解析モデル（２ポートネットワーク）
の回路図である。
第３のステップを示す帰還ループモデルの回路図であ
り、（ｂ）はその負性抵抗発振器の解析方法の第４のス
テップを示す伝送解析モデル（２ポートネットワーク）
の回路図である。
【図４】 （ａ）は本発明に係る第１の実施形態である
Ｓパラメータ伝送モデルを用いた解析方法を示す２ポー
トネットワーク３０の回路図であり、（ｂ）は（ａ）の
２ポートネットワーク３０に対するＳパラメータフロー
グラフを示す図である。
Ｓパラメータ伝送モデルを用いた解析方法を示す２ポー
トネットワーク３０の回路図であり、（ｂ）は（ａ）の
２ポートネットワーク３０に対するＳパラメータフロー
グラフを示す図である。
【図５】 （ａ）はＳパラメータ伝送モデルを用いた解
析方法における２ポートネットワーク３０の閉ループ形
式の回路図であり、（ｂ）は（ａ）の２ポートネットワ
ーク３０の閉ループ形式に対するＳパラメータフローグ
ラフを示す図である。
析方法における２ポートネットワーク３０の閉ループ形
式の回路図であり、（ｂ）は（ａ）の２ポートネットワ
ーク３０の閉ループ形式に対するＳパラメータフローグ
ラフを示す図である。
【図６】 （ａ）は本発明に係る第１の実施形態である
Ｓパラメータ伝送モデルを用いた解析方法の第１のステ
ップを示す、２ポートネットワーク３０の閉ループ形式
のフローグラフを示す図であり、（ｂ）は当該解析方法
の第２のステップを示す、（ａ）のフローグラフにおい
てポートＰ１とポートＰ２を１つのポートＹに減少させ
たときのフローグラフを示す図であり、（ｃ）は当該解
析方法の第３のステップを示す、仮想ポートＸの導入を
説明するフローグラフを示す図であり、（ｄ）は当該解
析方法の第４のステップを示す、ポートＸからポートＹ
へのフローグラフを示す図である。
Ｓパラメータ伝送モデルを用いた解析方法の第１のステ
ップを示す、２ポートネットワーク３０の閉ループ形式
のフローグラフを示す図であり、（ｂ）は当該解析方法
の第２のステップを示す、（ａ）のフローグラフにおい
てポートＰ１とポートＰ２を１つのポートＹに減少させ
たときのフローグラフを示す図であり、（ｃ）は当該解
析方法の第３のステップを示す、仮想ポートＸの導入を
説明するフローグラフを示す図であり、（ｄ）は当該解
析方法の第４のステップを示す、ポートＸからポートＹ
へのフローグラフを示す図である。
【図７】 （ａ）は本発明に係る第２の実施形態である
解析方法の一例を示す帰還型増幅回路５０のブロック図
であり、（ｂ）は（ａ）の帰還型増幅回路５０における
ブレークポイントＢＰの導入を示すブロック図であり、
（ｃ）は（ｂ）のブレークポイントＢＰの導入により得
られた２ポートネットワークのブロック図である。
解析方法の一例を示す帰還型増幅回路５０のブロック図
であり、（ｂ）は（ａ）の帰還型増幅回路５０における
ブレークポイントＢＰの導入を示すブロック図であり、
（ｃ）は（ｂ）のブレークポイントＢＰの導入により得
られた２ポートネットワークのブロック図である。
【図８】 本発明の第３の実施形態である電気回路の測
定及び設計装置２００の構成を示すブロック図である。
定及び設計装置２００の構成を示すブロック図である。
【図９】 図８の主制御部２０１によって実行される電
気回路の測定処理を示すフローチャートである。
気回路の測定処理を示すフローチャートである。
【図１０】 図８の主制御部２０１によって実行される
電気回路の設計処理を示すフローチャートである。
電気回路の設計処理を示すフローチャートである。
【図１１】 本発明の第４の実施形態である、２ポート
ネットワーク３０を測定する改善されたネットワークア
ナライザ装置１００の構成を示すブロック図である。
ネットワーク３０を測定する改善されたネットワークア
ナライザ装置１００の構成を示すブロック図である。
【図１２】 本発明に係る実施例である電圧制御発振器
（ＶＣＯ）４０の回路図である。
（ＶＣＯ）４０の回路図である。
【図１３】 本発明に係る実施形態の測定処理により測
定された図１２のＶＣＯ４０の伝達関数Ｇの位相の周波
数特性を示すグラフである。
定された図１２のＶＣＯ４０の伝達関数Ｇの位相の周波
数特性を示すグラフである。
【図１４】 本発明に係る実施形態の測定処理により測
定された図１２のＶＣＯ４０の伝達関数Ｇの振幅の周波
数特性を示すグラフである。
定された図１２のＶＣＯ４０の伝達関数Ｇの振幅の周波
数特性を示すグラフである。
【図１５】 本発明に係る実施形態の測定処理により測
定された図１２のＶＣＯ４０の伝達関数Ｇのベクトル表
現を示すグラフである。
定された図１２のＶＣＯ４０の伝達関数Ｇのベクトル表
現を示すグラフである。
１０…能動素子パート、 １１，１２…増幅素子、 ２１，２２…帰還素子、 ２０…共振器パート、 ３０…２ポートネットワーク、 ４０…電圧制御発振器（ＶＣＯ）、 ５０…帰還型増幅回路、 １００…改善されたネットワークアナライザ装置、 １０１…ネットワークアナライザ回路、 １０２…伝達関数演算回路、 １０３…映像処理回路、 １０４…ＣＲＴディスプレイ、 １０５…プリンタ、 ２００…電気回路の測定及び設計装置、 ２０１…主制御部（ＣＰＵ）、 ２０２…ＲＯＭ、 ２０３…ＲＡＭ、 ２０４…ハードディスクメモリ、 ２０５…ＣＤ−ＲＯＭドライブ装置、 ２０５ａ…ＣＤ−ＲＯＭ、 ２０６…キーボード、 ２０７…マウス、 ２０８…ＣＲＴディスプレイ、 ２０９…プリンタ、 ２１０…バス、 ＢＰ…ブレークポイント、 Ｃ…キャパシタ、 Ｌ…インダクタ、 Ｐ１，Ｐ２，Ｐ１１，Ｐ１２…ポート、 Ｐ３１，Ｐ３２…測定ポート、 ＲＥ…共振器、 ＲＬ…負荷抵抗、 Ｔ１１，Ｔ１２，Ｔ２１，Ｔ２２…端子、 ＴＲ…トランジスタ、 ＶＧ…仮想接地。
Claims (17)
- 【請求項１】 電気回路を測定するための電気回路の測
定方法において、 複数の素子からなる上記電気回路の等価回路における上
記複数の素子の素子値を含む、上記電気回路の等価回路
を入力するステップと、 上記入力された等価回路において、閉ループ回路を形成
する電気路を切断するブレークポイントと、仮想接地と
を指定するステップと、 上記入力された等価回路において上記指定されたブレー
クポイントで上記電気路を切断することにより上記電気
路の２つの端部である第１と第２の端子を形成し、上記
第１の端子と上記指定された仮想接地とからなる第１の
ポートと、上記第２の端子と上記指定された仮想接地と
からなる第２のポートとを有する２ポートネットワーク
を生成するステップと、 上記生成された２ポートネットワークのＳパラメータを
演算するステップと、 上記演算されたＳパラメータに基づいて上記電気回路の
一巡伝達関数を演算するステップとを含むことを特徴と
する電気回路の測定方法。 - 【請求項２】 上記演算された一巡伝達関数に基づいて
上記電気回路の特性パラメータを演算するステップをさ
らに含むことを特徴とする請求項１記載の電気回路の測
定方法。 - 【請求項３】 上記入力された等価回路の複数の素子の
うちの少なくとも１つの素子について別の素子値を入力
するステップと、 上記別の素子値を含む電気回路の等価回路について、上
記指定するステップと、上記生成するステップと、上記
演算する２つのステップとを繰り返して実行するステッ
プとをさらに含むことを特徴とする請求項１の電気回路
の測定方法。 - 【請求項４】 上記入力された等価回路の複数の素子の
うちの少なくとも１つの素子について別の素子値を入力
するステップと、 上記別の素子値を含む電気回路の等価回路について、上
記指定するステップと、上記生成するステップと、上記
演算する３つのステップとを繰り返して実行するステッ
プとをさらに含むことを特徴とする請求項２の電気回路
の測定方法。 - 【請求項５】 上記電気回路は発振器であり、上記特性
パラメータは、発振周波数と、利得マージンと、位相マ
ージンと、負荷Ｑ値とのうちの少なくとも１つであるこ
とを特徴とする請求項２又は４記載の電気回路の測定方
法。 - 【請求項６】 上記電気回路は増幅回路であり、上記特
性パラメータは、３ｄＢ帯域幅内での最大利得と、３ｄ
Ｂ帯域幅と、安定度とのうちの少なくとも１つであるこ
とを特徴とする請求項２又は４記載の電気回路の測定方
法。 - 【請求項７】 電気回路を測定するための電気回路の測
定装置において、 複数の素子からなる上記電気回路の等価回路における上
記複数の素子の素子値を含む、上記電気回路の等価回路
を入力する入力手段と、 上記入力された等価回路において、閉ループ回路を形成
する電気路を切断するブレークポイントと、仮想接地と
を指定する指定手段と、 上記入力された等価回路において上記指定されたブレー
クポイントで上記電気路を切断することにより上記電気
路の２つの端部である第１と第２の端子を形成し、上記
第１の端子と上記指定された仮想接地とからなる第１の
ポートと、上記第２の端子と上記指定された仮想接地と
からなる第２のポートとを有する２ポートネットワーク
を生成する生成手段と、 上記生成された２ポートネットワークのＳパラメータを
演算する第１の演算手段と、 上記演算されたＳパラメータに基づいて上記電気回路の
一巡伝達関数を演算する第２の演算手段とを備えたこと
を特徴とする電気回路の測定装置。 - 【請求項８】 上記演算された一巡伝達関数に基づいて
上記電気回路の特性パラメータを演算する第３の演算手
段をさらに備えたことを特徴とする請求項７記載の電気
回路の測定装置。 - 【請求項９】 上記演算された一巡伝達関数に関するデ
ータを表示又は印字する出力手段をさらに備えたことを
特徴とする請求項７記載の電気回路の測定装置。 - 【請求項１０】 上記演算された特性パラメータに関す
るデータを表示又は印字する出力手段をさらに備えたこ
とを特徴とする請求項７記載の電気回路の測定装置。 - 【請求項１１】 電気回路を設計するための電気回路の
設計方法において、 複数の素子からなる上記電気回路の等価回路における上
記複数の素子の素子値を含む、上記電気回路の等価回路
を入力するステップと、 上記入力された等価回路において、閉ループ回路を形成
する電気路を切断するブレークポイントと、仮想接地と
を指定するステップと、 上記入力された等価回路において上記指定されたブレー
クポイントで上記電気路を切断することにより上記電気
路の２つの端部である第１と第２の端子を形成し、上記
第１の端子と上記指定された仮想接地とからなる第１の
ポートと、上記第２の端子と上記指定された仮想接地と
からなる第２のポートとを有する２ポートネットワーク
を生成するステップと、 上記生成された２ポートネットワークのＳパラメータを
演算するステップと、 上記演算されたＳパラメータに基づいて上記電気回路の
一巡伝達関数を演算するステップと、 上記演算された一巡伝達関数に基づいて上記電気回路の
特性パラメータを演算するステップと、 上記電気回路の等価回路の複数の素子のうち素子値を変
化すべき素子を指定し、上記電気回路の特性パラメータ
が所望の特性パラメータとなるような上記等価回路の素
子値を演算するステップとを含むことを特徴とする電気
回路の設計方法。 - 【請求項１２】 上記電気回路は発振器であり、上記特
性パラメータは、発振周波数と、負荷Ｑ値とのうちの少
なくとも１つであることを特徴とする請求項１１記載の
電気回路の設計方法。 - 【請求項１３】 上記電気回路は増幅回路であり、上記
特性パラメータは、３ｄＢ帯域幅内での最大利得と、３
ｄＢ帯域幅とのうちの少なくとも１つであることを特徴
とする請求項１１記載の電気回路の設計方法。 - 【請求項１４】 電気回路を設計するための電気回路の
設計装置において、 複数の素子からなる上記電気回路の等価回路における上
記複数の素子の素子値を含む、上記電気回路の等価回路
を入力する入力手段と、 上記入力された等価回路において、閉ループ回路を形成
する電気路を切断するブレークポイントと、仮想接地と
を指定する指定手段と、 上記入力された等価回路において上記指定されたブレー
クポイントで上記電気路を切断することにより上記電気
路の２つの端部である第１と第２の端子を形成し、上記
第１の端子と上記指定された仮想接地とからなる第１の
ポートと、上記第２の端子と上記指定された仮想接地と
からなる第２のポートとを有する２ポートネットワーク
を生成する生成手段と、 上記生成された２ポートネットワークのＳパラメータを
演算する第１の演算手段と、 上記演算されたＳパラメータに基づいて上記電気回路の
一巡伝達関数を演算する第２の演算手段と、 上記演算された一巡伝達関数に基づいて上記電気回路の
特性パラメータを演算する第３の演算手段と、 上記電気回路の等価回路の複数の素子のうち素子値を変
化すべき素子を指定し、上記電気回路の特性パラメータ
が所望の特性パラメータとなるような上記等価回路の素
子値を演算する第４の演算手段とを備えたことを特徴と
する電気回路の設計装置。 - 【請求項１５】 上記演算された電気回路の一巡伝達関
数、特性パラメータ及び所望の特性パラメータとなるよ
うな上記等価回路の素子値のうちの少なくとも１つを表
示又は印字する出力手段をさらに備えたことを特徴とす
る請求項１４記載の電気回路の設計装置。 - 【請求項１６】 請求項１乃至６のうちのいずれか１つ
に記載の電気回路の測定方法を含むプログラムを記録し
たことを特徴とするコンピュータで読み取り可能な記録
媒体。 - 【請求項１７】 請求項１１乃至１３のうちのいずれか
１つに記載の電気回路の設計方法を含むプログラムを記
録したことを特徴とするコンピュータで読み取り可能な
記録媒体。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000368372A JP2002169851A (ja) | 2000-12-04 | 2000-12-04 | 電気回路の測定方法及び測定装置、電気回路の設計方法及び設計装置、電気回路の測定方法を記録した記録媒体、並びに電気回路の設計方法を記録した記録媒体 |
| US09/768,575 US6571372B2 (en) | 2000-12-04 | 2001-01-24 | Method and apparatus for measuring and designing electric circuit based on two-port network thereof, and computer-readable recording medium for recording the same |
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000368372A JP2002169851A (ja) | 2000-12-04 | 2000-12-04 | 電気回路の測定方法及び測定装置、電気回路の設計方法及び設計装置、電気回路の測定方法を記録した記録媒体、並びに電気回路の設計方法を記録した記録媒体 |
| US09/768,575 US6571372B2 (en) | 2000-12-04 | 2001-01-24 | Method and apparatus for measuring and designing electric circuit based on two-port network thereof, and computer-readable recording medium for recording the same |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002169851A true JP2002169851A (ja) | 2002-06-14 |
Family
ID=26605172
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000368372A Pending JP2002169851A (ja) | 2000-12-04 | 2000-12-04 | 電気回路の測定方法及び測定装置、電気回路の設計方法及び設計装置、電気回路の測定方法を記録した記録媒体、並びに電気回路の設計方法を記録した記録媒体 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6571372B2 (ja) |
| JP (1) | JP2002169851A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPWO2008062607A1 (ja) * | 2006-11-21 | 2010-03-04 | 日本電気株式会社 | Ｒｆ回路、回路評価方法、アルゴリズムおよび記録媒体 |
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|---|---|---|---|---|
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| JP5240828B2 (ja) * | 2008-05-13 | 2013-07-17 | ルネサスエレクトロニクス株式会社 | 半導体パッケージ基板の設計方法 |
| KR102607382B1 (ko) * | 2021-01-11 | 2023-11-29 | 국방과학연구소 | 회로 건전성 향상 방법 및 그 장치 |
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|---|---|---|---|---|
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| JP2956755B2 (ja) | 1996-03-11 | 1999-10-04 | 日本電気株式会社 | 微細パターン検査装置 |
| EP1811647A1 (en) | 1996-09-13 | 2007-07-25 | Denso Corporation | Voltage controlled oscillator |
| US5946482A (en) | 1997-05-16 | 1999-08-31 | Hewlett-Packard Company | Method and apparatus for using parameters to simulate an electronic circuit |
| US6052029A (en) | 1997-06-25 | 2000-04-18 | Sanyo Electric Co., Ltd. | Stabilizing circuit and amplifier |
| US5990738A (en) | 1998-06-19 | 1999-11-23 | Datum Telegraphic Inc. | Compensation system and methods for a linear power amplifier |
-
2000
- 2000-12-04 JP JP2000368372A patent/JP2002169851A/ja active Pending
-
2001
- 2001-01-24 US US09/768,575 patent/US6571372B2/en not_active Expired - Fee Related
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPWO2008062607A1 (ja) * | 2006-11-21 | 2010-03-04 | 日本電気株式会社 | Ｒｆ回路、回路評価方法、アルゴリズムおよび記録媒体 |
| JP4985654B2 (ja) * | 2006-11-21 | 2012-07-25 | 日本電気株式会社 | Ｒｆ回路 |
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| US8458644B2 (en) | 2006-11-21 | 2013-06-04 | Nec Corporation | RF circuit, circuit evaluation method, algorithm and recording medium |
Also Published As
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|---|---|
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