JPH0749903A - 集積回路のシミュレーション方法およびレイアウト方法 - Google Patents

Abstract

(57)【要約】 【目的】 集積回路のレイアウトを最適化するための、
性能が高められたシミュレーションモデル化技術を提供
する。 【構成】 モデル化技術は性能が高められた方法を利用
する。物理的設計５６は性能設計５４を高めるので、結
果としての集積回路が実際の負荷と要求された速度のも
とで適切に動作するか否かを決定するとき、シミュレー
ションモデルで配置および配線が確実に考慮される。選
択されたデバイスの初めの寸法調整は評価された持続期
間と負荷ファクタにより行なわれる。続いて、選択され
たデバイスはより最適な物理的持続期間と負荷により再
寸法調整される。全シミュレーションモデル化は、シリ
コン基板上に置かれる最終レイアウト生成に先立つシミ
ュレーションの利用により達成される。そのように、シ
ミュレーション方法は、物理的設計の結果の予期されな
い性能エラーを修正する流れを与える。

Description

【発明の詳細な説明】

【０００１】

【発明の分野】この発明は高められた集積回路のシミュ
レーションレイアウト方法に関し、かつより特定的に
は、集積回路上に設置される様々な電子デバイスの最適
な寸法調整を決定する、レイアウト駆動性能の設計方法
に関する。

【０００２】

【関連技術の背景】集積回路を製造するプロセスは、所
望された回路の結果を達成するのに必要な、ネットワー
ク内でともに結合される様々なデバイスの論理／回路ス
ケッチから始まる。各ネットワークは、一連の電子デバ
イスを含み、あるデバイスの出力ノードは１つ以上の次
のデバイスの入力ノードに接続される。したがって各デ
バイスは次に接続されたデバイスを起動するのに必要な
適切な駆動をするよう寸法を調整される。選択されたデ
バイスの寸法調整は、次のデバイスの所望されたファン
アウト負荷を満たすために、回路のゲート構成の増加ま
たは減少が必要だろう。

【０００３】ネットワーク内の接続されたデバイスはあ
るタイミングおよび負荷の制約の下で動作しなければな
らない。負荷およびタイミングについて知っていること
が、高性能ＶＬＳＩ回路の設計にあたって重要である。
ある電子デバイスは独立素子として、またはある負荷制
約の下では完璧に動作するが、その同じデバイスがネッ
トワーク内の様々な他のデバイスに結合されたときは動
作しないことがある。たとえば、デバイスが既知の負荷
に結合されるなら、そのデバイスは一般に、許容可能な
時間または持続期間内でその入力ノードからその出力ノ
ードに信号を伝播するよう構成され得る。しかしなが
ら、その同じデバイスがネットワーク内の一連のデバイ
スに結合されるなら、それは、その出力ノードでみられ
るさらなる負荷のために、その目標とされる持続期間ま
たは速度では動作しないかもしれない。この問題は、デ
バイス間の相互接続が非常に大きいかまたは小さい場合
にはいつでも重大なものとなる。配線または経路指定は
関連するインピーダンス負荷を伴う。長く薄い配線は、
配線が短く幅が広い場合よりも大きなインピーダンスを
示す。さらに、配線の長さが増すにつれて、抵抗性−容
量性定数も増し、それにより配線を通して送られたいか
なる信号の応答時間をも遅らせる。そのように、配線を
長くすると関連する信号持続期間が増し、制限された時
間制約の下ではあるネットワークが動作不能となるだろ
う。高速ＶＬＳＩプロセス技術はしばしば、より小さな
デバイスレイアウトを享受するが、それらは一般にデバ
イス間に設けられた比較的より大規模な配線を有する。
配線の長さは、各デバイスがチップまたは集積回路領域
内に配置される特定の位置に依存して、かなり変化する
だろう。

【０００４】負荷の下で様々なネットワークの性能のモ
デル化を試みるにあたって、従来のレイアウト方法では
コンピュータシミュレーション技術が利用される。コン
ピュータシミュレーションは、各デバイスの出力ノード
に評価された負荷インピーダンスを与えることを必然的
に伴う。評価された負荷が与えられると、入力ノードお
よび出力ノードの起動の間の伝播期間または持続期間は
公式化され得る。各デバイスに対する評価された負荷お
よび評価された持続期間はそれにより、入力としてコン
ピュータに提示され、様々なネットワークまたは経路が
所望された出力を所望された時に生成し得るかどうか
（それらが所望の速度で動作し得るかどうか）を決定す
る。出力を生成するのに必要な時間制約をわずかに超え
る様々なネットワークは「クリティカルネットワーク」
として示される。一旦クリティカル経路が確認される
と、設計者はしばしば経路内の選択されたデバイスの回
路をチューニングまたは寸法調整し、全ネットワーク、
特にクリティカルネットワークが確実に速度性能の目標
を満たすようにする。

【０００５】寸法調整プロセスは、それぞれのデバイス
が評価された負荷に対してより大きくまたはより小さく
駆動するように、各デバイス内の回路のゲートの幅また
は長さを変更することを含むかもしれない。デバイスが
特定されかつ寸法が調整された後で、結果として生じる
ネットワークがフォトリソグラフィによりウェハ上に物
理的に与えられる。不都合にも、寸法調整の変更は一般
に、デバイスが集積回路領域上またはその中のどこに物
理的に位置付けられるかを知らずに行なわれる。このた
め、設計者はデバイス間に結合される配線の量を知らな
いであろう。たとえば、チップの右下の角にあるデバイ
スに接続される左上の角のデバイスは、長い配線による
増加した負荷インピーダンスを相殺するのに必要なより
大きい駆動能力を有していなければならない。ＶＬＳＩ
設計では、チップを横切る配線は幾千ミクロン以上にも
なり得るので、配線の長さはいっそう大きく変化する可
能性がある。チップの設計者が、各デバイスがチップ上
に物理的に位置付けられる大体の位置を何とかして予想
するかまたは規定できない場合、各クリティカルネット
ワークが回路動作に必要な速度要件を満たし得るかどう
かを正確に決定することはできない。

【０００６】従来のレイアウト方法は一般に、物理的レ
イアウトパラメータおよび／またはデバイスの位置につ
いての知識なしのコンピュータシミュレーションを含
む。評価された負荷および持続期間の下でのシミュレー
ションが達成された後、選択されたデバイスは寸法を調
整され、かつシリコン上での処理のために最終レイアウ
トがマスクショップに送られる。設計者は一般に、最初
につくられたシリコンのサンプルがテストされるまで最
終レイアウトのクリティカルネットワークが所望の速度
で動作するかどうかがわからない。この最初のシリコン
が適切に動作しない場合、設計者は特定の回路について
再び寸法を調整しなければならず、かつ次のシリコンの
生成のための別の最終レイアウトを形成しなければなら
ない。シリコンの取換えは費用がかかるばかりでなく、
時間もかかる。現市場では、製造者が動作可能な作動製
品を速やかに顧客に提供することが是非とも必要であ
る。したがって、市場では、最初につくられたシリコン
が、設計者により示された性能の目標において動作する
ことが要求される。幾週間もかかるかも知れない次の取
換えは、避けなければならない。

【０００７】

【発明の概要】上で略述された問題は、この発明による
集積回路レイアウト方法によりおおむね解決される。す
なわち、この方法は、選択されたデバイスの再寸法調整
に先立って、モデル化された集積回路領域上のシミュレ
ートされた配置および配線の経路指定を利用する。再寸
法調整に先立つ配置により設計者は、従来の評価された
負荷および持続期間よりもはるかに実際の負荷および持
続期間に近い物理的負荷インピーダンスおよび物理的持
続期間を確かめることができる。したがって、「物理的
負荷」および「物理的持続期間」は、動作するネットワ
ーク上に位置づけられた各デバイスの実際の負荷および
持続期間に実質的に等しい、それぞれの負荷および持続
期間を示す。

【０００８】この発明は、従来のコンピュータシミュレ
ートされた寸法調整方法におけるような評価された負荷
および評価された持続期間を用いて、初期ベンチマーク
寸法調整を行なう。しかしながら、この発明はさらに、
集積回路領域内の各デバイスおよびネットワークをモデ
ル化しデバイス間の実際の経路指定をシミュレートし、
物理的負荷および物理的持続期間を得る。物理的負荷お
よび物理的持続期間は、最適な回路の性能に必要な、次
の寸法調整、または「再寸法調整」をより正確に決定す
るために、次のコンピュータシミュレーションに利用さ
れ得る。物理的負荷および持続期間を知ることで、設計
者は、デバイス間に設けられる配線が変化することを考
慮に入れて、ある選択されたデバイスを再寸法調整する
ことができる。このため、この発明は、シリコンが製造
される前に、実際のタイミングおよび負荷制約におい
て、または実質的にそれに近い条件の下で機能する、真
の性能を高められた集積回路のレイアウト設計のモデル
化を達成する。従来の方法での評価された持続期間およ
び評価された負荷は設計者に十分な情報を与えず、した
がってそれは、本発明によってより最適なモデル化を達
成するため、シミュレーション入力として実際の物理的
持続期間および物理的負荷を利用して、高められる。こ
の方法は、物理的設計から結果として生じる予測されな
かった性能エラーを修正するような流れを与える。従来
の方法では、設計者は、そのようなエラーを修正する能
力を持たずに、実行の間に費用のかかる仮定をして、よ
り従来的な配線負荷モデルまたはより制限されたタイミ
ング制約を示すような物理的設計をすることで、そのよ
うな問題を最小にしようと努めるだろう。この仮定が誤
りであるとわかって、結果としてシリコンおよび設計時
間を無駄にすることもあるだろう。

【０００９】広くは、この発明は集積回路のレイアウト
方法を企図する。この方法は複数の電子デバイスを設け
るステップを含み、各デバイスは入力ノードと、出力ノ
ードと入力およびそれぞれの出力ノードの起動の間の評
価された持続期間とを有する。電子デバイスの動作は、
モデル化された各デバイスの入力ノードでの入力信号を
シミュレートできるコンピュータシミュレートされたプ
ログラムに基づき、モデル化される。選択されたデバイ
スは、最適な持続期間および電圧の大きさを達成するた
めに、入力信号に応答する第１のコンピュータシミュレ
ートされた出力信号により、寸法調整される。本発明の
重要な局面は、シミュレートされた集積回路領域内の特
定の位置で各デバイスの配置および経路指定をモデル化
する次のステップである。それから、コンピュータシミ
ュレートされた入力信号が各デバイスの入力ノードで再
び与えられ、選択されたデバイスの再寸法調整を実行
し、かつ最適の持続期間および電圧の大きさを有する各
出力ノードからの第２のコンピュータシミュレートされ
た出力信号を達成する。コンピュータシミュレートされ
た入力信号はモデル化された配置および経路指定ステッ
プの後に再び与えられるので、第２のコンピュータシミ
ュレートされた出力信号は、最終レイアウトパラメータ
によって集積回路が動作する第１のコンピュータシミュ
レートされた出力よりも真に近い読出を示す。より正確
となるので、第２のコンピュータシミュレートされた出
力信号は、選択されたデバイスの正確な再寸法調整に必
要な回路の動作を、より的確に示す。

【００１０】この発明はさらに、レイアウトセルのライ
ブラリから、各ネットワーク内で利用される特定の各電
子デバイスの選択を企図する。各デバイスのレイアウト
セルは、関連する評価された負荷インピーダンスおよび
評価された持続期間を有する。

【００１１】さらにこの発明は、選択された電子デバイ
スが配置される特定の位置の調整を企図する。再寸法調
整ステップおよび調整ステップは、最終レイアウトの形
状を得るために繰り返され得る。最終レイアウトの形状
を実現するマスクが生成できるので、その最終レイアウ
トはシリコン基板上で処理されて集積回路を生成し得
る。

【００１２】この発明の他の目的および利点は、以下の
詳細な記述を読み、添付の図面を参照すると明らかとな
るだろう。

【００１３】この発明には様々な修正および代わりとな
る形態があるが、その特定的な実施例は例示のために図
面に示され、かつここで詳細に述べられるだろう。しか
しながら、その図面および説明は、この発明を開示され
た特定の形態に限定することを意図しておらず、前掲の
特許請求の範囲により規定されるこの発明の精神および
範囲内の、すべての修正、均等物および代替物をカバー
することが意図される。

【００１４】

【実施例の詳細な説明】ここで図１を参照すると、複数
の電子デバイス１２を含む、ネットワーク１０が示され
る。ここで定義されるように、デバイス１２は、特定の
入力信号に応答する特定の出力信号を与える、何らかの
回路を含む。例示のそのようなデバイスは、インバー
タ、ＮＡＮＤゲート、ＮＯＲゲート、レジスタ、カウン
タ、マルチプレクサ、エンコーダ、バッファ、フリップ
フロップ、伝送ゲート（またはパスゲート）、ダイオー
ド等を含むが、それらだけに限定されるわけではない。
各デバイス１２は、少なくとも１つの入力ノードと、少
なくとも１つの出力ノードと、入力ノードの起動と次の
出力ノードの起動の間の特定の伝播遅延または持続期間
を有して示される。ネットワーク１０は、集積回路内で
利用され得る多くの種々のタイプのネットワークのほん
の一例を示す。ゆえに、ネットワーク１０は例示の目的
のみのために示され、この発明によってシミュレートさ
れかつ寸法調整され得る、様々なタイプのデバイスの組
合わせまたはネットワークを制限するものではない。

【００１５】ネットワーク１０はあるタイミング制約内
の動作を必要するであろうから、そのため各デバイス１
２の持続期間は特定の値を超えてはならない。たとえ
ば、ネットワーク１０の動作に割り当てられた全時間は
１０ナノ秒であるとする。その場合、全ネットワークの
時間制約が１０ナノ秒よりも少なくなるように、デバイ
ス１２ａおよび１２ｂは３ナノ秒よりも短い時間で、デ
バイス１２ｃは４ナノ秒よりも短い時間で、かつデバイ
ス１２ｄおよび１２ｅは３ナノ秒よりも短い時間で動作
するべく制約されるだろう。デバイス１２ａおよび１２
ｂは、入力信号を実質的に同時にデバイス１２ｃに与え
るべく、ほぼ同じ持続期間で入力信号を伝播しなければ
ならない。

【００１６】タイミング制約は、ネットワーク１０を実
現する集積回路について要求される速度および最適な性
能を達成するため、ネットワーク１０がその制約によっ
て動作しなければならない、目標となる制約である。先
行技術の設計のコンピュータシミュレーション方法は、
まず各デバイス１２のために特定のセルレイアウトを選
択し、評価された持続期間および評価された出力負荷を
有するようにそのセルレイアウトを割り当てる。これら
の評価された値は、各デバイスの次の寸法調整に要求さ
れるコンピュータシミュレーションを実行する際に、必
要である。図２に示されるように、各デバイス１２はト
ランジスタのレベルで表わされ得る。適切なトランジス
タ技術にはＭＯＳまたはバイポーラのような電界効果ト
ランジスタ（ＦＥＴ）が含まれるが、他の技術も同様に
本発明によるシミュレーションに適する。図２に示され
るように、物理的レイアウトによって引起こされる実際
の負荷１４（インピーダンスおよび／またはキャパシタ
ンス）は、各デバイスの出力ノードにおいて示される。
負荷１４は、従来の回路シミュレーションモデルにより
利用される評価された負荷に等しいかもしれないし、等
しくないかもしれない。実際には、実際の負荷１４は通
常、（１）デバイス１２間に設けられた配線の長さおよ
び（２）次に接続されるデバイス１２の入力負荷インピ
ーダンスおよびキャパシタンスに依存して、評価された
負荷の値よりも大きいか、または小さい。したがって、
実際の負荷１４は、各デバイス１２がシリコンの表面領
域上に設置される特定の位置についてのファクタとな
り、さらに各デバイス１２を表わすセルライブラリから
選ばれたセルレイアウトについてのファクタでもある。
たとえば、ＮＡＮＤゲート１２ｃがかなり大きな入力イ
ンピーダンスおよびキャパシタンスと関係付けられ、か
つインバータ１２ａとＮＡＮＤゲート１２ｃとの間の配
線がかなり長い場合には、インバータ１２ａは、ＮＡＮ
Ｄゲート１２ｂがＮＡＮＤゲート１２ｃを駆動するのと
実質的に同時にＮＡＮＤゲート１２ｃを起動するのに必
要なさらなる駆動力を与えるよう、寸法調整される必要
があるだろう。さもなければ、ネットワーク１０は目標
とされる動作速度では動作しないだろう。

【００１７】図１および図２は、可能な限り正確に各デ
バイス１２の負荷および持続期間をモデル化しようと試
みるにあたっての、重要な点を示している。しかしなが
ら、設計者が各デバイス１２をチップ領域に設置しかつ
経路指定するまでは、負荷および持続期間の忠実なモデ
ル化は最良の状態でも難しい。１つ以上のデバイスパラ
メータの何らかの変化は、ネットワーク１０内のデバイ
ス１２のすべてに影響を与えるだろう。ゆえに、各デバ
イス１２が集積回路領域の大体どこに位置付けられるか
を知ることで最終または最終に近いモデル化されたレイ
アウトを達成することが必須となり、それによって選択
されたデバイス１２の寸法調整が比較的少ない反復によ
って達成される。

【００１８】ここで図３を参照すると、デバイス１２を
表わす様々なレイアウトセルの構造１６の部分的な形状
図は、集積回路領域３６内に形成されたネットワーク１
０として、ともに接続されている。ここに定義されるよ
うに、「集積回路領域」は、実際の最終レイアウト領域
を表わすべくモデル化された、コンピュータシミュレー
トされた領域のことである。集積回路領域は実際の最終
物理的レイアウト領域、またはデバイスが実際のシリコ
ン基板の領域上に実際に設置される領域を意味するもの
ではない。この方法は、デバイスが実際にシリコン上に
置かれる前のシミュレーションモデル化のためのもので
ある。第１のデバイス１２ａは、セル１６ａとしてシミ
ュレートされたレイアウトの形態で示される。セル１６
ａは、一般に技術において周知であり集積回路の製造に
必要なポリシリコン、金属、二酸化ケイ素、窒化物等の
ような種々の構造の拡散、エッチング、堆積等のシミュ
レートされた領域を示す。特定的には、セル１６ａは、
たとえばＭＯＳ技術において周知のｐチャネルおよびｎ
チャネルトランジスタの、ゲート酸化物２０上にポリシ
リコンゲート１８が置かれた、インバータ１２ａの形状
のレイアウトを部分的に表わす。出力ノードは、図示の
ようにコンタクト領域２４によって金属２２としてとも
に結合され得る。しかしながら、コンタクトまたは経路
指定の他の形態が利用されることがあり、かつ必要なデ
バイスの結果を与えるのに適するすべてのレイアウトの
形態がこの発明の範囲内のものであることが理解され
る。出力ノード２６は、図１および図２の例では２入力
ＮＡＮＤゲートの入力である、セル１６ｃに接続されて
示される。さらに、セル１６ａの入力ノード２８は、セ
ル１６ｂ（例示のデバイスは２入力ＮＡＮＤゲート１２
ｂである）に結合されて示される。先行技術の設計で
は、セル１６間の経路指定３０は、シミュレーションが
完了されて初めて形成される。したがって、先行技術の
モデル化の設計において、設計者が経路指定３０の広さ
を知ることはなく、また１６ｃ、１６ｄおよび１６ｅの
ような次に接続されるセルのゲートのおおよその寸法を
知ることもないだろう。しかしながら、以下で説明され
るように、この発明によるモデル化の設計は、経路指定
３０がモデル化される前とその後の両方で、さらに、セ
ル１６のゲートのおおよその寸法が選択されかつ最初に
寸法調整される前とその後の両方でシミュレーションを
行なう。

【００１９】図４は、集積回路領域３６上のおおよその
位置での配線の経路指定およびデバイスのセル１６の配
置の後に、何が起こるかを示す。やや長く、曲げられた
配線の経路指定３２は、配置および経路指定の制約の結
果として必要となるだろう。第１のデバイスのセル１６
ａの出力ノード２６を第２のデバイスのセル１６ｃに接
続する経路指定３２は、領域の混雑を回避するために再
経路指定される必要がありかつ、さらに、たとえばポリ
シリコンから金属、ポリシリコンから窒化物、金属から
ポリシリコン、第１の金属から第２の金属、第１のポリ
シリコンから第２のポリシリコン等への様々なジャンパ
と関連付けられ得る。さらに、図４に示されるセル１６
ｃは最初の選択されたセルよりも小さくするため再構成
を必要とするかもしれない（これは、再構成されたセル
が配線を通ることをそれほど必要としなくなったり、再
構成されたセルがより小さいゲートサイズを有する場合
などに起こりうることである）。再構成されたセル１６
ｃおよび引伸ばされた経路指定３２のために、セル１６
ａはさらに駆動を必要とするだろう。このため、ｐチャ
ネルトランジスタとｎチャネルトランジスタの両方のゲ
ート幅３４は図３に示されるゲート幅よりも大きく示さ
れる。駆動をより増大させる（駆動をより減少させる）
他の方法が、単なるゲート幅の増大または減少のほかに
所望された結果を達成するために施されてもよい。たと
えば、ゲートの長さは減少または増大され得るが、同様
に、同じ結果を達成するために外部のバッファ回路を加
えたり除いたりすることもできる。さらに、配線の経路
指定３２を、長くされた経路指定を相殺するために広く
することもできる。ゆえに、ここに定義される「寸法調
整」および「再寸法調整」は、シミュレートされた最適
な性能の結果を達成するため集積回路領域上に与えられ
た何らかのデバイスまたは経路指定についての、何らか
の再構成の形態のことである。

【００２０】図５を参照すると、流れ図に、この発明に
よる高められた集積回路のレイアウト方法が示されてい
る。ここに述べられる正確なモデル化技術は性能設計技
術と物理的設計技術の両方を利用し、実際の最終の回路
のレイアウトの形状での、またはそれに近い、より広い
モデル化を可能にする。このモデル化技術は一般に従来
のモデル化に見られる性能設計ステップ５４から始まる
が、性能技術に加えて、デバイスおよび関連する配線が
集積回路領域上でモデル化された後に物理的持続期間お
よび物理的負荷を利用したいくつかの物理的設計ステッ
プ５６を行ない、選択されたデバイスのより正確な再寸
法調整をなしとげる。モデル化は、カリフォリニア州、
サニーベイル（Sunnyvale ）のシルバー・リスコ社（Si
lvar-Lisco. Inc.）により製造されたＧＡＲＤＳのよう
な技術分野において一般に知られる、シミュレーション
プログラムとインタフェースするプログラムを用いて行
なわれる。ＧＡＲＤＳはＦＯＲＴＲＡＮに書込まれる自
動経路指定ルーチンの小さな部分を除き、大抵Ｃ言語で
書込まれる。ＧＡＲＤＳプログラムは、マサチューセッ
ツ州、チェルムスフォード（Chelmsford）のアポロ社
（Apollo Corporaion）により製造された、ワークステ
ーションで実行され得る。ＧＡＲＤＳはさらに、カリフ
ォルニア州、サニーベイルのヒューレットパッカード社
により製造されたモデル番号７００シリーズ、または、
ニューヨーク州、アーモンク（Armonk）のＩＢＭ社によ
り製造されたモデル番号ＲＳ６０００のワークステーシ
ョンで実行され得る。ＧＡＲＤＳのような自動配置およ
び経路指定プログラム（ゲートアレイ設計システム）
は、自動のセル単位のレイアウトツールを与える。対話
式配置および自動経路指定はシミュレーションプログラ
ムにより達成され、それらはここに述べられる物理的設
計ステップにフィードバックされる。物理的設計ステッ
プはそれにより、集積回路領域上のモデル化された各デ
バイスのおおよその位置を知って実行される。したがっ
て、再寸法調整は評価された負荷および持続期間に基づ
くばかりではなく、ＧＡＲＤＳのようなシミュレートさ
れた配置および経路指定プログラムから得られたより正
確な負荷および持続期間に基づいても行なわれる。

【００２１】ステップ３８に示されるように、図５に示
される第１のステップは１つ以上の電子デバイス１２を
デバイスのライブラリから選択することである。一般
に、集積回路の製造業者はコンピュータメモリ内にスト
アされた多数のセルのライブラリを有し、それらは引出
されかつネットワーク１０内の選択された位置に配置さ
れる。入力および出力の位置と（たとえばパススルーの
経路指定があるかないかということのために起こりう
る）指定された形態およびサイズの制限に依存して、た
とえばインバータ回路を表わすいくつかの異なるセルが
あるだろう。それにより、セルのライブラリが呼出さ
れ、特定のセルの特定の時間遅延および負荷ファクタが
コンピュータシミュレートされたプログラムに示され
る。

【００２２】セルのライブラリから選ばれた各セルは、
固有の時間遅延および遷移（外部）遅延のような、時間
遅延の特性を有する。固有の遅延とは外部接続がない特
定のセルの機能にかかる遅延であり、遷移遅延とはセル
および次に接続されたデバイスの負荷に接続された配線
によるものである。１つ以上のデバイスのつながりから
なるタイミング経路には、経路を通って伝播する信号に
必要とされる、時間遅延が付随する。全デバイスの持続
期間の合計が経路の遅延制限よりも少ないかまたは等し
くなるように、許容時間または持続期間を経路内の各デ
バイスに割り当てるための、多くの方法がある。デバイ
スは、通常その持続期間により寸法調整される。各セル
はまた、ある固有のおよび外部の負荷ファクタを有す
る。オペレータは次に接続されるデバイスがどのくらい
の数ネットワーク内で利用されるかについて確かめるこ
とはできないので、固有のおよび外部の持続期間および
負荷ファクタはともに実行段階５４でしか評価できな
い。ネットワークをコンピュータによりモデル化する設
計者は一般に、性能段階５４では配線の大きさまたは次
に接続されたデバイスに必要な再寸法調整の量を知らな
い。ゆえに、設計者はできる限りそれらの値を評価しか
つそれらを、ブロック４２およびブロック４４で示され
るようにコンピュータシミュレーションのモデルに入力
しなければならない。

【００２３】一旦選択されたセルが相互接続されかつ評
価された値が入力されると、コンピュータにより生成さ
れた入力信号はブロック４６で示されるように、モデル
化されたネットワーク１０上に与えられる。入力信号は
いかなる値にもなり得るが、好ましくは実際の動作に必
要な大きさおよび速度で選択される。入力信号は、厳し
い状況の下で速度の要件を満たすことができるかどうか
を決定するために、クリティカルネットワークに「スト
レスを与える」べく変えられ得る。１つ以上のクリティ
カルネットワーク、または何らかの他のネットワークが
適切に動作しない場合、第１のシミュレートされた出力
信号は何らかのそのような不適切な動作を示すことを測
定され得る。第１の出力信号の測定はステップ４８に示
される。測定の結果不適切な動作が示されると、１つ以
上のネットワーク１０内の１つ以上のデバイス１２は、
次のコンピュータシミュレーションがすべてのネットワ
ークを適切に動作させるよう、寸法調整され得る。した
がって、寸法調整ステップ５０は反復プロセスとなり
得、かつ好ましくは最適な解決策に収束する。しかしな
がら、ある状況の下では、あるデバイスの変化は他のデ
バイスの種々の変化を引起こすので、集約的な解決を妨
げるだろう。そのような場合には、オペレータは、シミ
ュレーションモデルの可変性のパラメータを調節するこ
とが必要であるとわかるだろう。

【００２４】一旦最初の寸法調整が完了すると、性能設
計５４も完了される。しかしながら、最終レイアウトが
性能設計５４のみで行なわれるなら、結果として生じる
集積回路は所望の速度で動作しないだろう。配線の経路
指定およびデバイスの再寸法調整の際の予期不可能な変
化のため、実際の負荷は評価された負荷の値には実質的
に等しくないかもしれない。したがって、第２および第
３のシリコン取換えが行なわれなければならないかもし
れない。この問題を解決するために、この発明は性能設
計５４に続いて物理的設計５６を利用する。

【００２５】物理的設計は選択された電子デバイスを取
出すことから始まり、そのうちのいくつかのデバイスは
前もって寸法を調整され、かつ集積回路領域３６内の特
定の位置に配置される。このデバイス配置および配線の
経路指定のステップはそれぞれ、ブロック５２に示され
る。コンピュータは上述の自動配置および経路指定プロ
グラムとインタフェースするプログラムを用いて、配置
ルーチンを実行する。具体的には、プログラムは、入力
されたセルの形状および各デバイスのノードの位置につ
いての情報を受取る。各セルの内部の表現は、コンピュ
ータメモリにストアされた特定の位置の領域でモデル化
される。各デバイスのモデルは、コンピュータ入力信
号、またはクロック信号を受取るべく適合され、それら
の信号はタイミング経路と呼ばれる特定のポイント間の
時間遅延が確かめられ得るように、タイミングポイント
をトレースして識別するのに利用される。性能上の問題
を抱えるタイミング経路は、以下の再寸法調整ステップ
により修正され得る。自動配置および経路指定プログラ
ムとインタフェースすることにより、本方法は、最終レ
イアウトとほぼ同じ大きさを有するデバイス１２間の配
線の経路指定および配置をシミュレートできる。配置お
よび経路指定をシミュレートするプログラムは部分的に
ＬＩＳＰ言語で書込まれ、かつ部分的にＣ言語で書込ま
れる。このプログラムはマサチューセッツ州、チェルム
スフォードのアポロ社のモデル番号ＤＮ３０００および
ＤＮ４０００、またはカリフォルニア州、サニーベイル
のヒューレットパッカード社のモデル番号４００シリー
ズのワークステーションに従って実行される。

【００２６】一旦特定の位置および配線ジオメトリが実
質的に固定されると、設計者は、評価された持続期間お
よび評価された負荷よりも実際の持続期間および実際の
負荷に実質的に近い、物理的持続期間および物理的負荷
を確かめることができる。したがって、入力として物理
的持続期間および負荷を有するので、物理的設計５６の
間のコンピュータシミュレーションは、ブロック５８で
示されるように、コンピュータシミュレートされた入力
をブロック６０およびブロック６２で示されるより真に
近い変数とともに再び与えることができる。それにより
第２のシミュレートされた出力信号が生成され、かつそ
の信号のタイミングおよび大きさに基づき、決定ブロッ
ク６４に示されるように、コンピュータシミュレーショ
ンのモデル化により最適な要求される性能が達成される
かどうかが決定される。測定された第２のシミュレート
された出力信号が適切な結果を示さない場合、選択され
た電子デバイスは再寸法調整され（６６）、あるいはデ
バイスの配置はモデル化された回路領域上で調整される
（６８）。

【００２７】再寸法調整および配置の調整は反復プロセ
スであり得るが、集約的な解決をするためにいくつかの
動作を必要とするだろう。好ましくは、物理的設計５６
が最初の性能設計のベンチマークに従うため、最終レイ
アウトの大きさに近いモデル化された寸法調整の構成が
予め定められていることを知ることにより、解決はより
集約しやすくなる。一旦解決が集約されると、好ましく
は１回またはわずかな反復の後で、シミュレートされた
レイアウトの解決が確かめられ、最終レイアウトが生成
される（７０）。当該技術において標準的なテクニック
によれば、最終のレイアウトはデジタル化され、パター
ン生成（Pattern generaion : PG）によりマスク生成ス
テップ７２に送られる。その後、ステップ７４に示され
るように、ウェハは生成されたマスクにより処理され得
る。本発明のモデル化技術により生成されたウェハは好
ましくは次のマスクを生成する必要なく動作する、すな
わち初めのマスクに落ちつく。したがって、この方法は
好ましくは、所望された速度で動作しかつ結果として生
じる実際の負荷で動作する、第１のシリコンを生成す
る。この発明が多くのタイプのデバイス１２およびネッ
トワーク１０、または多くの類似しないタイプのトラン
ジスタ技術について適用できることが、この開示の利益
を受ける当業者により認識されるだろう。さらに、図示
され説明されるこの発明の形態が好ましい実施例の一例
として述べられていることも理解されるだろう。様々な
修正および変更は、前掲の特許請求の範囲で述べられた
本発明の精神および範囲から逸脱することなくなされ得
る。前掲の特許請求の範囲は、ここで述べられるのと実
質的に同じ機能を果たすすべてのそのような修正および
変更を含むと解釈すべきである。

【図面の簡単な説明】

【図１】本発明による、モデル化可能な例示の電子デバ
イスのネットワークの論理図である。

【図２】本発明による、関連する負荷を有する図１の論
理図についての回路図である。

【図３】本発明による、集積回路領域上に配置された図
１および図２の回路についての、部分的な形状図であ
る。

【図４】本発明による、再寸法調整されたデバイスが集
積回路領域上に配置される、図１および図２の回路につ
いての、部分的な形状図である。

【図５】本発明による、高められた集積回路のレイアウ
トの方法についての流れ図である。

【符号の説明】

５４ 性能設計 ５６ 物理設計

───────────────────────────────────────────────────── フロントページの続き (72)発明者 アーサー・ビィ・オリバー アメリカ合衆国、78759 テキサス州、オ ースティン、バケロ・コーブ、8403

Claims (17)

【特許請求の範囲】
1. 【請求項１】 電子デバイスのモデルを与えるステップ
   を含み、各デバイスは入力ノードと、出力ノードと、前
   記入力ノードおよび前記出力ノードの起動の間の評価さ
   れた持続期間とを有し、 コンピュータシミュレートされた入力信号を前記各入力
   ノードに与えるステップと、 選択された前記複数の電子デバイスの寸法調整をして、
   最適な持続期間および電圧の大きさを有する前記各出力
   ノードからの第１のコンピュータシミュレートされた出
   力信号を達成するステップと、 集積回路領域内の特定の位置で前記デバイスの各々のモ
   デルを構成するステップと、 前記コンピュータシミュレートされた入力信号を前記各
   入力ノードに再び与えるステップと、 選択された前記電子デバイスを再寸法調整して、最適な
   持続期間および電圧の大きさについての前記各出力ノー
   ドからの第２のコンピュータシミュレートされた出力信
   号を達成するステップとを含む、集積回路のシミュレー
   ション方法。
2. 【請求項２】 前記構成ステップが、第１の電子デバイ
   スの出力ノードを第２の電子デバイスの入力ノードに接
   続するステップを含む、請求項１に記載の集積回路のシ
   ミュレーション方法。
3. 【請求項３】 前記第１のデバイスの出力ノードが、前
   記第１および第２のデバイスの間に与えられた配線のイ
   ンピーダンスおよび前記第２のデバイスの入力ノードで
   のインピーダンスに実質的に等しい物理的負荷インピー
   ダンスを含む、請求項２に記載の集積回路のシミュレー
   ション方法。
4. 【請求項４】 前記構成ステップが、前記第１および第
   ２の電子デバイスが前記集積回路領域内に配置されかつ
   経路指定される特定の位置の関数として前記物理的負荷
   インピーダンスを決定するステップを含む、請求項３に
   記載の集積回路のシミュレーション方法。
5. 【請求項５】 前記物理的負荷インピーダンスを利用し
   て前記複数の電子デバイスの最適な性能を達成するステ
   ップをさらに含む、請求項３に記載の集積回路のシミュ
   レーション方法。
6. 【請求項６】 前記再び与えるステップが、前記第１の
   デバイスの入力ノードの起動と前記第１のデバイスの出
   力ノードの起動の間の物理的持続期間を決定するステッ
   プを含む、請求項１に記載の集積回路のシミュレーショ
   ン方法。
7. 【請求項７】 前記構成ステップが、前記第１および第
   ２の電子デバイスが前記集積回路領域内で配置されかつ
   経路指定される場合の関数として前記物理的持続期間を
   決定するステップを含む、請求項６に記載の集積回路の
   シミュレーション方法。
8. 【請求項８】 前記物理的持続期間を利用して前記複数
   の電子デバイスの最適な性能を達成するステップをさら
   に含む、請求項６に記載の集積回路のシミュレーション
   方法。
9. 【請求項９】 前記配置および経路指定ステップが、セ
   ルライブラリから集積回路領域内の前記特定の位置へ前
   記デバイスを表わす選択されたセルを経路指定するステ
   ップを含む、請求項１に記載の集積回路のシミュレーシ
   ョン方法。
10. 【請求項１０】 電子デバイスのモデルを設けるステッ
    プを含み、各デバイスは入力ノードおよび出力ノードを
    含み、 前記各出力ノードでの評価された負荷インピーダンスお
    よび前記各入力ノードおよびそれぞれの前記出力ノード
    の起動の間の評価された持続期間を与えるステップと、 コンピュータシミュレートされた入力信号を各入力ノー
    ドに与えるステップと、 各出力ノード上の第１のシミュレートされた出力信号を
    測定するステップと、 測定された前記第１のシミュレートされた出力信号に応
    答して選択された前記複数の電子デバイスの寸法を調整
    し、前記評価された負荷インピーダンスおよび持続期間
    で最適な性能を達成するステップと、 集積回路領域内の特定の位置で前記各デバイスのモデル
    を構成して物理的負荷インピーダンスおよび物理的持続
    期間を得るステップと、 前記コンピュータシミュレートされた入力信号を前記各
    入力ノードに再び与えるステップと、 各出力ノード上の第２のシミュレートされた出力信号を
    測定するステップと、 選択された前記複数の電子デバイスを再寸法調整して前
    記物理的負荷インピーダンスおよび前記物理的持続期間
    での最適な性能を達成するステップとを含む、集積回路
    のシミュレーション方法。
11. 【請求項１１】 複数の電子デバイスを設ける前記ステ
    ップが、前記各電子デバイスの回路のレイアウトを表わ
    す特定のセルをセルのライブラリから選択するステップ
    を含む、請求項１０に記載の集積回路のシミュレーショ
    ン方法。
12. 【請求項１２】 評価された負荷インピーダンスおよび
    評価された持続期間を与える前記ステップが、前記それ
    ぞれの各セルのためのストアされ評価された負荷インピ
    ーダンスおよび評価された持続期間を得るステップを含
    む、請求項１０に記載の集積回路のシミュレーション方
    法。
13. 【請求項１３】 前記物理的負荷インピーダンスおよび
    前記物理的持続期間が、前記複数の電子デバイスが前記
    集積回路領域内でモデル化される特定の位置の関数であ
    る、請求項１０に記載の集積回路のシミュレーション方
    法。
14. 【請求項１４】 前記再寸法調整ステップが、前記複数
    の電子デバイスが前記集積回路領域内でモデル化される
    特定の位置を調整するステップを含む、請求項１０に記
    載の集積回路のシミュレーション方法。
15. 【請求項１５】 再寸法調整および調整ステップを繰り
    返して最終レイアウトの構成を得るステップと、 前記最終レイアウトの構成を実現するマスクを生成する
    ステップと、 前記最終レイアウトの構成をシリコン基板上で処理して
    集積回路をつくるステップとをさらに含む、請求項１０
    に記載の集積回路のシミュレーション方法。
16. 【請求項１６】 前記集積回路が、前記第１のコンピュ
    ータシミュレートされた出力よりも前記第２のコンピュ
    ータシミュレートされた出力に実質的に近い実際の出力
    信号を有して動作する、請求項１５に記載の集積回路の
    シミュレーション方法。
17. 【請求項１７】 前記デバイスを含むライブラリから複
    数の電子デバイスのモデルを選択するステップを含み、
    前記各デバイスが、入力ノード、出力ノード、前記各出
    力ノードでの評価された負荷インピーダンスおよび、前
    記各入力ノードおよびそれぞれの前記出力ノードの起動
    の間の評価された持続期間を有し、さらに、 コンピュータシミュレートされた入力信号を前記各入力
    ノードに与えるステップと、 前記各出力ノード上の第１のシミュレートされた出力信
    号を測定するステップと、 選択された前記複数の電子デバイスの寸法調整をして前
    記評価された負荷インピーダンスおよび前記評価された
    持続期間での最適な性能を達成するステップと、 集積回路領域内の特定の位置で前記デバイスのモデルを
    構成して物理的負荷インピーダンスおよび物理的持続期
    間を得るステップと、 前記コンピュータシミュレートされた入力信号を前記各
    入力ノードに再び与えるステップと、 前記各出力ノード上の第２のシミュレートされた出力信
    号を測定するステップと、 選択された前記複数の電子デバイスを再寸法調整して前
    記物理的負荷インピーダンスおよび前記物理的持続期間
    での最適の性能を達成するステップと、 前記集積回路領域内で選択された前記複数の電子デバイ
    スを調整するステップと、 再寸法調整および調整ステップを繰り返して実際的なレ
    イアウト構成を得るステップと、 前記最終レイアウトの構成をシリコン基板上で処理して
    集積回路をつくるステップとを含む、集積回路のレイア
    ウト方法。