CN1654967A - 电阻值计算方法 - Google Patents

Abstract

根据半导体集成电路的掩模布图信息(31)，分别对电源配线的电阻值(Rline)、去耦电容的电阻值(Rcap)、及晶体管的电阻值(Rmos)进行计算。根据电源配线的电阻值(Rline)、去耦电容的电阻值(Rcap)及晶体管的电阻值(Rmos)，对外部端子间的电阻值(Ri)进行计算。从而能够以比现有技术更高的精度、更短的时间，对半导体集成电路的内部电阻值进行计算。

Description

电阻值计算方法

技术领域

本发明，涉及一种对半导体集成电路内部的电阻值进行计算的方法。

背景技术

大规模半导体集成电路(LSI)，是电气机器中不可欠缺的关键设备。一般来说，为了提高电气机器的性能，会使用能高速工作的LSI。然而另一方面，能高速工作的LSI，也是高频噪声的发生源。

图1表示LSI的内部模型。在LSI内部，有电阻R、电容C、电感L等，并从这里产生作为一种高频噪声的不希望看到的辐射噪声(EMI：Electromagnetic Interference(电磁干扰))。若此EMI漏到外部，可能会引起LSI以外的部件的误动作。因此，必须对从LSI向外部漏出噪声采取某些对策，但若在LSI完成之后进行噪声检查，当通过噪声检查发现有噪声时，就得重新设计LSI，使效率降低。

噪声虽然是分别从电感L、电容C、电阻R中产生的，但若在LSI设计之前就能对会从其中发生的EMI进行推测，则能高效地设计LSI。从而公知有，在LSI设计前对从电容C、电感L、电阻R中发生的EMI进行检查的方法(参照专利文献1)。

图41为表示用电源LPE法及简化(reduction)法、对从LSI内部的电阻发生的EMI进行推定的现有方法的图。如图41所示，根据掩模布图(mask layout)信息，抽取位于外部端子VDD和外部端子VSS(图中未表示)之间的电源线201。在抽取的电源线201上实施电源LPE法S201后，可以得知电源线201是由什么样的电阻构成的，可以获得布局后网表(post layout net list)202。还有，对布局后网表，通过实施简化法S202，可将多个电阻计算变为1个电阻，并求得实际电阻值。

另外，图42为表示用主干电源配线的电源电阻对从LSI内部的电阻发生的EMI进行推定的现有方法的图。如图42所示，根据作为与具有规定值以上的配线宽度的干线电源相关的信息的干线电源WL211、和具有每个表面的电阻信息的表面电阻212，通过电源电阻计算S211，计算出电源电阻213。由于主干线作为电源电路网是很简单的，因此能用LPE法和简化法，将多个电阻作为1个电阻计算出来。还有对于电源电阻213，通过推定模块S212，对考虑了细线电源配线后的值进行附加必要系数的处理，获得电阻Ri。

【专利文献1】特开2003-30273号公报

然而，现有的方法中，有如下问题。

首先，使用电源LPE法及简化法的现有方法中，将电路内的多个电阻计算成为1个电阻。但是，若在内置有成千上万个晶体管的巨型系统LSI中，即使使用简化法，由于计算机的处理能力所限，计算出1个电阻也是极困难的。另外还有一个问题，由于需要庞大的运算处理，因此需要非常长的时间。

另外，在使用主干电源配线的电源电阻的现有方法中，由于只抽取主干电源配线以求取电阻，因此即使对于由多个电阻构成的复杂电路，也能大概地求出电阻值。然而，由于没有考虑主干电源配线以外的电阻，因此一个问题就是，电阻值的计算精度较低。

鉴于上述问题，本发明的课题就是，能以与现有技术相比高精度且短时间计算半导体电路的内部电阻值。

发明内容

为了解决所述课题，本发明作为对一种半导体集成电路的内部电阻值进行计算的方法，该半导体集成电路具备：分别与第1及第2外部端子电连接的第1及第2电源配线；和，连接于所述第1及第2电源配线之间、具有晶体管或者去耦电容的多个单元，该方法具备：根据所述半导体集成电路的掩模布图信息，对作为所述第1及第2电源配线的电阻值的第1电阻值进行计算的第1工序；根据所述掩模布图信息，对作为所述多个单元所具有的去耦电容的电阻值的第2电阻值进行计算的第2工序；根据所述掩模布图信息，对作为所述多个单元所具有的晶体管的电阻值的第3电阻值进行计算的第3工序；以及，根据所述第1～第3工序中分别得到的所述第1～第3电阻值，对所述第1及第2外部端子间的电阻值进行计算的第4工序。

通过本发明，作为电源配线的电阻值的第1电阻值、作为去耦电容的电阻值的第2电阻值和作为晶体管电阻值的第3电阻值，可以分别计算出来。然后，根据这第1～第3电阻值，外部端子间的电阻值也能计算出来。从而，能够以更高精度和更短时间，求取半导体集成电路的内部电阻值。

另外，所述本发明中的电阻值计算方法，优选为：当设所述第1～第3电阻值分别为Rline、Rcap、Rcoms时，所述第4工序中计算的电阻值Ri通过Ri＝Rline+(1/(1/Rmos+1/Rcap))计算出来。

另外，所述本发明的电阻值计算方法中的第1工序，优选为对所述第1及第2电源配线，分别实施以下步骤：假设所述多个单元中分别流有电流，对每个单元分别求取此时流过该单元的电流值、和该电源配线中的压降值的步骤；根据求出的电流值及压降值，对电阻值分别进行计算的步骤；以及，将求出的各电阻值并联连接的情况下的总电阻值，作为该电源配线的电阻值求取的步骤，且用对所述第1及第2电源配线分别求出的电阻值，求取所述第1电阻值。

另外，所述本发明的电阻值计算方法中的第1工序，优先为对所述第1及第2电源配线，分别实施以下步骤：假设所述多个单元中流有电流，计算流过各单元的电流总和、和各单元的压降值的平均值骤；和，根据求出的电流总和及压降值的平均值，对该电源配线的电阻值进行计算的步骤，且用对所述第1及第2电源配线分别求出的电阻值，求取所述第1电阻值。

再有，所述第1工序中，优选进行IR-DROP仿真，并求出电源配线或单元中的压降值。

另外，所述本发明中的电阻值计算方法中的第2工序，优选具备以下步骤：对所述掩模布图信息进行LPE处理，并对具有去耦电容的各单元，收集电阻信息的步骤；根据获取的电阻信息，分别求取具有所述去耦电容的各单元的电阻值的步骤；以及，将求出的各电阻值并联连接的情况下的总电阻值，作为所述第2电阻值求取的步骤。

另外，所述本发明中的电阻值计算方法中的第3工序，优选具备以下步骤：按种类，将单元的电阻值作为特定单元电阻来求取的步骤；将所述半导体集成电路中包含的单元的各种类的个数，作为特定单元个数来求取的步骤；用求出的特定单元电阻及特定单元个数，对所述半导体集成电路中包含的电阻值，按种类进行计算的步骤；以及，将求出的各电阻值并联连接的情况下的总电阻值，作为所述第3电阻值求取的步骤。

再有，当求取所述特定单元电阻时，优选：将该种类的单元所具有的晶体管的栅极宽的平均值，作为栅极宽统计信息求取；将该种类的单元具有的晶体管串联连接的个数的平均值，作为单元内部串联系数统计信息求取；将该种类的单元具有的晶体管并联连接的个数的平均值，作为多段单元系数统计信息求取；使用所述栅极宽统计信息、单元内部串联系数统计信息及多段单元系数统计信息和所述晶体管ON的概率的输入状态概率以及预定的栅极宽的晶体管的ON电阻值，对该种类的单元的特定单元电阻进行计算。

再有，当设输入状态概率为α、单元内部串联系数统计信息为γ、ON电阻值为a、预定的栅极宽为w、栅极宽统计信息为b、多段单元系数统计信息为β时，特定单元电阻c优选为通过c＝(α×γ×a×w/b)/β来计算。

另外，所述本发明中的电阻值计算方法中的第3工序，优选为具备以下步骤：作为特定单元电阻只求取一种单元的电阻值的步骤；求取所述半导体集成电路所包含的单元的个数的步骤；以及，在将所述特定单元电阻仅以求出的个数并联连接的情况下的总电阻值，作为所述第3电阻值求取的步骤。

再有，当求取所述特定单元电阻时，优选：将该种单元具有的晶体管的栅极宽的平均值作为栅极宽统计信息来求取；将该种单元具有的晶体管串联连接的个数的平均值作为单元内部串联系数统计信息来求取；将该种单元具有的晶体管并联连接的个数的平均值作为多段单元系数统计信息来求取；使用所述栅极宽统计信息、单元内部串联系数统计信息及多段单元系数统计信息、和作为所述晶体管导通的概率的输入状态概率以及预定的栅极宽的晶体管的导通电阻值，对该种类单元的特定单元电阻进行计算。

再有，当设输入状态概率为α、单元内部串联系数统计信息为γ、ON电阻值为a、预定的栅极宽为w、栅极宽统计信息为b、多段单元系数统计信息为β时，特定单元电阻c优选为通过c＝(α×γ×a×w/b)/β来计算。

通过本发明，由于能够以高精度和短时间对存在于LSI内部的电阻进行求取，从而能推定从LSI内部产生的EMI，因此即使对于大规模化、高速化的LSI，也不必对LSI设计进行重新考虑。

附图说明

图1为将LSI的内部模型化的图。

图2为成为本发明的电阻值计算方法的前提的LSI的内部结构的示意图。

图3为表示图2中的3个系统的电连接关系的图。

图4为用于实施有关本发明的第1实施方式中的电阻值计算方法的结构的整体图。

图5为成为配线电阻计算的前提的结构图。

图6为表示配线电阻计算处理的图。

图7为用于简要说明其他的配线电阻计算处理的图。

图8为用于用具体数值对配线电阻计算处理进行说明的图。

图9为示意性表示去耦电容电阻的计算处理的图。

图10为用于对模拟进行说明的图。

图11为表示MOS电阻的计算处理的图。

图12为表示MOS电阻的计算处理的图。

图13为具有串联连接的单元的一个示例。

图14为用于对多段单元系数统计信息进行说明的图，(a)为多段单元的符号图、(b)为其等价电阻模型的一个示例。

图15为用于对输入状态概率进行说明的图，(a)为MOS晶体管的符号图、(b)为其典型等价模型。

图16为表示元件的图。

图17为图16(a)的元件的电路设计的示例。

图18为表示在图17中输入的各组合与晶体管的动作之间的关系的图。

图19为图16(b)的元件的电路设计的示例。

图20为表示有关本发明的第2实施方式的处理的图。

图21为用于对本发明的第3实施方式中的简化进行说明的图。

图22为表示有关本发明的第4实施方式的处理的图。

图23为表示分布有CAP的芯片的图。

图24为表示有关本发明的第5实施方式的处理的图。

图25为表示有关本发明的第5实施方式的处理的图。

图26为表示有关本发明的第6实施方式的处理的图。

图27为表示有关本发明的第7实施方式的处理的图。

图28为表示有关本发明的第7实施方式的处理的图。

图29为表示有关本发明的第8实施方式的处理的图。

图30为表示有关本发明的第9实施方式的处理的图。

图31为表示有关本发明的第9实施方式的处理的图。

图32为示意性表示LSI的阶层结构的图。

图33为将具有阶层结构的LSI内部的电阻模型化后的图。

图34为表示有关本发明的第10实施方式的处理的图。

图35为进行对块的电源切断的LSI的示意图。

图36为组入寄生电阻的LSI内部模型。

图37为将电阻及电容离散模型化后的LSI内部模型。

图38为表示有关本发明的第12实施方式的处理的图。

图39为用于对配线电阻分割处理进行说明的图。

图40为将电阻及电容离散模型化后的LSI内部模型的另一个示例。

图41为表示使用电源LPE及简化的现有方法的图。

图42为表示使用主干电源配线的电源电阻的现有方法的图。

图中：VDD-外部端子(第1外部端子)，VSS-外部端子(第2外部端子)，Rline-配线电阻(第1电阻值)，Rcap-电容电阻(第2电阻值)，Rmos-MOS电阻(第3电阻值)，Ri-LSI的内部电阻，2-LSI(半导体集成电路)，21-电源配线(第1电源配线)，22-地配线(第2电源配线)，23-CAP，24-CIRCUIT，31掩模布图信息

具体实施方式

以下，对本发明的实施方式，参照附图进行说明。再者，以下的说明中，对于与背景技术的各项中说明的内容共通的构成要件，付以相同的参照符号并省略其说明。

另外本发明，也可用于EMI推定以外的目的。即，也可用于将电阻从LSI内部抽取的目的。

(第1实施方式)

图1为将半导体集成电路(LSI)的内部模型化之后的图。图1所示的LSI内部模型1，由电阻Ri、电容Ci及电感Lpackage构成，它们电连接于外部端子VDD和外部端子VSS之间。另外，此处流有电流Ii。这里，外部端子VDD、VSS，相当于掩模布图上的焊盘(pad)。另外，单元(cell)是设计LSI时的最小单位，通过连接多个单元，设计LSI。

图2是以实施本发明中的电阻值计算方法为前提的半导体集成电路(LSI)的内部结构的示意图。图2中表示的是，当给外部端子VDD、VSS上供给电源时在LSI2内部能得到的电阻。

本发明中，将在LSI内部得到的电阻分为如下3个分类。这些记录于半导体集成电路的设计掩模信息种中。

首先，将电源配线及地(ground)配线，划为第1分类。如图2所示，作为第1电源配线的电源配线21、与作为第1外部端子的外部端子VDD相连，并且作为第2电源配线的地配线22、与作为第2外部端子的外部端子VSS电连接。

然后，将只包含去耦电容的单元，划为第2分类。如图2所示，设只包含去耦电容的单元为CAP23。去耦电容，由电阻R、电容C及电感L等构成。CAP23电连接为夹在电源配线21和地配线22之间。

最后，将包含晶体管的单元，划为第3分类。如图2所示，设包含晶体管的单元为CIRCUIT24。CIRCUIT24电连接为夹在电源配线21和地配线22之间。

图3为表示这3个系统的电连接关系的图。如图3所示，设电源配线21的电阻为电源电阻Rpower、地配线22的电阻为地电阻Rground。若考虑图2的外部端子VDD、VSS间的电阻，由于电源配线21和地配线22为串联连接，因此设其相加后的电阻为配线电阻Rline。

另外，设由去耦电容构成的CAP23的电阻为Rcap、设由晶体管构成的CIRCUIT24的电阻为MOS电阻Rmos。若考虑图2的外部端子VDD、VSS间的电阻，由于CAP23和CIRCUIT24并联连接，因此电容电阻Rcap和MOS电阻Rmos也并联连接。

这样，分别计算出3个系统的电阻成分Rline、Rcap、Rmos，通过将其进行串联及并联相加处理，从而能够计算出LSI2内部的电阻总和Ri。

图4为用于实施有关本实施方式的电阻值计算方法的结构的整体图。如图4所示，输入具有各种信息的掩模布图信息31，通过配线电阻计算模块32计算出作为第1电阻值的配线电阻Rline，通过去耦电容电阻计算模块33计算出作为第2电阻的电容电阻Rcap，通过MOS电阻计算模块34计算出作为第3电阻的MOS电阻Rmos。关于这些配线电阻计算模块32、去耦电容电阻计算模块33、及MOS电阻计算模块34，在后文详述。

然后，通过电阻计算模块35，根据这些配线电阻Rline、电容电阻Rcap、及MOS电阻Rmos，计算出作为LSI内部电阻的总和的电阻Ri。这个计算，通过如下表达式进行。

Ri＝Rline+(1/(1/Rmos+1/Rcap))    ……(1)

<配线电阻计算>

图5为示意性表示成为配线电阻计算模块32的处理的前提的结构的图。这里虽然是对电源配线21进行说明，但对于地配线22来说，也能与电源配线21同样地计算出电阻值。电源配线21与外部端子VDD电连接。然后，通过单元25进行动作，电流从外部端子VDD供给到电源配线21。电源配线21、外部端子VDD及单元25包含于掩模布图信息中。

本方法的特征是利用了使用电源配线(或者地配线)的压降分析结果的IR-Drop仿真。图6是表示配线电阻计算的处理的图。

为了便于计算，假设各个单元25各自流有电流的情况。此时，分别对应各单元25中流有电流，来分别求取电源配线21的电阻值。即，在图5中，设单元25为n个，分别假定各单元1～n中流有电流，根据此时的电源配线21中的压降值，分别求取电阻R1、R2、…Rn。电源配线21中的压降值，例如，可通过进行IR-Drop仿真来求取。然后，由于各单元1～n中的电流的总和，相当于当全部单元中流有电流时流经电源配线21的电流，因此电源电阻Rpower，可视为是各电阻R1、R2、…、Rn并联连接的电阻而计算出来。

即，如图6所示，通过进行IR-Drop仿真S11，对每个单元25求出电源配线21中的压降值26。然后，使用此压降值26和流经单元的电流27，通过电阻计算处理S12，求取电阻值28。如上所述，由于电源电阻能作为电阻值28即R1、R2、…、Rn并联连接的电阻进行计算，因此通过Rpower计算处理S13，得到电源电阻Rpower。

地电阻Rground也与此相同求取。可根据电源电阻Rpower和地电阻Rground，计算出配线电阻Rline。

再者，IR-Drop仿真S11中求取的压降值，可以只是电源配线21中的压降，另外，也可以是电源配线21中的压降、与电连接电源配线21和单元25的配线(图中未表示)中的压降相加后的值。另外，求取压降值的方法，不限于IR-Drop仿真，也可以使用其他方法。

另外，配线电阻，即电源电阻即地电阻，可如图7所示计算出来。流经电源电阻Rpower的电流I，为引入全部单元的电流的总和Icell，是作为在IR-Drop仿真的输入的信息。设电源电阻Rpower间的电位差ΔV，是作为IR-Drop仿真S11的输入的供给电源电压V0，与作为IR-Drop仿真S11的结果的、各单元中的压降的平均值V1之差。此时，可通过下式，计算出电源电阻Rpower。

Rpower＝ΔV/Icell

        (ΔV＝V0-V1)当然同样地，也能求取地电阻Rground，并由电源电阻Rpower及地电阻Rground，可以求取配线电阻Rline。

下面，用具体的数值进行说明。如图8所示，设3个单元25a、25b、25c电连接，并在外部端子VDD上施加有1.5V的电压。从外部端子VDD通过电源配线21直到单元25a～25c，产生压降。由于压降，单元25a～25c上的电压，分别为1.39V、1.375V及1.35V。

然后，考虑流经各单元25a～25c的电流。电流I，由耗电量P及电压V成为I＝P/V。由于现在给外部端子VDD上施加的电压V为1.5V，因此若知道了电源配线21中消耗的耗电量P的值，则可以求得电流I。这里，耗电量P如下式所示。再者，求取耗电量P的方法也可为其他的方法。

P＝(1×C×V²×F)/2

这里，C为由各单元所决定的负载电容，V为施加于电源配线VDD上的电压值，F为决定驱动电路的速度的频率。电压V为1.5V，另外，设电源配线21的频率F为200×10⁶Hz。

若设单元25a的负载电容为6.6×10^-10，则

P＝(1×6.6×10^-10×(1.5)²×200×10⁶)/2

 ＝0.15W

从而，I＝0.15W/1.5V＝0.1A

                   ＝100mA

即，流经单元25a中的电流为100mA，电压为1.39V。

同样，若设单元25b的负载电容C为8.0×10^-10，则

P＝(1×8.0×10^-10×(1.5)²×200×10⁶)/2

 ＝0.18W。

从而，

I＝0.18W/1.5V＝0.12A

             ＝120mA

即，流经单元25b中的电流为120mA，电压为1.375V。

若设单元25c的负载电容C为6.6×10^-10，则其电流为100mA，电压为1.39V。

这里，求取各单元25a～25c的电阻值。单元25a的电阻值Ra，为

Ra＝(1.5V-1.39V)/0.1A＝1.1Ω

同样，单元25b、25c的电阻值Rb、Rc，分别是

Rb＝(1.5V-1.375V)/0.12A

＝0.92Ω

Rc＝(1.5V-1.35V)/0.1A

＝1.5Ω

从而，电源电阻Rpower，为

Rpower＝1/[(1/Ra)+(1/Rb)+(1/Rc)]

      ＝1/[(1/1.1)+(1/0.92)+(1/1.5)]

      ＝0.37Ω

这里，例如，设地电阻Rground也和电源电阻Rpower相等，则配线电阻Rline为，

Rline＝Rpower+Rground

     ＝0.37Ω+0.37Ω

     ＝0.74Ω

这样，由于通过只抽取电源配线或地配线，不仅主干配线、连细线配线的电阻值也能计算，因此即使是复杂的配线也能将电阻值高精度地计算出来。另外，通过只抽取电源配线或地配线，还能在较短时间内求出电阻值。

<去耦电容电阻计算>

图9为示意地表示去耦电容电阻计算模块33的处理的图。在图9中，对于去耦电容设备的掩模布图信息41，进行LPE处理S21，得到去耦电容设备的电阻信息42(布局后网表)。这里不仅能得到有关电阻的信息，还能得到有关电容C及电感L的信息。然后，对此电阻信息42实施模拟(modeling)。根据模拟S22结果得到的、由去耦电容构成的各单元的电阻值43，进行简化S23，求取电容电阻Rcap。

用图10，对模拟S22进行说明。现在，假设存在由去耦电容构成的5个单元CAP A～E。对这些单元CAP A～E分别进行模拟后，可以得知存在有什么样的电阻、电容及电感。然后，只抽取电阻(数据44)，分别求取各单元CAPA～E的电阻值。其结果，由数据44，A～E的电阻值分别为4Ω、8Ω、3Ω、2Ω、及5Ω。

这里例如，在CAP A～E之中，设用3个CAP A、2个CAP B，则求得电容电阻Rcap为，

Rcap＝1/(1/4×3+1/8×2)

    ＝1.0Ω。

如上所述，通过只考虑由去耦电容构成的单元来计算电阻值，能够高精度且短时间地计算出电阻值。

<MOS电阻计算>

首先，对计算特定单元电阻的方法进行说明。图11及图12表示MOS电阻计算模块34中的动作。图11中，使用掩模布图信息之中的单元间连接信息51，通过网表信息抽取处理S31，获得LSI中使用的全部单元数52。另外，对于单元间连接信息51中包含的单元来说，晶体管的栅极宽统计信息53、单元内部串联系数统计信息54、及多段单元系数统计信息55的各种统计信息、与输入状态概率56，存放于软库57(soft library)中。

首先，对栅极宽统计信息53进行说明。栅极宽统计信息53，为LSI中使用的单元中的晶体管的栅极宽的统计数据，这里指的是平均值。例如，当1个单元作为栅极宽具有N个值a1～aN时，设这些栅极宽的平均值ax为此单元的栅极宽统计信息。即，

(a1+a2+a3+…+aN)/N＝ax当单元的种类有多个时，设对于每个种类，都有栅极宽统计信息。另外，也可不用平均值，而用N个栅极宽的值a1～aN本身作为统计信息。

接下来，对单元内部串联系数统计信息54进行说明。单元内部串联系数信息54，为与单元内部元件的串联连接的段数相关的统计数据，这里指的是平均值。图13为具有串联连接的单元的一个示例。在图13中，a为由P沟道晶体管构成的部分，b为由N沟道晶体管构成的部分。然后，在部分a、b中的串联系数，即串联连接的段数都为2。即，图13的单元，作为串联系数具有2个“2”，其平均值为“2”。即，图13的单元的单元内部串联系数统计信息为“2”。另外，也可不用平均值，而用各部分中的串联系数自身作为统计信息。

再有，对多段单元系数统计信息55进行说明。多段单元系数统计信息55，为与单元内部的元件的并联连接的段数相关的统计数据。这里指的是平均值。图14中，(a)为3段的多段单元的符号图，(b)为与其等价的电阻模型的一个示例。图14的例中，多段单元系数、即并联连接的段数为“3”。这是因为对相对电源配线串联连接的晶体管组以栅极端子为单位区分的部分是3段连接的。多段单元系数是决定电阻值的参数之一，因此是很必不可少的。

下面，对输入状态概率56进行说明。图15(a)为MOS晶体管的符号，图15(b)为与MOS晶体管的典型等价模型。所谓等价模型，就是将MOS晶体管用电阻、电容等进行置换的结果。当这样用电阻、电容等置换时，赋给栅极G的值就很重要。通过给栅极G中输入“1”、还是输入“0”，来改变MOS晶体管的电阻是ON电阻(导通电阻)RON、还是OFF电阻(关断电阻)ROFF。

在本实施方式中，假设如下所示的模型，且不考虑OFF电阻ROFF。由于，

ROFF＞＞RON＞＞RG

ROFF＞＞RON     ∴ROFF→忽略

RON＞＞RG       ∴RG→忽略

这是因此OFF电阻ROFF，与ON电阻RON相比为极大的值，因此对其的计算会耗费极多的时间。即，将单元的电阻性支路(path)的电阻值定为ON电阻RON。因此，将晶体管为ON电阻RON的概率设为输入状态概率56。

将上述的栅极宽统计信息53、单元内部串联系数统计信息54、多段单元系数统计信息55、及输入状态概率56输入到软库57中。

接着，对ON电阻值60进行说明。ON电阻值60，为半导体制造工序的值，是决定电阻值的一个参数之一，因此也是很必要的。设漏极和源极电极间施加的电压为V、施加电压V时流经源极及漏极电极间的电流为Ids，则ON电阻值Ron是在当晶体管为ON状态时用电压V除以电流Ids的结果，如下式所示。

Ron＝V/Ids

特定单元信息59中，存放有半导体集成电路中包含的单元的种类信息和个数信息。特定单元电阻成分计算处理S32，从特定单元信息59指定半导体集成电路中使用的单元的种类，并从软库57中读取相应的信息，并计算出特定单元电阻61。若设在某个栅极宽w下求得的ON电阻值为a、存放于软库57中的多段单元统计系数为β、栅极宽统计系数为b、单元内部串联(serial)统计系数为γ、输入状态概率为α，特定单元电阻c通过下式计算出来。

c＝(α×β×γ×w/b)/β

这样，求出每个单元种类的特定单元电阻61。

然后如图12所示，根据作为表示网表中包含的每个单元种类的电阻值的信息的特定单元电阻61和作为表示每个单元种类的个数的信息的特定单元个数58，通过特定单元的电阻成分并联合并(merge)处理S33，计算出每个单元种类的电阻值。然后，用作为表示种类数的信息的全部单元数52，通过全部单元的电阻成分并联合并处理S34，并假设每种电阻值并联连接，而计算出作为包含晶体管的单元的电阻值的MOS电阻Rmos。

下面代入实际值进行考察。虽然图11的单元间连接信息51中输入有各种元件，但是这里，设输入图16(a)、(b)所示的2个元件。另外，设关于这2个元件的信息输入在软库57中。

首先，对于图16(a)的元件进行说明。图17为图16(a)的元件的电路设计的示例。用图17，对栅极宽的计算方法进行说明。这里，为了方便，设P沟道晶体管的栅极宽为6，N沟道晶体管的栅极宽为2。首先，按每个栅极列分割单元(C1～C4)。然后，对分割的栅极列，按照沟道种类，分别计算晶体管的栅极宽。串联(serial)连接时计算出平均值，并联(parallel)连接时计算出累加值，并计算出P沟道、N沟道各自的栅极宽。之后，P沟道及N沟道的栅极宽的平均值为1栅极列的栅极宽。另外，各栅极列的栅极宽的平均值为单元的栅极宽、即栅极宽统计信息。

具体来说，就栅极列C1来说，P沟道栅极宽为(6+6)/2＝6、N沟道栅极宽为6+6＝12，栅极宽为(6+12)/2＝9。同样，栅极列C2、C3的栅极宽都是4，栅极列C4的栅极宽为9。从而，全部栅极列C1～C4的栅极宽的平均值为(9+4+4+9)/4＝6.5，此值为栅极宽统计信息。

对串联系数进行考察。所谓串联系数，是晶体管串联连接的段数。在图17中，P沟道部分pa、pd的串联系数为2、P沟道pb、pc的串联系数为1。N沟道部分na、nb、nc、nd的串联系数为1。P沟道部串联系数，为P沟道部分的串联系数的平均，即(2+2+1+1)/4＝1.5。N沟道部串联系数，为N沟道部分的串联系数的平均，即(1+1+1+1)/4＝1.0。然后，P沟道部串联系数和N沟道部串联系数之和，即1.5+1.0＝2.5，为单元内部串联统计信息。

另外，由于多段单元系数，是单元所具有的栅极段数，因此在图17的情况下为4。根据以上，对于图16(a)的元件来说，在软库57中存放的信息为：作为栅极宽统计信息53的6.5、作为单元内部串联系数统计信息54的2.5、作为多段单元系数信息55的4。

下面，对输入状态概率进行考察。图17的电路中，有3个信息输入口A、B、C。另外，经由栅极列，有2个信息输入口D、E。由于信息输入口A、B、C中输入有“0”或“1”，因此输入的组合如图18所示有8种情况。这里，P沟道晶体管若输入“0”则为ON电阻并输出“1”，若输入“1”则为OFF电阻且没有输出值。另一方面，N沟道晶体管若输入“0”则为OFF电阻且没有输出值，若输入“1”则为ON电阻并输出“0”。按照此规则，考察向信息输入口A、B、C输入各组合中各栅极列如何动作。

如图18所示，可得知输入的各组合中，各晶体管是ON电阻还是OFF电阻。这里，当串联连接时，即使在串联连接内只要存在1个OFF电阻，就是OFF电阻；只有当全部电阻都是ON电阻，才为ON电阻。而当并联连接时，与串联连接相反。即，当并联连接时，即使在并联连接内只存在1个ON电阻，也是ON电阻；只有全部电阻都是OFF电阻时，才为OFF电阻。

这里，若对pa进行考察，8个输入组合之中成为ON电阻的是，(0，0，0)和(0，0，1)这2个，因此，pa为ON的概率是1/4。同样的，可求取na、pb、nb、pc、nc的为ON的概率。

然后，由上述P沟道晶体管及N沟道晶体管的特性，也能如图18所示那样求取信息输入口D、E的状态。因此，根据D、E的状态概率，对pd、nd也能同样地求出为ON的概率。

然后，P沟道部输入状态概率，是pa、pb、pc、pd的ON概率的平均值，即，(1/4+1/2+1/2+3/8)/4＝13/32。同样，N沟道部输入状态概率，为na、nb、nc、nd的ON概率的平均值，即(3/4+1/2+1/2+5/8)/4＝19/32。图16(a)的单元的输入状态概率，为P沟道部输入状态概率和N沟道部输入状态概率的平均值，即，(13/32+19/32)/2＝0.5。再者，单元的输入状态概率，也就是CMOS逻辑电路的情况，为0.5。此次为了说明特意通过计算求出。

下面，对ON电阻值进行考察。本实施例中，设P沟道晶体管和N沟道晶体管的单位ON电阻值彼此相等。在栅极宽1μm的P沟道晶体管或者N沟道晶体管的漏极源极之间施加1.5V电压时，当从源极流向漏极的电流为0.2A，对应栅极宽1μm的ON电阻值Ron，为

Ron＝1.5V/0.2A＝7.5Ω

P沟道部ON电阻为7.5Ω、N沟道部ON电阻为7.5Ω，而ON电阻值为其平均值，即7.5Ω。

用以上的值，进行特定单元电阻成分计算处理S32，计算出特定单元电阻值c。即，

c＝(α×γ×a×w/b)/β

＝(0.5×2.5×7.5×1/6.5)/4

＝0.36Ω

这是图16(a)的元件的特定单元电阻值61。

接下来，对图16(b)的元件进行说明。图16(b)的元件为所谓的反相器，若在输入I中输入“1”，则在输出O中输出“0”；另一方面若在输入I中输入“0”，则在输入O中输出“1”。即，使输入的信息反转的这种功能。

图19为这种样式的反相器的电路设计的示例。这里，为了方便，设P沟道晶体管的栅极宽为6、N沟道晶体管的栅极宽为2。二者的平均值，即(2+6)/2＝4，为栅极宽统计信息。另外，由于P沟道部串联系数为1、N沟道部串联系数为1，因此它们的值之和，即1+1＝2，为单元内部串联统计信息。另外，多段单元统计信息为1。

下面求取输入状态概率。与图16(a)的元件所使用的方法相同，由于求出P沟道部输入状态概率为1/2，N沟道部输入状态概率为1/2，因此，

{(1/2+1/2)/2}＝0.5

另外，使用与图16(a)的元件相同的制造工序、相同的类型的晶体管，设ON电阻值也相样为7.5Ω。

用以上的值，由

c＝(α×γ×a×w/b)/β

 ＝(0.5×2×7.5×1/4)/4

 ＝0.47Ω

作为图19的反相器的特定单元电阻，得到0.47Ω。

此结果，对图16(a)的元件，和图16(b)的反相器，分别求出电阻值。

然后，在图12中，设特定单元个数58具有内容为使用1个图16(a)的元件和1个图16(b)的反相器的信息，另外，设全部单元数52为使用1个图16(a)的元件和1个图16(b)的元件。通过全部单元的电阻成分并联合并处理S34，将图16(a)的元件和图16(b)的反相器看作并联连接，进行计算。

1/(1/0.36+1/0.47)＝0.20

即，MOS电阻Rmos为0.20Ω。

由于以上的处理结果，配线电阻Rline为0.74Ω，去耦电容电阻Rcap为1.0Ω，MOS电阻Rmos为0.20Ω，通过上述式(1)，得到

Ri＝0.74+1/(1/1.0+1/0.2)＝0.91Ω

通过上述本实施方式，通过将至少2个电源配线的电阻值、去耦电容的电阻值、和晶体管的电阻值分别一个一个地计算出来，能够将它们的总和，即半导体集成电路的内部电阻值，高精度且短时间地求出。

(第2实施方式)

本发明的第2实施方式，配线电阻计算模块32中的处理、即求取配线电阻的方法，与上述的第1实施方式不同。在本实施方式中，从由于单元中流有电流而产生的电源配线中的压降值的平均值、和流经各单元中的全部电流，求取电源配线电阻。除此以外，只要没有特别说明，都与第1实施方式基本相同。

本实施方式中的处理，大致与如图7所示相同。流经电源电阻Rpower的电流I为引入全部单元的电流的总和Icell，其值可由在IR-Drop仿真中作为输入的单元各自的电流信息容易地计算出来。另外，设外部端子VDD和单元之间的电位差ΔV，为在IR-Drop仿真中作为输入的供给电源电压V0、与IR-Drop仿真的结果所得到的各单元的压降值的平均值V1之差。用ΔV及I、通过下式，计算出电源电阻Rpower。

Rpower＝ΔV/I

图20表示有关本实施方式的处理的图。如图20所示，通过IR-Drop仿真S11，求出由于在单元中流过电流而产生的电源配线中的压降值26。通过平均IR-Drop计算处理S41，将压降值26的平均值，作为平均IR-Drop值72求出。然后，通过电源电阻计算处理S42，由单元的消耗电流的总和71和平均IR-Drop值72，求出电阻值Rpower。

下面，用实际的值进行说明。在图8中，设流经单元25a～25c的电流分别为100mA、120mA、100mA，单元25a～25c的电压分别为1.39V、1.375V、1.35V，则平均IR-Drop值72为，

1.5-(1.39+1.375+1.35)/3＝0.13V

另外，单元25a～25c中的电流总和71为，

100+120+100＝320mA

因此，算出电源电阻Rpower为，

Rpower＝ΔV/I

      ＝0.13/0.32

      ＝0.41Ω

当然，地电阻Rground同样也可计算出来。

根据本实施方式，通过使用由于单元中流有电流而产生的电源配线中的压降的平均值、和单元电流的总和，能够以较短时间求出配线电阻。

(第3实施方式)

本发明的第3实施方式，其去耦电容电阻的计算方法，与上述的第1实施方式不同。本实施方式中，求取电阻时不对单元模拟。除此以外，只要没有特别说明，与第1实施方式基本相同。

图9中，由进行了LPE处理S21的布局后网表42，只提取电阻值来进行简化。现在，设有图21所示的这么一个电路，A-B间的电阻值，根据下式进行计算。

a+1/(1/(b+c)+1/(d+e))+f即，通过简化，可以求出1个电阻值。现在，设电阻值a～f分别为1、2、2、1、3、3Ω，根据上式，由于A-B间的电阻值为6Ω，因此去耦电容电阻Rcap也为6Ω。

通过本实施方式，即使存在有由没有预先模拟的去耦电容组成的CAP时，也可以计算出电阻值。

(第4实施方式)

本发明的第4实施方式，其去耦电容电阻的计算方法，与上述的第1实施方式不同。本实施方式中，对于电容单元，由其面积计算出个数，将它门看作并联连接，以计算出去耦电容电阻。除此以外，如没有特别说明，与第1实施方式基本相同。

图22为有关本实施方式的去耦电容电阻计算模块的动作图。如图22所示，根据电容单元面积81计算出电容单元个数82，将这些计算出个数的电容单元看作并联连接，进行电容电阻并联合并处理S51。由于电容单元一般都并联配置，因此电容单元所具有的电阻也还是并联连接的关系。从而，电容电阻并联合并处理S51，只要将对应1个电容单元的电阻83、以电容单元个数82的数量进行并联相加处理就行，因此能够将去耦电容电阻Rcap通过简单的表达式迅速计算出来。

下面用具体的值进行说明。如图23所示，设有边长为10mm的芯片84。由于边长为10mm，因此芯片84的面积为100mm²。芯片84内分布的点表示CAP。设平均每个CAP的面积为0.01mm²、电阻值2Ω。这里，用面积计算方法(tool)，求取芯片84内存在有多少CAP。通过面积计算方法，可知将CAP的面积全部加起来为1mm²。即，芯片84内存在有100个CAP。因此，在图22中，由于电容单元数82为100、每个电容单元的电阻83为2Ω，因此通过电容电阻并联合并处理S51，求出去耦电容电阻Rcap为0.02Ω。

去耦电容设备，是为了降低噪声等目的而插入的设备。通过本实施方式，由于将插入数量或插入面积作为参数，可将电容值和电阻值一起计算出来，因此在设计阶段中，就能插入最合适数量的去耦电容。

另外，当希望以较高精度求取去耦电容电阻时，优选将电容单元的个数或者面积、及每1电容单元的电阻值对应电容单元的种类建立库。另一方面，为了便于计算，也可不考虑电容单元的种类，使用电容单元整体的个数或面积、和统一的电阻值。

(第5实施方式)

本发明的第5实施方式，当求取单元电阻时不特定单元这点，与上述的第1及第2实施方式不同。除此以外，如没有特别说明，与第1实施方式基本相同。

图24及图25为表示有关本实施方式中的MOS电阻计算模块34中的动作的图。与上述的第1实施方式所示的图11及图12不同的地方在于，不求取特定单元个数58这点。在单元电阻成分计算处理S61中，作为单元电阻91，只求出一种单元电阻值。然后在全部单元的电阻成分并联合并处理S62中，看作将具有单元电阻91的单元，以全部单元数52的数量并联连接，来求取MOS电阻Rmos。

再者，单元电阻91，可根据用户的喜好从软库57中选择，也可将其信息输入到单元间连接信息51中。

通过本实施方式，由于计算量比第1实施方式有所减少，因此能在更短的时间内计算出电阻值。

(第6实施方式)

本发明的第6实施方式，当求取特定单元电阻61时、使用硬库(Hardlibrary)这一点，与上述的第1实施方式不同。除此以外，如没有特别说明，与第1实施方式基本相同。

图26为表示有关本实施方式的MOS电阻计算模块34的动作的图，为上述第1实施方式所示的图11的一个变形例。在图26中，通过网表抽取处理S71，从每种特定单元的掩模布图信息101中，抽取特定单元的布局信息。再有，通过特定单元布局信息抽取处理S72，抽取每种特定单元的多段单元系数102、栅极宽103、单元内部串联系数104的各个系数，并预先存放于硬库105。

然后，通过特定单元电阻成分计算处理S32，用半导体集成电路中使用的特定单元的输入状态概率56、硬库105、及ON电阻值60，计算出特定单元电阻61。这里从硬库105中，对每种单元，选出多段单元系数102、栅极宽103、及单元内部串联系数104的各个系数。将此过程，仅以特定单元的种类反复。

接下来，与图12相同，通过特定单元的电阻成分并联合并处理S33，用特定单元电阻61和特定单元个数58，计算出特定单元的合成电阻；再通过全部单元的电阻成分并联合并处理S34，用特定单元的合成电阻和全部单元数52，计算出MOS电阻Rmos。

本实施方式的方法，即使在布局完成后也可以适用，能够以更高精度对MOS电阻进行计算。

(第7实施方式)

本发明的第7实施方式，在晶体管级设计中对MOS电阻进行推定这一点上，与上述的第1实施方式不同。除此以外，如没有特别说明，与第1实施方式基本相同。配线电阻及去耦电容电阻的计算，与第1实施方式相同。

图27及图28为表示有关本实施方式的MOS电阻计算模块34的动作的图。此例中，从布局中抽取包含电阻的晶体管级的网表，并从中按每个晶体管(MOS)抽取输入状态概率、并联/串联的连接状态、及MOS宽。然后，使用合并由工序决定的电阻值，按每个晶体管计算出MOS电阻。

首先，从掩模布图信息111中读取布局信息，通过网表抽取处理S81，抽取晶体管级MOS网表112及全部晶体管数113。在此网表抽取处理S81中，使用一般的LPE(Layout Parasitic Extraction)工具。

接下来，根据此晶体管级MOS网表112，通过特定晶体管的信息抽取处理S82，求取输入状态概率114、MOS宽115、及串联系数116。输入状态概率，用仿真中使用的那样的概率传播方法进行计算。串联系数116，为表示各晶体管是并联(“1”)还是不是并联(“0”)的系数。

接下来，用输入状态概率114、MOS宽115及ON电阻值117，通过特定晶体管的电阻成分计算处理S83，求取特定晶体管电阻118。具体来说，从MOS宽115使用ON电阻值117，分别对串联系数“0”“1”求取该MOS宽的电阻值。通过将其乘以当晶体管为ON时的输入状态概率114，计算出有效的电阻值。

如图28所示，特定晶体管电阻118，通过与对应的串联系数116进行关联，可以分成串联系数“1”的第1特定晶体管电阻118a、和串联系数“0”的第2特定晶体管电阻118b。根据第1特定晶体管电阻118a，用电阻成分串联合并处理S84，求取串联合并处理后电阻119。

接下来，通过全部晶体管的电阻成分并联合并处理S85，根据第2特定晶体管电阻118、串联合并处理后电阻119及全部晶体管数113，求取MOS电阻Rmos。

通过本实施方式，由于对各晶体管逐个计算出电阻值，因此能够高精度地计算出MOS电阻。另外，通过将串联合并和并联合并分开进行，避免进行由复杂的电阻网络简化带来的计算，从而能用简单的表达式高速处理。

(第8实施方式)

本发明的第8实施方式，在下述这一点上，与上述第1实施方式不同，即从布局中抽取包含电阻的晶体管级的网表，并将MOS置换为电阻元件，再根据施加电压时的耗电量或消耗电流，求取MOS电阻。除此以外，如没有特别说明，与第1实施方式基本相同。

上述图27及图29为表示有关本实施方式的MOS电阻计算模块34的动作的图。首先，如图27所示，与上述第7实施方式相同，求取特定晶体管电阻118及晶体管级MOS网表112。然后如图29所示，通过MOS置换处理S91，根据特定晶体管电阻118及晶体管级MOS网表112，生成只由电阻构成的晶体管级电阻网表121。具体来说，将晶体管级MOS网表112中的特定晶体管，置换为与该特定晶体管对应的电阻元件。

接下来，通过耗电量处理S92，根据电压施加信息122及晶体管级电阻网表121，求取消耗电流123。具体来说，通过实施SPICE等的仿真来计算。然后，通过晶体管电阻成分计算处理S93，根据电压施加信息122及消耗电流123求取MOS电阻Rmos。具体来说，通过将电压施加信息122用消耗电流123除来计算。

通过本实施方式，由于使用基尔霍夫定律，能更高速地计算出MOS电阻。另外，即使对于不能仅以串联合并处理和并联合并处理就能简化的形状的特殊布局，也能高速地计算出MOS电阻。

(第9实施方式)

本发明的第9实施方式，在下述这一点上，与上述第1实施方式不同，即预先对几个布局求取MOS电阻和全部晶体管数，并求出晶体管数和MOS电阻的相关的统计信息，在新布局中，根据基于此统计信息的晶体管数、求出MOS电阻Rmos。除此以外，如没有特别说明，与第1实施方式基本相同。

图30及图31为表示本实施方式中的MOS电阻计算模块34的动作的图。如图30所示，根据栅极级或晶体管级的网表数据131，通过晶体管数计算处理S101，对全部晶体管数132进行计算。另外，根据对基于几个布局计算得到的、输入状态概率统计信息133、MOS宽统计信息134、串联系数统计信息135及ON电阻值136，通过平均晶体管电阻成分计算处理S102，预先求取平均晶体管电阻137。

然后如图31所示，通过全部晶体管的电阻成分并联合并处理S103，将全部晶体管数132与平均晶体管电阻137相乘，求出MOS电阻Rmos。

通过本实施方式，由于能在布局完成前对MOS电阻进行计算，因此便于给设计提供反馈。

(第10实施方式)

本发明的第10实施方式，是关于阶层电阻推定方法，其特征在于，将第1实施方式中的图4所示的电阻推定方法，对LSI内的阶层块予以应用。

图32为示意性表示LSI的阶层结构的图。如图32所示，近来在LSI的设计中，为了获得期望的功能，一般使用将LSI2A分割为阶层块(BLOCK A、B、C)来进行设计的方法。特别是在被称作系统LSI的大规模LSI中，不是将系统整体一次设计，而是广泛使用对每个功能块进行阶层分割来进行设计的方法。

本实施方式中，首先，对每个阶层块计算出电阻。然后，用计算出的每个阶层块的电阻值，求取LSI整体的电阻值。

图33为将具有阶层结构的LSI2A内部的电阻进行模型化后的图。如图33所示，将各阶层块BLOCKA、B、C的内部电阻分别分为4类电阻。即，电源配线电阻Rpower、地配线电阻Rground、去耦电容电阻Rcap、及MOS电阻Rmos。电源配线电阻Rpower及地配线电阻Rground通过上述各实施方式中的配线电阻计算模块32计算出来，同样，电容电阻Rcap通过去耦电容电阻计算模块33计算出来，MOS电阻Rmos通过MOS电阻计算模块34计算出来。

然后，阶层块内电阻Ra、Rb、Rc，分别用下式表示。

Ra、Rb、Rc＝Rpower+Rground+1/(1/Rcap+1/Rmos)

图34为表示本实施方式中的电阻值计算方法的图。首先，用LSI整体的掩模布图信息141、及表示构成该LSI的块的种类的块信息142，通过对每个块的电阻计算处理S111，进行针对每个阶层块的电阻值计算。处理S111，如图4所示进行，对全部块，反复实施(S112)。然后，通过1个芯片电阻计算处理S113，将针对各阶层块计算出来的电阻值，对应串联或并联的连接关系进行合成，并计算出1个芯片的电阻值Ri。

再者，利用阶层结构，当包含有多个同种阶层块时，通过再次利用已经求出的该阶层块的电阻值，可以更高速地计算出LSI的电阻。

另外如图35所示，考虑了低耗电量的LSI2B，有时具有将特定的块的电源切断的控制电路26。这里例如在通常模式中，当由控制电路26切断供给块BLOCK B的电源时，则不对BLCOK B进行对每个块的电阻计算处理S111。或者，也可用电源切断控制向量，来决定对每个块的电阻计算处理S111的实施。

此外，考虑电源切断的块的情况只是一个示例，也可能要控制对采取施加影响给等价电源那样的动作模式的块的电阻值。这样，可以以较高精度来进行电阻推定。

(第11实施方式)

对本发明的第11实施方式中的方法进行说明。图36为，在图1所示的LSI的内部模型上，添加了封装(package)及引线接合(wire bonding)的寄生电阻的LSI内部模型。图36的LSI内部模型1A，除了图1中的电阻Ri、等价电源电容Ci、等价封装电感Lpackage、及电流源Ii，还组入了封装及引线接合的寄生电阻Rpackage。

这里，寄生电阻Rpackage为封装固有的值，通过一次实测求取并入库，可以较容易地导出。对于包含这种寄生电阻的LSI模型1A，依照图4所示的顺序，对电阻Ri进行推定。

通过本实施方式，考虑封装及引线接合的寄生电阻Rpackage，可以进一步进行高精度的EMI噪声推定。

(第12实施方式)

本发明的第12实施方式，在将图36所示的LSI内部模型1A的电阻及等价电源电容进行离散模型化这一点上，与第11实施方式不同。除此以外，如没有特别说明，与第11实施方式基本相同。

图37为本实施方式中使用的LSI内部模型1B，是将图36所示的LSI内部模型1A的电阻及等价电源电容进行了离散模型化后的形式。即，将电阻Ri置换为配线电阻Rline、MOS电阻Rmos及去耦电容电阻Rcap，再将电容Ci置换为配线电容Cline、MOS电容Cmos及去耦电容电容Ccap，并进行模型化。这里，配线电阻Rline，再根据各电容和动作的MOS晶体管的位置关系，进行与Rline_A、Rline_B、Rline_C的离散模型化。

图38为当应用图37所示的LSI内部模型时、有关本实施方式中的电阻值计算方法的全体动作图。如图38所示，用掩模布图信息31，通过配线阻抗电阻计算模块32A计算出配线电阻Rline、通过去耦电容阻抗电阻计算模块33A计算出电容阻抗电阻Rcap、通过MOS阻抗电阻计算模块34A计算出MOS阻抗电阻Rmos。

对于配线电阻分割处理S121，参照示意图图39进行说明。如图39所示，当MOS晶体管Cmos_B动作时，若考虑电流的供给，则有：从去耦电容Ccap供给的电流、从配线电容Cline供给的电流、从没有动作的MOSCmos_A供给的电流、及从电源焊盘(外部端子)供给的电流。

若关注去耦电容Ccap，当去耦电容从MOS晶体管Cmos_B分离时，由于考虑受到配线电阻的影响，因此视为存在配线电阻Rline_B、Rline_C。下面若关注没有动作的Cmos_A，由于在没有动作的MOS附近一般存在正在动作的MOS，Cmos_B和Cmos_A的距离非常短，因此可以认为不受配线电阻的影响而不推定它们之间的配线电阻。

下面若关注配线电容Cline，配线电容在全部配线中都存在，有与MOS晶体管Cmos_B距离近的、远的等各种形式。因此，这里是估算平均配线电容的意思，在配线电阻Rline_B、Rline_C间配置配线电容Cline。这样，对于配线电阻，基于各电容和动作的MOS晶体管的位置关系，决定配线电阻Rline_A、Rline_B、Rline_C的位置关系。

接下来，对计算方法进行具体说明。首先一开始，通过上述第1实施方式等中所说明的方法，计算出配线阻抗电阻Rline。Rline_A是从焊盘到与焊盘最近的电容的电源配线电阻，可以应用第8实施方式中MOS电阻计算中所使用的方法进行计算。即，在焊盘和离焊盘最近的电容之间的电源配线电阻网络中，施加电压，并由耗电量或消耗电流通过欧姆定律，计算出电源配线电阻。或者，可通过看作晶体管电阻为0、电容电阻为0，来连接到电源配线电阻网络和地配线电阻网络，生成配线网络，并对此使用第8实施方式的方法，计算出Rline_A。

从Rline中减去Rline_A剩下的是Rline_B、Rline_C。Rline_B、Rline_C的决定方法也是各种各样，这里为了简单，以Rline_B与Rline_C相等设定它们的值。这样处理后实施配线电阻分割处理S121的结果，得到分割配线电阻Rline_A、Rline_B、Rline_C。

如上所述，依照本实施方式，通过将MOS电阻Rmos、电容电阻Rcap、及分割配线电阻Rline_A、Rline_B、Rline_C的各值，离散应用到图37所示的LSI内部模型1B中，能够进行更高精度的电阻推定。

再者，图37的LSI模型和图38的动作图只能是一个示例，根据布局的不同，也能获得例如图40这样的LSI模型1C等各种离散模型，当然也存在对应离散模型的处理。

按照上述的本发明，由于能够以更高精度和更短时间对LSI内部的电阻进行求取，因此可以对LSI内部产生的EMI进行推定，从而提高LSI设计、制造的效率。

Claims (12)

1.一种电阻值计算方法，是对一种半导体集成电路的内部电阻值进行计算的方法，该半导体集成电路具备：分别与第1及第2外部端子电连接的第1及第2电源配线；和分别连接于所述第1及第2电源配线之间、具有晶体管或者去耦电容的多个单元；其特征在于，具备：

由所述半导体集成电路的掩模布图信息，对是所述第1及第2电源配线的电阻值的第1电阻值进行计算的第1工序；和

由所述掩模布图信息，对是所述多个单元具有的去耦电容的电阻值的第2电阻值进行计算的第2工序；和

由所述掩模布图信息，对是所述多个单元具有的晶体管的电阻值的第3电阻值进行计算的第3工序；和

由所述第1～第3工序中分别得到的所述第1～第3电阻值，对所述第1及第2外部端子间的电阻值进行计算的第4工序。

2.根据权利要求1所述的电阻值计算方法，其特征在于，

当设所述第1～第3电阻值，分别为Rline、Rcap、Rcoms时，所述第4工序中计算的电阻值Ri，通过公式

Ri＝Rline+(1/(1/Rmos+1/Rcap))

计算出来。

3.根据权利要求1所述的电阻值计算方法，其特征在于，

所述第1工序，

对所述第1及第2电源配线，分别实施：

假设所述多个单元中分别流有电流，按每个单元分别求取此时流经该单元的电流值和该电源配线中的压降值的步骤；和

由求出的电流值及压降值，对电阻值分别进行计算的步骤；和

将求出的各电阻值并联连接的情况下的总电阻值，作为该电源配线的电阻值求取的步骤；

并使用对所述第1及第2电源配线分别求出的电阻值，求取所述第1电阻值。

4.根据权利要求1所述的电阻值计算方法，其特征在于，

所述第1工序，

对所述第1及第2电源配线，分别实施：

假设所述多个单元中流有电流，将流过各单元的电流的总和、和各单元中的压降值的平均值求出的步骤；和

从求出的电流总和及压降值的平均值，对该电源配线的电阻值进行计算的步骤；

并使用对所述第1及第2电源配线分别求出的电阻值，求取所述第1电阻值。

5.根据权利要求3或4所述的电阻值计算方法，其特征在于：

所述第1工序中，进行IR-DROP仿真，并求出电源配线或单元中的压降值。

6.根据权利要求1所述的电阻值计算方法，其特征在于，

所述第2工序，具备以下步骤：

对所述掩模布图信息进行LPE处理，并对具有去耦电容的各单元，收集电阻信息的步骤；和

根据获取的电阻信息，分别求取具有所述去耦电容的各单元的电阻值的步骤；和

将求出的各电阻值并联连接的情况下的总电阻值，作为所述第2电阻值求取的步骤。

7.根据权利要求1所述的电阻值计算方法，其特征在于，

所述第3工序，具备以下步骤：

按种类，将单元的电阻值作为特定单元电阻来求取的步骤；和

将所述半导体集成电路中包含的单元的各种类的个数，作为特定单元个数来求取的步骤；和

使用求出的特定单元电阻及特定单元个数，对所述半导体集成电路中包含的电阻值，按种类进行计算的步骤；和

将求出的各电阻值并联连接的情况下的总电阻值，作为所述第3电阻值求取的步骤。

8.根据权利要求7所述的电阻值计算方法，其特征在于，

当求取所述特定单元电阻时，

将该种类的单元具有的晶体管的栅极宽的平均值，作为栅极宽统计信息求取；

将该种类的单元具有的晶体管串联连接的个数的平均值，作为单元内部串联系数统计信息求取；

将该种类的单元具有的晶体管并联连接的个数的平均值，作为多段单元系数统计信息求取；

使用所述栅极宽统计信息、单元内部串联系数统计信息及多段单元系数统计信息和为所述晶体管导通的概率的输入状态概率以及预定的栅极宽的晶体管的导通电阻值，对该种类的单元的特定单元电阻进行计算。

9.根据权利要求8所述的电阻值计算方法，其特征在于：

当设输入状态概率为α、单元内部串联系数统计信息为γ、导通电阻值为a、预定的栅极宽为w、栅极宽统计信息为b、多段单元系数统计信息为β时，

特定单元电阻c，通过公式：

c＝(α×γ×a×w/b)/β

来计算。

10.根据权利要求1所述的电阻值计算方法，其特征在于，

所述第3工序，具备以下步骤：

作为特定单元电阻，只求取一种单元的电阻值的步骤；和

求取所述半导体集成电路包含的单元的个数的步骤；和

将所述特定单元电阻、仅以求出的个数并联连接的情况下的总电阻值，作为所述第3电阻值求取的步骤。

11.根据权利要求10所述的电阻值计算方法，其特征在于，

当求取所述特定单元电阻时，

将该种单元具有的晶体管的栅极宽的平均值，作为栅极宽统计信息来求取；

将该种单元具有的晶体管串联连接的个数的平均值，作为单元内部串联系数统计信息来求取；

将该种单元具有的晶体管并联连接的个数的平均值，作为多段单元系数统计信息来求取；

使用所述栅极宽统计信息、单元内部串联系数统计信息及多段单元系数统计信息和为所述晶体管导通的概率的输入状态概率以及预定的栅极宽的晶体管的导通电阻值，对该种类单元的特定单元电阻进行计算。

12.根据权利要求11所述的电阻值计算方法，其特征在于：

当设输入状态概率为α、单元内部串联系数统计信息为γ、导通电阻值为a、预定的栅极宽为w、栅极宽统计信息为b、多段单元系数统计信息为β时，

特定单元电阻c，通过公式

c＝(α×γ×a×w/b)/β

计算。

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