CN1780148A - 输入输出电路和半导体输入输出装置 - Google Patents

Abstract

提供一种可以防止增大功耗的输入输出电路以及半导体输入输出装置。三态输出电路(输入输出电路)1具有：P－MOS晶体管65，基于允许信号oe来驱动输出接点PADo；P－MOS晶体管64，用于控制连接在P－MOS晶体管65栅极上的节点pg的电位；单触发脉冲发生电路10，在允许信号oe的信号电平发生了转变时，输出规定时间宽度的脉冲信号oe5和－oe5；以及，偏置电路30，在输出脉冲信号oe5和－oe5期间，产生用于控制P－MOS晶体管64的偏置电压Vbias，并将偏置电压Vbias施加到P－MOS晶体管64的栅极。

Description

输入输出电路和半导体输入输出装置

技术领域

本发明涉及输入输出电路以及半导体输入输出装置，特别涉及具有以下耐受功能的输入输出电路以及半导体输入输出装置：可对输入输出端子施加比工作电压还要高的外部电源电压，另外，可将输出电位升高至外部电源电压。

背景技术

伴随着近年来的半导体集成电路的低功耗化，低电压化不断发展。但是，在电源电压不同即信号电平不同的半导体集成电路之间进行连接的情况下，具体而言，例如在连接了在3.3V电源电压下工作的半导体集成电路(以下简称为3V系列的半导体集成电路)以及在5V的电源电压下工作的半导体集成电路(以下简称为5V系列的半导体集成电路)的情况下，在较低一方的电源电压下工作的半导体集成电路(这里是3V系列的半导体集成电路)不耐受较高一方的电源电压(这里是5V)，有破损的可能性。

为了处理这种问题，以往，一般是将可施加比内部电源电压高的外部电源电压的输入输出电路，或者是，可升高至比内部电源电压高的外部电源电压的输入输出电路用作针对低电压侧的半导体集成电路的信号接口。

这种输入输出电路公开在例如是以下所示的专利文献1或专利文献2中。以往的技术具有以下结构：将用于升高(pull up)的第1p沟道型MOS(金属氧化物半导体)晶体管(以下简称为P-MOS晶体管)与用于降低(pull down)的第1n沟道型MOS晶体管(以下简称为N-MOS晶体管)串联连接，在该连接部分上连接了外部接点(pad)的结构。在第1P-MOS晶体管的栅极和输出接点之间，设置了由第2P-MOS晶体管构成的开关。在第1N-MOS晶体管的漏极和输出接点之间设置了第2N-MOS晶体管，用于使施加到第1N-MOS晶体管的源极-漏极间的电压降低。在该结构中，例如，在对输出接点施加了比内部电源电压还要高的外部电压的情况下，第2P-MOS晶体管导通。由此，第2P-MOS晶体管用作输出用的晶体管。此时，由于第1P-MOS晶体管的栅极电位变为外部电压而使第1P-MOS晶体管截止，因此，防止了电流从输出接点流向内部电源电压一侧。由于即便在对输出接点施加了大于等于第1N-MOS晶体管的耐压的电压的情况下，也可以利用第2N-MOS晶体管来降低施加在第1N-MOS晶体管的源极-漏极间的电压，因此，防止了由于施加到输出接点上的电压所引起第1N-MOS晶体管破损。

(专利文献1)特开平9-139087号公报

(专利文献2)特开2002-280892号公报

发明内容

(发明所要解决的课题)

在上述使用已有技术的输入输出电路中，在对输出接点施加了比内部电源电压还要高的外部电压时，电流经由对栅极施加了内部电源电压的第2P-MOS晶体管，流向连接到第1P-MOS晶体管的栅极的节点。由此，由于将该节点即第1P-MOS晶体管的栅极升高至外部电压而使第1P-MOS晶体管截止，因此，阻断了从输出接点至内部电源电压一侧的电流通路。

但是，在这种结构中，例如在通常操作中，在第1P-MOS晶体管导通的状态下，在向输出接点施加了内部电源电压以上的外部电源电压的情况下，到第1P-MOS晶体管截止之前花费了一些时间。即，在将第1P-MOS晶体管的栅极电位升高到外部电源电压之前的期间内，第1P-MOS会持续为导通，会包含来自外部电源电压的电流对第1P-MOS晶体管的栅极进行充电的分量，以及包含经由第1P-MOS晶体管流向内部电源电压侧的分量。为此，在第1P-MOS晶体管为截止之前的期间，花费了一些时间来提高第1P-MOS晶体管的栅极电位(即，在提高波形中产生了阶梯差)，结果产生了功耗增大的问题。

因此，本发明是鉴于上述问题而作出的，目的在于提供一种输入输出电路以及半导体输入输出装置，它可以防止功耗的增大。

(用于解决问题的手段)

为达到上述目的，本发明的输入输出电路如此构成，它具有：第1晶体管，基于规定信号来驱动输出部；第2晶体管，用于控制连接到第1晶体管栅极上的节点的电位；脉冲发生电路，在规定信号的信号电平转变时输出规定宽度的脉冲；以及，偏置电路，在输出脉冲期间，产生用于控制第2晶体管的偏置电压，并将偏置电压施加到第2晶体管的栅极。

规定信号例如是允许(enable)信号从H电平转变到L电平时，产生了规定时间宽度的脉冲，在输出该脉冲期间，从偏置电路向第2晶体管的栅极施加偏置电压而构成，由此，在该期间内，即便对输出部施加了例如是比内部电压还要高的外部电压，也有可能经由第2晶体管将连接到第1晶体管栅极的节点的电位快速提高到外部电压。由此，即便在上述状况下，也可能可靠地使第1晶体管截止，从而能够防止从输出部至内部电压侧形成电流通路。其结果能够防止功耗的增大。

由于是能够仅仅在输出脉冲期间从偏置电路输出用于使例如是第2晶体管容易流过电流的偏置电压的结构，因此，在该期间之外，在第2晶体管的栅极上施加能够使其截止的电压的结构。因此，是这样一种结构，例如输出部变为不定状态后，即便输出部的电位变为使N-MOS晶体管和P-MOS晶体管同时导通的电位(中间电位)，但如果是上述期间之外，则不使第2晶体管导通。由此，即便在上述这种状况下，也能够防止形成从连接到第1晶体管栅极上的节点经由第2晶体管到输出部的电流通路，结果，能够防止功耗的增大。

(发明效果)

根据本发明，能够实现可防止增大功耗的输入输出电路以及半导体输入输出装置。即，基于本发明，例如在能够将输出迅速升高到外部电压的同时，即便 输出变为不定状态下，也能够实现可防止穿透电流在接受输出的逆变器上流动的输入输出电路以及半导体输入输出装置。

附图说明

图1是表示根据本发明实施例1的三态输出电路1的结构的电路图。

图2图示了根据本发明实施例1的三态输出电路1中单触发脉冲发生电路10内部的信号波形。

图3是表示根据本发明实施例2的三态输出电路2的结构的电路图。

图4是表示根据本发明实施例3的三态输入电路3的结构的电路图。

图5是表示根据本发明实施例4的双向电路结构4的等效电路图。

图6是表示根据本发明实施例5的双向电路结构5的等效电路图。

图7图示了根据本发明实施例6的半导体输入输出装置9的使用例。

具体实施方式

以下，将详细说明用于实施本发明的最佳方式以及附图。

实施例1

首先，使用附图对本发明的实施例1进行详细说明。在本实施例中，作为根据本发明的输入输出电路，例举了一种具有耐受功能的三态输出电路：它可以对输出端施加比工作电压高的外部电源电压，还可以将输出电位升高到外部电源电压。该三态输出电路是输出接口。

(结构)

图1是表示本实施例的三态输出电路1的结构的电路图。如图1所示，三态输出电路1具有单触发脉冲发生器10、OE·PAD电位判断电路20、偏置电路30、浮阱(floating well)充电电路40、传输门50、2输入与非电路(以下称为2输入NAND电路)61、逆变器62、2输入或非电路(以下称为2输入NOR电路)63、P-MOS晶体管64(第2晶体管)和65(第1晶体管)、N-MOS晶体管66(第3晶体管)和67(第4晶体管)、以及电阻68，从输入端子A输入的输入信号a从输出接点PADo(输出部)输出。

但是，在三态输出电路1中，设置了基于输出接点允许信号(规定信号)oe而将输出设置为许可或不许可的结构。即，例如在向输入端子OE输入了H电平的允许信号oe(这里，是用于允许输出的信号)，三态输出电路1从输出接点PADo输出被输入到输入端子A上的输入信号a(许可输出)。例如，在向输入端OE输入了L电平的允许信号oe(这里是用于不允许输出的信号)，三态输出电路将输出设为不定状态即高阻抗(以下简称为高Z状态)，从而阻断了来自输出接点PADo的输出(不许可输出)。

以下，将更加详细地说明三态输出电路1的结构。如图1所示，输入端子A分别连接至设置于三态输出电路1的输出级上的2输入NAND电路61的一方输入以及2输入NOR电路63的一方输入上。2输入NAND电路61的另一方输入上连接了输入端子OE。因此，2输入NAND电路61仅仅在输入信号a和允许信号oe共同为H电平时才输出L电平。2输入NAND电路61的输出经由后述的传输门50而连接到设置于三态输出电路1的输出级上的P-MOS晶体管65的栅极上。

在2输入NOR电路63的另一个输入端上，经由逆变器62而连接了输入端子OE。因此，2输入NOR电路63仅仅在输入信号a为L电平、允许信号oe为H电平(逆变器62的输出为L电平)时才输出H电平。2输入NOR电路63的输出连接在设置于三态输出电路1的输出级上的N-MOS晶体管67的栅极上。

在三态输出电路的输出级上设置了两个晶体管：2输入NAND电路61的输出经由后述的传输门50而连接到其栅极的P-MOS晶体管65；以及，2输入NOR电路63的输出连接到其栅极的N-MOS晶体管67。该P-MOS晶体管65和N-MOS晶体管67是用于驱动输出接点PADo的晶体管。

下面，具体说明P-MOS晶体管65和N-MOS晶体管67的操作，在允许信号oe和输入信号a共同为H电平时，从2输入NAND电路61输出的L电平经由传输门50施加到P-MOS晶体管65的栅极上。由此，P-MOS晶体管65导通，输出接点PADo和施加了内部电源电压VDDIO的电源线(以下简称为VDDIO)短路，所以，输出接点PADo的电位变为H电平。此时，由于从2输入NOR电路63输出了L电平，因此，N-MOS晶体管67截止。

允许信号oe为H电平且输入信号a为L电平时，N-MOS晶体管67的栅极上施加了从2输入NOR电路63输出的H电平。由此，N-MOS晶体管67导通，输出接点PADo经由N-MOS晶体管66和67而接地，所以，输出接点PADo的电位变为L电平。此时，由于从2输入NAND电路61输出了H电平，因此，P-MOS晶体管65处于截止状态。

另外，允许信号oe为L电平时，2输入NAND电路61输出H电平，2输入NOR电路63输出L电平。为此，P-MOS晶体管65和N-MOS晶体管67截止，输出接点PADo变为高Z状态。

P-MOS晶体管65的浮阱的电位(以下，简称为阱电位)，即后栅极(back gate)的电压利用后述的浮阱充电电路40被充电到VDDIO电平或者是外部电源电压(将其称为VTT)电平。就浮阱充电电路40而言，将在后述予以说明。在本说明中，将内部电源电压VDDIO设置为例如是3.3V(伏特)，将外部电源电压VTT设置为例如是5V。

在N-MOS晶体管67和地之间设置的N-MOS晶体管66(参见图1)的栅极上，通常施加有内部电源电压VDDIO。即通常为导通状态。

该N-MOS晶体管66是用于防止N-MOS晶体管67破损的保护元件。即，是本实施例中的耐受功能中的、用于实现可施加外部电源电压VTT的功能的电路元件。

例如，在输出接点PADo上施加了比内部电源电压VDDIO(＝3.3V)高的外部电源电压VTT(＝5V)的情况下，若将外部电源电压VTT和接地电位的电位差(即外部电源电压VTT＝5V)原封不动施加到N-MOS晶体管67的漏极-源极间，则N-MOS晶体管67耐受不了该电位差，存在会破损的可能。

因此，如图1所示，处于常导通状态的N-MOS晶体管66设置在输出接点PADo和N-MOS晶体管67之间。由此，施加在N-MOS晶体管67的漏极上的电压成为从施加在N-MOS晶体管66栅极上的电压中减去了N-MOS晶体管66的阈值电压Vthn后得到的电压(即降低了Vt)，因此，能够避免将输出接点PADo-地之间的电位差原封不动施加到N-MOS晶体管67的漏极-源极间。结果，能够防止N-MOS晶体管67的破损。

如图1所示，从输入端子OE输入的允许信号oe也被输入到单触发脉冲发生电路10。单触发脉冲发生电路10在允许信号oe从H电平转变到L电平时，用作输出规定时间宽度的脉冲状的信号(相当于以下所称的脉冲信号oe5和-oe5)。

如图1所示，该单触发脉冲发生电路10具有逆变器11(第1逆变器)、奇数个(在图1中为3个)逆变器12、13和14(第2逆变器)、2输入NAND电路15、以及逆变器16(第3逆变器)。逆变器11和2输入NAND电路15之间串联设置的逆变器(图1中的逆变器12-14)的个数是用于决定后述脉冲信号oe5和-oe5的时间宽度的要素。该逆变器的数目并不仅限于图1中例示的3个，可以根据需要有各种变化。但是，由于根据本实施例的单触发脉冲发生电路10使用2输入NAND电路15来生成脉冲信号oe5，因此，上述逆变器的数目有必要是奇数个。

单触发脉冲发生电路10中的逆变器11设置于该单触发脉冲发生电路10的输出级上。从输入端子OE输入的允许信号oe首先输入到该逆变器11的输入。逆变器11的输出分支为2支。一条分支连接到设置于单触发脉冲发生电路10的输出级上的2输入NAND电路15的一方输入上。另一条分支经由逆变器12、13和14而连接到该2输入NAND电路15的另一方的输入上。

这里，在图2中表示了输入到单触发脉冲发生电路10上的允许信号oe、各逆变器11、12、13和14分别输出的信号oe1、oe2、oe3和oe4、以及2输入NAND电路15输出的脉冲信号oe5的波形。

如图2所示，从输入端子OE输入了例如是从H电平变化为L电平的允许信号oe、即从允许输出变为禁止输出时的信号状态。该允许信号oe在逆变器11中反相后(参见图2中的信号oe1)，被输入到逆变器12和2输入NAND电路15的一方的输入上。

但是，通过逆变器11的信号受到延迟。在后述操作中，与之相同，通过逆变器12、13和14的信号也受到延迟。这里，设各逆变器11、12、13和14的延迟时间所引起的延迟时间分别为tdi。因此，如图2所示，信号oe1的上升沿比允许信号oe的下降沿仅仅延迟了时间tdi。同样，由于通过逆变器12、13和14的信号也受到的电路的延迟，因此，信号oe2的下降沿也比信号oe1的上升沿仅延迟了时间tdi。信号oe3的上升沿比允许信号oe2的下降沿仅仅延迟了时间tdi。信号oe4的下降沿也比信号oe3的上升沿仅延迟了时间tdi。

其结果，在2输入NAND电路15的另一输入上，输入了其上升沿与被输入到2输入NAND电路15一个输入上的信号oe1的上升沿相比延迟了3×tdi的信号oe4。若换言之，则是信号oe4被输入到比信号oe1延迟了3×tdi的2输入NAND电路15上。

2输入NAND电路15为了获取信号oe1和信号oe4的逻辑积，输出持有延迟时间的合计那么多的时间宽度(3×tdi)的脉冲信号oe5(参见图2)。但是，由于存在因2输入NAND电路15自身引起的电路的延迟，因此，若设该延迟时间为tda，则脉冲信号oe5的下降沿比信号oe1的上升沿仅延迟了延迟时间tda，脉冲信号oe5的上升沿比信号oe4的上升沿仅延迟了延迟时间tda(参见图2)。

返回图1，下面说明电路结构。如图1所示，从单触发脉冲发生电路10的2输入NAND电路15输出的信号oe5在被原样不动输入到OE·PAD电位判断电路20的同时，通过经由逆变器16而被反相，之后，被输入到OE·PAD电位判断电路20。

下面，具体说明该结构。设置于单触发脉冲发生电路10的输出级上的2输入NAND电路15的输出被分支。分支的一方连接到OE·PAD电位判断电路20的2输入NOR电路24的一方的输入，以及，连接到同一个OE·PAD电位判断电路20的构成时钟逆变器22的P-MOS晶体管22a的栅极上。即，脉冲信号oe5分别输入到OE·PAD电位判断电路20的2输入NOR电路24的一方的输入，以及用于控制时钟逆变器22工作/不工作的P-MOS晶体管22a的控制端子(栅极)上。

分支的另一方经由逆变器16后，分别连接到同一个OE·PAD电位判断电路20的构成时钟逆变器22的N-MOS晶体管22d的栅极，以及连接到同一个OE·PAD电位判断电路20的P-MOS晶体管23的栅极上。即，经反相的脉冲信号oe5(以下，简称为脉冲信号-oe5)被分别输入到用于控制时钟逆变器22工作/不工作的N-MOS晶体管22d的控制端子(栅极)上，以及输入到在时钟逆变器22不工作时，用于将内部电源电压VDDIO输入到2输入NOR电路24的另一输入上的P-MOS晶体管23的控制端子(栅极)上。

如此，被输入了脉冲信号oe5和-oe5的OE·PAD电位判断电路20是起到了以下作用的单元(电位判断输出电路)：在输出脉冲信号oe5和-oe5期间、即在允许信号oe的信号电平发生了转变时，判断输出接点PADo的电位，并基于该判断结果从后述的偏置电路30输出偏置电压Vbias的电压。

如图1所示，该OE·PAD电位判断电路20具有N-MOS晶体管21、时钟逆变器22、P-MOS晶体管23、输入NOR电路24、以及逆变器25。

设置于OE·PAD电位判断电路20的输入级上的N-MOS晶体管21通常将内部电源电压VDDIO施加于栅极上。即通常处于导通。N-MOS晶体管21的源极经由电阻68而连接到输出接点PADo上。N-MOS晶体管21的漏极从输出接点PADo看，分别连接在位于后级的构成时钟逆变器22的P-MOS晶体管22b和N-MOS晶体管22c的栅极上。

该N-MOS晶体管21是用于防止时钟逆变器22中的、特别是N-MOS晶体管22c的破损的保护元件。即，用于实现根据本实施例的耐受功能中的、可施加外部电源电压VTT的功能的电路元件。

时钟逆变器22经由电阻68来监视输出接点PADo的电位，特别是输出接点PADo的电位是比内部电源电压VDDIO(＝3.3V)高的外部电源电压VTT(＝5V)的情况下，若输出接点PADo的电位被原封不动施加到N-MOS晶体管22c的栅极上，则与上述说明过的N-MOS晶体管67相同，N-MOS晶体管22c就会不耐受外部电源电压VTT而存在会破损的可能。

因此，如图1所示，常导通状态的N-MOS晶体管21设置于输出接点PADo和时钟逆变器22之间。由此，由于N-MOS晶体管21中下落了Vt，因此，施加到N-MOS晶体管22c的栅极上的电位是从N-MOS晶体管21的栅极电位(该场合内部电源电压VDDIO)中减去阈值电压Vthn后的值、即变为VDDIO-Vthn，变为比施加在输出接点PADo上的外部电压VTT要低。

如此，通过设置N-MOS晶体管21，避免了将输出接点PADo的电位差原样施加到N-MOS晶体管22c的栅极上，其结果，防止了N-MOS晶体管22c的破损。

如上文所述，设置于OE·PAD电位判断电路20上的时钟逆变器22用作这样一种单元：监视输出接点PADo的电位，并基于该结果而使后述偏置电路30工作。如图1所示，该时钟逆变器22具有P-MOS晶体管22a和22b、N-MOS晶体管22c和22d串联连接在内部电源电压VDDIO-地之间的结构。

但是，在本实施例中，尽管使用了在内部电源电压VDDIO-地之间串联连接4个晶体管(2个P-MOS晶体管22a和22b，以及2个N-MOS晶体管22c和22d)所构成的时钟逆变器22，但是，本发明并不仅限于此，也可以是包含至少一个P-MOS晶体管和至少一个N-MOS晶体管的3个以上的晶体管串联连接在内部电源电压VDDIO-地之间构成。此时，通过在监视输出接点PADo的1组P-MOS晶体管和N-MOS晶体管以外的晶体管的栅极上，连接有2输入NAND电路15或逆变器16的输出，从而构成为在输出脉冲信号oe5或-oe5期间之外，在内部电源电压VDDIO-地之间执行阻断。

在时钟逆变器22中，多个漏极彼此连接的P-MOS晶体管22b和N-MOS晶体管22c的栅极，经由N-MOS晶体管21和电阻68而连接到输出接点PADo上。P-MOS晶体管22b的源极经由P-MOS晶体管22a连接到内部电源电压VDDIO上。P-MOS晶体管22a的栅极连接到单触发脉冲发生电路10中的2输入NAND电路15的输出上。即，P-MOS晶体管22a仅仅在输入了脉冲信号oe5时才导通。

N-MOS晶体管22c的源极经由N-MOS晶体管22d而接地。N-MOS晶体管22d的栅极连接到单触发脉冲发生电路10中的逆变器16的输出上。即，N-MOS晶体管22d仅仅在输入了脉冲信号-oe5时才导通。

根据这些结构，时钟逆变器22仅仅在输入了脉冲信号oe5和-oe5时，通过内部电源电压VDDIO-地之间被连接而执行操作，监视输出接点PADo的电位。在本说明中，所谓“输入/输出”脉冲信号oe5“时/期间/时候”是指从图2所示的脉冲信号oe5的下降沿到上升沿的期间。同样，所谓“输入/输出”脉冲信号-oe5“时/期间/时候”是指从图2所示的脉冲信号-oe5的上升沿到下降沿的期间。

若输入了脉冲信号oe5和-oe5时输出接点PADo的电位为L电平，则时钟逆变器22经由P-MOS晶体管22a和22b，向2输入NOR电路24的另一输入端上输入了内部电源电压VDDIO。另一方面，若在输入了脉冲信号oe5和-oe5时，输出接点PADo的电位为H电平，则时钟逆变器22经由N-MOS晶体管22c和22d将接地电位输入到2输入NOR电路24的另一方输入端上。

时钟逆变器22的输出即P-MOS晶体管22b和N-MOS晶体管22c的漏极，连接到P-MOS晶体管23的漏极以及2输入NOR电路24的另一输入端上。P-MOS晶体管23的栅极连接到单触发脉冲发生电路10中的逆变器16的输出端上。即，P-MOS晶体管23通过在不输入脉冲信号-oe5时才导通，从而将内部电源电压VDDIO施加到2输入NOR电路24的另一输入端上。

如此，OE·PAD电位判断电路20中的2输入NOR电路24的另一方输入端上，在输出了脉冲信号oe5和-oe5的期间，输入监视时钟逆变器22的输出即输出接点PADo的结果，在不输出脉冲信号oe5和-oe5的期间，输入内部电源电压VDDIO。因此，2输入NOR电路24在输出脉冲信号oe5和-oe5的期间且输出接点PADo的电位为H电平(这里，内部电源电压VDDIO或外部电源电压VTT)期间，输出H电平，在该期间之外输出L电平。

OE·PAD电位判断电路20中的2输入NOR电路24的输出，连接到后述的偏置电路30中的N-MOS晶体管31和32的栅极、P-MOS晶体管34以及构成后述传输门35的P-MOS晶体管35a的栅极上。

将2输入NOR电路24的输出输入到OE·PAD电位判断电路20的输入端上的逆变器25的输出，，连接到偏置电路30的N-MOS晶体管33e、33f、33g以及偏置电路30的传输门35中的N-MOS晶体管35b的栅极上。

被输入了来自OE·PAD电位判断电路20的2个输出(2输入NOR电路24的输出和逆变器25的输出)的偏置电路30用作以下单元：在从上述单触发脉冲发生电路10输出脉冲信号oe5和-oe5期间，生成用于控制设置于三态输出电路1的输出级上的P-MOS晶体管的偏置电压Vbias，并将其施加到P-MOS晶体管64的栅极、即节点pg(参见图1)上。该偏置电路30的输出上连接其栅极的P-MOS晶体管64用作以下单元：通过基于来自偏置电路30的偏置电压Vbias来控制连接到P-MOS晶体管65的栅极上的节点pg的电位，将其推挽到输出接点PADo的电位。

如图1所示，偏置电路30具有N-MOS晶体管31、32和33a-33g、P-MOS晶体管34以及传输门35。P-MOS晶体管64其栅极连接到偏置电路30的输出，即图1中的节点bias上，漏极经由电阻68连接到输出接点PADo，源极经由节点pg连接到P-MOS晶体管65的栅极上。

偏置电路30的N-MOS晶体管31、33a-33d N级(图1中N＝5)串联连接在内部电源电压VDDIO和地之间。即，N-MOS晶体管31的源极连接在内部电源电压VDDIO上，漏极连接在N-MOS晶体管33a的漏极上。N-MOS晶体管33a的源极连接在N-MOS晶体管33b的漏极上，N-MOS晶体管33b的源极连接在N-MOS晶体管33c的漏极上，N-MOS晶体管33c的源极连接在N-MOS晶体管33d的漏极上。另外，N-MOS晶体管33a-33d的栅极分别连接到相应的漏极。另外，N-MOS晶体管33d的源极和栅极接地。

在以下的说明中，将由N-MOS晶体管31和N-MOS晶体管33a-33d构成的结构称为纵砌构成部(縦積み耩成部)。在该纵砌构成部中，N-MOS晶体管31和33a的漏极用作输出端。

偏置电路30中的纵砌构成部的输出端、即N-MOS晶体管31的漏极，以及N-MOS晶体管33a的漏极和栅极也连接到N-MOS晶体管33e的漏极上。N-MOS晶体管33e其源极接地，栅极连接到OE·PAD电位判断电路20的逆变器25的输出。N-MOS晶体管33a的源极以及N-MOS晶体管33b的漏极和栅极连接到N-MOS晶体管33f的漏极。N-MOS晶体管33f其源极接地，栅极连接到OE·PAD电位判断电路20的逆变器25的输出。N-MOS晶体管33b的源极，以及N-MOS晶体管33c的漏极和栅极连接到N-MOS晶体管33g的漏极上。N-MOS晶体管33g其源极接地，栅极连接到OE·PAD电位判断电路20的逆变器25的输出。

在该结构中，N-MOS晶体管33e-33g基于OE·PAD电位判断电路20的逆变器25的输出来控制导通/截止。控制N-MOS晶体管33a-33d的导通/截止，以便跟随N-MOS晶体管33e-33g的导通/截止。

偏置电路30的纵砌构成部的输出端、即N-MOS晶体管31的漏极以及N-MOS晶体管33a的漏极和栅极，也连接到N-MOS晶体管32的源极。N-MOS晶体管32的漏极经由节点bias连接到P-MOS晶体管64的栅极。N-MOS晶体管32的栅极连接到OE·PAD电位判断电路20的2输入NOR电路24的输出。纵砌构成部中的N-MOS晶体管31的栅极也连接到OE·PAD电位判断电路20的2输入NOR电路24的输出。

此外，偏置电路30的P-MOS晶体管34的源极上还施加有内部电源电压VDDIO。P-MOS晶体管34的漏极经由由P-MOS晶体管35a和N-MOS晶体管35b构成的传输门35和节点bias而连接到P-MOS晶体管64的栅极。

在P-MOS晶体管34的栅极和传输门35的P-MOS晶体管35a的栅极上，连接有OE·PAD电位判断电路20的2输入NOR电路24的输出。在传输门35的N-MOS晶体管35b的栅极上，连接了OE·PAD电位判断电路20的逆变器25的输出。

在该结构中，从2输入NOR电路24输出L电平且从逆变器25输出H电平的情况下，即没有输出脉冲信号-oe5的期间以及/或输出接点PADo的电位为L电平期间，P-MOS晶体管34、传输门35以及N-MOS晶体管33e-33g导通，N-MOS晶体管31、32和33a-33d截止。由此，施加在P-MOS晶体管34的源极上的内部电源电压VDDIO经由P-MOS晶体管34、传输门35以及节点bias而施加到P-MOS晶体管64的栅极。

另一方面，从2输入NOR电路24输出H电平且从逆变器25输出了L电平的情况下，即在输出脉冲信号oe5和-oe5的期间且输出接点PADo的电位为H电平(这里，内部电源电压VDDIO或外部电源电压VTT)期间，具体而言，在输出接点PADo的电位为H电平，允许信号oe转变到L电平时，N-MOS晶体管31、32以及33a-33d导通，P-MOS晶体管34、传输门35和N-MOS晶体管33e-33g截止。由此，基于施加到N-MOS晶体管31的源极上的内部电源电压VDDIO生成偏置电压Vbias，经由节点bias将其施加到P-MOS晶体管64的栅极。

但是，经由偏置电路30的N-MOS晶体管31和31的电压，即在输出了脉冲信号oe5和-oe5的期间且输出接点PADo的电位为H电平(这里，内部电源电压VDDIO或外部电源电压VTT)期间所输出的偏置电压Vbias，比这些N-MOS晶体管31和32的阈值电压Vthn低。为此，偏置电压Vbias成为从施加于N-MOS晶体管31的源极的电压即内部电源电压VDDIO中减去N-MOS晶体管31和32的阈值电压Vthn所得到的电压(＝VDDIO-2Vthn)。即，在P-MOS晶体管64的栅极上，经由节点bias施加了具有比内部电源电压VDDIO低阈值电压Vthn的2倍的值之偏置电压Vbias(＝VDDIO-2Vthn)。由此，P-MOS晶体管64变为电流容易流动的状态。即，有可能使流过P-MOS晶体管64的电流量增大。其结果，节点pg的电位即P-MOS晶体管65的栅极电位可能会被快速提升到施加于输出接点PADo上的外部电源电压VTT。

图1中的浮阱充电电路40用作用于对形成在浮阱基板上的P-MOS晶体管51、64和65的浮阱进行充电的单元。如图1所示，该浮阱充电电路40具有3个P-MOS晶体管41、42以及43。

浮阱充电电路40中的P-MOS晶体管41的栅极经由电阻68连接了输出接点PADo。即，P-MOS晶体管41的栅极上施加了输出接点PADo的电位。P-MOS晶体管41的源极上施加了内部电源电压VDDIO。P-MOS晶体管41的漏极上连接了P-MOS晶体管41、42和43的后栅极(也称为浮阱)，以及P-MOS晶体管51和65的后栅极。

浮阱充电电路40中的P-MOS晶体管42和43的源极经由电阻68连接到输出接点PADo。P-MOS晶体管42的栅极上施加了内部电源电压VDDIO。另一方面，P-MOS晶体管的栅极连接了这些P-MOS晶体管41、42和43的漏极和后栅极、以及P-MOS晶体管51和65的后栅极。即，P-MOS晶体管43的栅极上施加了P-MOS晶体管41、42、43、51、64和65的阱电位。

在该结构中，例如在输出接点PADo的电位为L电平时，由于浮阱充电电路40中的P-MOS晶体管41导通，因此，电荷从内部电源电压VDDIO流向井，P-MOS晶体管41、42、43、51和65的阱电位被升高到VDDIO电平。此时，在浮阱充电电路40的P-MOS晶体管42的栅极上施加了内部电源电压VDDIO，由于阱电位反馈到P-MOS晶体管43的栅极，因此，没有经由这些的流向输出接点PADo的电流。之后，在阱电位变为VDDIO的时刻，P-MOS晶体管41截止，充电结束。

例如，由于在输出接点PADo的电位为H电平(其中，VDDIO电平)时，浮阱充电电路40中的P-MOS晶体管41截止，代之以P-MOS晶体管43导通，因此，电荷从输出接点PADo流向井，P-MOS晶体管41、42、43、51和65的阱电位升高到VDDIO电平。此时，由于在浮阱充电电路40中的P-MOS晶体管42的栅极上施加了内部电源电压VDDIO，因此，没有经由它向输出接点PADo流出电流。此后，在阱电位变为VDDIO的时刻，所有P-MOS晶体管41、42和43截止，充电结束。

另外，例如在输出接点PADo的电位为比内部电源电压VDDIO高的VTT电平时，浮阱充电电路40中的P-MOS晶体管41截止，代之以P-MOS晶体管42和43导通，电荷从输出接点PADo流向井，P-MOS晶体管41、42、43、51、64和65的阱电位升高。此时，为了经由电阻68将输出接点PADo的电位施加到其栅极，且为了其漏极跟随阱电位的上升，P-MOS晶体管41保持截止不变。因此，没有经由该P-MOS晶体管41流向电源电压VDDIO的电流。

在阱电位变为VDDIO的时刻，浮阱充电电路40的P-MOS晶体管42截止，但是，由于将阱电位反馈到栅极上的P-MOS晶体管43保持导通不变，因此，浮阱被充电到输出接点PADo的电位(＝VTT)。通过如此操作，没有形成流向内部电源电压VDDIO的电流通路，能够迅速将阱电位上升到外部电源电压VTT。此后，在阱电位变为VTT的时刻，浮阱充电电路40的所有P-MOS晶体管41、42和43截止，充电结束。

图1中的传输门50用作以下单元：用于基于输出接点PADo的电位，导通/阻断2输NAND电路61的输出和P-MOS晶体管65的栅极的连接。如图1所示，该传输门50具有P-MOS晶体管51和N-MOS晶体管52。

传输门50中的P-MOS晶体管51的漏极和N-MOS晶体管52的源极共同连接到2输入NAND电路61的输出。P-MOS晶体管51的源极和N-MOS晶体管52的漏极连接到P-MOS晶体管64的源极和P-MOS晶体管65的栅极。P-MOS晶体管51的栅极经由电阻68连接了输出接点PADo，后栅极如上所述连接到浮阱充电电路40。另一方面，在N-MOS晶体管52的栅极上施加了内部电源电压VDDIO。

在该结构中，例如输入信号a为H电平且允许信号oe为H电平，即2输入NAND电路61和2输入NOR电路63的输出共同为L电平时，节点pg(P-MOS晶体管65的栅极)经由传输门50的N-MOS晶体管52而成为L电平。此时，P-MOS晶体管51、64和65的阱电位(后栅极电位)利用浮阱充电电路40而被充电到VDDIO。

例如输入信号a为L电平且允许信号oe为H电平，即2输入NAND电路61和2输入NOR电路63的输出共同为H电平时，节点pg(P-MOS晶体管65的栅极)经由传输门50的P-MOS晶体管51而成为H电平(但是，VDDIO电平)。此时，P-MOS晶体管51、64和65的阱电位利用浮阱充电电路40而被充电到VDDIO。

例如允许信号oe为L电平的情况下，即2输入NOR电路63的输出为L电平且2输入NAND电路61的输出为H电平的情况下，输出接点PADo为不定状态(高Z)，但是，此时，若设输出PADo为比内部电源电压VDDIO高的VTT电平，则节点pg(P-MOS晶体管65的栅极)被充电到VTT。这是由于：偏置电路30通过允许信号oe转变到L电平时，基于从单触发脉冲发生电路10输出的脉冲信号oe5和-oe5来执行操作，而将偏置电压Vbias施加到P-MOS晶体管64的栅极上，由此，电流从输出接点PADo经由电阻68和P-MOS晶体管64流向节点pg。

此时，由于传输门50中的P-MOS晶体管51的阱电位变为VTT，因此，在节点pg的电位变为VTT的时刻，P-MOS晶体管51截止。P-MOS晶体管64的阱电位也由浮阱充电电路40而被充电到VTT。

如此，由于阱电位变为VTT，漏极电位变为VTT(即施加到输出接点PADo的外部电源电压VTT)，因此，在源极电位即节点pg的电位变为VTT的时刻，传输门50的P-MOS晶体管51截止。

此时，若设输出接点PADo为L电平或VDDIO电平，则节点Pg(P-MOS晶体管65的栅极)经由传输门50或P-MOS晶体管64而被充电到VDDIO电平。

[操作]

接下来，对根据本实施例的三态输出电路1的操作进行说明。以下，分别举例来说明在由于允许信号oe从H电平转变到L电平，外部电压经由图中未示的提升电阻而施加到输出接点PADo上的情况(将其设置为情况1)，以及在允许信号oe为L电平时输出接点PADo变为中间电位的情况下(将其设定为情况2)的操作。但是，中间电位并不仅仅限于VDDIO的一半电位，也可以是使监视输出接点PADo的电位的P-MOS晶体管(例如图1中的22b)和N-MOS晶体管(例如图1中的22c)同时导通的范围的电位。

·情况1

首先，举例说明由于允许信号oe从H电平转变到L电平，外部电源电压VTT经由图中未示的提升电阻而施加到输出接点PADo上的情况下的操作。

在该操作的初始状态中，允许信号oe为H电平。这里，在例如是输入信号a为H电平的情况下，2输入NAND电路61的输出为L电平，2输入NOR电路63的输出为L电平。另外，输出接点的电位为H(VDDIO)电平的情况下，OE·PAD电位判断电路20的2输入NOR电路24输出L电平，逆变器25输出H电平。因此，P-MOS晶体管64的栅极上施加了从偏置电路30输出的内部电源电压VDDIO。

P-MOS晶体管64的阱电位由浮阱充电电路40而被升高到VDDIO电平。因此，P-MOS晶体管64在源极电位即节点pg升高到VDDIO电平后变为截止状态。

这里，在允许信号oe从H电平转变到L电平后，2输入NAND电路61的输出变为H电平。由此，由于经由传输门50而将H电平施加到P-MOS晶体管65的栅极上，因此，输出接点PADo变为不定状态(高Z)。在本操作说明中，举例说明了此时，外部电源电压VTT经由图中未示的提升电阻而施加到输出接点PADo上的情况。即，对输出接点PADo的电位变成了VTT的情况进行说明。

在上述的某个允许信号oe从H电平转变到L电平时，单触发脉冲发生电路10通过执行图2所示的操作，而输出脉冲信号oe5和-oe5。由此，OE·PAD电位判断电路20临时执行操作，监视输出接点PADo的电位。具体而言，由于输出接点PADo的电位为VTT(＞VDDIO)，因此，在输出脉冲信号oe5和-oe5期间，从OE·PAD电位判断电路20的2输入NOR电路24输出H电平，从逆变器25输出L电平。

如此，在从OE·PAD电位判断电路20的2输入NOR电路24输出H电平，从逆变器25输出L电平后，在偏置电路30中，N-MOS晶体管31和32导通。此时，N-MOS晶体管33a-33d也导通。由此，比内部电源电压VDDIO还低2倍阈值电压Vthn的偏置电压Vbias(＝Vddio-2Vthn)被施加到节点bias。

此时，P-MOS晶体管64的井(后栅极)经由浮阱充电电路40而被充电到VTT电平。由此，将低于内部电源电压VDDIO的偏置电压Vbias(＝VDDIO-2Vthn)施加到栅极上的P-MOS晶体管64，成为与将VDDIO施加到栅极时相比电流容易通过的状态。因此，电流经由电路68和P-MOS晶体管64迅速流向节点pg。由此，节点pg即P-MOS、P-MOS晶体管65的栅极电位被迅速提升到VTT电平。结果，由于P-MOS晶体管65的栅极电位、后栅极电位和漏极电位(相当于输出接点PADo的电位)全都变为VTT，因此，P-MOS晶体管65截止。由此，由于阻断了连接输出接点PADo和内部电源电压VDDIO的电流通路，因此，能够防止电路从输出接点PADo经由P-MOS晶体管65流向内部电源电压VDDIO。即防止了功耗的增大。

在节点pg的电位变为VTT电平的时刻，由于P-MOS晶体管64的源极电位和漏极电位以及阱电位全都变为VTT电平，因此，P-MOS晶体管64截止。

此后，若经过了相当于脉冲信号oe5和-oe5的规定时间宽度的时间，即若变为没有输出脉冲信号oe5和-oe5的状况，则从OE·PAD电位判断电路20的2输入NAND电路24输出L电平，从逆变器25输出H电平，因此，从偏置电路30输出内部电源电压VDDIO。因此，此时，例如即便输出接点PADo的电位变为中间电位，P-MOS晶体管64也保持截止不变。由此，防止了电流从施加于2输入NAND电路61上的内部电源电压VDDIO经由传输门50、P-MOS晶体管64和电阻68流向输出接点PADo。即，防止了功耗的增加。

·情况2

接下来，以允许信号oe为L电平时输出接点PADo变为中间电位的情况下的操作为例进行说明。

在该操作中，2输入NAND电路61的输出为H电平，2输入NOR电路63的输出为L电平，因此，输出接点PADo变为不定状态(高Z)。在本操作说明中，例举了此时输出接点PADo的电位变为VDDIO的一半电位(以下简称为中间电位)的情况。

施加在输出接点PADo上的中间电位经由电阻68和OE·PAD电位判断电路20中的N-MOS晶体管21，分别施加到同一OE·PAD电位判断电路20中的构成时钟逆变器22的P-MOS晶体管22b的栅极以及N-MOS晶体管22c的栅极上。由此，P-MOS晶体管22b和N-MOS晶体管22c同时导通。

但是，如上所述，在本实施例中，构成为：允许信号oe仅在转变为L电平时，才从单触发脉冲发生电路10输出脉冲信号oe5和-oe5，时钟逆变器22执行操作。为此，即便由于中间电位而使P-MOS晶体管22b和N-MOS晶体管22c同时导通的情况下，在不输出脉冲信号oe5和-oe5的期间，P-MOS晶体管22a和N-MOS晶体管22d截止。因此，在该期间，穿透电流没有经由时钟逆变器22即P-MOS晶体管22a和22b，以及P-MOS晶体管22c和22d而在内部电源电压VDDIO-地之间流动。由此，防止了功耗的增加。

以上的中间电位经由电阻68也施加到P-MOS晶体管64的漏极。但是，本实施例构成为：在没有输出脉冲信号oe5和-oe5期间，在P-MOS晶体管64的栅极上施加了从偏置电路30输出的内部电源电压VDDIO。此时构成为：浮阱充电电路40将P-MOS晶体管64的井充电到内部电源电压VDDIO。因此，即便在P-MOS晶体管64的漏极上施加了中间电位，也不会使P-MOS晶体管64导通。结果，DC电流不会经由P-MOS晶体管64和电阻68而流向输出接点PADo。由此，防止的功耗的增大。

[作用效果]

如上所述，由于本实施是这样一种结构，即在输入端子OE与作为OE·PAD电位判断电路20的输入的2输入NOR电路24的一方输入端之间设置单触发脉冲发生电路10，在从单触发脉冲发生电路10输出脉冲信号oe5和-oe5期间，在输出接点PADo的电位变为比内部电源电压VDDIO高的电位(VTT)的情况下，通过偏置电路30执行操作，而向P-MOS晶体管64的栅极施加比内部电源电压VDDIO低的电压(偏置电压Vbias＝VDDIO-2Vthn)，因此，在允许信号oe转变到L电平时，有可能经由电阻68和P-MOS晶体管64，将设置在输出接点PADo和内部电源电压VDDIO之间的P-MOS晶体管65的栅极电位迅速提升到外部电源电压VTT。由此，由于能够在提升时，防止电流从输出接点PADo经由P-MOS晶体管65流向内部电源电压VDDIO一侧，因此能够防止功耗的增大。

本实施例中构成为：仅仅在从单触发脉冲发生电路10输出脉冲信号oe5和-oe5期间，偏置电路30才执行操作，即P-MOS晶体管64将用于电流容易流动的偏置电压Vbias(＝VDDIO-2Vthn)从偏置电路30施加到P-MOS晶体管64的栅极，在该期间之外，对P-MOS晶体管64的栅极施加内部电源电压VDDIO，因此，在输出接点PADo变成了不定状态后，即便输出接点PADo的电位例如变为中间电位，但如果是不输出脉冲信号oe5和-oe5的期间，则在栅极上施加了内部电源电压VDDIO的P-MOS晶体管64也不会导通。因此，即便是上述这种状况，也能够防止从施加于2输入NAND电路61上的内部电源电压VDDIO经由P-MOS晶体管64到传输门50、输出接点PADo形成电路通路。即，能够防止电流流向输出接点PADo。结果，可以防止功耗的增大。

另外，本实施例由于是这样一种结构：OE·PAD电位判断电路20使用仅在从单触发脉冲发生电路10输出脉冲信号oe5和-oe5期间执行操作的时钟逆变器22，来监视输出接点PADo的电位，因此，即便输出接点PADo的电位变为中间电位，也没有穿透电流经由时钟逆变器22在内部电源电压VDDIO-地之间流过。由此，防止的功耗的增大。

另外，由于本实施例是这样一种结构：在输出接点PADo和N-MOS晶体管67之间、以及输出接点PADo和时钟逆变器22的栅极之间设置了用于使其下落Vt的N-MOS晶体管66和21，因此，即便在输出接点PADo的电位变为高与内部电源电压VDDIO的外部电源电压VTT的情况下，也不会使驱动输出接点PADo的电位的N-MOS晶体管67和监视输出接点PADo的电位的时钟逆变器22破损。

[实施例2]

接下来，使用附图来详细说明本发明的实施例2。另外，在以下说明中，对于与实施例1相同的结构赋予相同的标记，并省略其详细说明。对没有特别标记的结构与实施例1相同。

在本实施例中，例举了实施例1中所例示的三态输出电路1的另一种结构。

[结构]

图3是表示根据本实施例的三态输出电路2的结构的电路图。如图3所示，三态输出电路2具有偏置电路30、浮阱充电电路40、传输门50、2输入NAND电路61、逆变器62、72和73、2输入NOR电路63和P-MOS晶体管64(第2晶体管)、65(第1晶体管)和71(第3晶体管)、N-MOS晶体管66(第4晶体管)和67(第5晶体管)以及电阻68。从输出接点PADo输出从输入端子A输入的输入信号a。在三态输出电路2中，也与根据实施例1的三态输出电路1相同，设置了基于输出接点允许信号oe而允许或不允许输出的结构。

在上述结构中，所谓偏置电路30、浮阱充电电路40、传输门50、2输入NAND电路61、逆变器62、2输入NOR电路63、P-MOS晶体管64和65、N-MOS晶体管66和67、电阻68，与根据实施例1的三态输出电路1的结构相同。因此，在本实施例中省略了其详细说明。

根据本实施例的三态输出电路2删除了根据实施例1的三态输出电路1中单触发脉冲发生电路10，OE·PAD电位判断电路20被替换为串联连接的2个逆变器72和73。另外，根据本实施例的三态输出电路2除了实施例1的三态输出电路1所具有的结构外，还具有栅极经由电阻68连接到输出接点PADo的P-MOS晶体管71。

在该结构中，偏置电路30基于来自逆变器72和73的输出而执行操作。即，基于允许信号oe的信号电平来产生用于控制P-MOS晶体管64的偏置电压Vbias，并将其施加到P-MOS晶体管64的栅极。

具体而言，在允许信号oe为L电平即允许输出的状态下，逆变器72输出L电平，逆变器73输出H电平。逆变器72的输出连接到偏置电路30的N-MOS晶体管31和32、P-MOS晶体管34和构成传输门35的P-MOS晶体管35a的相应的栅极上。逆变器73的输出分别连接到偏置电路30的N-MOS晶体管33e-33g的栅极、连接到构成传输门35的N-MOS晶体管35b的栅极。

因此，在允许输出的状态下，与实施例1中2输入NOR电路24输出L电平且逆变器25输出H电平的状态相同，由于偏置电路30的N-MOS晶体管31和32截止，P-MOS晶体管34和传输门35导通，所以，对节点bias施加内部电源电压VDDIO。此时，偏置电路30中的N-MOS晶体管33e-33g导通。为此，N-MOS晶体管33a-33d截止。

另一方面，在允许信号oe为L电平即禁止输出的状态下，逆变器72输出H电平，逆变器73输出L电平。因此，在该状态下，与实施例1中的2输入NOR电路24输出H电平逆变器25输出L电平的状态相同，由于偏置电路30中的P-MOS晶体管34和传输门35截止，N-MOS晶体管31和32以及N-MOS晶体管33a-33d导通，所以，在节点bias上施加了比内部电源电压VDDIO还低2倍阈值电压Vthn的偏置电压Vbias(＝VDDIO-2Vthn)。

如此，在本实施例中构成为：在允许信号oe为L电平期间使偏置电路30连续动作。

三态输出电路2的P-MOS晶体管71用作以下单元：基于输出接点PADo的电位来改换节点bias的电压，换言之，将在P-MOS晶体管64的栅极上施加的电压改换为偏置电压Vbias和内部电源电压VDDIO的任何一个。

该P-MOS晶体管71其漏极连接到内部电源电压VDDIO，源极连接到节点bias即P-MOS晶体管64的栅极上。P-MOS晶体管71的栅极如上所述经由电阻68连接到输出接点PADo上。

另外，P-MOS晶体管71的后栅极(浮阱)连接到浮阱充电电路40的输出。即P-MOS晶体管的阱电位在输出接点PADo的电位为VDDIO以下的情况下，被充电到VDDIO，在输出接点PADo的电位比VDDIO高的情况下例如是外部电源电压VTT的情况下，被充电到VTT电平。

因此，P-MOS晶体管71在输出接点PADo为比内部电源电压VDDIO低的电压电平期间，对节点bias施加内部电源电压VDDIO，在输出接点PADo为内部电源电压VDDIO以上的电压电平期间导通。

由于以上情况即基于偏置电路30的输出和P-MOS晶体管71的输出，因此，在本实施例中，允许信号oe为L电平且输出接点PADo为比内部电源电压VDDIO高的电压电平期间，节点bias的电位变为比内部电源电压VDDIO还低的偏置电压Vbias(＝VDDIO-2Vthn)，在此外的期间即允许信号oe为H电平的期间以及/或输出接点PADo为内部电源电压VDDIO以下的电平电压期间，节点bias的电位变为内部电源电压VDDIO。

[操作]

接下来，对根据本实施例的三台输出电路2的操作进行说明。以下，将分别举例就以下两种情况下的操作进行说明：由于允许信号oe从H电平转变到L电平，而经由图中未示的反馈电阻向输出接点PADo施加了外部电源电压VTT的情况(将其设为情况1)；以及，在允许信号oe为L电平时，输出接点PADo变为中间电位的情况(将其设为情况2)。

·情况1

首先，举例说明由于允许信号oe从H电平转变到L电平而经由图中未示的反馈电阻对输出接点PADo施加了外部电源电压VTT的情况下的操作。

在该操作的出其状态中，逆变器72输出L电平，逆变器73输出H电平。因此，P-MOS晶体管64的栅极上，施加了从偏置电路30输出的内部电源电压VDDIO。

P-MOS晶体管64的阱电位利用浮阱充电电路40升高到VDDIO电平。因此，P-MOS晶体管64在其源极电位即节点pg在上升到VDDIO电平后变为截止状态。

这里，在允许信号oe从H电平转变到L电平后，2输入NAND电路61的输出变为H电平。由此，因为经由传输门50向P-MOS晶体管65的栅极施加了H电平，因此，输出接点PADo变为不定状态(高Z状态)。在本操作说明中例举了以下情况：此时，经由图中未示的提升电阻向输出接点PADo施加了外部电源电压VTT。即，说明了输出接点PADo的电位变为VTT电平的情况。

如上所述，在允许信号oe从H电平转变到L电平后，逆变器72输出H电平，逆变器73输出L电平。

如此，在从逆变器72输出H电平，从逆变器73输出L电平后，偏置电路30由于N-MOS晶体管31和32导通，因此，向节点bias输出比内部电源电压VDDIO低2倍阈值电压Vthn的偏置电压Vbias(＝VDDIO-2Vthn)。

由于向栅极施加外部电源电压VTT，浮阱(后栅极)利用浮阱充电电路40被充电到VTT电平，因此，P-MOS晶体管71导通。所以，节点bias的电位变为偏置电压Vbias(＝VDDIO-2Vthn)。

此时，P-MOS晶体管64的井(后栅极)经由浮阱充电电路40而被充电到VTT电平。为此，与在栅极上施加了VDDIO时相比，将比VDDIO低的偏置电压Vbias(＝VDDIO-2Vthn)施加到栅极上的P-MOS晶体管64变为电流容易通过的状态。因此，电流经由电阻68和P-MOS晶体管64迅速流入节点pg。由此，节点pg即P-MOS晶体管65的栅极电位被迅速提升到VTT电平。结果，由于P-MOS晶体管65的栅极电位、后栅极电位和漏极电位(相当于输出接点PADo的电位)全都变为VTT，因此，P-MOS晶体管65截止。由此，阻断了连接输出接点PADo和内部电源电压VDDIo的电路通路，所以，防止了电流从输出接点PADo经由P-MOS晶体管65流入内部电源电压VDDIO。即，防止了功耗的增大。

由于在节点pg的电位变为VTT电平的时刻，P-MOS晶体管64的源极电位、漏极电位和阱电位全都变为VTT电平，因此，P-MOS晶体管64截止。

此后，例如在输出接点PADo的电位变为中间电位后，P-MOS晶体管71导通，所以，在节点bias即P-MOS晶体管64的栅极上施加了内部电源电压VDDIO。因此，如上所述，即便输出接点PADo的电位变为中间电位，P-MOS晶体管64也保持截止不变。由此，防止了电流从施加在2输NAND电路61上的内部电源电压VDDIO经由传输门50、P-MOS晶体管64和电阻68，流出至输出接点PADo。即，防止了功耗的增大。

·情况2

接下来，举例说明在允许信号oe为L电平时，输出接点PADo变为中间电位的情况下的草族。

在该操作中，由于2输NAND电路61的输出是H电平，2输入NOR电路63的输出是L电平，因此，输出接点PADo变为不定状态(高Z状态)。在本说明中，例举了此时输出接点PADo的电位变为中间电位的情况。

施加于输出接点PADo上的中间电位经由电阻68被施加到P-MOS晶体管71的栅极。此时，P-MOS晶体管71的阱电位利用浮阱充电电路40而被充电到VDDIO电平，所以，P-MOS晶体管71导通。由此，在节点pg即P-MOS晶体管64的栅极上施加了内部电源电压VDDIO。

此时，P-MOS晶体管64的阱电位利用浮阱充电电路40而被充电到VDDIO电平。因此，即便在P-MOS晶体管64的漏极上施加了中间电位，P-MOS晶体管64也不会导通，结果，DC电流不会经由P-MOS晶体管64和电阻68流入输出接点PADo。由此，防止了功耗的增大。

[作用效果]

如上所述，由于本实施例是以下这种结构：由于在允许信号oe变为L电平期间，在输出接点PADo的电位变为比内部电源电压VDDIO还要高的电压(VTT)的情况下，偏置电路30执行操作，因此，向P-MOS晶体管64的栅极施加了比内部电源电压VDDIO还低的电压(偏置电压Vbias＝VDDIO-2Vthn)。所以，本实施例与实施例1相同，可以在允许信号oe转变到L电平时，经由电阻68和P-MOS晶体管64，将设置在输出接点PADo和内部电源电压VDDIO之间的P-MOS晶体管65的栅极电位迅速提升到外部电源电压VTT。由此，防止在升压时电流从输出接点PADo经由P-MOS晶体管65流向内部电源电压VDDIO一侧。从而可防止功耗的增大。

本实施例构成为：仅仅在允许信号oe为L电平且输出接点PADo是被内部电源电压VDDIO高的电压电平期间，偏置电路30执行操作，即从偏置电路30输出用于使电流容易流过P-MOS晶体管64的偏置电压Vbias(＝VDDIO-2Vthn)，在该期间外，即，原序信号oe为H电平期间以及/或输出接点PADo为内部电源电压VDDIO以下的电压电平期间，对P-MOS晶体管64的栅极施加从偏置电路30或从P-MOS晶体管71输出的内部电源电压VDDIO。因此，在输出接点PADo为不定状态后，在输出接点PADo的电位变为例如是中间电位后，就对P-MOS晶体管64的栅极施加了内部电源电压VDDIO。为此，即便在输出接点PADo变为不定状态后，输出接点PADo的电位变为例如是中间电位，P-MOS晶体管64也不会导通。由此，即便是上述这种情况，也能够防止形成从施加到2输入NAND回路61上的内部电源电压VDDIO经由晶体管50、P-MOS晶体管64以及电阻68的电流通路。即，能够防止电流流向输出接点PADo。结果，可以防止功耗的增大。

另外，在本实施联合中，由于没有由例如是逆变器等这种C-MOS(互补金属氧化物半导体)的栅极接受输出接点PADo的电位的结构，因此，即便在输出接点PADo的电位变为例如是中间电位的情况下，穿透电流也不会经由它在内部电源电压VDDIO-地之间流动。由此，防止的功耗的增大。

另外，在本实施例中，由于在输出接点PADo和N-MOS晶体管67之间设置了用于下落Vt的N-MOS晶体管66，因此，即便在输出接点PADo的电位变为高与内部电源电压VDDIO的外部电源电压VTT的情况下，驱动输出接点PADo的电位的N-MOS晶体管67也不会破损。

还是根据本实施例才能够以较少的电路数来实现起到以上效果的三态输出电路。例如，根据本实施例的三态输出电路2与根据实施例1的三态输出电路1相比，以较少的电路实现了相同的效果。

[实施例3]

接下来，将使用附图来详细说明本发明的实施例3。另外，在以下的说明中，对于与实施例1或实施例2相同的结构，赋予相同的标记，并省略其详细说明。

在本实施例中，以使用实施例2中所例示的三态输出电路2的电路结构，来构成作为输入接口(这也是输入输出电路)的三态输入电路3的情况为例进行说明。

[结构]

图4是表示根据本实施例的三态输入电路3的结构之电路图。如图4所示，三态输入电路3具有偏置电路30、浮阱充电电路40、传输门50、2输入NAND电路61、逆变器72、73、82和83、2输入NOR电路63、P-MOS晶体管64(第2晶体管)、65W(第1晶体管)和71、N-MOS晶体管66(第4晶体管)、67(第5晶体管)和81(第3晶体管)、以及电阻68。从输入接点PADi(输入部)输入的输入信号pad从输出端Y输出。

在上述结构中，所谓逆变器72和73、偏置电路30、浮阱充电电路40、传输门50，与根据实施例2的三态输出电路2的结构相同。

即，偏置电路30与实施例2相同，具有N-MOS晶体管31、32、33a-33g、P-MOS晶体管34和传输门35，它基于从逆变器72和73输出的电压电平，将偏置电压Vbias施加到节点bias。但是，在本实施例中，在逆变器72的输入端上，没有连接输入端子OE(参见图1或图3)，而是连接了内部电源电压VDDIO(规定电压)。因此，根据本实施例的逆变器72一般输出L电平，逆变器73一般输出H电平。其结果，偏置电路30一般将内部电源电压施加在节点bias即P-MOS晶体管64的栅极上。

浮阱充电电路40与实施例2相同，具有3个P-MOS晶体管41-43，将P-MOS晶体管64、65和71的后栅极充电至VDDIO电平或施加给输入接点PADi的外部电源电压VTT(＞VDDIO)电平。

另外，传输门50与实施例2相同，具有P-MOS晶体管51和N-MOS晶体管52，并基于输入接点PADi的电位而在2输入NAND电路61的输出和P-MOS晶体管65W的栅极之间执行导通/阻断。

下面，来说明其他结构。在根据本实施例的三态输入电路3中，如图4所示，在2输入NAND电路61的一方输入上而不是输入端子A(参见图1或图3)连接内部电源电压VDDIO。在2输入NAND电路61的另一方输入上连接了后述的逆变器82的输出。因此，2输入NAND电路61仅仅在逆变器82的输出为H电平的情况下才输出L电平。

根据本实施例的三态输入电路3消除了三态输出电路1或2中的逆变器62，而在2输入NOR电路63的一方输入而不是逆变器62的输出(参见图1或图3)上连接内部电源电压VDDIO。在2输入NOR电路63的另一方输入上，与2输入NAND电路61相同，连接有后述的逆变器82的输出，但是，由于在另一方输入上没有施加内部电源电压VDDIO，因此，2输入NOR电路63一般输出L电平。

2输入NAND电路61的输出与实施例1或2相同，经由传输门50连接到用于驱动输入接点PADi的电位之P-MOS晶体管65W的栅极上。

该P-MOS晶体管65W是相当于实施例1或2中的P-MOS晶体管65的结构。但是，在本实施例中，例如与在实施例1或2中采用的P-MOS晶体管65相比较，其栅极宽度狭窄，且栅极长度采用了长的P-MOS晶体管65W。

所谓栅极宽度狭窄，是指与栅极宽度宽的情况相比，P-MOS晶体管的流过电流的能力(但是，对同一栅极电位的能力。以下，将其称为驱动力)低下。所谓栅极长度长，是指与栅极长度短的情况相比，P-MOS晶体管的驱动力低。即，本实施例中使用了驱动力比较低的P-MOS晶体管65W。

由于使用了这种P-MOS晶体管65W，从而可能在内部电源电压VDDIO和输入接点PADi之间设置比较大的负载，因此，能够减少从输入接点PADi经由P-MOS晶体管65W流向内部电源电压VDDIO的电流，或者减少从内部电源电压VDDIO经由P-MOS晶体管65W流向输入接点PADi的电流。

2输入NOR电路63的输出与实施例1或2相同，连接到用于驱动输入接点PADi的电位的N-MOS晶体管67的栅极。

如图4所示，输入接点PADi经由N-MOS晶体管81连接到逆变器82的输入。换言之，在输入接点PADi和输出端子Y之间设置有逆变器82。

在输入接点PADi和逆变器82之间设置的N-MOS晶体管81的栅极上一般施加有内部电源电压VDDIO。即，通常为导通状态。该N-MOS晶体管81是一种保护元件，用于防止从输入接点PADi看设置于后级上的逆变器82中特别是N-MOS晶体管的破损。即，是用于实现根据本实施例的耐受功能中的、可施加外部电源电压VTT的功能的电路元件。

逆变器82经由电阻68来监视输入接点PADi的电位，但是，特别在输入接点PADi的电位是高于内部电源电压VDDIO(＝3.3V)的外部电源电压VTT(＝5V)的情况下，若将输入接点PADi的电位原封不动施加给逆变器82中的N-MOS晶体管的栅极，则会与实施例1中说明过的N-MOS晶体管67或22c相同，该N-MOS晶体管不耐受外部电源电压VTT，有可能会破损。

因此，如图4所示，在输入接点PADi和逆变器82之间设置常导通的N-MOS晶体管81。由此，由于在N-MOS晶体管81中发生了Vt的下落，因此，施加给构成逆变器82的N-MOS晶体管的栅极之电位要比施加给输入接点PADi的外部电压VTT低。

如此，由于设置了N-MOS晶体管81，因此，能够避免将输入接点PADi的电位差原样不动施加到构成逆变器82的N-MOS晶体管的栅极，结果，防止了逆变器82特别是N-MOS晶体管的破损。

如上所述，设置于N-MOS晶体管81的后级上的逆变器82的输出分别连接到2输入NAND电路61的另一输入，以及2输入NOR电路63的另一输入上。因此，2输入NAND电路61仅仅在从输入接点片PADi输入的数据为H电平(例如“1”的数据)的情况下，才输出L电平。但是，无论从2输入NOR电路63输入接点PADi输入H电平(例如“1”的数据)情况，还是输入了L电平(例如“0”的数据)的情况，都会输出L电平。因此，2输入NOR电路63的输出连接到栅极的N-MOS晶体管67一般为截止状态。

通过将逆变器82的输出即从输入接点PADi输入的数据经由逆变器83，在返回原始数据(未经反相的数据)后从输出端子Y输出。

由于其他结构与实施例1或2相同，因此在这里省略其说明。

[操作]

接下来，就本实施例的三态输入电路3的操作进行说明。以下，将分别举例来说明在向输入接点PADi输入了L电平的信号(例如“0”数据)的情况下(将其设定为情况1)，在向输入接点PADi输入了H电平的信号(例如“1”数据)的情况下(将其设定为情况2)，以及在向输入接点PADi输入了比内部电源电压VDDIO还要高的外部电源电压VTT的情况下(将其设定为情况3)的操作。

·情况1

首先，举例说明向输入接点PADi输入了L电平的信号(例如“0”数据)的情况下的操作。

在该操作中，由于经由电阻68和N-MOS晶体管81向逆变器82输入了L电平，因此，逆变器82输出H电平。所以，2输入NAND电路61输出L电平。由此，经由传输门50向P-MOS晶体管65W的栅极上施加了L电平，P-MOS晶体管65W导通。从输出端子Y输出了逆变器83的输出即L电平。

这里，根据本实施例的P-MOS晶体管65W如上所述其驱动力比较低。因此，例如即便是输入接点PADi变为高Z状态，也仅仅有微量的电流流过驱动力低的P-MOS晶体管65W。由此，仅仅有从电源电压VDDIO经由P-MOS晶体管65W流向输入接点PADi的微量电流，所以，有可能将输入接点PADi充分提升到VDDIO电平。

·情况2

接下来，举例说明向输入接点PADi输入了H电平(VDDIO)的信号(例如“1”数据)的情况下的操作。

在该操作中，由于经由电阻68和N-MOS晶体管81向逆变器82输入了H电平，因此，逆变器82输出L电平。所以，2输入NAND电路61输出H电平。由此，经由传输门50向P-MOS晶体管65W的栅极施加了H电平，P-MOS晶体管65W截止。从输出端子Y输出了逆变器83的输出即H电平。

·情况3

接下来，举例说明向输入接点PADi输入了比内部电源电压VDDIO还要高的外部电源电压VTT的情况下的操作。

在该操作中，由于经由电阻68和N-MOS晶体管81向逆变器82输入了H电平，因此，逆变器82输出L电平。所以，2输入NAND电路61输出H电平。由此，经由传输门50向P-MOS晶体管65W的栅极施加了H电平，P-MOS晶体管65W截止。从输出端子Y输出了逆变器83的输出即H电平。

由于即便在这种情况下，通过在电源电压VDDIO和输入接点PADi之间设置驱动力低的P-MOS晶体管65W而使得该P-MOS晶体管65W上仅仅流过微量电流，因此，即便例如是对输入接点PADi施加了比内部电源电压VDDIO还要高的外部电源电压VTT，但由于P-MOS晶体管65W的栅极和浮阱全都被充电至VTT电平，因此，P-MOS晶体管65W变为截止状态。由此，没有电流从输入接点PADi经由P-MOS晶体管65W流向电源电压VDDIO。所以，由于能够降低从输入接点PADi经由P-MOS晶体管65W流向电源电压VDDIO一侧的电流，因而可以抑制功耗的增大。

由于在节点pg的电位变为VTT电平的时刻，P-MOS晶体管64的源极电位、漏极电位与阱电位全都变为VTT电平，因此，P-MOS晶体管64截止。

[作用效果]

如上所述，由于本实施例是在电源电压VDDIO和输入接点PADi之间设置驱动力低下的P-MOS晶体管65W的结构，因此，例如即便是输入接点PADi变为高Z状态，也仅仅会在驱动力低下的P-MOS晶体管65W中流过微量电流。所以，仅有微量电流从电源电压VDDIO经由P-MOS晶体管65W流向输入接点PADi，由此，可以将输入接点PADi充分提高到VDDIO电平。

由于本实施例是在电源电压VDDIO和输入接点PADi之间设置驱动力低下的P-MOS晶体管65W的结构，因此，在P-MOS晶体管65W中仅流过微量电流。所以，即便例如是在对输入接点PADi施加了比内部电源电压VDDIO还要高的外部电源电压VTT，但由于P-MOS晶体管65W的栅极和浮阱全都被充电至VTT电平，因此，P-MOS晶体管65W变为截止状态。由此，没有电流从输入接点PADi经由P-MOS晶体管65W流向电源电压VDDIO。所以，由于能够降低从输入接点PADi经由P-MOS晶体管65W流向电源电压VDDIO一侧的电流，因而可以抑制功耗的增大。

另外，由于本实施例是即便在对输入接点PADi施加了比内部电源电压VDDIO还要高的外部电源电压VTT后，若输出接点PADi的电位例如是变为中间电位，则对节点bias即P-MOS晶体管64的栅极施加内部电源电压VDDIO，而使其保持截止不变的结构，因此，没有电流从施加给2输入NAND电路61的内部电源电压VDDIO经由传输门50、P-MOS晶体管64和电阻68流向输入接点PADi，从而防止功耗的增加。

根据本发明能够以较少的电路数来实现起到以上这种效果的耐受输入电路。

[实施例4]

接下来，将使用附图详细说明本发明的实施例4。另外，在以下说明中，对与实施例1至实施例3中任何一个都相同的结构赋予相同标记，并省略对其的说明。没有特别标记的结构与实施例1到3中任何一个都相同。

在本实施例中，举例说明使用实施例1中例示的三态输出电路1和实施例3中例示的三态输入电路3来构成作为输入输出接口的双向电路(将其称为输入输出电路)的情况。

[结构]

图5是表示根据本实施例的双向电路4的结构等效电路图。如图5所示，双向电路4具有实施例1的三态输出电路1和实施例3的三态输入电路3，具有三态输出电路1的输出接点PADo和三态输入电路3的输入接点PADi相连接的结构。该连接部分用作输入输出接点PAD。

三态输出电路1的结构与实施例1相同。三态输入电路3的结构也与实施例3相同。因此，这里，省略对它们的详细说明。

[操作]

由于根据本实施例的双向电路4的三态输出电路1的操作与实施例1中说明过的操作相同，因此，这里省略其说明。但是，允许信号oe例如在三态输入电路3执行操作时变为L电平。由此，能够分离三态输出电路1的操作时间和三态输入电路3的操作时间。由于双向电路4的三态输入电路3与实施例3中说明过的操作相同，因此，这里省略其说明。

[作用效果]

如上所述，根据本实施例，通过组合实施例1的三态输出电路1和实施例3的三态输入电路3，能够实现有这些效果的双向电路4。

[实施例5]

接下来，使用附图详细说明本发明的实施例5。另外，以下的说明中，对于与实施例1到实施例4中任何一个都相同的结构，赋予相同的标记，并省略其详细说明。对于没有特别标记的结构与实施例1到4中的任何一个都相同。

在本实施例中，举例说明使用实施例2中例示的三态输出电路2和实施例3中例示的三态输入电路3，来构成作为输入输出结构的双向电路(它也是输入输出电路)的情况。

[结构]

图6是表示根据本实施例的双向电路5的结构的等效电路图。如图6所示，双向电路5具有实施例2的三态输出电路2和实施例3中例示的三态输入电路3，具有连接三态输出电路2的输出接点PADo和三态输入电路3的输入接点PADi的结构。该连接部分用作输入输出接点PAD。

三态输出电路2的结构与实施例2相同。三态输入电路3的结构也与实施例3相同。因此，这里省略它们的详细说明。

[操作]

由于根据本实施例的双向电路5的三态输出电路2的操作与实施例2中说明过的操作相同，因此，这里省略其说明。但是，允许信号oe例如在三态输入电路3执行操作时变为L电平。由此，能够分离三态输出电路2的操作时间和三态输入电路3的操作时间。由于双向电路5的三态输入电路3与实施例3中说明过的操作相同，因此，这里省略其说明。

[作用效果]

如上所述，根据本实施例，通过组合实施例2的三态输出电路2和实施例3的三态输入电路3，能够实现有这些效果的双向电路5。

[实施例6]

接下来，使用附图详细说明本发明的实施例6。另外，以下的说明中，对于与实施例1到实施例5中任何一个都相同的结构，赋予相同的标记，并省略其详细说明。对于没有特别标记的结构与实施例1到5中的任何一个都相同。

根据上述实施例4到6的任何一个的双向电路4到8如图7(a)或(b)所示那样安装在单片化的半导体输入输出装置9上。该半导体输入输出装置9如图7(a)或(b)所示，可以组合使用排入了由已有的输入电路101和输出电路103构成的双向电路104的半导体输入输出装置109、排入了已有的输出电路101的半导体输入输出装置110等。

上述实施例1到实施例6并不限制为用于实施本发明的例子，并发明也并不仅限于此，对这些实施例的各种变形也在本发明的范围内，特别是在本发明的范围内，可以根据上述记载明了可以有其他各种实施例。

Claims (26)

1.一种输入输出电路，其特征在于，具有：

第1晶体管，基于规定信号来驱动输出部；

第2晶体管，用于控制与所述第1晶体管的栅极相连接的节点的电位；

脉冲发生电路，在所述规定信号的信号电平发生转变时，输出规定时间宽度的脉冲；以及

偏置电路，在输出所述脉冲的期间，生成用于控制所述第2晶体管的偏置电压，并将该偏置电压施加到所述第2晶体管的栅极。

2.如权利要求1所述的输入输出电路，其特征在于，所述第1和第2晶体管是p沟道型晶体管，

所述偏置电路输出具有比内部电压还低的电位的所述偏置电压。

3.如权利要求1所述的输入输出电路，其特征在于，所述第1和第2晶体管是p沟道型晶体管，

所述偏置电路具有连接在内部电压和所述第2晶体管的栅极之间的2个n沟道型晶体管，并在输出所述脉冲的期间输出所述偏置电压，其中所述偏置电压比内部电压低所述2个n沟道型晶体管的阈值电压。

4.如权利要求1至3中任一所述的输入输出电路，其特征在于，所述偏置电路在不输出所述脉冲的期间，向所述第2晶体管的栅极施加内部电压。

5.如权利要求1至3中任一所述的输入输出电路，其特征在于，还具有电位判断输出电路，在输出所述脉冲的期间，判断所述输出部的电位，并基于该判断结果，输出用于使所述偏置电压从所述偏置电路输出的电压，

所述偏置电路基于从所述电位判断输出电路输出的所述电压，输出所述偏置电压。

6.如权利要求1至3中任一所述的输入输出电路，其特征在于，还具有电位判断输出电路，在输出所述脉冲的期间，判断所述输出部的电位，并基于该判断结果，输出用于使所述偏置电压从所述偏置电路输出的电压，

所述偏置电路基于从所述电位判断输出电路输出的所述电压，向所述第2晶体管的栅极施加内部电压。

7.如权利要求5所述的输入输出电路，其特征在于，所述电位判断输出电路利用仅在输出所述脉冲的期间动作的时钟逆变器来判断所述输出部的电位。

8.如权利要求5所述的输入输出电路，其特征在于，

所述电位判断输出电路具有至少3个串联连接在内部电压和接地电位之间的晶体管，

所述脉冲发生电路具有：设置在输入级的第1逆变器；设置在输出级的与非电路；串联设置在所述第1逆变器的输出和所述与非电路的一个输入之间的奇数个第2逆变器；以及与所述与非电路的输出相连接的第3逆变器，

所述3个晶体管中的至少1个通过将栅极连接到所述与非电路的输出或所述第3逆变器的输出，而在不输出所述脉冲的期间，使内部电压和接地电位之间截止。

9.如权利要求6所述的输入输出电路，其特征在于，还具有设置在所述时钟逆变器的输入级的n沟道型晶体管。

10.如权利要求1-7、9中任一所述的输入输出电路，其特征在于，所述脉冲发生电路具有：设置在输入级的第1逆变器；设置在输出级的与非电路；以及，串联设置在所述第1逆变器的输出和所述与非电路的一个输入之间的奇数个第2逆变器。

11.如权利要求1-10中任一所述的输入输出电路，其特征在于，还具有：

基于规定信号来驱动输出部的n沟道型第3晶体管；以及

设置在所述第3晶体管和所述输出部之间的n沟道型第4晶体管。

12.如权利要求1-11中任一所述的输入输出电路，其特征在于，所述第2晶体管设置在浮阱基板上，

所述输入输出电路还具有浮阱充电电路，用于基于所述输出部的电位对所述第2晶体管的浮阱进行充电。

13.一种输入输出电路，其特征在于，具有：

第1晶体管，基于规定信号来驱动输出部；

第2晶体管，用于对与所述第1晶体管的栅极相连接的节点的电位进行控制；

偏置电路，基于所述规定信号的信号电平生成用于控制所述第2晶体管的偏置电压，并将该偏置电压施加到所述第2晶体管的栅极上；以及

第3晶体管，基于所述输出部的电位来切换施加在所述第2晶体管的栅极上的电压。

14.如权利要求13所述的输入输出电路，其特征在于，

所述第1和第2晶体管是p沟道型晶体管，

所述偏置电路输出具有低于内部电压的电位的所述偏置电压。

15.如权利要求13所述的输入输出电路，其特征在于，

所述第1和第2晶体管是p沟道型晶体管，

所述偏置电路具有连接在内部电压和所述第2晶体管的栅极之间的2个n沟道型晶体管，并基于所述规定信号的信号电平输出所述偏置电压，其中所述偏置电压比内部电压还低所述2个n沟道型晶体管的阈值电压。

16.如权利要求13-15中任一所述的输入输出电路，其特征在于，所述第3晶体管在所述输出部的电位低于内部电压的情况下，将施加到所述第2晶体管的栅极上的电压切换为内部电压。

17.如权利要求13到16中任一所述的输入输出电路，其特征在于，还具有：

基于规定信号来驱动输出部的n沟道型第4晶体管；以及

设置在所述第4晶体管和所述输出部之间的n沟道型第5晶体管。

18.如权利要求13-17中任一所述的输入输出电路，其特征在于，

所述第2晶体管设置在浮阱基板上，

所述输入输出电路还具有浮阱充电电路，用于基于所述输出部的电位对所述第2晶体管的浮阱进行充电。

19.一种输入输出电路，其特征在于，具有：

第1晶体管，与信号输入部相连接；

第2晶体管，用于控制与所述第1晶体管的栅极相连接的节点的电位；以及

偏置电路，基于规定电压生成用于控制所述第2晶体管的偏置电压，并将该偏置电压施加到所述第2晶体管的栅极上。

20.如权利要求19所述的输入输出电路，其特征在于，具有：

逆变器，设置在所述输入部和输出端子之间；

与非电路，内部电压被施加到所述与非电路的一个输入，所述逆变器的输出与另一个输入相连接；以及

传输门，设置在所述第1晶体管的栅极和所述与非电路之间、并基于所述输入部的电位来使所述第1晶体管的栅极和所述与非电路的连接导通/截止。

21.如权利要求20所述的输入输出电路，其特征在于，具有设置在所述输入部和所述逆变器之间的n沟道型第3晶体管。

22.如权利要求19-21中任一所述的输入输出电路，其特征在于，还具有：

与所述输入部相连接的n沟道型第4晶体管；

设置在所述第3晶体管和所述输出部之间的n沟道型第5晶体管。

23.如权利要求19-22中任一所述的输入输出电路，其特征在于，所述第1晶体管与所述第2晶体管相比，其栅极宽度窄、且栅极长度宽。

24.如权利要求19-23中任一所述的输入输出电路，其特征在于，

所述第2晶体管设置在浮阱基板上，

所述输入输出电路还具有浮阱充电电路，用于基于所述输入部的电位对所述第2晶体管的浮阱进行充电。

25.一种输入输出电路，其特征在于，具有：

如权利要求1-18中任一所述的所述输入输出电路；以及

如权利要求19-24中任一所述的所述输入输出电路。

26.一种半导体输入输出装置，其特征在于，在芯片上形成如权利要求1-18中任一所述的所述输入输出电路和如权利要求19-24中任一所述的所述输入输出电路中的至少1个。

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