JPH09139087A - 出力バッファ、半導体集積回路、及びデータ処理装置 - Google Patents

Abstract

(57)【要約】 【課題】 トレラント回路を形成する場合の製造工数の
低減、及びチップ占有面積の低減を図る。 【解決手段】 ｐチャンネル型ＭＯＳトランジスタ（Ｍ
Ｐ５，ＭＰ７）によりトレラント回路を形成する。この
回路は他のＭＯＳトランジスタ回路形成の場合と同じマ
スクパターンを使用することができ、ショットキーバリ
アダイオードで形成する場合のような専用マスクが必要
とされるため、マスク数の低減、製造工数の低減、原価
低減さらには、チップ占有面積を達成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路
（ＬＳＩ）、さらにはそれに含まれる出力バッファのト
レラント回路技術（すなわち、異なる電源電圧のＬＳＩ
間の信号を直結する技術）に関し、例えばスタティック
・ランダムアクセス・メモリ（ＳＲＡＭと略記する）に
適用して有効な技術に関する。

【０００２】

【従来の技術】例えば複数個のスタティック型メモリセ
ルをマトリクス配置して成るＳＲＡＭにおいては、メモ
リセルの選択端子がロウ方向毎にワード線に結合され、
メモリセルのデータ入出力端子がカラム方向毎に相補デ
ータ線（相補ビット線とも称される）に結合される。そ
れぞれの相補データ線は、相補データ線に１対１で結合
された複数個のカラム選択スイッチを含むカラム選択回
路を介して相補コモンデータ線に共通接続されている。
そのようなＳＲＡＭにおいては、メモリセルへの書込む
ためのデータを外部から取込んだり、それとは逆にメモ
リセルから読出されたデータを外部へ出力するための入
出力回路が設けられる。この入出力回路は、それぞれデ
ータのビット構成に対応した数の入力バッファ及び出力
バッファを有し、入力バッファの入力端子、及び出力バ
ッファの出力端子は、共通の外部端子に結合される。

【０００３】尚、ＳＲＡＭについて記載された文献の例
としては、昭和５９年１１月３０日にオーム社より発行
された「ＬＳＩハンドブック（第５００頁〜）」があ
る。

【０００４】

【発明が解決しようとする課題】ところで、ＳＲＡＭの
通常の使用状態において、データ入出力のための外部端
子（入出力端子という）には、比較的高い電圧が印加さ
れることがある。例えば、ＳＲＡＭの動作電源電圧３．
３Ｖであり、そのようなＳＲＡＭとともに、動作電源電
圧５．０ＶのＬＳＩが混在されるシステムにおいて、動
作電源電圧５．０ＶのＬＳＩの出力データをＳＲＡＭに
取込む場合、当該ＳＲＡＭの入出力端子のハイレベル
は、５．０Ｖとなって、電源電圧３．３Ｖを越える電圧
が印加される。

【０００５】入出力端子には、出力バッファ、及び入力
バッファが結合されている。外部からのデータ取込み時
には、出力バッファは高インピーダンス状態（ＨｉＺと
略記される）となり、入力バッファによるデータ取込み
に影響を与えないようにされる。しかし、上記のように
電源電圧よりも高い電圧が入出力端子に印加された場合
には、本来高インピーダンス状態となるべき出力バッフ
ァに不所望な電流が流れることがある。この不所望な電
流が流れる原因は２つある。１つは、電源電圧３．３Ｖ
のような比較的低電圧動作の出力バッファを構成するｐ
チャンネル型ＭＯＳトランジスタのドレイン拡散層の寄
生ダイオードが、５Ｖのような高電圧系の信号を受ける
ことにより順バイアスとなり、高電源電圧（５Ｖ）動作
のＬＳＩから上記寄生ダイオードを通して低電圧電源
（３．３Ｖ）へ電流が流れることに起因する。他のもう
１つの原因は以下の通りである。

【０００６】すなわち、電源電圧３．３Ｖの出力バッフ
ァを構成するｐチャンネル型ＭＯＳトランジスタは、高
インピーダンス状態（ＨｉＺ）ではゲート電圧は電源電
圧と等しい３．３Ｖである。入出力端子に５Ｖの信号が
印加されると、上記ｐチャンネル型ＭＯＳトランジスタ
のドレインに対してゲート電圧は負のバイアスとなる
為、ｐチャンネル型ＭＯＳトランジスタはチャンネルが
形成されオン状態になってしまう。これにより、電源電
圧５ＶのＬＳＩからｐチャンネル型ＭＯＳトランジスタ
のチャンネルを通して３．３Ｖ電源へ電流が流れる。

【０００７】上記２つの原因を、以下の説明では、ｐチ
ャンネル型ＭＯＳトランジスタが電源電圧よりも高い電
圧印加により「逆バイアス」されると称する。そのよう
な不所望な電流が流れると、５ＶのＬＳＩ及び３．３Ｖ
のＳＲＡＭでの消費電力が大きくなってしまうため、回
路的な工夫により、上記不所望な電流を減少させる必要
がある。そのような回路を、「トレラント回路」と称す
る。

【０００８】トレラント回路は、ショットキーバリアダ
イオードによって形成することができる。例えば、入出
力端子に結合されたｐチャンネル型ＭＯＳトランジスタ
を含んで出力バッファが構成されるとき、このｐチャン
ネル型ＭＯＳトランジスタのドレイン及びソースに、ア
ノードが結合された２個のショットキーバリアダイオー
ドを接続する。この２個のショットキーバリアダイオー
ドの双方のカソードは、上記ｐチャンネル型ＭＯＳトラ
ンジスタのバックゲート（ウェル領域）に結合される。
上記ｐチャンネル型ＭＯＳトランジスタのゲートを制御
する論理回路の高電位側電源は、上記ｐチャンネル型ト
ランジスタのバックゲートから供給する。それによれ
ば、回路の電源電圧よりも高い電位が入出力端子に印加
された場合、そのような高電圧により、ｐチャンネル型
ＭＯＳトランジスタのバックゲートの電位が上昇され
て、ｐチャンネル型ＭＯＳトランジスタの逆バイアスが
阻止されるため、上記高電圧印加に起因する不所望な電
流の発生を抑えることができる。

【０００９】しかしながら、上記ショットキーバリアダ
イオードを用いたトレラント回路においては、ショット
キーバリアダイオードの形成のため、ＭＯＳトランジス
タによる回路形成とは別に専用のマスクが必要とされ
る。そのように、ショットキーバリアダイオードの形成
のために専用のマスクが必要とされることは、製造工数
の増大を招き、原価低減を阻害する。

【００１０】また、トレラント回路を構成するショット
キーバリアダイオードは、そのしきい値電圧を低くする
必要があり、そうすると、ショットキーバリアダイオー
ドの占有面積は、一つの出力バッファ当り、およそ５，
６００μｍ2必要になる。データが３６ビット単位で並
列出力される構成（×３６ビット構成）では、トレラン
ト回路だけで、２０１，６００（＝５，６００×３６）
μｍ2必要となる。そのように、ショットキーバリアダ
イオードを用いた場合のトレラント回路の占有面積が大
きいために、出力バッファの占有面積の低減、さらには
ＬＳＩチップサイズの低減が阻害される。

【００１１】本発明の目的は、トレラント回路を含む半
導体集積回路の製造工数の低減を図るための技術を提供
する

【００１２】本発明の別の目的は、トレラント回路のチ
ップ占有面積の低減を図るための技術を提供することに
ある。

【００１３】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。

【００１４】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。

【００１５】すなわち、電源と外部端子（Ｉｏ０）とに
結合され、入力信号に応じて上記外部端子をプルアップ
するための第１トランジスタ（ＭＰ０）を含んで出力バ
ッファ（１４）が構成されるとき、外部端子の電圧が所
定レベルを越えることで導通して、第１トランジスタの
ゲートと上記出力端子とを短絡するための第２トランジ
スタ（ＭＰ５）とを設ける。

【００１６】上記外部端子の電圧が所定レベルを越える
ことで導通して、上記第１トランジスタのバックゲート
と上記出力端子とを短絡するための第３トランジスタ
（ＭＰ７）とを設ける。

【００１７】上記外部端子の電圧が所定レベルを越える
ことで導通して、上記第１トランジスタのゲートと上記
出力端子とを短絡するための第２トランジスタと、上記
外部端子の電圧が所定レベルを越えることで導通して、
上記第１トランジスタのバックゲートと上記出力端子と
を短絡するための第３トランジスタとを設ける。

【００１８】上記第２トランジスタ、及び第３トランジ
スタのゲート供給電圧として、電源電圧からトランジス
タのしきい値電圧分だけ降下させた電圧を形成するため
の回路（ＭＰ３１，ＭＮ３１，ＭＮ３２，ＭＮ３３）を
設けることができる。

【００１９】上記第１トランジスタを駆動する駆動回路
（２１）を含み、この駆動回路を形成する第４トランジ
スタ（ＭＰ８，ＭＰ２１，ＭＰ２２）の高電位側端子
を、上記第１トランジスタのバックゲートと同一電位と
なるように結合することができる。

【００２０】上記第１トランジスタのバックゲートの電
位を決定するための整流回路（２４）を備え、この整流
回路を、上記駆動回路の活性化に同期して、トランジス
タのバックバイアスのための電圧を形成する第５トラン
ジスタ（ＭＰ３）と、上記第５トランジスタのゲートと
上記外部端子との間に接続され、上記外部端子の電圧が
所定レベルを越えることで導通して、上記第５トランジ
スタのゲートと上記出力端子とを短絡するための第６ト
ランジスタ（ＭＰ６）とを含んで構成することができ
る。

【００２１】また、上記出力バッファを含んで半導体集
積回路を構成することができ、さらには、そのような半
導体集積回路を含んでデータ処理装置を形成することが
できる。

【００２２】上記した手段によれば、トレラント回路の
形成において、他のトランジスタ回路形成の場合と同じ
マスクパターンの使用を可能とし、このことが、トレラ
ント回路をショットキーバリアダイオードで形成する場
合に比べて、マスク数の低減を達成し、製造工数の低
減、原価低減を達成する。また、ショットキーバリアダ
イオードを使用する場合に比べて、チップ占有面積の低
減を達成する。

【００２３】

【発明の実施の形態】図１４には、本発明にかかるデー
タ処理装置の一実施例が示される。

【００２４】このデータ処理装置は、バスＢＵＳを介し
て、ＣＰＵ（中央処理装置）１３１、ＳＲＡＭ（スタテ
ィック・ランダム・アクセス・メモリ）１３３、ＲＯＭ
（リード・オンリ・メモリ）１３４、周辺装置制御部１
３５、表示系１３６などが、互いに信号のやり取り可能
に結合され、予め定められたプログラムに従って所定の
データ処理を行うコンピュータシステムとして構成され
る。上記ＣＰＵ１３１は、本システムの論理的中核とさ
れ、主として、アドレス指定、情報の読出しと書込み、
データの演算、命令のシーケンス、割り込の受付け、記
憶装置と入出力装置との情報交換の起動等の機能を有
し、演算制御部や、バス制御部、メモリアクセス制御部
などから構成される。ＳＲＡＭ１３３、及びＲＯＭ１３
４は内部記憶装置として位置付けられている。そして、
ＳＤＲＡＭ１３２やＳＲＡＭ１３３には、ＣＰＵ１３１
での計算や制御に必要なプログラムやデータが格納され
る。周辺装置制御部１３５によって、外部記憶装置１３
８の動作制御や、キーボード１３９などからの情報入力
制御が行われる。また、上記表示系１３６によって、Ｃ
ＲＴディスプレイ１４０への情報表示制御が行われる。

【００２５】特に制限されないが、ＳＲＡＭ１３３の動
作用電源電圧は３．３Ｖとされ、ＣＰＵ１３１，ＳＤＲ
ＡＭ１３２，ＲＯＭ１３４の少なくとも一つについて
は、それの動作用電源電圧が５．０Ｖとされる。そのた
め、ＳＲＡＭ１３３の入出力端子には、バスＢＵＳを介
して５．０Ｖ電圧が印加されることがあり、それを許容
するためのトレラント回路が設けられている。

【００２６】図１５には本発明の一実施例であるＳＲＡ
Ｍが示される。同図に示されるＳＲＡＭ１３３は、特に
制限されないが、公知の半導体集積回路製造技術によっ
て単結晶シリコン基板などの一つの半導体基板に形成さ
れる。

【００２７】図１５において６は、複数個のスタティッ
ク型メモリセルをマトリクス配置したメモリセルアレイ
であり、メモリセルの選択端子はロウ方向毎にワード線
に結合され、メモリセルのデータ入出力端子はカラム方
向毎に相補データ線に結合される。それぞれの相補デー
タ線は、相補データ線に１対１で結合された複数個のカ
ラム選択スイッチを含むカラム選択回路９を介して相補
コモンデータ線に共通接続されている。

【００２８】特に制限されないが、×３６ビット構成と
され、外部から入出力端子Ｉｏ０〜Ｉｏ３５に書込みデ
ータが与えられると、それが、入力バッファ１５を介し
て書込みアンプ１０に伝達される。そして、その書込み
データに従って相補コモンデータ線が駆動され、アドレ
ス信号によって選択された相補データ線を介して所定の
メモリセルに、そのデータに応ずる電荷情報が蓄積され
る。上記書込みアンプ１０は、書込みパルス生成回路１
２によって制御される。この書込みパルス生成回路１２
は、特に制限されないが、相補レベルの基本クロックＣ
ＬＫに基づいて、書込みアンプを活性化するための信号
（書込みパルスＷＰ）を生成する。特に制限されない
が、この書込みパルスＷＰがアサートされた場合に、上
記書込みアンプ１０へのデータ取込が可能とされ、その
とき、入出力端子Ｉｏ０〜Ｉｏ３５に与えられたデータ
が、入力バッファ１５、及び書込みアンプ１０を介して
上記相補コモンデータ線に伝達される。メモリセルへの
書込み時間は、この書込みパルスＷＰの幅で決定され
る。また、外部からの書込み指示のためのライトイネー
ブル信号ＷＥ＊（＊はロウアクティブ又は信号反転を意
味する）に基づいて書込み信号を生成するためのＷＥド
ライバ３が設けられ、外部端子から入力されたライトイ
ネーブル信号ＷＥ＊が、書込みパルス生成回路１２から
の書込みパルスＷＰに同期されるようになっている。

【００２９】外部より入力されるアドレス信号Ａ０〜Ａ
ｎのうちＡ０〜Ａｍは、それに対応して配置されたアド
レスバッファ１−０〜１−ｍを介してロウデコーダ４に
伝達される。アドレス信号Ａｍ＋１〜Ａｎは、それに対
応して配置されたアドレスバッファ１−ｍ＋１〜１−ｎ
を介してカラムデコーダ８に伝達される。ロウドライバ
５はロウデコーダ４のデコード出力に基づいて、入力ア
ドレス信号に対応するワード線を選択レベルに駆動す
る。所定のワード線が駆動されると、このワード線に結
合されたメモリセルが選択される。カラムドライバ２
は、カラムデコーダ８の出力信号に基づいて、対応する
カラム選択スイッチをオン動作させて、上記選択された
相補コモンデータ線に導通する。このとき相補コモンデ
ータ線の電位は、読出しアンプ１１で増幅され、出力バ
ッファ１４、及び入出力端子Ｉｏ０〜Ｉｏ３５を介して
外部出力可能とされる。特に制限されないが、データ入
出力系が、×３６ビット構成とされているため、読出し
アンプ１１、及び出力バッファ１４は、それぞれ入出力
端子Ｉｏ０〜Ｉｏ３５に対応する３６個のアンプ、及び
バッファから構成される。

【００３０】図１には上記出力バッファ１４の構成例が
示される。

【００３１】図１に示されるように、出力バッファ１４
は、それぞれ入出力端子Ｉｏ０〜Ｉｏ３５に対応して３
６個の出力バッファ回路１４−０〜１４−３５を含む。
この３６個の出力バッファ回路１４−０〜１４−３５
は、互いに同一構成とされるため、以下の説明では出力
バッファ回路１４−０についてのみ詳細に説明し、他の
出力バッファ回路１４−１〜１４−３５については、そ
の詳細な説明を省略する。

【００３２】図１に示されるように、出力バッファ回路
１４−０は、プルアップのためのｐチャンネル型ＭＯＳ
トランジスタＭＰ０、及びプルダウンのためのｎチャン
ネル型ＭＯＳトランジスタＭＮ０が直列接続されてい
る。ｐチャンネル型ＭＯＳトランジスタＭＰ０のソース
は高電位側電源Ｖｄｄに結合される。ｎチャンネル型Ｍ
ＯＳトランジスタＭＮ０のソースは低電位側電源Ｖｓｓ
に結合される。ｐチャンネル型ＭＯＳトランジスタＭＰ
０と、ｎチャンネル型ＭＯＳトランジスタＭＮ０との結
合箇所からこの出力バッファ回路１４−０の出力端子が
引出され、それが入出力端子Ｉｏ０に結合される。

【００３３】ｐチャンネル型ＭＯＳトランジスタＭＰ０
のゲートには、第１駆動回路２１の出力端子が結合さ
れ、この第１駆動回路２１の出力信号によって、ｐチャ
ンネル型ＭＯＳトランジスタＭＰ０が駆動される。ま
た、ｎチャンネル型ＭＯＳトランジスタＭＮ０のゲート
には、第２駆動回路２２の出力端子が結合され、この第
２駆動回路２２の出力信号によってｎチャンネル型ＭＯ
ＳトランジスタＭＮ０が駆動されるようになっている。
第１駆動回路２１、及び第２駆動回路２２には、それぞ
れ読出しアンプ１１からの相補レベルのデータＤＡＴ
Ａ，ＤＡＴＡ＊、及びアウトプットイネーブル信号ＯＥ
＊に基づいて生成されるコントロール信号ＣＯＮＴ＊が
入力されるようになっている。コントロール信号ＣＯＮ
Ｔ＊がローレベルにアサートされた場合に、第１駆動回
路２１、及び第２駆動回路２２が活性化され、そのと
き、上記読出しアンプ１１からの相補レベルのデータＤ
ＡＴＡ，ＤＡＴＡ＊に基づいて、ｐチャンネル型ＭＯＳ
トランジスタＭＰ０、及びｎチャンネル型ＭＯＳトラン
ジスタＭＮ０が駆動されることにより、メモリセルデー
タの外部出力が可能とされる。また、上記コントロール
信号ＣＯＮＴ＊がハイレベルにネゲートされた状態で
は、上記第１駆動回路２１、及び第２駆動回路２２は非
活性状態とされ、ｐチャンネル型ＭＯＳトランジスタＮ
Ｐ０のゲートがハイレベル、ｎチャンネル型ＭＯＳトラ
ンジスタＭＮ０のゲートがローレベルとされることで、
両ＭＯＳトランジスタがオフ状態とされる。これによ
り、入出力端子Ｉｏ０から見た出力バッファ回路１４−
０の出力端子は高インピーダンス状態とされる。

【００３４】尚、図面に示されるダイオードＤ０，Ｄ１
は、ｐチャンネル型ＭＯＳトランジスタＭＰ０の寄生ダ
イオードであり、回路設計により積極的に形成されたも
のではない。

【００３５】この実施例では、電源電圧よりも高い電圧
が入出力端子Ｉｏ０に印加された場合に、ｐチャンネル
型ＭＯＳトランジスタＭＰ０に不所望な電流が流れるの
を阻止するためのトレラント回路が設けられ、そのトレ
ラント回路は、製造工数やチップ占有面積の低減を図る
ため、以下のようにＭＯＳトランジスタによって構成さ
れる。

【００３６】ｐチャンネル型ＭＯＳトランジスタＭＰ０
のゲートと入出力端子Ｉｏ０との間に、ｐチャンネル型
ＭＯＳトランジスタＭＰ５によるスイッチが設けられ、
ｐチャンネル型ＭＯＳトランジスタＭＰ０のバックゲー
トと入出力端子Ｉｏ０との間にはｐチャンネル型ＭＯＳ
トランジスタＭＰ７によるスイッチが設けられる。ｐチ
ャンネル型ＭＯＳトランジスタＭＰ５，ＭＰ７のゲート
は、高電位側電源Ｖｄｄに結合される。そして、ｐチャ
ンネル型ＭＯＳトランジスタＭＰ５，ＭＰ７のバックゲ
ートは、上記ｐチャンネル型ＭＯＳトランジスタＭＰ０
のバックゲートとともに、ｐチャンネル型ＭＯＳトラン
ジスタをバックバイアス用電圧を決定するための整流回
路２４に結合される。上記ｐチャンネル型ＭＯＳトラン
ジスタＭＰ５，ＭＰ７は、入出力端子Ｉｏ０に、この回
路の高電位側電源Ｖｄｄ（３．３Ｖ）よりも高いレベル
の電圧が印加された場合に導通され、それぞれｐチャン
ネル型ＭＯＳトランジスタＭＰ０のゲート、及びバック
ゲートの電位を、上記入出力端子Ｉｏ０に印加された高
電圧レベルにほぼ等しくさせ、上記入出力端子Ｉｏ０
に、高電位側電源Ｖｄｄよりも高いレベルの電圧が印加
した場合でも、そのような電圧印加によってｐチャンネ
ル型ＭＯＳトランジスタＭＰ０が逆バイアスされないよ
うに作用する。そのような作用により、電源電圧（３．
３Ｖ）よりも高い電圧が入出力端子Ｉｏ０に印加された
場合において、ｐチャンネル型ＭＯＳトランジスタＭＰ
０に不所望な電流が流れないようにされる。

【００３７】各部の詳細を説明する。

【００３８】第１駆動回路２１は、特に制限されない
が、次のように構成される。

【００３９】ｐチャンネル型ＭＯＳトランジスタＭＰ
２，ＭＰ１、及びｎチャンネル型ＭＯＳトランジスタＭ
Ｎ２が直列接続され、このｎチャンネル型ＭＯＳトラン
ジスタＭＮ２にｎチャンネル型ＭＯＳトランジスタＭＮ
１が並列接続されることで、ノア（ＮＯＲ）回路が形成
される。ｐチャンネル型ＭＯＳトランジスタＭＰ２のソ
ースは高電位側電源Ｖｄｄに結合され、ｎチャンネル型
ＭＯＳトランジスタＭＮ１，ＭＮ２のソースは低電位側
電源Ｖｓｓに結合される。ｐチャンネル型ＭＯＳトラン
ジスタＭＰ１、及びｎチャンネル型ＭＯＳトランジスタ
ＭＮ１のゲートは、ノア回路の一方の入力端子とされ、
そこにコントロール信号ＣＯＮＴ＊が入力される。ま
た、ｐチャンネル型ＭＯＳトランジスタＭＰ２のゲー
ト、及びｎチャンネル型ＭＯＳトランジスタＭＮ２のゲ
ートは、ノア回路のもう一つの入力端子とされ、そこ
に、データＤＡＴＡが入力される。ｐチャンネル型ＭＯ
ＳトランジスタＭＰ９とｎチャンネル型ＭＯＳトランジ
スタＭＮ３とが直列接続されて成るインバータが配置さ
れ、さらにその後段にはｎｐｎ型バイポーラトランジス
タＢＰ０が配置されている。このｎｐｎ型バイポーラト
ランジスタＢＰ０のコレクタは高電位側電源Ｖｄｄに結
合される。ｐチャンネル型ＭＯＳトランジスタＭＰ８と
ｎチャンネル型ＭＯＳトランジスタＭＮ５が直列接続さ
れ、そこにｎｐｎ型バイポーラトランジスタＢＰ０のエ
ミッタが結合される。ｎｐｎ型バイポーラトランジスタ
ＢＰ０のエミッタ、ｐチャンネル型ＭＯＳトランジスタ
ＭＰ８のドレイン、及びｎチャンネル型ＭＯＳトランジ
スタＭＮ５のドレインが、この第１駆動回路２１の出力
ノードとされ、その出力ノードがｐチャンネル型ＭＯＳ
トランジスタＭＰ０のゲートに結合される。上記ｐチャ
ンネル型ＭＯＳトランジスタＭＰ８のソースは整流回路
２４に結合され、ｎチャンネル型ＭＯＳトランジスタＭ
Ｎ５のソースは低電位側電源Ｖｓｓに結合される。ここ
で、ｐチャンネル型ＭＯＳトランジスタＭＰ８のソース
及びバックゲートを高電位側電源Ｖｄｄにではなく、整
流回路２４に結合するのは以下の理由による。

【００４０】すなわち、ｐチャンネル型ＭＯＳトランジ
スタＭＰ８のソースを高電位側電源Ｖｄｄレベルとする
と、電源電圧（３．３Ｖ）よりも高い電圧が入出力端子
Ｉｏ０に印加されて、ｐチャンネル型ＭＯＳトランジス
タＭＰ５がオンされた場合、ｐチャンネル型ＭＯＳトラ
ンジスタＭＰ８のドレインが電源電圧（３．３Ｖ）より
も高い電圧になって、このＭＯＳトランジスタＭＰ８が
逆バイアスされてしまう。そこで、ｐチャンネル型ＭＯ
ＳトランジスタＭＰ０のバックゲートと同一レベルの電
位が印加されるように、ｐチャンネル型ＭＯＳトランジ
スタＭＰ８のソース及びバックゲートを整流回路２４の
出力ノードに結合して、ｐチャンネル型ＭＯＳトランジ
スタＭＰ８の逆バイアスを防止する。

【００４１】アウトプットイネーブル信号ＯＥ＊に基づ
いて生成されるコントロール信号ＣＯＮＴ＊が、ローレ
ベルにアサートされると、ｐチャンネル型ＭＯＳトラン
ジスタＭＰ１がオンされ、ｎチャンネル型ＭＯＳトラン
ジスタＭＮ１がオフされ、そのとき入力されたデータＤ
ＡＴＡの論理に応じてｐチャンネル型ＭＯＳトランジス
タＭＰ０が駆動される。それに対して、コントロール信
号ＣＯＮＴ＊が、ハイレベルの場合には、ｐチャンネル
型ＭＯＳトランジスタＭＰ１がオフされるとともに、ｎ
チャンネル型ＭＯＳトランジスタＭＮ１がオンされて、
第１駆動回路２１の出力端子がハイレベルに固定され
る。この状態で、ｐチャンネル型ＭＯＳトランジスタＭ
Ｐ０はオフ状態を維持する。

【００４２】第２駆動回路２２は、特に制限されない
が、以下のように構成される。

【００４３】ｐチャンネル型ＭＯＳトランジスタＭＰ１
１，ＭＰ１０、及びｎチャンネル型ＭＯＳトランジスタ
ＭＮ７が直列接続され、このｎチャンネル型ＭＯＳトラ
ンジスタＭＮ７にｎチャンネル型ＭＯＳトランジスタＭ
Ｎ６が並列接続されることで、ノア回路が形成される。
ｐチャンネル型ＭＯＳトランジスタＭＰ１１のソースは
高電位側電源Ｖｄｄに結合され、ｎチャンネル型ＭＯＳ
トランジスタＭＮ６，ＭＮ７のソースは低電位側電源Ｖ
ｓｓに結合される。ｐチャンネル型ＭＯＳトランジスタ
ＭＰ１２、及びｎチャンネル型ＭＯＳトランジスタＭＮ
８が直列接続されてインバータが形成され、その後段に
ｐチャンネル型ＭＯＳトランジスタＭＰ１３が配置され
る。ｐチャンネル型ＭＯＳトランジスタＭＰ１２，ＭＰ
１３のソースは高電位側電源Ｖｄｄに結合され、ｎチャ
ンネル型ＭＯＳトランジスタＭＮ８のソースは低電位側
電源Ｖｓｓに結合される。そして、ｎｐｎ型バイポーラ
トランジスタＢＰ１とｐチャンネル型ＭＯＳトランジス
タＭＰ１３とが並列接続されており、ｎｐｎ型バイポー
ラトランジスタＢＰ１のエミッタ、及びｐチャンネル型
ＭＯＳトランジスタＭＰ１３のドレインが、ｎチャンネ
ル型ＭＯＳトランジスタＭＮ０のゲートに結合される。
ｐチャンネル型ＭＯＳトランジスタＭＰ１３のゲートは
ｐチャンネル型ＭＯＳトランジスタＭＰ１２のドレイ
ン、及びｎチャンネル型ＭＯＳトランジスタＭＮ８のド
レインに結合される。ｎｐｎ型バイポーラトランジスタ
ＢＰ１のベースはｐチャンネル型ＭＯＳトランジスタＭ
Ｐ１０のドレイン、及びｎチャンネル型ＭＯＳトランジ
スタＭＮ７のドレインに結合される。また、ｎチャンネ
ル型ＭＯＳトランジスタＭＮ９，１０が並列接続され、
ｐチャンネル型ＭＯＳトランジスタＭＰ１３のドレイ
ン、及びｎｐｎ型バイポーラトランジスタＢＰ１のエミ
ッタが、上記ｎチャンネル型ＭＯＳトランジスタＭＮ
９，ＭＮ１０を介して低電位側電源Ｖｓｓに結合され
る。ｐチャンネル型ＭＯＳトランジスタＭＰ１０、及び
ｎチャンネル型ＭＯＳトランジスタＭＮ７のゲート及び
ｎチャンネル型ＭＯＳトランジスタＭＮ１０のゲート
は、ノア回路の一方の入力端子とされ、そこにコントロ
ール信号ＣＯＮＴ＊が入力される。また、ｐチャンネル
型ＭＯＳトランジスタＭＰ１１のゲート、及びｎチャン
ネル型ＭＯＳトランジスタＭＮ６，ＭＮ９のゲートは、
ノア回路のもう一つの入力端子とされ、そこに、データ
ＤＡＴＡ＊が入力される。

【００４４】コントロール信号ＣＯＮＴ＊が、ローレベ
ルにアサートされると、ｐチャンネル型ＭＯＳトランジ
スタＭＰ１０がオンされ、ｎチャンネル型ＭＯＳトラン
ジスタＭＮ７，ＭＮ１０がオフされて、そのとき入力さ
れたデータＤＡＴＡの論理に応じてｎチャンネル型ＭＯ
ＳトランジスタＭＮ０が駆動される。それに対して、コ
ントロール信号ＣＯＮＴ＊が、ハイレベルの場合には、
ｐチャンネル型ＭＯＳトランジスタＭＰ１０がオフされ
るとともに、ｎチャンネル型ＭＯＳトランジスタＭＮ
７，ＭＮ１０がオンされて、第２駆動回路２２の出力端
子がローレベルに固定される。この状態で、ｎチャンネ
ル型ＭＯＳトランジスタＭＮ０は、オフ状態を維持す
る。

【００４５】整流回路２４は、特に制限されないが、以
下のように構成される。

【００４６】ｐチャンネル型ＭＯＳトランジスタＭＰ４
とｎチャンネル型ＭＯＳトランジスタＭＮ４とが直列接
続される。ｎチャンネル型ＭＯＳトランジスタＭＮ４の
ソースは低電位側電源Ｖｓｓに結合される。ｐチャンネ
ル型ＭＯＳトランジスタＭＰ４とｎチャンネル型ＭＯＳ
トランジスタＭＮ４の直列接続箇所にｐチャンネル型Ｍ
ＯＳトランジスタＭＰ３，ＭＰ６が結合される。ｐチャ
ンネル型ＭＯＳトランジスタＭＰ３のソースは高電位側
電源Ｖｄｄに結合され、ｐチャンネル型ＭＯＳトランジ
スタＭＰ３のドレインから、ｐチャンネル型ＭＯＳトラ
ンジスタのバックバイアスのためのウェル電圧ＶＷＥＬ
Ｌが得られる。上記ｐチャンネル型ＭＯＳトランジスタ
ＭＰ４、及びｎチャンネル型ＭＯＳトランジスタＭＮ４
のゲートには上記コントロール信号ＣＯＮＴ＊がインバ
ータ２５を介して供給される。

【００４７】従って、コントロール信号ＣＯＮＴ＊がロ
ーレベルにアサートされた状態では、ｐチャンネル型Ｍ
ＯＳトランジスタＭＰ３がオンされて、ｐチャンネル型
ＭＯＳトランジスタのバックバイアスのためのウェル電
圧ＶＷＥＬＬが得られる。それに対して、コントロール
信号ＣＯＮＴ＊がハイレベルにネゲートされた状態で
は、ｐチャンネル型ＭＯＳトランジスタＭＰ３がオフさ
れて、この整流回路２４によるバックバイアスのための
電圧形成は行われない。

【００４８】上記構成の動作を説明する。

【００４９】図２には入出力端子Ｉｏ０の印加電圧Ｖｏ
ｕｔ（横軸）と、ウェル電圧ＶＷＥＬＬ（縦軸）との関
係が示される。

【００５０】ｐチャンネル型ＭＯＳトランジスタＭＰ０
のウェル電圧ＶＷＥＬＬは、入出力端子Ｉｏ０の印加電
圧Ｖｏｕｔが、０≦Ｖｏｕｔ≦（Ｖｄｄ＋｜Ｖｔｈｐ
｜）の範囲内では、高電位側電源Ｖｄｄレベルをフロー
ティングで保っている。｜Ｖｔｈｐ｜は、ｐチャンネル
型ＭＯＳトランジスタのしきい値の絶対値を示してい
る。

【００５１】入出力端子の印加電圧Ｖｏｕｔが、電源電
圧Ｖｄｄを越えた場合には、厳密には（Ｖｄｄ＋｜Ｖｔ
ｈｐ｜）よりも高くなった場合には、ｐチャンネル型Ｍ
ＯＳトランジスタＭＰ５，ＭＰ７がオンされるため、ｐ
チャンネル型ＭＯＳトランジスタＭＰ０のウェル電圧Ｖ
ＷＥＬＬは、そのときの入出力端子Ｉｏ０の印加電圧Ｖ
ｏｕｔに追従する。そのようにウェル電圧ＶＷＥＬＬ
が、入出力端子Ｉｏ０の印加電圧Ｖｏｕｔに追従するた
め、ｐチャンネル型ＭＯＳトランジスタＭＰ０の逆バイ
アスが阻止され、入出力端子Ｉｏ０からの電流の流れ込
みを阻止することができる。

【００５２】また、入出力端子の印加電圧Ｖｏｕｔが低
下すると、ｐチャンネル型ＭＯＳトランジスタＭＰ５，
ＭＰ７がオフされて、ｐチャンネル型ＭＯＳトランジス
タＭＰ０のウェル電圧ＶＷＥＬＬは、（Ｖｄｄ＋｜Ｖｔ
ｈｐ｜）のレベルにフローティングで保たれる。このと
きのウェル電圧ＶＷＥＬＬは、ｐチャンネル型ＭＯＳト
ランジスタＭＰ０の寄生ダイオードＤ１の存在により、
（Ｖｄｄ−ＶＦ）よりも低くはならない。ここで、ＶＦ
は寄生ダイオードＤ１の順方向降下電圧である。また、
ｐチャンネル型ＭＯＳトランジスタＭＰ０のゲート電位
は、それのＷＥＬＬ電位と常に等しくされるから、ウェ
ル電圧ＶＷＥＬＬが、（Ｖｄｄ−ＶＦ）に保たれる限
り、ｐチャンネル型ＭＯＳトランジスタＭＰ０のオフ状
態が保たれる。

【００５３】整流回路２４におけるｐチャンネル型ＭＯ
ＳトランジスタＭＰ３は、コンロトール信号ＣＯＮＴ＊
がハイレベルにネゲートされている状態では、ゲートが
ハイレベルとなっているため、オフ状態とされる。ま
た、入出力端子の印加電圧Ｖｏｕｔが、（Ｖｄｄ＋｜Ｖ
ｔｈｐ｜）よりも高くなった場合には、ｐチャンネル型
ＭＯＳトランジスタＭＰ６がオンされるため、ｐチャン
ネル型ＭＯＳトランジスタＭＰ３のゲート電位が、その
ときの入出力端子の印加電圧Ｖｏｕｔに追従するため、
オフ状態が保たれる。

【００５４】上記実施例によれば、以下の作用効果を得
ることができる。

【００５５】（１）外部端子としての入出力端子Ｉｏ０
に電源電圧Ｖｄｄを越える電圧が印加された場合に、ｐ
チャンネル型ＭＯＳトランジスタＭＰ０のゲートと上記
出力端子とがｐチャンネル型ＭＯＳトランジスタＭＰ５
により短絡され、また、ｐチャンネル型ＭＯＳトランジ
スタＭＰ７によりバックゲートと入出力端子とが短絡さ
れるので、ｐチャンネル型ＭＯＳトランジスタＭＰ０の
ゲート電位及びウェル電圧ＶＷＥＬＬが、そのときの入
出力端子Ｉｏ０の印加電圧Ｖｏｕｔに追従され、ｐチャ
ンネル型ＭＯＳトランジスタＭＰ０の逆バイアスが阻止
される。そのため、入出力端子Ｉｏ０に電源電圧Ｖｄｄ
を越える電圧が印加されたにもかかわらず、入出力端子
Ｉｏ０からの電流の流れ込みを阻止することができる。
そのように、ｐチャンネル型ＭＯＳトランジスタＭＰ
５，ＭＰ７によって、トレラント回路が形成された本実
施例ＳＲＡＭ１３３が、図１４に示されるデータ処理装
置に適用され、しかも、動作電源電圧を５Ｖとする他の
ＬＳＩとバスＢＵＳで結合されている場合でも、ｐチャ
ンネル型ＭＯＳトランジスタの逆バイアスに起因する電
流消費を抑えることができる。このことは、データ処理
装置全体の消費電力の低減を図る上で有利とされる。

【００５６】（２）ｐチャンネル型ＭＯＳトランジスタ
によるトレラント回路は、他のＭＯＳトランジスタ回路
形成の場合と同じマスクパターンを使用することができ
る。つまり、トレラント回路をショットキーバリアダイ
オードで形成する場合のように、ショットキーバリアダ
イオードの形成のために、ＭＯＳトランジスタによる回
路形成とは別に専用のマスクが必要とされることがない
から、ショットキーバリアダイオードを使用する場合に
比べて、マスク数の低減を図ることができ、製造工数の
低減、原価低減を図ることができる。

【００５７】（３）また、ショットキーバリアダイオー
ドを使用した場合、一つの出力バッファ当りのトレラン
ト回路の占有面積は、およそ５，６００μｍ2となり、
データが３６ビット単位で並列出力される構成（×３６
ビット構成）では、２０１，６００（＝５，６００×３
６）μｍ2もの占有面積が必要となるのに対して、トレ
ラント回路にｐチャンネル型ＭＯＳトランジスタを適用
した場合には、一つの出力バッファ当り６７０μｍ2で
実現でき、×３６ビット構成の場合には、その占有面積
は、２４，１２０μｍ2（＝６７０×３６）となる。つ
まり、トレラント回路にｐチャンネル型ＭＯＳトランジ
スタを適用した場合には、ショットキーバリアダイオー
ドを使用する場合の１２％でトレラント回路を実現する
ことができ、ショットキーバリアダイオードを使用する
場合に比べて、チップ占有面積を大幅に低減することが
できる。

【００５８】次に、図３〜図１３を参照しながら、出力
バッファ回路の他の実施例について説明する。尚、図３
〜図１３において、図１に示されるのと同一機能を有す
るものには、同一符号が付されている。

【００５９】図３において、第１駆動回路２１、第２駆
動回路２２、及び整流回路２４は、それぞれ図１に示さ
れる回路構成を採用することができる。また、プルダウ
ン回路２３は、図１におけるｐチャンネル型ＭＯＳトラ
ンジスタＭＰ５に相当する。スイッチＳＷ１は、図１に
おけるｐチャンネル型ＭＯＳトランジスタＭＰ５に相当
し、入出力端子Ｉｏ０に電源電圧Ｖｄｄを越える電圧が
印加された場合に導通して、上記ｐチャンネル型ＭＯＳ
トランジスタＭＰ０のゲートと上記入出力端子Ｉｏ０と
を短絡する。図３に示される構成では、図１におけるｐ
チャンネル型ＭＯＳトランジスタＭＰ７に相当するもの
が省略されているが、それでも、ｐチャンネル型ＭＯＳ
トランジスタによって構成されるスイッチＳＷ１が設け
られているため、入出力端子Ｉｏ０に電源電圧Ｖｄｄを
越える電圧が印加された場合でも、ｐチャンネル型ＭＯ
ＳトランジスタＭＰ０のゲートと上記入出力端子Ｉｏ０
とが短絡されて、ｐチャンネル型ＭＯＳトランジスタＭ
Ｐ０のゲート電位と、入出力端子Ｉｏ０の印加電圧にほ
ぼ等しくされるため、ｐチャンネル型ＭＯＳトランジス
タＭＰ０の逆バイアスを阻止することができる。上記の
ようにスイッチＳＷ１にはｐチャンネル型ＭＯＳトラン
ジスタが適用されているため、トレラント回路形成にお
いて、上記実施例の場合と同様の作用効果を有する。

【００６０】図４において、第１駆動回路２１、第２駆
動回路２２、整流回路２４、及びプルダウン回路２３
は、それぞれ図１に示される回路構成を採用することが
できる。また、スイッチＳＷ２は、図１におけるｐチャ
ンネル型ＭＯＳトランジスタＭＰ７に相当し、入出力端
子Ｉｏ０に電源電圧Ｖｄｄを越える電圧が印加された場
合に導通して、上記ｐチャンネル型ＭＯＳトランジスタ
ＭＰ０のバックゲートと上記入出力端子Ｉｏ０とを短絡
する。図４に示される構成では、図１におけるｐチャン
ネル型ＭＯＳトランジスタＭＰ５に相当するものが省略
されているが、それでも、ｐチャンネル型ＭＯＳトラン
ジスタによって構成されるスイッチＳＷ２が設けられる
ため、入出力端子Ｉｏ０に電源電圧Ｖｄｄを越える電圧
が印加された場合でも、ｐチャンネル型ＭＯＳトランジ
スタＭＰ０のゲートと上記入出力端子Ｉｏ０とが短絡さ
れて、ｐチャンネル型ＭＯＳトランジスタＭＰ０のゲー
ト電位と、入出力端子Ｉｏ０の印加電圧にほぼ等しくさ
れるため、ｐチャンネル型ＭＯＳトランジスタＭＰ０の
逆バイアスを阻止することができる。上記のようにスイ
ッチＳＷ１にはｐチャンネル型ＭＯＳトランジスタが適
用されているため、トレラント回路の形成においては上
記実施例の場合と同様の作用効果を有する。

【００６１】図５に示される構成は、上記スイッチＳＷ
１，ＳＷ２の双方を備えたもので、基本的には、図１に
示される回路構成と同じになる。第１駆動回路２１、第
２駆動回路２２、整流回路２４及びプルダウン回路２３
は、それぞれ図１に示される回路構成を採用することが
できる。

【００６２】図６に示される構成では、第１駆動回路２
１が次のように構成される。

【００６３】ｐチャンネル型ＭＯＳトランジスタＭＰ２
１，ＭＰ２２が並列接続され、それにｎチャンネル型Ｍ
ＯＳトランジスタＭＮ２１，ＭＮ２２が直列接続され
る。ｐチャンネル型ＭＯＳトランジスタＭＰ２１，ＭＰ
２２のバックゲート、及びソースは上記ｐチャンネル型
ＭＯＳトランジスタＭＰ０のバックゲートに結合され
る。入出力端子Ｉｏ０に電源電圧Ｖｄｄを越える電圧が
印加されて、スイッチＳＷ１がオンされた場合、このス
イッチＳＷ１を介してｐチャンネル型ＭＯＳトランジス
タＭＰ２１，ＭＰ２２のドレインにも上記入出力端子Ｉ
ｏ０の電圧が印加され、その結果、ｐチャンネル型ＭＯ
ＳトランジスタＭＰ２１，ＭＰ２２が逆バイアスされる
ことが考えられる。それを回避するため、ｐチャンネル
型ＭＯＳトランジスタＭＰ２１，ＭＰ２２のソース、及
びバックゲートへの印加電圧を、高電位側電源Ｖｄｄで
はなく、整流回路２４の出力端子から供給するようにし
ている。

【００６４】図７、図８において、第１駆動回路２１は
図６に示されるのと同一構成とされる。また、図７に示
される構成では、図６に示されるスイッチＳＷ１に代え
てスイッチＳＷ２が設けられ、図８に示される構成で
は、スイッチＳＷ１，ＳＷ２の双方が設けられている。
この場合にも、スイッチＳＷ１，ＳＷ２として、ｐチャ
ンネル型ＭＯＳトランジスタを採用することで、上記実
施例の場合と同様の作用効果を得ることができる。

【００６５】図９には、整流回路２４の詳細な構成が示
されている。スイッチＳＷ３は、入出力端子Ｉｏｉに、
電源電圧Ｖｄｄのよりも高い電圧が印加された場合に、
導通して入出力端子Ｉｏｉとｐチャンネル型ＭＯＳトラ
ンジスタＭＰ３のゲートとを短絡するもので、図１に示
される場合と同様にｐチャンネル型ＭＯＳトランジスタ
を構成することができる。また、ｐチャンネル型ＭＯＳ
トランジスタＭＰ０と入出力端子Ｉｏ０とを短絡するた
めのスイッチＳＷ１は設けられているが、ｐチャンネル
型ＭＯＳトランジスタＭＰ０のバックゲートと入出力端
子Ｉｏ０とを短絡するためのスイッチＳＷ２は設けられ
ていない。さらに、第１駆動回路２１の構成上、コント
ロール信号ＣＯＮＴがハイレベルの場合に、第１駆動回
路２１が活性化されて、入力データＤＡＴＡに基づく信
号出力が可能とされるため、２個のインバータ２５ａ，
２５ｂを介して、コントロール信号ＣＯＮＴ＊が整流回
路２４に入力されるようになっている。

【００６６】図１０に示される構成では、図９に示され
る構成において、ｐチャンネル型ＭＯＳトランジスタＭ
Ｐ０のバックゲートと入出力端子Ｉｏ０とを短絡するた
めのスイッチＳＷ２を付加したものであり、そのように
しても上記実施例の場合と同様の作用効果を得ることが
できる。

【００６７】図１１では、図９におけるスイッチＳＷ
１，ＳＷ３をそれぞれ具体的に示されており、ｐチャン
ネル型ＭＯＳトランジスタＭＰ５，ＭＰ６が適用され
る。また、図１２に示される回路は、図９におけるスイ
ッチＳＷ１，ＳＷ２，ＳＷ３をそれぞれ具体的に示した
もので、ｐチャンネル型ＭＯＳトランジスタＭＰ５，Ｍ
Ｐ７，ＭＰ６が適用される。

【００６８】図１３に示される構成では、ｐチャンネル
型ＭＯＳトランジスタＭＰ５，ＭＰ７のゲート電位を高
電位側電源Ｖｄｄレベルではなく、それよりｐチャンネ
ル型ＭＯＳトランジスタＭＰ５，ＭＰ７のしきい値分低
下した電圧（Ｖｄｄ−｜ＶｔｈＰ｜）としている。すな
わち、ｐチャンネル型ＭＯＳトランジスタＭＰ３１のゲ
ートとドレインとを結合し、それにｎチャンネル型ＭＯ
ＳトランジスタＭＮ３１〜ＭＮ３３の直列接続回路を結
合する。ｎチャンネル型ＭＯＳトランジスタＭＮ３〜Ｍ
Ｎ３３のゲートには高電位側電源Ｖｄｄが供給される。
ｐチャンネル型ＭＯＳトランジスタＭＰ３１のソースを
高電位側電源Ｖｄｄに結合し、ｎチャンネル型ＭＯＳト
ランジスタＭＮ３３のソース低電位側電源Ｖｓｓに結合
することにより、ｎチャンネル型ＭＯＳトランジスタＭ
Ｎ３１のドレインからは、高電位側電源Ｖｄｄのレベル
よりもｐチャンネル型ＭＯＳトランジスタＭＰ３１のし
きい値分だけ低下された電圧（Ｖｄｄ−｜ＶｔｈＰ｜）
が得られ、それが、ｐチャンネル型ＭＯＳトランジスタ
ＭＰ５，ＭＰ７のゲートに供給される。このようにする
と、入出力端子Ｉｏ０の印加電圧Ｖｏｕｔが、高電位側
電源Ｖｄｄレベルよりも高くなったとき、ｐチャンネル
型ＭＯＳトランジスタＭＰ５，ＭＰ７がオンされる。つ
まり、ｐチャンネル型ＭＯＳトランジスタＭＰ５，７の
ゲートを高電位側電源Ｖｄｄに結合する場合には、入出
力端子Ｉｏ０の電圧が、（Ｖｄｄ＋｜Ｖｔｈｐ｜）より
も高くなった場合に、ｐチャンネル型ＭＯＳトランジス
タＭＰ５，ＭＰ７がオンされたが、図１３に示される構
成では、ｐチャンネル型ＭＯＳトランジスタＭＰ５，７
のゲート印加電圧が、（Ｖｄｄ−｜ＶｔｈＰ｜）とされ
ることから、上記実施例の場合に比べて、入出力端子Ｉ
ｏ０の電圧が、電源電圧Ｖｄｄを越えた場合にオンされ
る。この場合、図２の特性図において、ＶｔｈＰによる
段差が無くなる。

【００６９】以上本発明者によってなされた発明を実施
例に基づいて具体的に説明したが、本発明はそれに限定
されるものではなく、その要旨を逸脱しない範囲におい
て種々変更可能であることは言うまでもない。

【００７０】例えば、図１、図３〜図１２に示される回
路において、ｐチャンネル型ＭＯＳトランジスタＭＰ
５，ＭＰ７のゲート印加電圧を、高電位側電源Ｖｄｄレ
ベルではなく、図１３に示されるように、ｐチャンネル
型ＭＯＳトランジスタのしきい値を使用して得た電圧
（Ｖｄｄ−｜ＶｔｈＰ｜）とすることができる。

【００７１】また、整流回路２４は、１個のｎチャンネ
ル型ＭＯＳトランジスタによって構成することができ
る。例えば、ｎチャンネル型ＭＯＳトランジスタのドレ
イン、ゲートを高電位側電源Ｖｄｄに結合し、そのｎチ
ャンネル型ＭＯＳトランジスタのソースからｐチャンネ
ル型ＭＯＳトランジスタのバックバイアスのための電圧
供給を行う。

【００７２】さらに、図９、図１０において、スイッチ
ＳＷ３を省略し、図１、図１１、図１２、図１３におい
て、ｐチャンネル型ＭＯＳトランジスタＭＰ６は、入出
力端子に高電位側電源Ｖｄｄよりも高い電圧が印加され
た場合に、ｐチャンネル型ＭＯＳトランジスタＭＰ３の
ゲート電圧を、入出力端子の印加電圧レベルに近い値に
することで、ｐチャンネル型ＭＯＳトランジスタＭＰ３
の逆バイアスを阻止するように作用するが、ｐチャンネ
ル型ＭＯＳトランジスタＭＰ３の逆バイアス阻止におい
て、スイッチＳＷ３や、ｐチャンネル型ＭＯＳトランジ
スタＭＰ６は不可欠なのもではなく、それを省略しても
よい。

【００７３】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるＳＲＡ
Ｍに適用した場合について説明したが、本発明はそれに
限定されるものではなく、各種半導体メモリ、さらには
マイクロコンピュータなどの各種半導体集積回路に適用
することができる。

【００７４】本発明は、少なくとも信号出力のために外
部端子をプルアップするためのＭＯＳトランジスタを含
むことを条件に適用することができる。

【００７５】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。

【００７６】すなわち、トランジスタによるトレラント
回路は、他のトランジスタ回路形成の場合と同じマスク
パターンを使用することができ、トレラント回路をショ
ットキーバリアダイオードで形成する場合のように、シ
ョットキーバリアダイオードの形成のため、トランジス
タによる回路形成とは別に専用のマスクが必要とされる
ことがないから、ショットキーバリアダイオードを使用
する場合に比べて、マスク数の低減を図ることができ、
製造工数の低減、原価低減を図ることができる。また、
トランジスタによりトレラント回路を形成することによ
り、ショットキーバリアダイオードを使用してトレラン
ト回路を形成する場合に比べて、チップ占有面積の低減
を図ることができる。

【図面の簡単な説明】

【図１】本発明の一実施例であるＳＲＡＭに適用される
出力バッファの主要部構成例回路図である。

【図２】上記出力バッファの動作説明のための特性図で
ある。

【図３】上記出力バッファの他の構成例回路図である。

【図４】上記出力バッファの他の構成例回路図である。

【図５】上記出力バッファの他の構成例回路図である。

【図６】上記出力バッファの他の構成例回路図である。

【図７】上記出力バッファの他の構成例回路図である。

【図８】上記出力バッファの他の構成例回路図である。

【図９】上記出力バッファの他の構成例回路図である。

【図１０】上記出力バッファの他の構成例回路図であ
る。

【図１１】上記出力バッファの他の構成例回路図であ
る。

【図１２】上記出力バッファの他の構成例回路図であ
る。

【図１３】上記出力バッファの他の構成例回路図であ
る。

【図１４】上記ＳＲＡＭを含むデータ処理装置の構成例
ブロック図である。

【図１５】上記ＳＲＡＭの構成例ブロック図である。

【符号の説明】

１−０〜１−ｎ アドレスバッファ ２ カラムドライバ ３ ＷＥドライバ ４ ロウデコーダ ５ ロウドライバ ６ メモリセルアレイ ８ カラムデコーダ ９ カラム選択回路 １０ 書込みアンプ １１ 読出しアンプ １２ 書込みパルス発生回路 １４ 出力バッファ １４−０〜１４−３５ 出力バッファ回路 １５ 入力バッファ ２１ 第１駆動回路 ２２ 第２駆動回路 ２３ プルダウン回路 ２４ 整流回路 ＳＷ１，ＳＷ２，ＳＷ３ スイッチ ２５ インバータ １３１ ＣＰＵ １３２ ＳＤＲＡＭ １３３ ＳＲＡＭ １３４ ＲＯＭ １３５ 周辺装置制御部 １３６ 表示系 １３８ 外部記憶装置 １３９ キーボード １４０ ＣＲＴディスプレイ Ｉｏ０〜Ｉｏ３５ 入出力端子

───────────────────────────────────────────────────── フロントページの続き (72)発明者 井出 昭 東京都小平市上水本町５丁目20番１号 株 式会社日立製作所半導体事業部内

Claims (9)

【特許請求の範囲】
1. 【請求項１】 電源と外部端子とに結合され、入力信号
   に応じて上記外部端子をプルアップするための第１トラ
   ンジスタを含み、上記外部端子を介して信号出力を可能
   とする出力バッファにおいて、 上記外部端子の電圧が所定レベルを越えることで導通し
   て、上記第１トランジスタのゲートと上記出力端子とを
   短絡するための第２トランジスタとを含むことを特徴と
   する出力バッファ。
2. 【請求項２】 電源と外部端子とに結合され、入力信号
   に応じて上記外部端子をプルアップするための第１トラ
   ンジスタを含み、上記外部端子を介して信号出力を可能
   とする出力バッファにおいて、 上記外部端子の電圧が所定レベルを越えることで導通し
   て、上記第１トランジスタのバックゲートと上記出力端
   子とを短絡するための第３トランジスタとを含むことを
   特徴とする出力バッファ。
3. 【請求項３】 電源と外部端子とに結合され、入力信号
   に応じて上記外部端子をプルアップするための第１トラ
   ンジスタを含み、上記外部端子を介して信号出力を可能
   とする出力バッファにおいて、 上記外部端子の電圧が所定レベルを越えることで導通し
   て、上記第１トランジスタのゲートと上記出力端子とを
   短絡するための第２トランジスタと、 上記外部端子の電圧が所定レベルを越えることで導通し
   て、上記第１トランジスタのバックゲートと上記出力端
   子とを短絡するための第３トランジスタとを含むことを
   特徴とする出力バッファ。
4. 【請求項４】 上記第２トランジスタ、及び第３トラン
   ジスタのゲート供給電圧として、電源電圧からトランジ
   スタのしきい値電圧分だけ降下させた電圧を形成するた
   めの回路を含む請求項３記載の出力バッファ。
5. 【請求項５】 上記第１トランジスタを駆動する駆動回
   路を含み、この駆動回路を形成する第４トランジスタの
   高電位側端子が、上記第１トランジスタのバックゲート
   と同一電位となるように結合されて成る請求項１乃至４
   のいずれか１項記載の出力バッファ。
6. 【請求項６】 上記第１トランジスタのバックゲートの
   電位を決定するための整流回路を備え、この整流回路
   は、上記駆動回路の活性化に同期して、トランジスタの
   バックバイアスのための電圧を形成する第５トランジス
   タと、 上記第５トランジスタのゲートと上記外部端子との間に
   接続され、上記外部端子の電圧が所定レベルを越えるこ
   とで導通して、上記第５トランジスタのゲートと上記出
   力端子とを短絡するための第６トランジスタとを含む請
   求項５記載の出力バッファ。
7. 【請求項７】 上記第１トランジスタから第６トランジ
   スタをＭＯＳトランジスタとした請求項１乃至６のいず
   れか１項記載の出力バッファ。
8. 【請求項８】 請求項１乃至７のいずれか１項記載の出
   力バッファを含んで、一つの半導体基板に形成された半
   導体集積回路。
9. 【請求項９】 請求項８記載の半導体集積回路と、この
   半導体集積回路の電源電圧よりも高い電圧を動作電源電
   圧とする半導体集積回路とを含んで成るデータ処理装
   置。