JPH1064279A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH1064279A JPH1064279A JP8221046A JP22104696A JPH1064279A JP H1064279 A JPH1064279 A JP H1064279A JP 8221046 A JP8221046 A JP 8221046A JP 22104696 A JP22104696 A JP 22104696A JP H1064279 A JPH1064279 A JP H1064279A
- Authority
- JP
- Japan
- Prior art keywords
- data
- output
- input
- bipolar transistor
- memory device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Landscapes
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】
【課題】 データ書込時に、出力バッファ内のバイポー
ラトランジスタのエミッタ−ベース間に逆バイアスがか
かるのを防止し、信頼性が高く高速に動作可能で安価な
半導体記憶装置を提供する。 【解決手段】 PMOSトランジスタ201と並列に接
続され同時にオン/オフするバイポーラトランジスタ2
03は、エミッタ電極とデータ入出力ノードNDとがP
MOSトランジスタ204を介して接続される。データ
書込時にHレベルのアウトプットイネーブル信号の反転
信号/OEがゲート電極に与えられるとPMOSトラン
ジスタ204はオフし、データ入出力ノードND にHレ
ベルの書込データが入力され、バイポーラトランジスタ
203においてベース電極がLレベルとなってもベース
−エミッタ間に逆バイアスがかからない。
ラトランジスタのエミッタ−ベース間に逆バイアスがか
かるのを防止し、信頼性が高く高速に動作可能で安価な
半導体記憶装置を提供する。 【解決手段】 PMOSトランジスタ201と並列に接
続され同時にオン/オフするバイポーラトランジスタ2
03は、エミッタ電極とデータ入出力ノードNDとがP
MOSトランジスタ204を介して接続される。データ
書込時にHレベルのアウトプットイネーブル信号の反転
信号/OEがゲート電極に与えられるとPMOSトラン
ジスタ204はオフし、データ入出力ノードND にHレ
ベルの書込データが入力され、バイポーラトランジスタ
203においてベース電極がLレベルとなってもベース
−エミッタ間に逆バイアスがかからない。
Description
【0001】
【発明の属する技術分野】本発明は半導体記憶装置に関
し、特に、そのデ−タ入出力ノードにバイポーラトラン
ジスタが接続された出力バッファを有する半導体記憶装
置に関する。
し、特に、そのデ−タ入出力ノードにバイポーラトラン
ジスタが接続された出力バッファを有する半導体記憶装
置に関する。
【0002】
【従来の技術】図7は、従来の半導体記憶装置であるS
RAM内のデータ出力バッファ回路700を示す回路図
である。
RAM内のデータ出力バッファ回路700を示す回路図
である。
【0003】図7を参照して、データ出力バッファ回路
700は、PMOSトランジスタ201と、NMOSト
ランジスタ202と、バイポーラトランジスタ203
と、NAND回路205と、負論理のNAND回路20
6と、インバータ207,208とを備える。
700は、PMOSトランジスタ201と、NMOSト
ランジスタ202と、バイポーラトランジスタ203
と、NAND回路205と、負論理のNAND回路20
6と、インバータ207,208とを備える。
【0004】NAND回路205および負論理のNAN
D回路206の各々の一方の入力ノードには、メモリセ
ル(図示せず)から読出され、センスアンプ(図示せ
ず)で増幅されたデ−タSAが入力される。NAND回
路205の他方の入力ノードには、アウトプットイネー
ブル信号OEが入力されている。負論理のNAND回路
206の他方の入力ノードには、アウトプットイネーブ
ル信号OEがインバータ207で反転され、入力されて
いる。PMOSトランジスタ201の一方のソース/ド
レイン電極は、電源電圧Vccを供給するVcc電源に
接続され、他方のソース/ドレイン電極は、読出データ
を出力し書込データが入力されるデータ入出力ノードN
D に接続され、ゲート電極はNAND回路205の出力
ノードに接続されている。バイポーラトランジスタ20
3のコレクタ電極はVcc電源に接続され、エミッタ電
極はデータ入出力ノードND に接続され、ベース電極は
インバータ208を介してNAND回路205の出力ノ
ードに接続されている。NMOSトランジスタ202の
一方のソース/ドレイン電極は接地され、他方のソース
/ドレイン電極はデータ入出力ノードND に接続され、
ゲート電極は負論理のNAND回路206の出力ノード
に接続されている。
D回路206の各々の一方の入力ノードには、メモリセ
ル(図示せず)から読出され、センスアンプ(図示せ
ず)で増幅されたデ−タSAが入力される。NAND回
路205の他方の入力ノードには、アウトプットイネー
ブル信号OEが入力されている。負論理のNAND回路
206の他方の入力ノードには、アウトプットイネーブ
ル信号OEがインバータ207で反転され、入力されて
いる。PMOSトランジスタ201の一方のソース/ド
レイン電極は、電源電圧Vccを供給するVcc電源に
接続され、他方のソース/ドレイン電極は、読出データ
を出力し書込データが入力されるデータ入出力ノードN
D に接続され、ゲート電極はNAND回路205の出力
ノードに接続されている。バイポーラトランジスタ20
3のコレクタ電極はVcc電源に接続され、エミッタ電
極はデータ入出力ノードND に接続され、ベース電極は
インバータ208を介してNAND回路205の出力ノ
ードに接続されている。NMOSトランジスタ202の
一方のソース/ドレイン電極は接地され、他方のソース
/ドレイン電極はデータ入出力ノードND に接続され、
ゲート電極は負論理のNAND回路206の出力ノード
に接続されている。
【0005】アウトプットイネーブル信号OEがHレベ
ルのときデータ出力バッファ回路700は活性化され、
Lレベルのときデータ出力バッファ回路700は非活性
化される。
ルのときデータ出力バッファ回路700は活性化され、
Lレベルのときデータ出力バッファ回路700は非活性
化される。
【0006】データ読出時、アウトプットイネーブル信
号OEがHレベルとなり、メモリセル(図示せず)から
読出され、センスアンプ(図示せず)で増幅されたデー
タSAが入力されると、データSAがHレベルである場
合は、PMOSトランジスタ201がオンし、データ入
出力ノードND にVcc電源から電源電圧Vccが供給
される。
号OEがHレベルとなり、メモリセル(図示せず)から
読出され、センスアンプ(図示せず)で増幅されたデー
タSAが入力されると、データSAがHレベルである場
合は、PMOSトランジスタ201がオンし、データ入
出力ノードND にVcc電源から電源電圧Vccが供給
される。
【0007】このとき、バイポーラトランジスタ203
もまた同時にオンし、データ入出力ノードND にVcc
電源から電源電圧Vccを供給するため、データ入出力
ノードND から出力される読出データは急速にHレベル
に立上げられる。これにより、Hレベルの読出データの
出力の高速化が図られていた。
もまた同時にオンし、データ入出力ノードND にVcc
電源から電源電圧Vccを供給するため、データ入出力
ノードND から出力される読出データは急速にHレベル
に立上げられる。これにより、Hレベルの読出データの
出力の高速化が図られていた。
【0008】データSAがLレベルであった場合は、N
MOSトランジスタ202がオンし、データ入出力ノー
ドND にNMOSトランジスタ202を介して接地電圧
が供給される。
MOSトランジスタ202がオンし、データ入出力ノー
ドND にNMOSトランジスタ202を介して接地電圧
が供給される。
【0009】一方、データ書込時は、アウトプットイネ
ーブル信号OEがLレベルとなり、NAND回路205
の出力は常にHレベル、負論理のNAND回路206の
出力は常にLレベルとなって、PMOSトランジスタ2
01,NMOSトランジスタ202,およびバイポーラ
トランジスタ203はいずれもオフ状態となり、データ
出力バッファ回路700は非活性化される。
ーブル信号OEがLレベルとなり、NAND回路205
の出力は常にHレベル、負論理のNAND回路206の
出力は常にLレベルとなって、PMOSトランジスタ2
01,NMOSトランジスタ202,およびバイポーラ
トランジスタ203はいずれもオフ状態となり、データ
出力バッファ回路700は非活性化される。
【0010】図8は、図7のデータ出力バッファ回路7
00の構造の一部800を示す断面図である。
00の構造の一部800を示す断面図である。
【0011】図8を参照して、P型基板601上にNウ
ェル801,802が形成され、Nウェル801上に、
PMOSトランジスタ201が形成され、Nウェル80
2上に、バイポーラトランジスタ203が形成されてい
る。
ェル801,802が形成され、Nウェル801上に、
PMOSトランジスタ201が形成され、Nウェル80
2上に、バイポーラトランジスタ203が形成されてい
る。
【0012】つまり、Nウェル801上に、PMOSト
ランジスタ201のソース/ドレイン電極が接続された
P+ 型拡散領域603,604が形成され、Nウェル8
02上に、バイポーラトランジスタ203のエミッタ電
極とコレクタ電極とが接続されたN+ 型拡散領域608
とベース電極が接続されたP+ 型拡散領域609とが形
成されたP- 型拡散領域607と、Vcc電源に接続さ
れたコレクタ電極が接続されたN+ 型拡散領域610と
が形成されている。
ランジスタ201のソース/ドレイン電極が接続された
P+ 型拡散領域603,604が形成され、Nウェル8
02上に、バイポーラトランジスタ203のエミッタ電
極とコレクタ電極とが接続されたN+ 型拡散領域608
とベース電極が接続されたP+ 型拡散領域609とが形
成されたP- 型拡散領域607と、Vcc電源に接続さ
れたコレクタ電極が接続されたN+ 型拡散領域610と
が形成されている。
【0013】
【発明が解決しようとする課題】しかしながら、図7の
データ入出力ノードND は、書込データの入力ノードと
しても使用されているため、データ書込時には書込デー
タが入力される。
データ入出力ノードND は、書込データの入力ノードと
しても使用されているため、データ書込時には書込デー
タが入力される。
【0014】ここで、データ入出力ノードND にHレベ
ルの書込データが入力されると、バイポーラトランジス
タ203のベース電極はデータ書込時はLレベルとなっ
ているため、データ入出力ノードND に接続されたエミ
ッタ電極とベース電極との間に逆バイアスがかかる。
ルの書込データが入力されると、バイポーラトランジス
タ203のベース電極はデータ書込時はLレベルとなっ
ているため、データ入出力ノードND に接続されたエミ
ッタ電極とベース電極との間に逆バイアスがかかる。
【0015】例えば、Hレベルのデータ入出力ノードN
D とバイポーラトランジスタ203のLレベルのベース
電極との電位差が5[V]の場合、バイポーラトランジ
スタ203のエミッタ−ベース間に5[V]の逆バイア
スがかかる。
D とバイポーラトランジスタ203のLレベルのベース
電極との電位差が5[V]の場合、バイポーラトランジ
スタ203のエミッタ−ベース間に5[V]の逆バイア
スがかかる。
【0016】通常、バイポーラトランジスタのエミッタ
−ベース間耐圧(BVebo)は約4[V]であるた
め、5[V]の逆バイアスがかかると、バイポーラトラ
ンジスタ203は破壊され、信頼性が低下するという問
題点があった。
−ベース間耐圧(BVebo)は約4[V]であるた
め、5[V]の逆バイアスがかかると、バイポーラトラ
ンジスタ203は破壊され、信頼性が低下するという問
題点があった。
【0017】また、図8のように、PMOSトランジス
タ201,204やバイポーラトランジスタ203をそ
れぞれ異なるNウェル上に形成していた場合、レイアウ
ト面積が大きいためチップの製造コストが高いという問
題点があった。
タ201,204やバイポーラトランジスタ203をそ
れぞれ異なるNウェル上に形成していた場合、レイアウ
ト面積が大きいためチップの製造コストが高いという問
題点があった。
【0018】本発明は、以上のような問題点を解決する
ためになされたもので、データ書込時に、出力バッファ
内のバイポーラトランジスタのエミッタ−ベース間に逆
バイアスがかかるのを防止し、信頼性が高く高速に動作
可能で安価な半導体記憶装置を提供することを目的とす
る。
ためになされたもので、データ書込時に、出力バッファ
内のバイポーラトランジスタのエミッタ−ベース間に逆
バイアスがかかるのを防止し、信頼性が高く高速に動作
可能で安価な半導体記憶装置を提供することを目的とす
る。
【0019】
【課題を解決するための手段】本発明の請求項1に係る
半導体記憶装置は、データ書込時に書込データが入力さ
れるデータ入出力ノードと、一方のソース/ドレイン電
極が電源に接続され、他方のソース/ドレイン電極が入
出力ノードに接続された第1のMOSトランジスタを有
し、データ読出時にデータ入出力ノードから読出データ
を出力する出力バッファと、コレクタ電極が電源に接続
され、第1のMOSトランジスタと同時にオン/オフす
るバイポーラトランジスタと、データ読出時にバイポー
ラトランジスタのエミッタ電極とデータ入出力ノードと
を接続し、データ書込時にエミッタ電極とデータ入出力
ノードとを切離すスイッチング手段とを設けたものであ
る。
半導体記憶装置は、データ書込時に書込データが入力さ
れるデータ入出力ノードと、一方のソース/ドレイン電
極が電源に接続され、他方のソース/ドレイン電極が入
出力ノードに接続された第1のMOSトランジスタを有
し、データ読出時にデータ入出力ノードから読出データ
を出力する出力バッファと、コレクタ電極が電源に接続
され、第1のMOSトランジスタと同時にオン/オフす
るバイポーラトランジスタと、データ読出時にバイポー
ラトランジスタのエミッタ電極とデータ入出力ノードと
を接続し、データ書込時にエミッタ電極とデータ入出力
ノードとを切離すスイッチング手段とを設けたものであ
る。
【0020】本発明の請求項2に係る半導体記憶装置
は、請求項1の半導体記憶装置において、スイッチング
手段に、一方のソース/ドレイン電極がバイポーラトラ
ンジスタのエミッタ電極に接続され、他方のソース/ド
レイン電極がデータ入出力ノードに接続され、データ読
出時にオンし、データ書込時にオフする第2のMOSト
ランジスタを設けたものである。
は、請求項1の半導体記憶装置において、スイッチング
手段に、一方のソース/ドレイン電極がバイポーラトラ
ンジスタのエミッタ電極に接続され、他方のソース/ド
レイン電極がデータ入出力ノードに接続され、データ読
出時にオンし、データ書込時にオフする第2のMOSト
ランジスタを設けたものである。
【0021】本発明の請求項3に係る半導体記憶装置
は、請求項1の半導体記憶装置において、スイッチング
手段に、バイポーラトランジスタのエミッタ電極とデー
タ入出力ノードとの間に接続され、データ読出時にオン
し、データ書込時にオフするトランスファゲートを設け
たものである。
は、請求項1の半導体記憶装置において、スイッチング
手段に、バイポーラトランジスタのエミッタ電極とデー
タ入出力ノードとの間に接続され、データ読出時にオン
し、データ書込時にオフするトランスファゲートを設け
たものである。
【0022】本発明の請求項4に係る半導体記憶装置
は、請求項1から3のいずれかの半導体記憶装置におい
て、出力バッファは、アウトプットイネーブル信号に応
答して活性化され、スイッチング手段は、アウトプット
イネーブル信号に応答してオフする。
は、請求項1から3のいずれかの半導体記憶装置におい
て、出力バッファは、アウトプットイネーブル信号に応
答して活性化され、スイッチング手段は、アウトプット
イネーブル信号に応答してオフする。
【0023】本発明の請求項5に係る半導体記憶装置
は、請求項2の半導体記憶装置において、その中に形成
されたウェルを有する半導体基板をさらに設け、第1お
よび第2のMOSトランジスタとバイポーラトランジス
タとがウェルに形成されている。
は、請求項2の半導体記憶装置において、その中に形成
されたウェルを有する半導体基板をさらに設け、第1お
よび第2のMOSトランジスタとバイポーラトランジス
タとがウェルに形成されている。
【0024】
【発明の実施の形態】以下、本発明の実施の形態を図面
を参照しながら説明する。
を参照しながら説明する。
【0025】また、図中、同一符号は同一または相当部
分を示す。 (1) 実施の形態1 図1は、本発明の実施の形態1の半導体記憶装置である
SRAM100の構成を示すブロック図である。
分を示す。 (1) 実施の形態1 図1は、本発明の実施の形態1の半導体記憶装置である
SRAM100の構成を示すブロック図である。
【0026】図1を参照して、SRAM100は、複数
のワード線9と、複数のビット線対12と、ビット線負
荷14と、複数のワード線9と複数のビット線対12と
に接続された複数のメモリセル13と、外部からアドレ
ス信号が入力されるアドレスバッファ回路5と、アドレ
スバッファ回路5に入力されたアドレス信号をもとにワ
ード線を選択するワード線選択デコーダ8と、アドレス
バッファ回路5に入力されたアドレス信号をもとにビッ
ト線を選択するビット線選択デコーダ10と、入出力線
対15と、ビット線選択デコーダ10から出力された選
択信号に応答して複数のビット線対12と複数の入出力
線対15とを接続する複数のビット線選択トランスファ
ゲート11と、データ入出力ノードND と、メモリセル
13から読出されビット線対12,ビット線選択トラン
スファゲート11,入出力線対15を介して読出された
データを増幅するセンスアンプ16と、センスアンプ1
6で増幅されたデータSAをデータ入出力ノードND に
読出データとして出力するデータ出力バッファ200
と、データ書込時にデータ入出力ノードND から書込デ
ータが入力されるデータ入力バッファ回路17と、メモ
リセル13へのデータ書込を設定するためのライトモー
ド設定信号WMとチップを活性化するためのチップイネ
ーブル信号CEとデータ出力バッファ200を活性化す
るためのアウトプットイネーブル信号OEとが入力され
それらに基づいてアドレスバッファ回路5とセンスアン
プ16とデータ出力バッファ200とに制御信号を出力
する制御回路6と、データ入力バッファ17から入力さ
れた書込データをアドレスバッファ回路5に入力された
アドレス信号Addと制御回路6からの制御信号とに基
づいて入出力線対15に出力するライトドライバ20
と、を備える。
のワード線9と、複数のビット線対12と、ビット線負
荷14と、複数のワード線9と複数のビット線対12と
に接続された複数のメモリセル13と、外部からアドレ
ス信号が入力されるアドレスバッファ回路5と、アドレ
スバッファ回路5に入力されたアドレス信号をもとにワ
ード線を選択するワード線選択デコーダ8と、アドレス
バッファ回路5に入力されたアドレス信号をもとにビッ
ト線を選択するビット線選択デコーダ10と、入出力線
対15と、ビット線選択デコーダ10から出力された選
択信号に応答して複数のビット線対12と複数の入出力
線対15とを接続する複数のビット線選択トランスファ
ゲート11と、データ入出力ノードND と、メモリセル
13から読出されビット線対12,ビット線選択トラン
スファゲート11,入出力線対15を介して読出された
データを増幅するセンスアンプ16と、センスアンプ1
6で増幅されたデータSAをデータ入出力ノードND に
読出データとして出力するデータ出力バッファ200
と、データ書込時にデータ入出力ノードND から書込デ
ータが入力されるデータ入力バッファ回路17と、メモ
リセル13へのデータ書込を設定するためのライトモー
ド設定信号WMとチップを活性化するためのチップイネ
ーブル信号CEとデータ出力バッファ200を活性化す
るためのアウトプットイネーブル信号OEとが入力され
それらに基づいてアドレスバッファ回路5とセンスアン
プ16とデータ出力バッファ200とに制御信号を出力
する制御回路6と、データ入力バッファ17から入力さ
れた書込データをアドレスバッファ回路5に入力された
アドレス信号Addと制御回路6からの制御信号とに基
づいて入出力線対15に出力するライトドライバ20
と、を備える。
【0027】アドレス信号Addは、アドレスバッファ
回路5でデコードされ、ワード線選択デコーダ8に転送
され、対応するワード線が選択される。さらに、アドレ
ス信号Addに基づいて、ビット線選択デコーダ10に
よりビット線選択トランスファゲート11がオン状態と
なり、対応するビット線対が選択される。このようにし
てい選択されたワード線9とビット線対12との交点に
あるメモリセル13が選択される。
回路5でデコードされ、ワード線選択デコーダ8に転送
され、対応するワード線が選択される。さらに、アドレ
ス信号Addに基づいて、ビット線選択デコーダ10に
よりビット線選択トランスファゲート11がオン状態と
なり、対応するビット線対が選択される。このようにし
てい選択されたワード線9とビット線対12との交点に
あるメモリセル13が選択される。
【0028】Lレベルのライトモード設定信号WMがL
レベルとなり、でデータの読出動作が設定されると、ビ
ット線負荷14により予め一定電圧に昇圧されたビット
線対12にメモリセル13からデータが出力され、ビッ
ト線対12からビット線選択トランスファゲート11,
入出力線対15を介してセンスアンプ16に伝えられ
る。センスアンプ16によって増幅されたデータSA
は、データ出力バッファ回路200に転送され、データ
入出力ノードND から読出データとして出力される。
レベルとなり、でデータの読出動作が設定されると、ビ
ット線負荷14により予め一定電圧に昇圧されたビット
線対12にメモリセル13からデータが出力され、ビッ
ト線対12からビット線選択トランスファゲート11,
入出力線対15を介してセンスアンプ16に伝えられ
る。センスアンプ16によって増幅されたデータSA
は、データ出力バッファ回路200に転送され、データ
入出力ノードND から読出データとして出力される。
【0029】一方、ライトモード設定信号WMがHレベ
ルとなり、データの書込動作が設定されると、データ入
出力ノードND から入力された書込データは、ライトド
ライバ20,入出力線対15,ビット線選択トランスフ
ァゲート11,およびビット線対12を介して、選択さ
れたメモリセル13に書込まれる。
ルとなり、データの書込動作が設定されると、データ入
出力ノードND から入力された書込データは、ライトド
ライバ20,入出力線対15,ビット線選択トランスフ
ァゲート11,およびビット線対12を介して、選択さ
れたメモリセル13に書込まれる。
【0030】図2は、図1のデータ出力バッファ回路2
00を示す回路図である。図2を参照して、データ入出
力バッファ回路200は、PMOSトランジスタ20
1,204と、NMOSトランジスタ202と、バイポ
ーラトランジスタ203と、NAND回路205と、負
論理のNAND回路206と、インバータ207,20
8とを備える。
00を示す回路図である。図2を参照して、データ入出
力バッファ回路200は、PMOSトランジスタ20
1,204と、NMOSトランジスタ202と、バイポ
ーラトランジスタ203と、NAND回路205と、負
論理のNAND回路206と、インバータ207,20
8とを備える。
【0031】NAND回路205および負論理のNAN
D回路206の各々の一方の入力ノードには、図1のメ
モリセル13から読出され、センスアンプ16により増
幅されたデータSAが入力されている。NAND回路2
05の他方の入力ノードには、入出力バッファ回路20
0を活性化するためのアウトプットイネーブル信号OE
が入力されている。負論理のNAND回路206の他方
の入力ノードには、インバータ207で反転されたアウ
トプットイネーブル信号OEの反転信号/OEが入力さ
れている。PMOSトランジスタ201の一方のソース
/ドレイン電極は電源電圧Vccを供給するVcc電源
に接続され、他方のソース/ドレイン電極はデータ入出
力ノードND に接続され、ゲート電極はNAND回路2
05の出力ノードに接続されている。バイポーラトラン
ジスタ203のコレクタ電極はVcc電源接続され、エ
ミッタ電極はPMOSトランジスタ204の一方のソー
ス/ドレイン電極に接続され、ベース電極は、インバー
タ208を介してNAND回路205の出力ノードに接
続されている。PMOSトランジスタ204の他方のソ
ース/ドレイン電極はデータ入出力ノードND に接続さ
れ、ゲート電極にはインバータ207で反転されたアウ
トプットイネーブル信号OEの反転信号/OEが与えら
れている。NMOSトランジスタ202の一方のソース
/ドレイン電極は接地され、他方のソース/ドレイン電
極はデータ入出力ノードND に接続され、ゲート電極は
負論理のNAND回路206の出力ノードに接続されて
いる。
D回路206の各々の一方の入力ノードには、図1のメ
モリセル13から読出され、センスアンプ16により増
幅されたデータSAが入力されている。NAND回路2
05の他方の入力ノードには、入出力バッファ回路20
0を活性化するためのアウトプットイネーブル信号OE
が入力されている。負論理のNAND回路206の他方
の入力ノードには、インバータ207で反転されたアウ
トプットイネーブル信号OEの反転信号/OEが入力さ
れている。PMOSトランジスタ201の一方のソース
/ドレイン電極は電源電圧Vccを供給するVcc電源
に接続され、他方のソース/ドレイン電極はデータ入出
力ノードND に接続され、ゲート電極はNAND回路2
05の出力ノードに接続されている。バイポーラトラン
ジスタ203のコレクタ電極はVcc電源接続され、エ
ミッタ電極はPMOSトランジスタ204の一方のソー
ス/ドレイン電極に接続され、ベース電極は、インバー
タ208を介してNAND回路205の出力ノードに接
続されている。PMOSトランジスタ204の他方のソ
ース/ドレイン電極はデータ入出力ノードND に接続さ
れ、ゲート電極にはインバータ207で反転されたアウ
トプットイネーブル信号OEの反転信号/OEが与えら
れている。NMOSトランジスタ202の一方のソース
/ドレイン電極は接地され、他方のソース/ドレイン電
極はデータ入出力ノードND に接続され、ゲート電極は
負論理のNAND回路206の出力ノードに接続されて
いる。
【0032】アウトプットイネーブル信号OEがHレベ
ルのとき(/OEがLレベルのとき)データ出力バッフ
ァ回路200は活性化され、アウトプットイネーブル信
号OEがLレベルのとき(/OEがHレベルのとき)デ
ータ出力バッファ回路200は非活性化される。
ルのとき(/OEがLレベルのとき)データ出力バッフ
ァ回路200は活性化され、アウトプットイネーブル信
号OEがLレベルのとき(/OEがHレベルのとき)デ
ータ出力バッファ回路200は非活性化される。
【0033】データ読出時に、Hレベルのアウトプット
イネーブル信号OEが入力され、センスアンプ16から
LレベルのデータSAが入力されると、NAND回路2
05の出力はHレベルとなり、PMOSトランジスタ2
01はオン状態となる。また、バイポーラトランジスタ
203のベース電極はLレベルとなり、バイポーラトラ
ンジスタ203もまたオフ状態となる。さらに、PMO
Sトランジスタ204のゲート電極にはインバータ20
7を介してHレベルのアウトプットイネーブル信号の反
転信号/OEが与えられるので、PMOSトランジスタ
204もまたオフ状態となる。
イネーブル信号OEが入力され、センスアンプ16から
LレベルのデータSAが入力されると、NAND回路2
05の出力はHレベルとなり、PMOSトランジスタ2
01はオン状態となる。また、バイポーラトランジスタ
203のベース電極はLレベルとなり、バイポーラトラ
ンジスタ203もまたオフ状態となる。さらに、PMO
Sトランジスタ204のゲート電極にはインバータ20
7を介してHレベルのアウトプットイネーブル信号の反
転信号/OEが与えられるので、PMOSトランジスタ
204もまたオフ状態となる。
【0034】また、負論理のNAND回路206の出力
はHレベルとなるので、NMOSトランジスタ202は
オンし、データ入出力ノードND には接地電圧が与えら
れ、データ入出力ノードND からLレベルの読出データ
が出力される。
はHレベルとなるので、NMOSトランジスタ202は
オンし、データ入出力ノードND には接地電圧が与えら
れ、データ入出力ノードND からLレベルの読出データ
が出力される。
【0035】センスアンプ16からHレベルのデータS
Aが入力されると、負論理のNAND回路206の出力
はLレベルとなりNMOSトランジスタ202はオフ状
態となる。また、NAND回路205の出力はLレベル
となり、PMOSトランジスタ201はオンし、Vcc
電源からデータ入出力ノードND に電源電圧Vccが供
給される。
Aが入力されると、負論理のNAND回路206の出力
はLレベルとなりNMOSトランジスタ202はオフ状
態となる。また、NAND回路205の出力はLレベル
となり、PMOSトランジスタ201はオンし、Vcc
電源からデータ入出力ノードND に電源電圧Vccが供
給される。
【0036】このとき、バイポーラトランジスタ203
のベース電極にはHレベルの電圧が与えられ、バイポー
ラトランジスタ203もまた同時にオンする。さらに、
PMOSトランジスタ204のゲート電極にはLレベル
の電圧が与えられ、PMOSトランジスタ204がオン
するので、Vcc電源からバイポーラトランジスタ20
3とPMOSトランジスタ204とを介して、データ入
出力ノードND に電源電圧Vccが供給される。したが
って、データ入出力ノードND から出力されるHレベル
の読出データは急速に立上げられる。したがってHレベ
ルの読出データを高速に出力することができる。
のベース電極にはHレベルの電圧が与えられ、バイポー
ラトランジスタ203もまた同時にオンする。さらに、
PMOSトランジスタ204のゲート電極にはLレベル
の電圧が与えられ、PMOSトランジスタ204がオン
するので、Vcc電源からバイポーラトランジスタ20
3とPMOSトランジスタ204とを介して、データ入
出力ノードND に電源電圧Vccが供給される。したが
って、データ入出力ノードND から出力されるHレベル
の読出データは急速に立上げられる。したがってHレベ
ルの読出データを高速に出力することができる。
【0037】したがって、全体としてのデ−タ出力動作
の高速化が可能となる。一方、データ書込時は、Lレベ
ルのアウトプットイネーブル信号OEが入力される。こ
れにより、NAND回路205の出力は常にHレベル、
負論理のNAND回路206の出力はLレベルとなっ
て、PMOSトランジスタ201,NMOSトランジス
タ202,およびバイポーラトランジスタ203はすべ
てオフ状態となる。さらに、アウトプットイネーブル信
号の反転信号/OEはHレベルとなるので、PMOSト
ランジスタ204もまたオフ状態となり、バイポーラト
ランジスタ203のエミッタ電極とデータ入出力ノード
ND とが切離される。
の高速化が可能となる。一方、データ書込時は、Lレベ
ルのアウトプットイネーブル信号OEが入力される。こ
れにより、NAND回路205の出力は常にHレベル、
負論理のNAND回路206の出力はLレベルとなっ
て、PMOSトランジスタ201,NMOSトランジス
タ202,およびバイポーラトランジスタ203はすべ
てオフ状態となる。さらに、アウトプットイネーブル信
号の反転信号/OEはHレベルとなるので、PMOSト
ランジスタ204もまたオフ状態となり、バイポーラト
ランジスタ203のエミッタ電極とデータ入出力ノード
ND とが切離される。
【0038】よって、データ入出力ノードND にHレベ
ルの書込データが入力され、バイポーラトランジスタ2
03がベース電極の電位がLレベルであっても、PMO
Sトランジスタ204がオフしているため、バイポーラ
トランジスタ203のエミッタ−ベース間に逆バイアス
はかからない。
ルの書込データが入力され、バイポーラトランジスタ2
03がベース電極の電位がLレベルであっても、PMO
Sトランジスタ204がオフしているため、バイポーラ
トランジスタ203のエミッタ−ベース間に逆バイアス
はかからない。
【0039】以上のように、本発明の実施の形態1の半
導体記憶装置によれば、動作の高速化が可能で、かつ、
データ書込時に出力バッファ内のバイポーラトランジス
タのエミッタ−ベース間に逆バイアスがかかるのを防止
し、高い信頼性を得ることがが可能となる。
導体記憶装置によれば、動作の高速化が可能で、かつ、
データ書込時に出力バッファ内のバイポーラトランジス
タのエミッタ−ベース間に逆バイアスがかかるのを防止
し、高い信頼性を得ることがが可能となる。
【0040】さらに、データ読出時、PMOSトランジ
スタ204がオンして、バイポーラトランジスタ203
とデータ入出力ノードND とが接続されるが、このとき
PMOSトランジスタ204がダンピング抵抗の役割を
し、出力電力を制限するため、出力ノイズの耐性の向上
が可能となる。
スタ204がオンして、バイポーラトランジスタ203
とデータ入出力ノードND とが接続されるが、このとき
PMOSトランジスタ204がダンピング抵抗の役割を
し、出力電力を制限するため、出力ノイズの耐性の向上
が可能となる。
【0041】(2) 実施の形態2 図3は、本発明の実施の形態2の半導体記憶装置内のデ
ータ出力バッファ回路300を示す回路図である。
ータ出力バッファ回路300を示す回路図である。
【0042】実施の形態2の半導体記憶装置であるSR
AMは、図1の実施の形態1の半導体記憶装置であるS
RAM100において、データ出力バッファ回路200
を図2のデータ出力バッファ回路300に置換えたもの
である。
AMは、図1の実施の形態1の半導体記憶装置であるS
RAM100において、データ出力バッファ回路200
を図2のデータ出力バッファ回路300に置換えたもの
である。
【0043】図3を参照して、データ出力バッファ回路
300は、図2のデータ出力バッファ回路200におい
て、PMOSトランジスタ204を、PMOSトランジ
スタ204よりもしきい値電圧の低いPMOSトランジ
スタ304に置換えたものである。
300は、図2のデータ出力バッファ回路200におい
て、PMOSトランジスタ204を、PMOSトランジ
スタ204よりもしきい値電圧の低いPMOSトランジ
スタ304に置換えたものである。
【0044】他の回路構成およびそれらの接続関係は、
前述のデータ出力バッファ回路200の場合と同様であ
るので説明を省略する。
前述のデータ出力バッファ回路200の場合と同様であ
るので説明を省略する。
【0045】しきい値電圧の低いPMOSトランジスタ
304は、図1のPMOSトランジスタ204と比較し
てオン抵抗が低いため、データ読出時に、Hレベルの読
出データを実施の形態1のデータ出力バッファ回路20
0の場合よりも高速にデータ入出力ノードND から出力
することが可能となる。
304は、図1のPMOSトランジスタ204と比較し
てオン抵抗が低いため、データ読出時に、Hレベルの読
出データを実施の形態1のデータ出力バッファ回路20
0の場合よりも高速にデータ入出力ノードND から出力
することが可能となる。
【0046】以上のように、本発明の実施の形態2の半
導体記憶装置によれば、実施の形態1の半導体記憶装置
の効果に加えて、データ読出時のHレベルの読出データ
の出力を、より高速化することが可能となる。
導体記憶装置によれば、実施の形態1の半導体記憶装置
の効果に加えて、データ読出時のHレベルの読出データ
の出力を、より高速化することが可能となる。
【0047】(3) 実施の形態3 図4は、本発明の実施の形態3の半導体記憶装置である
SRAM内のデータ入出力バッファ回路400を示す回
路図である。
SRAM内のデータ入出力バッファ回路400を示す回
路図である。
【0048】実施の形態3の半導体記憶装置であるSR
AMは、図1の実施の形態1の半導体記憶装置であるS
RAM100において、データ出力バッファ回路200
を図4のデータ出力バッファ回路400に置換えたもの
である。
AMは、図1の実施の形態1の半導体記憶装置であるS
RAM100において、データ出力バッファ回路200
を図4のデータ出力バッファ回路400に置換えたもの
である。
【0049】図4を参照して、データ出力バッファ回路
400は、図2のデータ出力バッファ回路200におい
て、PMOSトランジスタ204を、PMOSトランジ
スタ204とNMOSトランジスタ404とにより構成
されたトランスファゲートTG1に置換えたものであ
る。
400は、図2のデータ出力バッファ回路200におい
て、PMOSトランジスタ204を、PMOSトランジ
スタ204とNMOSトランジスタ404とにより構成
されたトランスファゲートTG1に置換えたものであ
る。
【0050】トランスファゲートTG1内のNMOSト
ランジスタ404の一方のソース/ドレイン電極はPM
OSトランジスタ204の一方のソース/ドレイン電極
に接続され、他方のソース/ドレイン電極はPMOSト
ランジスタ204の他方のソース/ドレイン電極に接続
され、ゲート電極にはアウトプットイネーブル信号OE
が入力されている。
ランジスタ404の一方のソース/ドレイン電極はPM
OSトランジスタ204の一方のソース/ドレイン電極
に接続され、他方のソース/ドレイン電極はPMOSト
ランジスタ204の他方のソース/ドレイン電極に接続
され、ゲート電極にはアウトプットイネーブル信号OE
が入力されている。
【0051】他の回路構成およびそれらの接続関係はデ
ータ出力バッファ回路200の場合と同様であるので説
明を省略する。
ータ出力バッファ回路200の場合と同様であるので説
明を省略する。
【0052】データ読出時はトランスファゲートTG1
がオンし、バイポーラトランジスタ203のエミッタ電
極とデータ入出力ノードND とが接続される。
がオンし、バイポーラトランジスタ203のエミッタ電
極とデータ入出力ノードND とが接続される。
【0053】一方、データ書込時は、トランスファゲー
トTG1がオフし、バイポーラトランジスタ203のエ
ミッタ電極とデータ入出力ノードND とが切離され、バ
イポーラトランジスタ203がエミッタ−ベース間に逆
バイアスはかからない。さらに、トランスファゲートT
G1はPMOSトランジスタ204よりもオン抵抗が小
さいため、データ入出力ノードND からHレベルの読出
データを高速に出力することが可能となる。
トTG1がオフし、バイポーラトランジスタ203のエ
ミッタ電極とデータ入出力ノードND とが切離され、バ
イポーラトランジスタ203がエミッタ−ベース間に逆
バイアスはかからない。さらに、トランスファゲートT
G1はPMOSトランジスタ204よりもオン抵抗が小
さいため、データ入出力ノードND からHレベルの読出
データを高速に出力することが可能となる。
【0054】以上のように、本の実施の形態3の半導体
記憶装置によれば、実施の形態1の半導体記憶装置の効
果に加えて、読出データの出力を、より高速化すること
が可能となる。
記憶装置によれば、実施の形態1の半導体記憶装置の効
果に加えて、読出データの出力を、より高速化すること
が可能となる。
【0055】(4) 実施の形態4 図5は、本発明の実施の形態4の半導体記憶装置である
SRAM内のデータ出力バッファ回路500を示す回路
図である。
SRAM内のデータ出力バッファ回路500を示す回路
図である。
【0056】実施の形態5の半導体記憶装置であるSR
AMは、図1の実施の形態1の半導体記憶装置であるS
RAM100において、データ出力バッファ回路200
を図5のデータ出力バッファ回路500に置換えたもの
である。
AMは、図1の実施の形態1の半導体記憶装置であるS
RAM100において、データ出力バッファ回路200
を図5のデータ出力バッファ回路500に置換えたもの
である。
【0057】図5を参照して、データ出力バッファ回路
500は、図4の実施の形態3の半導体記憶装置である
SRAM内のデータ出力バッファ回路400において、
トランスファゲートTG1をトランスファゲートTG2
に置換えたものである。トランスファゲートTG2は、
トランスファゲートTG1を構成するPMOSトランジ
スタ204よりもしきい値電圧の低いPMOSトランジ
スタ304と、NMOSトランジスタ404よりもしき
い値電圧の低いNMOSトランジスタ504とにより構
成されている。
500は、図4の実施の形態3の半導体記憶装置である
SRAM内のデータ出力バッファ回路400において、
トランスファゲートTG1をトランスファゲートTG2
に置換えたものである。トランスファゲートTG2は、
トランスファゲートTG1を構成するPMOSトランジ
スタ204よりもしきい値電圧の低いPMOSトランジ
スタ304と、NMOSトランジスタ404よりもしき
い値電圧の低いNMOSトランジスタ504とにより構
成されている。
【0058】トランスファゲートTG2は、図4のトラ
ンスファゲートTG1よりもオン抵抗が低いので、デー
タ入出力ノードND からHレベルの読出データがデータ
出力バッファ400の場合よりも高速に出力することが
可能となる。
ンスファゲートTG1よりもオン抵抗が低いので、デー
タ入出力ノードND からHレベルの読出データがデータ
出力バッファ400の場合よりも高速に出力することが
可能となる。
【0059】以上のように、本発明の実施の形態4の半
導体記憶装置によれば、実施の形態3の半導体記憶装置
の効果に加えて、データ入出力ノードからの読出データ
の出力をさらに高速化することが可能となる。
導体記憶装置によれば、実施の形態3の半導体記憶装置
の効果に加えて、データ入出力ノードからの読出データ
の出力をさらに高速化することが可能となる。
【0060】(5) 実施の形態5 図6は、本発明の実施の形態5の半導体記憶装置である
SRAM内のデータ出力バッファ回路の構造の一部60
0を示す断面図である。
SRAM内のデータ出力バッファ回路の構造の一部60
0を示す断面図である。
【0061】実施の形態5の半導体記憶装置であるSR
AMは、実施の形態1〜4の半導体記憶装置であるSR
AMにおいて、データ出力バッファ回路の構造の一部を
図6に示す構造にしたものである。
AMは、実施の形態1〜4の半導体記憶装置であるSR
AMにおいて、データ出力バッファ回路の構造の一部を
図6に示す構造にしたものである。
【0062】すなわち、図6を参照して、P型基板60
1上にNウェル602が形成され、この1つのNウェル
602上に、実施の形態1の場合は、PMOSトランジ
スタ201,204とバイポーラトランジスタ203と
が形成されている。
1上にNウェル602が形成され、この1つのNウェル
602上に、実施の形態1の場合は、PMOSトランジ
スタ201,204とバイポーラトランジスタ203と
が形成されている。
【0063】つまり、Nウェル602上に、PMOSト
ランジスタ201のソース/ドレイン電極が接続された
P+ 型拡散領域603,604と、PMOSトランジス
タ204のソース/ドレイン電極が接続されたP+ 型拡
散領域605,606と、その上にバイポーラトランジ
スタ203のエミッタ電極とコレクタ電極とが接続され
たN+ 型拡散領域608とベース電極が接続されたP+
型拡散領域609とが形成されたP- 型拡散領域607
と、Vcc電源に接続されたコレクタ電極が接続された
N+ 型拡散領域610とが形成されている。
ランジスタ201のソース/ドレイン電極が接続された
P+ 型拡散領域603,604と、PMOSトランジス
タ204のソース/ドレイン電極が接続されたP+ 型拡
散領域605,606と、その上にバイポーラトランジ
スタ203のエミッタ電極とコレクタ電極とが接続され
たN+ 型拡散領域608とベース電極が接続されたP+
型拡散領域609とが形成されたP- 型拡散領域607
と、Vcc電源に接続されたコレクタ電極が接続された
N+ 型拡散領域610とが形成されている。
【0064】したがって、PMOSトランジスタ20
1,204やバイポーラトランジスタ203をそれぞれ
異なるNウェル上に形成するよりも、レイアウト面積を
小さくすることができる。
1,204やバイポーラトランジスタ203をそれぞれ
異なるNウェル上に形成するよりも、レイアウト面積を
小さくすることができる。
【0065】ここで、図6では、Nウェル602上にP
MOSトランジスタ201,204とバイポーラトラン
ジスタ203とをNウェル602上に形成したものを示
したが、これらのトランジスタのうちいずれか2つをN
ウェル602に形成してもよい。
MOSトランジスタ201,204とバイポーラトラン
ジスタ203とをNウェル602上に形成したものを示
したが、これらのトランジスタのうちいずれか2つをN
ウェル602に形成してもよい。
【0066】上記実施の形態1の場合と同様に、前述の
実施の形態2〜4のSRAM内のデータ入出力バッファ
についても、同一Nウェル上にPMOSトランジスタや
バイポーラトランジスタを形成することが可能である。
実施の形態2〜4のSRAM内のデータ入出力バッファ
についても、同一Nウェル上にPMOSトランジスタや
バイポーラトランジスタを形成することが可能である。
【0067】すなわち、図3の実施の形態2のSRAM
内のデータ入出力バッファ300の場合は、PMOSト
ランジスタ203,304とバイポーラトランジスタ2
03とのうち少なくとも2つを同一Nウェル上に形成す
る。
内のデータ入出力バッファ300の場合は、PMOSト
ランジスタ203,304とバイポーラトランジスタ2
03とのうち少なくとも2つを同一Nウェル上に形成す
る。
【0068】図4の実施の形態3のSRAM内のデータ
出力バッファ回路400の場合は、PMOSトランジス
タ201,204とバイポーラトランジスタ203との
うち少なくとも2つを同一Nウェル上に形成する。
出力バッファ回路400の場合は、PMOSトランジス
タ201,204とバイポーラトランジスタ203との
うち少なくとも2つを同一Nウェル上に形成する。
【0069】図5の実施の形態4のSRAM内のデータ
出力バッファ回路500の場合は、PMOSトランジス
タ201,304とバイポーラトランジスタ203との
うち少なくとも2つを同一Nウェル上に形成する。
出力バッファ回路500の場合は、PMOSトランジス
タ201,304とバイポーラトランジスタ203との
うち少なくとも2つを同一Nウェル上に形成する。
【0070】そして、これにより、実施の形態1の場合
と同様に、PMOSトランジスタやバイポーラトランジ
スタをそれぞれ異なるNウェル上に形成するよりも、レ
イアウト面積を小さくすることができる。
と同様に、PMOSトランジスタやバイポーラトランジ
スタをそれぞれ異なるNウェル上に形成するよりも、レ
イアウト面積を小さくすることができる。
【0071】以上のように、本発明の実施の形態5の半
導体記憶装置であるSRAM内のデータ出力バッファ回
路は、同一Nウェル上に、PMOSトランジスタ20
1,204とバイポーラトランジスタ203とが構成さ
れているので、レイアウト面積が縮小され、チップ製造
コストを低減することが可能となる。
導体記憶装置であるSRAM内のデータ出力バッファ回
路は、同一Nウェル上に、PMOSトランジスタ20
1,204とバイポーラトランジスタ203とが構成さ
れているので、レイアウト面積が縮小され、チップ製造
コストを低減することが可能となる。
【0072】
【発明の効果】本発明の請求項1の半導体記憶装置によ
れば、データ書込時に出力バッファ中のバイポーラトラ
ンジスタのエミッタ−ベース間に逆バイアスがかかるの
を防止し、高速動作および高い信頼性を得ることが可能
となる。
れば、データ書込時に出力バッファ中のバイポーラトラ
ンジスタのエミッタ−ベース間に逆バイアスがかかるの
を防止し、高速動作および高い信頼性を得ることが可能
となる。
【0073】本発明の請求項2の半導体記憶装置によれ
ば、請求項1の半導体記憶装置の効果に加えて、より高
速な読出データの出力が可能となる。
ば、請求項1の半導体記憶装置の効果に加えて、より高
速な読出データの出力が可能となる。
【0074】請求項3の半導体記憶装置によれば、請求
項1の半導体記憶装置の効果に加えて、さらに高速な読
出データの出力が可能となる。
項1の半導体記憶装置の効果に加えて、さらに高速な読
出データの出力が可能となる。
【0075】請求項4の半導体記憶装置によれば、請求
項1から3のいずれかの半導体記憶装置の効果に加え
て、アウトプットイネーブル信号を用いてデータ読出と
データ書込とを制御し、データ書込時にスイッチング手
段をオフすることができる。
項1から3のいずれかの半導体記憶装置の効果に加え
て、アウトプットイネーブル信号を用いてデータ読出と
データ書込とを制御し、データ書込時にスイッチング手
段をオフすることができる。
【0076】請求項5の半導体記憶装置によれば、請求
項2の半導体記憶装置の効果に加えて、レイアウト面積
を縮小することができ、チップ製造コストを低減するこ
とが可能となる。
項2の半導体記憶装置の効果に加えて、レイアウト面積
を縮小することができ、チップ製造コストを低減するこ
とが可能となる。
【図1】 本発明の実施の形態1の半導体記憶装置であ
るSRAMの構成を示すブロック図である。
るSRAMの構成を示すブロック図である。
【図2】 図1のデータ出力バッファを示す回路図であ
る。
る。
【図3】 本発明の実施の形態2の半導体記憶装置であ
るSRAM内のデータ出力バッファ回路を示す回路図で
ある。
るSRAM内のデータ出力バッファ回路を示す回路図で
ある。
【図4】 本発明の実施の形態3の半導体記憶装置であ
るSRAM内のデータ出力バッファ回路を示す回路図で
ある。
るSRAM内のデータ出力バッファ回路を示す回路図で
ある。
【図5】 本発明の実施の形態4の半導体記憶装置であ
るSRAM内のデータ出力バッファ回路を示す回路図で
ある。
るSRAM内のデータ出力バッファ回路を示す回路図で
ある。
【図6】 本発明の実施の形態5の半導体記憶装置であ
るSRAM内のデータ出力バッファ回路の構造の一部を
示す断面図である。
るSRAM内のデータ出力バッファ回路の構造の一部を
示す断面図である。
【図7】 従来の半導体記憶装置であるSRAM内のデ
ータ出力バッファ回路を示す回路図である。
ータ出力バッファ回路を示す回路図である。
【図8】 従来の半導体記憶装置であるSRAM内のデ
ータ出力バッファ回路の構造の一部を示す断面図であ
る。
ータ出力バッファ回路の構造の一部を示す断面図であ
る。
100 SRAM、200,300,400,500
データ出力バッファ回路、201,204,304 P
MOSトランジスタ、203 バイポーラトランジス
タ、ND データ入出力ノード、TG1,TG2 トラ
ンスファゲート、602 Nウェル、601 P型基
板。
データ出力バッファ回路、201,204,304 P
MOSトランジスタ、203 バイポーラトランジス
タ、ND データ入出力ノード、TG1,TG2 トラ
ンスファゲート、602 Nウェル、601 P型基
板。
Claims (5)
- 【請求項1】 データ読出時、メモリセルから読出デー
タを読出し、データ書込時、メモリセルに書込データを
書込む半導体記憶装置であって、 データ書込時に前記書込データが入力されるデータ入出
力ノードと、 一方のソース/ドレイン電極が電源に接続され、他方の
ソース/ドレイン電極が前記入出力ノードに接続された
第1のMOSトランジスタを有し、前記データ読出時に
前記データ入出力ノードから前記読出データを出力する
出力バッファと、 コレクタ電極が電源に接続され、前記第1のMOSトラ
ンジスタと同時にオン/オフするバイポーラトランジス
タと、 前記データ読出時に前記バイポーラトランジスタのエミ
ッタ電極と前記データ入出力ノードとを接続し、前記デ
ータ書込時に前記エミッタ電極と前記データ入出力ノー
ドとを切離すスイッチング手段と、 を備えた半導体記憶装置。 - 【請求項2】 前記スイッチング手段は、 一方のソース/ドレイン電極が前記バイポーラトランジ
スタのエミッタ電極に接続され、他方のソース/ドレイ
ン電極が前記データ入出力ノードに接続され、 前記データ読出時にオンし、前記データ書込時にオフす
る第2のMOSトランジスタ、 を有する請求項1に記載の半導体記憶装置。 - 【請求項3】 前記スイッチング手段は、 前記バイポーラトランジスタのエミッタ電極と前記デー
タ入出力ノードとの間に接続され、 前記データ読出時にオンし、前記データ書込時にオフす
るトランスファゲート、 を有する請求項1に記載の半導体記憶装置。 - 【請求項4】 前記出力バッファは、 アウトプットイネーブル信号に応答して活性化され、 前記スイッチング手段は、 前記アウトプットイネーブル信号に応答してオフする、 請求項1から3のいずれかに記載の半導体記憶装置。
- 【請求項5】 その中に形成されたウェルを有する半導
体基板、 をさらに備え、 前記第1および第2のMOSトランジスタと前記バイポ
ーラトランジスタとが前記ウェルに形成された請求項2
に記載の半導体記憶装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8221046A JPH1064279A (ja) | 1996-08-22 | 1996-08-22 | 半導体記憶装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8221046A JPH1064279A (ja) | 1996-08-22 | 1996-08-22 | 半導体記憶装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH1064279A true JPH1064279A (ja) | 1998-03-06 |
Family
ID=16760650
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP8221046A Withdrawn JPH1064279A (ja) | 1996-08-22 | 1996-08-22 | 半導体記憶装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH1064279A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100358305B1 (ko) * | 2000-06-12 | 2002-10-25 | 주식회사 케이이씨 | 전력소모를 최소화한 열상처리 회로 |
-
1996
- 1996-08-22 JP JP8221046A patent/JPH1064279A/ja not_active Withdrawn
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100358305B1 (ko) * | 2000-06-12 | 2002-10-25 | 주식회사 케이이씨 | 전력소모를 최소화한 열상처리 회로 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US6359473B1 (en) | Amplifier for use in semiconductor integrated circuits | |
JPH0253879B2 (ja) | ||
JP2854305B2 (ja) | 半導体記憶装置と半導体記憶装置の動作方法 | |
EP0639000B1 (en) | Flip-flop type amplifier circuit | |
JP2005302231A (ja) | スタティックランダムアクセスメモリ | |
JP2005085454A (ja) | メモリアレイを含む集積回路装置、およびセンスアンプを有するメモリを組込んだ集積回路装置においてパワーゲートするための方法 | |
US5587952A (en) | Dynamic random access memory including read preamplifiers activated before rewrite amplifiers | |
US5291454A (en) | Circuit for decreasing current consumption in data output circuit in case one of two supply voltages fails | |
JP3188634B2 (ja) | データ保持回路 | |
US6504784B1 (en) | Semiconductor memory device with reduced standby current | |
KR950005171B1 (ko) | 전류 미러 증폭회로 및 그의 구동 방법 | |
US6307772B1 (en) | Static type semiconductor memory device for lower current consumption | |
JP4287768B2 (ja) | 半導体記憶装置 | |
JPH1064279A (ja) | 半導体記憶装置 | |
JPH02244479A (ja) | 半導体メモリ装置 | |
JP3199883B2 (ja) | 半導体集積回路 | |
JP2833535B2 (ja) | 半導体記憶回路のワード線駆動回路 | |
JPH0746509B2 (ja) | スタテイツクram | |
JPH11260063A (ja) | 半導体装置 | |
JP2000090683A (ja) | センスアンプ回路 | |
JPH10269774A (ja) | 半導体記憶装置 | |
KR100386620B1 (ko) | 에스램(sram)의 전원 전압 제어 회로 | |
JPH07182869A (ja) | 半導体記憶装置のデータ書き込み方法及び半導体記憶装置 | |
JPH04259987A (ja) | 半導体記憶装置 | |
JPH04315894A (ja) | 半導体メモリ |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20031104 |