JPH1064279A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH1064279A JPH1064279A JP8221046A JP22104696A JPH1064279A JP H1064279 A JPH1064279 A JP H1064279A JP 8221046 A JP8221046 A JP 8221046A JP 22104696 A JP22104696 A JP 22104696A JP H1064279 A JPH1064279 A JP H1064279A
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Abstract
(57)【要約】
【課題】 データ書込時に、出力バッファ内のバイポー
ラトランジスタのエミッタ−ベース間に逆バイアスがか
かるのを防止し、信頼性が高く高速に動作可能で安価な
半導体記憶装置を提供する。 【解決手段】 ＰＭＯＳトランジスタ２０１と並列に接
続され同時にオン／オフするバイポーラトランジスタ２
０３は、エミッタ電極とデータ入出力ノードＮDとがＰ
ＭＯＳトランジスタ２０４を介して接続される。データ
書込時にＨレベルのアウトプットイネーブル信号の反転
信号／ＯＥがゲート電極に与えられるとＰＭＯＳトラン
ジスタ２０４はオフし、データ入出力ノードＮD にＨレ
ベルの書込データが入力され、バイポーラトランジスタ
２０３においてベース電極がＬレベルとなってもベース
−エミッタ間に逆バイアスがかからない。
ラトランジスタのエミッタ−ベース間に逆バイアスがか
かるのを防止し、信頼性が高く高速に動作可能で安価な
半導体記憶装置を提供する。 【解決手段】 ＰＭＯＳトランジスタ２０１と並列に接
続され同時にオン／オフするバイポーラトランジスタ２
０３は、エミッタ電極とデータ入出力ノードＮDとがＰ
ＭＯＳトランジスタ２０４を介して接続される。データ
書込時にＨレベルのアウトプットイネーブル信号の反転
信号／ＯＥがゲート電極に与えられるとＰＭＯＳトラン
ジスタ２０４はオフし、データ入出力ノードＮD にＨレ
ベルの書込データが入力され、バイポーラトランジスタ
２０３においてベース電極がＬレベルとなってもベース
−エミッタ間に逆バイアスがかからない。
Description
【０００１】
【発明の属する技術分野】本発明は半導体記憶装置に関
し、特に、そのデ−タ入出力ノードにバイポーラトラン
ジスタが接続された出力バッファを有する半導体記憶装
置に関する。
し、特に、そのデ−タ入出力ノードにバイポーラトラン
ジスタが接続された出力バッファを有する半導体記憶装
置に関する。
【０００２】
【従来の技術】図７は、従来の半導体記憶装置であるＳ
ＲＡＭ内のデータ出力バッファ回路７００を示す回路図
である。
ＲＡＭ内のデータ出力バッファ回路７００を示す回路図
である。
【０００３】図７を参照して、データ出力バッファ回路
７００は、ＰＭＯＳトランジスタ２０１と、ＮＭＯＳト
ランジスタ２０２と、バイポーラトランジスタ２０３
と、ＮＡＮＤ回路２０５と、負論理のＮＡＮＤ回路２０
６と、インバータ２０７，２０８とを備える。
７００は、ＰＭＯＳトランジスタ２０１と、ＮＭＯＳト
ランジスタ２０２と、バイポーラトランジスタ２０３
と、ＮＡＮＤ回路２０５と、負論理のＮＡＮＤ回路２０
６と、インバータ２０７，２０８とを備える。
【０００４】ＮＡＮＤ回路２０５および負論理のＮＡＮ
Ｄ回路２０６の各々の一方の入力ノードには、メモリセ
ル（図示せず）から読出され、センスアンプ（図示せ
ず）で増幅されたデ−タＳＡが入力される。ＮＡＮＤ回
路２０５の他方の入力ノードには、アウトプットイネー
ブル信号ＯＥが入力されている。負論理のＮＡＮＤ回路
２０６の他方の入力ノードには、アウトプットイネーブ
ル信号ＯＥがインバータ２０７で反転され、入力されて
いる。ＰＭＯＳトランジスタ２０１の一方のソース／ド
レイン電極は、電源電圧Ｖｃｃを供給するＶｃｃ電源に
接続され、他方のソース／ドレイン電極は、読出データ
を出力し書込データが入力されるデータ入出力ノードＮ
D に接続され、ゲート電極はＮＡＮＤ回路２０５の出力
ノードに接続されている。バイポーラトランジスタ２０
３のコレクタ電極はＶｃｃ電源に接続され、エミッタ電
極はデータ入出力ノードＮD に接続され、ベース電極は
インバータ２０８を介してＮＡＮＤ回路２０５の出力ノ
ードに接続されている。ＮＭＯＳトランジスタ２０２の
一方のソース／ドレイン電極は接地され、他方のソース
／ドレイン電極はデータ入出力ノードＮD に接続され、
ゲート電極は負論理のＮＡＮＤ回路２０６の出力ノード
に接続されている。
Ｄ回路２０６の各々の一方の入力ノードには、メモリセ
ル（図示せず）から読出され、センスアンプ（図示せ
ず）で増幅されたデ−タＳＡが入力される。ＮＡＮＤ回
路２０５の他方の入力ノードには、アウトプットイネー
ブル信号ＯＥが入力されている。負論理のＮＡＮＤ回路
２０６の他方の入力ノードには、アウトプットイネーブ
ル信号ＯＥがインバータ２０７で反転され、入力されて
いる。ＰＭＯＳトランジスタ２０１の一方のソース／ド
レイン電極は、電源電圧Ｖｃｃを供給するＶｃｃ電源に
接続され、他方のソース／ドレイン電極は、読出データ
を出力し書込データが入力されるデータ入出力ノードＮ
D に接続され、ゲート電極はＮＡＮＤ回路２０５の出力
ノードに接続されている。バイポーラトランジスタ２０
３のコレクタ電極はＶｃｃ電源に接続され、エミッタ電
極はデータ入出力ノードＮD に接続され、ベース電極は
インバータ２０８を介してＮＡＮＤ回路２０５の出力ノ
ードに接続されている。ＮＭＯＳトランジスタ２０２の
一方のソース／ドレイン電極は接地され、他方のソース
／ドレイン電極はデータ入出力ノードＮD に接続され、
ゲート電極は負論理のＮＡＮＤ回路２０６の出力ノード
に接続されている。
【０００５】アウトプットイネーブル信号ＯＥがＨレベ
ルのときデータ出力バッファ回路７００は活性化され、
Ｌレベルのときデータ出力バッファ回路７００は非活性
化される。
ルのときデータ出力バッファ回路７００は活性化され、
Ｌレベルのときデータ出力バッファ回路７００は非活性
化される。
【０００６】データ読出時、アウトプットイネーブル信
号ＯＥがＨレベルとなり、メモリセル（図示せず）から
読出され、センスアンプ（図示せず）で増幅されたデー
タＳＡが入力されると、データＳＡがＨレベルである場
合は、ＰＭＯＳトランジスタ２０１がオンし、データ入
出力ノードＮD にＶｃｃ電源から電源電圧Ｖｃｃが供給
される。
号ＯＥがＨレベルとなり、メモリセル（図示せず）から
読出され、センスアンプ（図示せず）で増幅されたデー
タＳＡが入力されると、データＳＡがＨレベルである場
合は、ＰＭＯＳトランジスタ２０１がオンし、データ入
出力ノードＮD にＶｃｃ電源から電源電圧Ｖｃｃが供給
される。
【０００７】このとき、バイポーラトランジスタ２０３
もまた同時にオンし、データ入出力ノードＮD にＶｃｃ
電源から電源電圧Ｖｃｃを供給するため、データ入出力
ノードＮD から出力される読出データは急速にＨレベル
に立上げられる。これにより、Ｈレベルの読出データの
出力の高速化が図られていた。
もまた同時にオンし、データ入出力ノードＮD にＶｃｃ
電源から電源電圧Ｖｃｃを供給するため、データ入出力
ノードＮD から出力される読出データは急速にＨレベル
に立上げられる。これにより、Ｈレベルの読出データの
出力の高速化が図られていた。
【０００８】データＳＡがＬレベルであった場合は、Ｎ
ＭＯＳトランジスタ２０２がオンし、データ入出力ノー
ドＮD にＮＭＯＳトランジスタ２０２を介して接地電圧
が供給される。
ＭＯＳトランジスタ２０２がオンし、データ入出力ノー
ドＮD にＮＭＯＳトランジスタ２０２を介して接地電圧
が供給される。
【０００９】一方、データ書込時は、アウトプットイネ
ーブル信号ＯＥがＬレベルとなり、ＮＡＮＤ回路２０５
の出力は常にＨレベル、負論理のＮＡＮＤ回路２０６の
出力は常にＬレベルとなって、ＰＭＯＳトランジスタ２
０１，ＮＭＯＳトランジスタ２０２，およびバイポーラ
トランジスタ２０３はいずれもオフ状態となり、データ
出力バッファ回路７００は非活性化される。
ーブル信号ＯＥがＬレベルとなり、ＮＡＮＤ回路２０５
の出力は常にＨレベル、負論理のＮＡＮＤ回路２０６の
出力は常にＬレベルとなって、ＰＭＯＳトランジスタ２
０１，ＮＭＯＳトランジスタ２０２，およびバイポーラ
トランジスタ２０３はいずれもオフ状態となり、データ
出力バッファ回路７００は非活性化される。
【００１０】図８は、図７のデータ出力バッファ回路７
００の構造の一部８００を示す断面図である。
００の構造の一部８００を示す断面図である。
【００１１】図８を参照して、Ｐ型基板６０１上にＮウ
ェル８０１，８０２が形成され、Ｎウェル８０１上に、
ＰＭＯＳトランジスタ２０１が形成され、Ｎウェル８０
２上に、バイポーラトランジスタ２０３が形成されてい
る。
ェル８０１，８０２が形成され、Ｎウェル８０１上に、
ＰＭＯＳトランジスタ２０１が形成され、Ｎウェル８０
２上に、バイポーラトランジスタ２０３が形成されてい
る。
【００１２】つまり、Ｎウェル８０１上に、ＰＭＯＳト
ランジスタ２０１のソース／ドレイン電極が接続された
Ｐ+ 型拡散領域６０３，６０４が形成され、Ｎウェル８
０２上に、バイポーラトランジスタ２０３のエミッタ電
極とコレクタ電極とが接続されたＮ+ 型拡散領域６０８
とベース電極が接続されたＰ+ 型拡散領域６０９とが形
成されたＰ- 型拡散領域６０７と、Ｖｃｃ電源に接続さ
れたコレクタ電極が接続されたＮ+ 型拡散領域６１０と
が形成されている。
ランジスタ２０１のソース／ドレイン電極が接続された
Ｐ+ 型拡散領域６０３，６０４が形成され、Ｎウェル８
０２上に、バイポーラトランジスタ２０３のエミッタ電
極とコレクタ電極とが接続されたＮ+ 型拡散領域６０８
とベース電極が接続されたＰ+ 型拡散領域６０９とが形
成されたＰ- 型拡散領域６０７と、Ｖｃｃ電源に接続さ
れたコレクタ電極が接続されたＮ+ 型拡散領域６１０と
が形成されている。
【００１３】
【発明が解決しようとする課題】しかしながら、図７の
データ入出力ノードＮD は、書込データの入力ノードと
しても使用されているため、データ書込時には書込デー
タが入力される。
データ入出力ノードＮD は、書込データの入力ノードと
しても使用されているため、データ書込時には書込デー
タが入力される。
【００１４】ここで、データ入出力ノードＮD にＨレベ
ルの書込データが入力されると、バイポーラトランジス
タ２０３のベース電極はデータ書込時はＬレベルとなっ
ているため、データ入出力ノードＮD に接続されたエミ
ッタ電極とベース電極との間に逆バイアスがかかる。
ルの書込データが入力されると、バイポーラトランジス
タ２０３のベース電極はデータ書込時はＬレベルとなっ
ているため、データ入出力ノードＮD に接続されたエミ
ッタ電極とベース電極との間に逆バイアスがかかる。
【００１５】例えば、Ｈレベルのデータ入出力ノードＮ
D とバイポーラトランジスタ２０３のＬレベルのベース
電極との電位差が５［Ｖ］の場合、バイポーラトランジ
スタ２０３のエミッタ−ベース間に５［Ｖ］の逆バイア
スがかかる。
D とバイポーラトランジスタ２０３のＬレベルのベース
電極との電位差が５［Ｖ］の場合、バイポーラトランジ
スタ２０３のエミッタ−ベース間に５［Ｖ］の逆バイア
スがかかる。
【００１６】通常、バイポーラトランジスタのエミッタ
−ベース間耐圧（ＢＶｅｂｏ）は約４［Ｖ］であるた
め、５［Ｖ］の逆バイアスがかかると、バイポーラトラ
ンジスタ２０３は破壊され、信頼性が低下するという問
題点があった。
−ベース間耐圧（ＢＶｅｂｏ）は約４［Ｖ］であるた
め、５［Ｖ］の逆バイアスがかかると、バイポーラトラ
ンジスタ２０３は破壊され、信頼性が低下するという問
題点があった。
【００１７】また、図８のように、ＰＭＯＳトランジス
タ２０１，２０４やバイポーラトランジスタ２０３をそ
れぞれ異なるＮウェル上に形成していた場合、レイアウ
ト面積が大きいためチップの製造コストが高いという問
題点があった。
タ２０１，２０４やバイポーラトランジスタ２０３をそ
れぞれ異なるＮウェル上に形成していた場合、レイアウ
ト面積が大きいためチップの製造コストが高いという問
題点があった。
【００１８】本発明は、以上のような問題点を解決する
ためになされたもので、データ書込時に、出力バッファ
内のバイポーラトランジスタのエミッタ−ベース間に逆
バイアスがかかるのを防止し、信頼性が高く高速に動作
可能で安価な半導体記憶装置を提供することを目的とす
る。
ためになされたもので、データ書込時に、出力バッファ
内のバイポーラトランジスタのエミッタ−ベース間に逆
バイアスがかかるのを防止し、信頼性が高く高速に動作
可能で安価な半導体記憶装置を提供することを目的とす
る。
【００１９】
【課題を解決するための手段】本発明の請求項１に係る
半導体記憶装置は、データ書込時に書込データが入力さ
れるデータ入出力ノードと、一方のソース／ドレイン電
極が電源に接続され、他方のソース／ドレイン電極が入
出力ノードに接続された第１のＭＯＳトランジスタを有
し、データ読出時にデータ入出力ノードから読出データ
を出力する出力バッファと、コレクタ電極が電源に接続
され、第１のＭＯＳトランジスタと同時にオン／オフす
るバイポーラトランジスタと、データ読出時にバイポー
ラトランジスタのエミッタ電極とデータ入出力ノードと
を接続し、データ書込時にエミッタ電極とデータ入出力
ノードとを切離すスイッチング手段とを設けたものであ
る。
半導体記憶装置は、データ書込時に書込データが入力さ
れるデータ入出力ノードと、一方のソース／ドレイン電
極が電源に接続され、他方のソース／ドレイン電極が入
出力ノードに接続された第１のＭＯＳトランジスタを有
し、データ読出時にデータ入出力ノードから読出データ
を出力する出力バッファと、コレクタ電極が電源に接続
され、第１のＭＯＳトランジスタと同時にオン／オフす
るバイポーラトランジスタと、データ読出時にバイポー
ラトランジスタのエミッタ電極とデータ入出力ノードと
を接続し、データ書込時にエミッタ電極とデータ入出力
ノードとを切離すスイッチング手段とを設けたものであ
る。
【００２０】本発明の請求項２に係る半導体記憶装置
は、請求項１の半導体記憶装置において、スイッチング
手段に、一方のソース／ドレイン電極がバイポーラトラ
ンジスタのエミッタ電極に接続され、他方のソース／ド
レイン電極がデータ入出力ノードに接続され、データ読
出時にオンし、データ書込時にオフする第２のＭＯＳト
ランジスタを設けたものである。
は、請求項１の半導体記憶装置において、スイッチング
手段に、一方のソース／ドレイン電極がバイポーラトラ
ンジスタのエミッタ電極に接続され、他方のソース／ド
レイン電極がデータ入出力ノードに接続され、データ読
出時にオンし、データ書込時にオフする第２のＭＯＳト
ランジスタを設けたものである。
【００２１】本発明の請求項３に係る半導体記憶装置
は、請求項１の半導体記憶装置において、スイッチング
手段に、バイポーラトランジスタのエミッタ電極とデー
タ入出力ノードとの間に接続され、データ読出時にオン
し、データ書込時にオフするトランスファゲートを設け
たものである。
は、請求項１の半導体記憶装置において、スイッチング
手段に、バイポーラトランジスタのエミッタ電極とデー
タ入出力ノードとの間に接続され、データ読出時にオン
し、データ書込時にオフするトランスファゲートを設け
たものである。
【００２２】本発明の請求項４に係る半導体記憶装置
は、請求項１から３のいずれかの半導体記憶装置におい
て、出力バッファは、アウトプットイネーブル信号に応
答して活性化され、スイッチング手段は、アウトプット
イネーブル信号に応答してオフする。
は、請求項１から３のいずれかの半導体記憶装置におい
て、出力バッファは、アウトプットイネーブル信号に応
答して活性化され、スイッチング手段は、アウトプット
イネーブル信号に応答してオフする。
【００２３】本発明の請求項５に係る半導体記憶装置
は、請求項２の半導体記憶装置において、その中に形成
されたウェルを有する半導体基板をさらに設け、第１お
よび第２のＭＯＳトランジスタとバイポーラトランジス
タとがウェルに形成されている。
は、請求項２の半導体記憶装置において、その中に形成
されたウェルを有する半導体基板をさらに設け、第１お
よび第２のＭＯＳトランジスタとバイポーラトランジス
タとがウェルに形成されている。
【００２４】
【発明の実施の形態】以下、本発明の実施の形態を図面
を参照しながら説明する。
を参照しながら説明する。
【００２５】また、図中、同一符号は同一または相当部
分を示す。 （１） 実施の形態１ 図１は、本発明の実施の形態１の半導体記憶装置である
ＳＲＡＭ１００の構成を示すブロック図である。
分を示す。 （１） 実施の形態１ 図１は、本発明の実施の形態１の半導体記憶装置である
ＳＲＡＭ１００の構成を示すブロック図である。
【００２６】図１を参照して、ＳＲＡＭ１００は、複数
のワード線９と、複数のビット線対１２と、ビット線負
荷１４と、複数のワード線９と複数のビット線対１２と
に接続された複数のメモリセル１３と、外部からアドレ
ス信号が入力されるアドレスバッファ回路５と、アドレ
スバッファ回路５に入力されたアドレス信号をもとにワ
ード線を選択するワード線選択デコーダ８と、アドレス
バッファ回路５に入力されたアドレス信号をもとにビッ
ト線を選択するビット線選択デコーダ１０と、入出力線
対１５と、ビット線選択デコーダ１０から出力された選
択信号に応答して複数のビット線対１２と複数の入出力
線対１５とを接続する複数のビット線選択トランスファ
ゲート１１と、データ入出力ノードＮD と、メモリセル
１３から読出されビット線対１２，ビット線選択トラン
スファゲート１１，入出力線対１５を介して読出された
データを増幅するセンスアンプ１６と、センスアンプ１
６で増幅されたデータＳＡをデータ入出力ノードＮD に
読出データとして出力するデータ出力バッファ２００
と、データ書込時にデータ入出力ノードＮD から書込デ
ータが入力されるデータ入力バッファ回路１７と、メモ
リセル１３へのデータ書込を設定するためのライトモー
ド設定信号ＷＭとチップを活性化するためのチップイネ
ーブル信号ＣＥとデータ出力バッファ２００を活性化す
るためのアウトプットイネーブル信号ＯＥとが入力され
それらに基づいてアドレスバッファ回路５とセンスアン
プ１６とデータ出力バッファ２００とに制御信号を出力
する制御回路６と、データ入力バッファ１７から入力さ
れた書込データをアドレスバッファ回路５に入力された
アドレス信号Ａｄｄと制御回路６からの制御信号とに基
づいて入出力線対１５に出力するライトドライバ２０
と、を備える。
のワード線９と、複数のビット線対１２と、ビット線負
荷１４と、複数のワード線９と複数のビット線対１２と
に接続された複数のメモリセル１３と、外部からアドレ
ス信号が入力されるアドレスバッファ回路５と、アドレ
スバッファ回路５に入力されたアドレス信号をもとにワ
ード線を選択するワード線選択デコーダ８と、アドレス
バッファ回路５に入力されたアドレス信号をもとにビッ
ト線を選択するビット線選択デコーダ１０と、入出力線
対１５と、ビット線選択デコーダ１０から出力された選
択信号に応答して複数のビット線対１２と複数の入出力
線対１５とを接続する複数のビット線選択トランスファ
ゲート１１と、データ入出力ノードＮD と、メモリセル
１３から読出されビット線対１２，ビット線選択トラン
スファゲート１１，入出力線対１５を介して読出された
データを増幅するセンスアンプ１６と、センスアンプ１
６で増幅されたデータＳＡをデータ入出力ノードＮD に
読出データとして出力するデータ出力バッファ２００
と、データ書込時にデータ入出力ノードＮD から書込デ
ータが入力されるデータ入力バッファ回路１７と、メモ
リセル１３へのデータ書込を設定するためのライトモー
ド設定信号ＷＭとチップを活性化するためのチップイネ
ーブル信号ＣＥとデータ出力バッファ２００を活性化す
るためのアウトプットイネーブル信号ＯＥとが入力され
それらに基づいてアドレスバッファ回路５とセンスアン
プ１６とデータ出力バッファ２００とに制御信号を出力
する制御回路６と、データ入力バッファ１７から入力さ
れた書込データをアドレスバッファ回路５に入力された
アドレス信号Ａｄｄと制御回路６からの制御信号とに基
づいて入出力線対１５に出力するライトドライバ２０
と、を備える。
【００２７】アドレス信号Ａｄｄは、アドレスバッファ
回路５でデコードされ、ワード線選択デコーダ８に転送
され、対応するワード線が選択される。さらに、アドレ
ス信号Ａｄｄに基づいて、ビット線選択デコーダ１０に
よりビット線選択トランスファゲート１１がオン状態と
なり、対応するビット線対が選択される。このようにし
てい選択されたワード線９とビット線対１２との交点に
あるメモリセル１３が選択される。
回路５でデコードされ、ワード線選択デコーダ８に転送
され、対応するワード線が選択される。さらに、アドレ
ス信号Ａｄｄに基づいて、ビット線選択デコーダ１０に
よりビット線選択トランスファゲート１１がオン状態と
なり、対応するビット線対が選択される。このようにし
てい選択されたワード線９とビット線対１２との交点に
あるメモリセル１３が選択される。
【００２８】Ｌレベルのライトモード設定信号ＷＭがＬ
レベルとなり、でデータの読出動作が設定されると、ビ
ット線負荷１４により予め一定電圧に昇圧されたビット
線対１２にメモリセル１３からデータが出力され、ビッ
ト線対１２からビット線選択トランスファゲート１１，
入出力線対１５を介してセンスアンプ１６に伝えられ
る。センスアンプ１６によって増幅されたデータＳＡ
は、データ出力バッファ回路２００に転送され、データ
入出力ノードＮD から読出データとして出力される。
レベルとなり、でデータの読出動作が設定されると、ビ
ット線負荷１４により予め一定電圧に昇圧されたビット
線対１２にメモリセル１３からデータが出力され、ビッ
ト線対１２からビット線選択トランスファゲート１１，
入出力線対１５を介してセンスアンプ１６に伝えられ
る。センスアンプ１６によって増幅されたデータＳＡ
は、データ出力バッファ回路２００に転送され、データ
入出力ノードＮD から読出データとして出力される。
【００２９】一方、ライトモード設定信号ＷＭがＨレベ
ルとなり、データの書込動作が設定されると、データ入
出力ノードＮD から入力された書込データは、ライトド
ライバ２０，入出力線対１５，ビット線選択トランスフ
ァゲート１１，およびビット線対１２を介して、選択さ
れたメモリセル１３に書込まれる。
ルとなり、データの書込動作が設定されると、データ入
出力ノードＮD から入力された書込データは、ライトド
ライバ２０，入出力線対１５，ビット線選択トランスフ
ァゲート１１，およびビット線対１２を介して、選択さ
れたメモリセル１３に書込まれる。
【００３０】図２は、図１のデータ出力バッファ回路２
００を示す回路図である。図２を参照して、データ入出
力バッファ回路２００は、ＰＭＯＳトランジスタ２０
１，２０４と、ＮＭＯＳトランジスタ２０２と、バイポ
ーラトランジスタ２０３と、ＮＡＮＤ回路２０５と、負
論理のＮＡＮＤ回路２０６と、インバータ２０７，２０
８とを備える。
００を示す回路図である。図２を参照して、データ入出
力バッファ回路２００は、ＰＭＯＳトランジスタ２０
１，２０４と、ＮＭＯＳトランジスタ２０２と、バイポ
ーラトランジスタ２０３と、ＮＡＮＤ回路２０５と、負
論理のＮＡＮＤ回路２０６と、インバータ２０７，２０
８とを備える。
【００３１】ＮＡＮＤ回路２０５および負論理のＮＡＮ
Ｄ回路２０６の各々の一方の入力ノードには、図１のメ
モリセル１３から読出され、センスアンプ１６により増
幅されたデータＳＡが入力されている。ＮＡＮＤ回路２
０５の他方の入力ノードには、入出力バッファ回路２０
０を活性化するためのアウトプットイネーブル信号ＯＥ
が入力されている。負論理のＮＡＮＤ回路２０６の他方
の入力ノードには、インバータ２０７で反転されたアウ
トプットイネーブル信号ＯＥの反転信号／ＯＥが入力さ
れている。ＰＭＯＳトランジスタ２０１の一方のソース
／ドレイン電極は電源電圧Ｖｃｃを供給するＶｃｃ電源
に接続され、他方のソース／ドレイン電極はデータ入出
力ノードＮD に接続され、ゲート電極はＮＡＮＤ回路２
０５の出力ノードに接続されている。バイポーラトラン
ジスタ２０３のコレクタ電極はＶｃｃ電源接続され、エ
ミッタ電極はＰＭＯＳトランジスタ２０４の一方のソー
ス／ドレイン電極に接続され、ベース電極は、インバー
タ２０８を介してＮＡＮＤ回路２０５の出力ノードに接
続されている。ＰＭＯＳトランジスタ２０４の他方のソ
ース／ドレイン電極はデータ入出力ノードＮD に接続さ
れ、ゲート電極にはインバータ２０７で反転されたアウ
トプットイネーブル信号ＯＥの反転信号／ＯＥが与えら
れている。ＮＭＯＳトランジスタ２０２の一方のソース
／ドレイン電極は接地され、他方のソース／ドレイン電
極はデータ入出力ノードＮD に接続され、ゲート電極は
負論理のＮＡＮＤ回路２０６の出力ノードに接続されて
いる。
Ｄ回路２０６の各々の一方の入力ノードには、図１のメ
モリセル１３から読出され、センスアンプ１６により増
幅されたデータＳＡが入力されている。ＮＡＮＤ回路２
０５の他方の入力ノードには、入出力バッファ回路２０
０を活性化するためのアウトプットイネーブル信号ＯＥ
が入力されている。負論理のＮＡＮＤ回路２０６の他方
の入力ノードには、インバータ２０７で反転されたアウ
トプットイネーブル信号ＯＥの反転信号／ＯＥが入力さ
れている。ＰＭＯＳトランジスタ２０１の一方のソース
／ドレイン電極は電源電圧Ｖｃｃを供給するＶｃｃ電源
に接続され、他方のソース／ドレイン電極はデータ入出
力ノードＮD に接続され、ゲート電極はＮＡＮＤ回路２
０５の出力ノードに接続されている。バイポーラトラン
ジスタ２０３のコレクタ電極はＶｃｃ電源接続され、エ
ミッタ電極はＰＭＯＳトランジスタ２０４の一方のソー
ス／ドレイン電極に接続され、ベース電極は、インバー
タ２０８を介してＮＡＮＤ回路２０５の出力ノードに接
続されている。ＰＭＯＳトランジスタ２０４の他方のソ
ース／ドレイン電極はデータ入出力ノードＮD に接続さ
れ、ゲート電極にはインバータ２０７で反転されたアウ
トプットイネーブル信号ＯＥの反転信号／ＯＥが与えら
れている。ＮＭＯＳトランジスタ２０２の一方のソース
／ドレイン電極は接地され、他方のソース／ドレイン電
極はデータ入出力ノードＮD に接続され、ゲート電極は
負論理のＮＡＮＤ回路２０６の出力ノードに接続されて
いる。
【００３２】アウトプットイネーブル信号ＯＥがＨレベ
ルのとき（／ＯＥがＬレベルのとき）データ出力バッフ
ァ回路２００は活性化され、アウトプットイネーブル信
号ＯＥがＬレベルのとき（／ＯＥがＨレベルのとき）デ
ータ出力バッファ回路２００は非活性化される。
ルのとき（／ＯＥがＬレベルのとき）データ出力バッフ
ァ回路２００は活性化され、アウトプットイネーブル信
号ＯＥがＬレベルのとき（／ＯＥがＨレベルのとき）デ
ータ出力バッファ回路２００は非活性化される。
【００３３】データ読出時に、Ｈレベルのアウトプット
イネーブル信号ＯＥが入力され、センスアンプ１６から
ＬレベルのデータＳＡが入力されると、ＮＡＮＤ回路２
０５の出力はＨレベルとなり、ＰＭＯＳトランジスタ２
０１はオン状態となる。また、バイポーラトランジスタ
２０３のベース電極はＬレベルとなり、バイポーラトラ
ンジスタ２０３もまたオフ状態となる。さらに、ＰＭＯ
Ｓトランジスタ２０４のゲート電極にはインバータ２０
７を介してＨレベルのアウトプットイネーブル信号の反
転信号／ＯＥが与えられるので、ＰＭＯＳトランジスタ
２０４もまたオフ状態となる。
イネーブル信号ＯＥが入力され、センスアンプ１６から
ＬレベルのデータＳＡが入力されると、ＮＡＮＤ回路２
０５の出力はＨレベルとなり、ＰＭＯＳトランジスタ２
０１はオン状態となる。また、バイポーラトランジスタ
２０３のベース電極はＬレベルとなり、バイポーラトラ
ンジスタ２０３もまたオフ状態となる。さらに、ＰＭＯ
Ｓトランジスタ２０４のゲート電極にはインバータ２０
７を介してＨレベルのアウトプットイネーブル信号の反
転信号／ＯＥが与えられるので、ＰＭＯＳトランジスタ
２０４もまたオフ状態となる。
【００３４】また、負論理のＮＡＮＤ回路２０６の出力
はＨレベルとなるので、ＮＭＯＳトランジスタ２０２は
オンし、データ入出力ノードＮD には接地電圧が与えら
れ、データ入出力ノードＮD からＬレベルの読出データ
が出力される。
はＨレベルとなるので、ＮＭＯＳトランジスタ２０２は
オンし、データ入出力ノードＮD には接地電圧が与えら
れ、データ入出力ノードＮD からＬレベルの読出データ
が出力される。
【００３５】センスアンプ１６からＨレベルのデータＳ
Ａが入力されると、負論理のＮＡＮＤ回路２０６の出力
はＬレベルとなりＮＭＯＳトランジスタ２０２はオフ状
態となる。また、ＮＡＮＤ回路２０５の出力はＬレベル
となり、ＰＭＯＳトランジスタ２０１はオンし、Ｖｃｃ
電源からデータ入出力ノードＮD に電源電圧Ｖｃｃが供
給される。
Ａが入力されると、負論理のＮＡＮＤ回路２０６の出力
はＬレベルとなりＮＭＯＳトランジスタ２０２はオフ状
態となる。また、ＮＡＮＤ回路２０５の出力はＬレベル
となり、ＰＭＯＳトランジスタ２０１はオンし、Ｖｃｃ
電源からデータ入出力ノードＮD に電源電圧Ｖｃｃが供
給される。
【００３６】このとき、バイポーラトランジスタ２０３
のベース電極にはＨレベルの電圧が与えられ、バイポー
ラトランジスタ２０３もまた同時にオンする。さらに、
ＰＭＯＳトランジスタ２０４のゲート電極にはＬレベル
の電圧が与えられ、ＰＭＯＳトランジスタ２０４がオン
するので、Ｖｃｃ電源からバイポーラトランジスタ２０
３とＰＭＯＳトランジスタ２０４とを介して、データ入
出力ノードＮD に電源電圧Ｖｃｃが供給される。したが
って、データ入出力ノードＮD から出力されるＨレベル
の読出データは急速に立上げられる。したがってＨレベ
ルの読出データを高速に出力することができる。
のベース電極にはＨレベルの電圧が与えられ、バイポー
ラトランジスタ２０３もまた同時にオンする。さらに、
ＰＭＯＳトランジスタ２０４のゲート電極にはＬレベル
の電圧が与えられ、ＰＭＯＳトランジスタ２０４がオン
するので、Ｖｃｃ電源からバイポーラトランジスタ２０
３とＰＭＯＳトランジスタ２０４とを介して、データ入
出力ノードＮD に電源電圧Ｖｃｃが供給される。したが
って、データ入出力ノードＮD から出力されるＨレベル
の読出データは急速に立上げられる。したがってＨレベ
ルの読出データを高速に出力することができる。
【００３７】したがって、全体としてのデ−タ出力動作
の高速化が可能となる。一方、データ書込時は、Ｌレベ
ルのアウトプットイネーブル信号ＯＥが入力される。こ
れにより、ＮＡＮＤ回路２０５の出力は常にＨレベル、
負論理のＮＡＮＤ回路２０６の出力はＬレベルとなっ
て、ＰＭＯＳトランジスタ２０１，ＮＭＯＳトランジス
タ２０２，およびバイポーラトランジスタ２０３はすべ
てオフ状態となる。さらに、アウトプットイネーブル信
号の反転信号／ＯＥはＨレベルとなるので、ＰＭＯＳト
ランジスタ２０４もまたオフ状態となり、バイポーラト
ランジスタ２０３のエミッタ電極とデータ入出力ノード
ＮD とが切離される。
の高速化が可能となる。一方、データ書込時は、Ｌレベ
ルのアウトプットイネーブル信号ＯＥが入力される。こ
れにより、ＮＡＮＤ回路２０５の出力は常にＨレベル、
負論理のＮＡＮＤ回路２０６の出力はＬレベルとなっ
て、ＰＭＯＳトランジスタ２０１，ＮＭＯＳトランジス
タ２０２，およびバイポーラトランジスタ２０３はすべ
てオフ状態となる。さらに、アウトプットイネーブル信
号の反転信号／ＯＥはＨレベルとなるので、ＰＭＯＳト
ランジスタ２０４もまたオフ状態となり、バイポーラト
ランジスタ２０３のエミッタ電極とデータ入出力ノード
ＮD とが切離される。
【００３８】よって、データ入出力ノードＮD にＨレベ
ルの書込データが入力され、バイポーラトランジスタ２
０３がベース電極の電位がＬレベルであっても、ＰＭＯ
Ｓトランジスタ２０４がオフしているため、バイポーラ
トランジスタ２０３のエミッタ−ベース間に逆バイアス
はかからない。
ルの書込データが入力され、バイポーラトランジスタ２
０３がベース電極の電位がＬレベルであっても、ＰＭＯ
Ｓトランジスタ２０４がオフしているため、バイポーラ
トランジスタ２０３のエミッタ−ベース間に逆バイアス
はかからない。
【００３９】以上のように、本発明の実施の形態１の半
導体記憶装置によれば、動作の高速化が可能で、かつ、
データ書込時に出力バッファ内のバイポーラトランジス
タのエミッタ−ベース間に逆バイアスがかかるのを防止
し、高い信頼性を得ることがが可能となる。
導体記憶装置によれば、動作の高速化が可能で、かつ、
データ書込時に出力バッファ内のバイポーラトランジス
タのエミッタ−ベース間に逆バイアスがかかるのを防止
し、高い信頼性を得ることがが可能となる。
【００４０】さらに、データ読出時、ＰＭＯＳトランジ
スタ２０４がオンして、バイポーラトランジスタ２０３
とデータ入出力ノードＮD とが接続されるが、このとき
ＰＭＯＳトランジスタ２０４がダンピング抵抗の役割を
し、出力電力を制限するため、出力ノイズの耐性の向上
が可能となる。
スタ２０４がオンして、バイポーラトランジスタ２０３
とデータ入出力ノードＮD とが接続されるが、このとき
ＰＭＯＳトランジスタ２０４がダンピング抵抗の役割を
し、出力電力を制限するため、出力ノイズの耐性の向上
が可能となる。
【００４１】（２） 実施の形態２ 図３は、本発明の実施の形態２の半導体記憶装置内のデ
ータ出力バッファ回路３００を示す回路図である。
ータ出力バッファ回路３００を示す回路図である。
【００４２】実施の形態２の半導体記憶装置であるＳＲ
ＡＭは、図１の実施の形態１の半導体記憶装置であるＳ
ＲＡＭ１００において、データ出力バッファ回路２００
を図２のデータ出力バッファ回路３００に置換えたもの
である。
ＡＭは、図１の実施の形態１の半導体記憶装置であるＳ
ＲＡＭ１００において、データ出力バッファ回路２００
を図２のデータ出力バッファ回路３００に置換えたもの
である。
【００４３】図３を参照して、データ出力バッファ回路
３００は、図２のデータ出力バッファ回路２００におい
て、ＰＭＯＳトランジスタ２０４を、ＰＭＯＳトランジ
スタ２０４よりもしきい値電圧の低いＰＭＯＳトランジ
スタ３０４に置換えたものである。
３００は、図２のデータ出力バッファ回路２００におい
て、ＰＭＯＳトランジスタ２０４を、ＰＭＯＳトランジ
スタ２０４よりもしきい値電圧の低いＰＭＯＳトランジ
スタ３０４に置換えたものである。
【００４４】他の回路構成およびそれらの接続関係は、
前述のデータ出力バッファ回路２００の場合と同様であ
るので説明を省略する。
前述のデータ出力バッファ回路２００の場合と同様であ
るので説明を省略する。
【００４５】しきい値電圧の低いＰＭＯＳトランジスタ
３０４は、図１のＰＭＯＳトランジスタ２０４と比較し
てオン抵抗が低いため、データ読出時に、Ｈレベルの読
出データを実施の形態１のデータ出力バッファ回路２０
０の場合よりも高速にデータ入出力ノードＮD から出力
することが可能となる。
３０４は、図１のＰＭＯＳトランジスタ２０４と比較し
てオン抵抗が低いため、データ読出時に、Ｈレベルの読
出データを実施の形態１のデータ出力バッファ回路２０
０の場合よりも高速にデータ入出力ノードＮD から出力
することが可能となる。
【００４６】以上のように、本発明の実施の形態２の半
導体記憶装置によれば、実施の形態１の半導体記憶装置
の効果に加えて、データ読出時のＨレベルの読出データ
の出力を、より高速化することが可能となる。
導体記憶装置によれば、実施の形態１の半導体記憶装置
の効果に加えて、データ読出時のＨレベルの読出データ
の出力を、より高速化することが可能となる。
【００４７】（３） 実施の形態３ 図４は、本発明の実施の形態３の半導体記憶装置である
ＳＲＡＭ内のデータ入出力バッファ回路４００を示す回
路図である。
ＳＲＡＭ内のデータ入出力バッファ回路４００を示す回
路図である。
【００４８】実施の形態３の半導体記憶装置であるＳＲ
ＡＭは、図１の実施の形態１の半導体記憶装置であるＳ
ＲＡＭ１００において、データ出力バッファ回路２００
を図４のデータ出力バッファ回路４００に置換えたもの
である。
ＡＭは、図１の実施の形態１の半導体記憶装置であるＳ
ＲＡＭ１００において、データ出力バッファ回路２００
を図４のデータ出力バッファ回路４００に置換えたもの
である。
【００４９】図４を参照して、データ出力バッファ回路
４００は、図２のデータ出力バッファ回路２００におい
て、ＰＭＯＳトランジスタ２０４を、ＰＭＯＳトランジ
スタ２０４とＮＭＯＳトランジスタ４０４とにより構成
されたトランスファゲートＴＧ１に置換えたものであ
る。
４００は、図２のデータ出力バッファ回路２００におい
て、ＰＭＯＳトランジスタ２０４を、ＰＭＯＳトランジ
スタ２０４とＮＭＯＳトランジスタ４０４とにより構成
されたトランスファゲートＴＧ１に置換えたものであ
る。
【００５０】トランスファゲートＴＧ１内のＮＭＯＳト
ランジスタ４０４の一方のソース／ドレイン電極はＰＭ
ＯＳトランジスタ２０４の一方のソース／ドレイン電極
に接続され、他方のソース／ドレイン電極はＰＭＯＳト
ランジスタ２０４の他方のソース／ドレイン電極に接続
され、ゲート電極にはアウトプットイネーブル信号ＯＥ
が入力されている。
ランジスタ４０４の一方のソース／ドレイン電極はＰＭ
ＯＳトランジスタ２０４の一方のソース／ドレイン電極
に接続され、他方のソース／ドレイン電極はＰＭＯＳト
ランジスタ２０４の他方のソース／ドレイン電極に接続
され、ゲート電極にはアウトプットイネーブル信号ＯＥ
が入力されている。
【００５１】他の回路構成およびそれらの接続関係はデ
ータ出力バッファ回路２００の場合と同様であるので説
明を省略する。
ータ出力バッファ回路２００の場合と同様であるので説
明を省略する。
【００５２】データ読出時はトランスファゲートＴＧ１
がオンし、バイポーラトランジスタ２０３のエミッタ電
極とデータ入出力ノードＮD とが接続される。
がオンし、バイポーラトランジスタ２０３のエミッタ電
極とデータ入出力ノードＮD とが接続される。
【００５３】一方、データ書込時は、トランスファゲー
トＴＧ１がオフし、バイポーラトランジスタ２０３のエ
ミッタ電極とデータ入出力ノードＮD とが切離され、バ
イポーラトランジスタ２０３がエミッタ−ベース間に逆
バイアスはかからない。さらに、トランスファゲートＴ
Ｇ１はＰＭＯＳトランジスタ２０４よりもオン抵抗が小
さいため、データ入出力ノードＮD からＨレベルの読出
データを高速に出力することが可能となる。
トＴＧ１がオフし、バイポーラトランジスタ２０３のエ
ミッタ電極とデータ入出力ノードＮD とが切離され、バ
イポーラトランジスタ２０３がエミッタ−ベース間に逆
バイアスはかからない。さらに、トランスファゲートＴ
Ｇ１はＰＭＯＳトランジスタ２０４よりもオン抵抗が小
さいため、データ入出力ノードＮD からＨレベルの読出
データを高速に出力することが可能となる。
【００５４】以上のように、本の実施の形態３の半導体
記憶装置によれば、実施の形態１の半導体記憶装置の効
果に加えて、読出データの出力を、より高速化すること
が可能となる。
記憶装置によれば、実施の形態１の半導体記憶装置の効
果に加えて、読出データの出力を、より高速化すること
が可能となる。
【００５５】（４） 実施の形態４ 図５は、本発明の実施の形態４の半導体記憶装置である
ＳＲＡＭ内のデータ出力バッファ回路５００を示す回路
図である。
ＳＲＡＭ内のデータ出力バッファ回路５００を示す回路
図である。
【００５６】実施の形態５の半導体記憶装置であるＳＲ
ＡＭは、図１の実施の形態１の半導体記憶装置であるＳ
ＲＡＭ１００において、データ出力バッファ回路２００
を図５のデータ出力バッファ回路５００に置換えたもの
である。
ＡＭは、図１の実施の形態１の半導体記憶装置であるＳ
ＲＡＭ１００において、データ出力バッファ回路２００
を図５のデータ出力バッファ回路５００に置換えたもの
である。
【００５７】図５を参照して、データ出力バッファ回路
５００は、図４の実施の形態３の半導体記憶装置である
ＳＲＡＭ内のデータ出力バッファ回路４００において、
トランスファゲートＴＧ１をトランスファゲートＴＧ２
に置換えたものである。トランスファゲートＴＧ２は、
トランスファゲートＴＧ１を構成するＰＭＯＳトランジ
スタ２０４よりもしきい値電圧の低いＰＭＯＳトランジ
スタ３０４と、ＮＭＯＳトランジスタ４０４よりもしき
い値電圧の低いＮＭＯＳトランジスタ５０４とにより構
成されている。
５００は、図４の実施の形態３の半導体記憶装置である
ＳＲＡＭ内のデータ出力バッファ回路４００において、
トランスファゲートＴＧ１をトランスファゲートＴＧ２
に置換えたものである。トランスファゲートＴＧ２は、
トランスファゲートＴＧ１を構成するＰＭＯＳトランジ
スタ２０４よりもしきい値電圧の低いＰＭＯＳトランジ
スタ３０４と、ＮＭＯＳトランジスタ４０４よりもしき
い値電圧の低いＮＭＯＳトランジスタ５０４とにより構
成されている。
【００５８】トランスファゲートＴＧ２は、図４のトラ
ンスファゲートＴＧ１よりもオン抵抗が低いので、デー
タ入出力ノードＮD からＨレベルの読出データがデータ
出力バッファ４００の場合よりも高速に出力することが
可能となる。
ンスファゲートＴＧ１よりもオン抵抗が低いので、デー
タ入出力ノードＮD からＨレベルの読出データがデータ
出力バッファ４００の場合よりも高速に出力することが
可能となる。
【００５９】以上のように、本発明の実施の形態４の半
導体記憶装置によれば、実施の形態３の半導体記憶装置
の効果に加えて、データ入出力ノードからの読出データ
の出力をさらに高速化することが可能となる。
導体記憶装置によれば、実施の形態３の半導体記憶装置
の効果に加えて、データ入出力ノードからの読出データ
の出力をさらに高速化することが可能となる。
【００６０】（５） 実施の形態５ 図６は、本発明の実施の形態５の半導体記憶装置である
ＳＲＡＭ内のデータ出力バッファ回路の構造の一部６０
０を示す断面図である。
ＳＲＡＭ内のデータ出力バッファ回路の構造の一部６０
０を示す断面図である。
【００６１】実施の形態５の半導体記憶装置であるＳＲ
ＡＭは、実施の形態１〜４の半導体記憶装置であるＳＲ
ＡＭにおいて、データ出力バッファ回路の構造の一部を
図６に示す構造にしたものである。
ＡＭは、実施の形態１〜４の半導体記憶装置であるＳＲ
ＡＭにおいて、データ出力バッファ回路の構造の一部を
図６に示す構造にしたものである。
【００６２】すなわち、図６を参照して、Ｐ型基板６０
１上にＮウェル６０２が形成され、この１つのＮウェル
６０２上に、実施の形態１の場合は、ＰＭＯＳトランジ
スタ２０１，２０４とバイポーラトランジスタ２０３と
が形成されている。
１上にＮウェル６０２が形成され、この１つのＮウェル
６０２上に、実施の形態１の場合は、ＰＭＯＳトランジ
スタ２０１，２０４とバイポーラトランジスタ２０３と
が形成されている。
【００６３】つまり、Ｎウェル６０２上に、ＰＭＯＳト
ランジスタ２０１のソース／ドレイン電極が接続された
Ｐ+ 型拡散領域６０３，６０４と、ＰＭＯＳトランジス
タ２０４のソース／ドレイン電極が接続されたＰ+ 型拡
散領域６０５，６０６と、その上にバイポーラトランジ
スタ２０３のエミッタ電極とコレクタ電極とが接続され
たＮ+ 型拡散領域６０８とベース電極が接続されたＰ+
型拡散領域６０９とが形成されたＰ- 型拡散領域６０７
と、Ｖｃｃ電源に接続されたコレクタ電極が接続された
Ｎ+ 型拡散領域６１０とが形成されている。
ランジスタ２０１のソース／ドレイン電極が接続された
Ｐ+ 型拡散領域６０３，６０４と、ＰＭＯＳトランジス
タ２０４のソース／ドレイン電極が接続されたＰ+ 型拡
散領域６０５，６０６と、その上にバイポーラトランジ
スタ２０３のエミッタ電極とコレクタ電極とが接続され
たＮ+ 型拡散領域６０８とベース電極が接続されたＰ+
型拡散領域６０９とが形成されたＰ- 型拡散領域６０７
と、Ｖｃｃ電源に接続されたコレクタ電極が接続された
Ｎ+ 型拡散領域６１０とが形成されている。
【００６４】したがって、ＰＭＯＳトランジスタ２０
１，２０４やバイポーラトランジスタ２０３をそれぞれ
異なるＮウェル上に形成するよりも、レイアウト面積を
小さくすることができる。
１，２０４やバイポーラトランジスタ２０３をそれぞれ
異なるＮウェル上に形成するよりも、レイアウト面積を
小さくすることができる。
【００６５】ここで、図６では、Ｎウェル６０２上にＰ
ＭＯＳトランジスタ２０１，２０４とバイポーラトラン
ジスタ２０３とをＮウェル６０２上に形成したものを示
したが、これらのトランジスタのうちいずれか２つをＮ
ウェル６０２に形成してもよい。
ＭＯＳトランジスタ２０１，２０４とバイポーラトラン
ジスタ２０３とをＮウェル６０２上に形成したものを示
したが、これらのトランジスタのうちいずれか２つをＮ
ウェル６０２に形成してもよい。
【００６６】上記実施の形態１の場合と同様に、前述の
実施の形態２〜４のＳＲＡＭ内のデータ入出力バッファ
についても、同一Ｎウェル上にＰＭＯＳトランジスタや
バイポーラトランジスタを形成することが可能である。
実施の形態２〜４のＳＲＡＭ内のデータ入出力バッファ
についても、同一Ｎウェル上にＰＭＯＳトランジスタや
バイポーラトランジスタを形成することが可能である。
【００６７】すなわち、図３の実施の形態２のＳＲＡＭ
内のデータ入出力バッファ３００の場合は、ＰＭＯＳト
ランジスタ２０３，３０４とバイポーラトランジスタ２
０３とのうち少なくとも２つを同一Ｎウェル上に形成す
る。
内のデータ入出力バッファ３００の場合は、ＰＭＯＳト
ランジスタ２０３，３０４とバイポーラトランジスタ２
０３とのうち少なくとも２つを同一Ｎウェル上に形成す
る。
【００６８】図４の実施の形態３のＳＲＡＭ内のデータ
出力バッファ回路４００の場合は、ＰＭＯＳトランジス
タ２０１，２０４とバイポーラトランジスタ２０３との
うち少なくとも２つを同一Ｎウェル上に形成する。
出力バッファ回路４００の場合は、ＰＭＯＳトランジス
タ２０１，２０４とバイポーラトランジスタ２０３との
うち少なくとも２つを同一Ｎウェル上に形成する。
【００６９】図５の実施の形態４のＳＲＡＭ内のデータ
出力バッファ回路５００の場合は、ＰＭＯＳトランジス
タ２０１，３０４とバイポーラトランジスタ２０３との
うち少なくとも２つを同一Ｎウェル上に形成する。
出力バッファ回路５００の場合は、ＰＭＯＳトランジス
タ２０１，３０４とバイポーラトランジスタ２０３との
うち少なくとも２つを同一Ｎウェル上に形成する。
【００７０】そして、これにより、実施の形態１の場合
と同様に、ＰＭＯＳトランジスタやバイポーラトランジ
スタをそれぞれ異なるＮウェル上に形成するよりも、レ
イアウト面積を小さくすることができる。
と同様に、ＰＭＯＳトランジスタやバイポーラトランジ
スタをそれぞれ異なるＮウェル上に形成するよりも、レ
イアウト面積を小さくすることができる。
【００７１】以上のように、本発明の実施の形態５の半
導体記憶装置であるＳＲＡＭ内のデータ出力バッファ回
路は、同一Ｎウェル上に、ＰＭＯＳトランジスタ２０
１，２０４とバイポーラトランジスタ２０３とが構成さ
れているので、レイアウト面積が縮小され、チップ製造
コストを低減することが可能となる。
導体記憶装置であるＳＲＡＭ内のデータ出力バッファ回
路は、同一Ｎウェル上に、ＰＭＯＳトランジスタ２０
１，２０４とバイポーラトランジスタ２０３とが構成さ
れているので、レイアウト面積が縮小され、チップ製造
コストを低減することが可能となる。
【００７２】
【発明の効果】本発明の請求項１の半導体記憶装置によ
れば、データ書込時に出力バッファ中のバイポーラトラ
ンジスタのエミッタ−ベース間に逆バイアスがかかるの
を防止し、高速動作および高い信頼性を得ることが可能
となる。
れば、データ書込時に出力バッファ中のバイポーラトラ
ンジスタのエミッタ−ベース間に逆バイアスがかかるの
を防止し、高速動作および高い信頼性を得ることが可能
となる。
【００７３】本発明の請求項２の半導体記憶装置によれ
ば、請求項１の半導体記憶装置の効果に加えて、より高
速な読出データの出力が可能となる。
ば、請求項１の半導体記憶装置の効果に加えて、より高
速な読出データの出力が可能となる。
【００７４】請求項３の半導体記憶装置によれば、請求
項１の半導体記憶装置の効果に加えて、さらに高速な読
出データの出力が可能となる。
項１の半導体記憶装置の効果に加えて、さらに高速な読
出データの出力が可能となる。
【００７５】請求項４の半導体記憶装置によれば、請求
項１から３のいずれかの半導体記憶装置の効果に加え
て、アウトプットイネーブル信号を用いてデータ読出と
データ書込とを制御し、データ書込時にスイッチング手
段をオフすることができる。
項１から３のいずれかの半導体記憶装置の効果に加え
て、アウトプットイネーブル信号を用いてデータ読出と
データ書込とを制御し、データ書込時にスイッチング手
段をオフすることができる。
【００７６】請求項５の半導体記憶装置によれば、請求
項２の半導体記憶装置の効果に加えて、レイアウト面積
を縮小することができ、チップ製造コストを低減するこ
とが可能となる。
項２の半導体記憶装置の効果に加えて、レイアウト面積
を縮小することができ、チップ製造コストを低減するこ
とが可能となる。
【図１】 本発明の実施の形態１の半導体記憶装置であ
るＳＲＡＭの構成を示すブロック図である。
るＳＲＡＭの構成を示すブロック図である。
【図２】 図１のデータ出力バッファを示す回路図であ
る。
る。
【図３】 本発明の実施の形態２の半導体記憶装置であ
るＳＲＡＭ内のデータ出力バッファ回路を示す回路図で
ある。
るＳＲＡＭ内のデータ出力バッファ回路を示す回路図で
ある。
【図４】 本発明の実施の形態３の半導体記憶装置であ
るＳＲＡＭ内のデータ出力バッファ回路を示す回路図で
ある。
るＳＲＡＭ内のデータ出力バッファ回路を示す回路図で
ある。
【図５】 本発明の実施の形態４の半導体記憶装置であ
るＳＲＡＭ内のデータ出力バッファ回路を示す回路図で
ある。
るＳＲＡＭ内のデータ出力バッファ回路を示す回路図で
ある。
【図６】 本発明の実施の形態５の半導体記憶装置であ
るＳＲＡＭ内のデータ出力バッファ回路の構造の一部を
示す断面図である。
るＳＲＡＭ内のデータ出力バッファ回路の構造の一部を
示す断面図である。
【図７】 従来の半導体記憶装置であるＳＲＡＭ内のデ
ータ出力バッファ回路を示す回路図である。
ータ出力バッファ回路を示す回路図である。
【図８】 従来の半導体記憶装置であるＳＲＡＭ内のデ
ータ出力バッファ回路の構造の一部を示す断面図であ
る。
ータ出力バッファ回路の構造の一部を示す断面図であ
る。
１００ ＳＲＡＭ、２００，３００，４００，５００
データ出力バッファ回路、２０１，２０４，３０４ Ｐ
ＭＯＳトランジスタ、２０３ バイポーラトランジス
タ、ＮD データ入出力ノード、ＴＧ１，ＴＧ２ トラ
ンスファゲート、６０２ Ｎウェル、６０１ Ｐ型基
板。
データ出力バッファ回路、２０１，２０４，３０４ Ｐ
ＭＯＳトランジスタ、２０３ バイポーラトランジス
タ、ＮD データ入出力ノード、ＴＧ１，ＴＧ２ トラ
ンスファゲート、６０２ Ｎウェル、６０１ Ｐ型基
板。
Claims (5)
- 【請求項１】 データ読出時、メモリセルから読出デー
タを読出し、データ書込時、メモリセルに書込データを
書込む半導体記憶装置であって、 データ書込時に前記書込データが入力されるデータ入出
力ノードと、 一方のソース／ドレイン電極が電源に接続され、他方の
ソース／ドレイン電極が前記入出力ノードに接続された
第１のＭＯＳトランジスタを有し、前記データ読出時に
前記データ入出力ノードから前記読出データを出力する
出力バッファと、 コレクタ電極が電源に接続され、前記第１のＭＯＳトラ
ンジスタと同時にオン／オフするバイポーラトランジス
タと、 前記データ読出時に前記バイポーラトランジスタのエミ
ッタ電極と前記データ入出力ノードとを接続し、前記デ
ータ書込時に前記エミッタ電極と前記データ入出力ノー
ドとを切離すスイッチング手段と、 を備えた半導体記憶装置。 - 【請求項２】 前記スイッチング手段は、 一方のソース／ドレイン電極が前記バイポーラトランジ
スタのエミッタ電極に接続され、他方のソース／ドレイ
ン電極が前記データ入出力ノードに接続され、 前記データ読出時にオンし、前記データ書込時にオフす
る第２のＭＯＳトランジスタ、 を有する請求項１に記載の半導体記憶装置。 - 【請求項３】 前記スイッチング手段は、 前記バイポーラトランジスタのエミッタ電極と前記デー
タ入出力ノードとの間に接続され、 前記データ読出時にオンし、前記データ書込時にオフす
るトランスファゲート、 を有する請求項１に記載の半導体記憶装置。 - 【請求項４】 前記出力バッファは、 アウトプットイネーブル信号に応答して活性化され、 前記スイッチング手段は、 前記アウトプットイネーブル信号に応答してオフする、 請求項１から３のいずれかに記載の半導体記憶装置。
- 【請求項５】 その中に形成されたウェルを有する半導
体基板、 をさらに備え、 前記第１および第２のＭＯＳトランジスタと前記バイポ
ーラトランジスタとが前記ウェルに形成された請求項２
に記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8221046A JPH1064279A (ja) | 1996-08-22 | 1996-08-22 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8221046A JPH1064279A (ja) | 1996-08-22 | 1996-08-22 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1064279A true JPH1064279A (ja) | 1998-03-06 |
Family
ID=16760650
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8221046A Withdrawn JPH1064279A (ja) | 1996-08-22 | 1996-08-22 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1064279A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100358305B1 (ko) * | 2000-06-12 | 2002-10-25 | 주식회사 케이이씨 | 전력소모를 최소화한 열상처리 회로 |
-
1996
- 1996-08-22 JP JP8221046A patent/JPH1064279A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100358305B1 (ko) * | 2000-06-12 | 2002-10-25 | 주식회사 케이이씨 | 전력소모를 최소화한 열상처리 회로 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20031104 |