JPH09245477A - 降圧回路、半導体記憶装置、データ処理装置 - Google Patents

Abstract

(57)【要約】 【課題】 低電圧化に対応し、しかも応答性に優れた降
圧回路を提供することにある。 【解決手段】 降圧出力端子１６の電圧が供給され、降
下電圧レベルの基準として与えられた基準電圧Ｖｒｅｆ
を論理しきい値と比較するインバータＩＮＶ１と、電圧
入力端子１４を介して入力された電圧を上記インバータ
の出力電圧に基づいて降圧して上記降圧出力端子に伝達
するトランジスタ１３とを含んで降圧回路を形成する。
インバータＩＮＶ１は、ｐチャンネル型ＭＯＳトランジ
スタ１１とｎチャンネル型ＭＯＳトランジスタ１２とが
直列接続されて成り、単純な回路構成で、しかもスイッ
チング動作のため低電圧化に対応し、インバータＩＮＶ
１の論理しきい値と基準電圧Ｖｒｅｆ１との比較を高速
に行う。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、入力電圧を降圧す
る降圧技術に関し、特に低電圧動作が保証された半導体
集積回路の内部電源回路に適用して有効な技術に関す
る。

【０００２】

【従来の技術】半導体記憶装置、例えば情報記憶のため
の複数のダイナミック型メモリセルをアレイ状に配列し
て成るダイナミック・ランダム・アクセス・メモリ（Ｄ
ＲＡＭと略記する）においては、信頼性の向上や消費電
力の低減を図るため、半導体チップの外部から供給され
る電源電圧をチップ内部で降圧して内部回路に供給する
ようにしている。例えば１６Ｍｂ（メガビット）ＤＲＡ
Ｍにおいては、半導体チップの外部から供給される電源
電圧５Ｖを内部の降圧回路で、３．３Ｖに降圧すること
が行われる。この降圧回路は、カレントミラー型の差動
アンプや、基準電圧発生回路、及びバッファ回路の組合
わせによって構成することができる。この種の回路で
は、カレントミラー型差動アンプの応答性が極めて重要
とされる。例えば電源電圧が５Ｖで、それを３．３Ｖに
降圧する場合、カレントミラー型の差動アンプを形成す
るＭＯＳトランジスタに十分なＶｇｓ（ゲート・ソース
間電圧）、Ｖｄｓ（ドレイン・ソース間電圧）を供給す
ることができるため、応答性も比較的良好である。よっ
て、多くの半導体記憶装置の内部降圧のためにカレント
ミラー型差動アンプが使われている。

【０００３】尚、半導体集積回路における電源供給技術
について記載された文献の例としては、例えば特開昭５
９−１１０３３号公報がある。

【０００４】

【発明が解決しようとする課題】しかしながら、６４Ｍ
ｂのＤＲＡＭのように大容量化された半導体記憶装置に
おいては、消費電力を低減するため、電源電圧３．３Ｖ
での動作が保証され、その場合の内部降圧回路では、上
記電源電圧３．３Ｖを、２．５Ｖ程度に降圧する必要が
ある。そのように低電圧化された半導体記憶装置に、上
記カレントミラー型差動アンプを用いた降圧回路を適用
することについて本願発明者が検討したところ、電源電
圧が３．３Ｖになると、カレントミラー型差動アンプを
形成するＭＯＳトランジスタに、十分なＶｇｓ、Ｖｄｓ
を供給することができないため、電源電圧が５Ｖの場合
に比べてカレントミラーの応答性が著しく低下してしま
い、半導体記憶装置の低電圧化に対応できないことが見
いだされた。すなわち、カレントミラー型差動アンプを
形成するＭＯＳトランジスタに、十分なＶｇｓ、Ｖｄｓ
を供給することができないと、その出力電圧が回路の電
源電圧までフル振幅されないため、後段のバッファ回路
の駆動が不十分となり、低電圧化に対応することができ
ない。さらに、将来的には電源電圧が１Ｖになることも
予測され、その場合には、カレントミラー型アンプのよ
うなアナログ回路は応答性の点で全く使用できなくなる
ことが考えられる。

【０００５】本発明の目的は、低電圧化に対応し、しか
も応答性に優れた降圧回路を提供することにある。

【０００６】本発明の別の目的は、低電圧化に対応し、
しかも応答性に優れた降圧回路を含む半導体記憶装置、
さらにはそのような半導体記憶装置を含むデータ処理装
置を提供することにある。

【０００７】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。

【０００８】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。

【０００９】すなわち、降圧出力端子（１６，３６）の
電圧が動作電源として供給され、降圧電圧レベルの基準
として与えられた基準電圧を論理しきい値と比較するイ
ンバータ（ＩＮＶ１，ＩＮＶ２）と、このインバータの
出力電圧に基づいて降圧出力端子の電圧レベルを制御す
るトランジスタ（１３，３３）とを含んで降圧回路を形
成する。上記降圧出力端子の電圧が動作電源としてイン
バータに供給されることで、上記降圧出力端子からの出
力電圧レベルが、上記基準電圧レベルに等しくなるよう
にフィードバック制御が行われる。上記インバータは、
カレントミラー型の差動アンプに比べて構成が単純であ
り、しかもスイッチング動作であるため、動作電圧が低
い場合においても高速動作が可能である。このことが、
低電圧条件下での降圧回路の応答性の向上を達成する。

【００１０】また、そのような降圧回路を含んで半導体
記憶装置を形成することができ、さらにそのような半導
体記憶装置を含んでデータ処理装置を形成することがで
きる。

【００１１】

【発明の実施の形態】図１には、本発明に係る降圧回路
の一実施形態が示される。

【００１２】図１に示される降圧回路は、高電位側降圧
回路とされ、グランドＧＮＤ＝０Ｖを基準に高電位側電
源Ｖｃｃが入力される電圧入力端子１４と、グランド端
子１５と、降圧出力のための降圧出力端子１６と、降圧
電圧レベルの基準とされる基準電圧Ｖｒｅｆ１が入力さ
れる基準電圧入力端子１７とを有する。ｐチャンネル型
ＭＯＳトランジスタ１１とｎチャンネル型ＭＯＳトラン
ジスタ１２とが直列接続されてインバータＩＮＶ１が形
成され、このインバータの後段に、出力バッファとして
のｐチャンネル型ＭＯＳトランジスタ１３が設けられ
る。ｐチャンネル型ＭＯＳトランジスタ１１とｎチャン
ネル型ＭＯＳトランジスタ１２のゲート電極は、インバ
ータＩＮＶ１の入力端子とされ、上記基準電圧入力端子
１７に結合される。ｐチャンネル型ＭＯＳトランジスタ
１１とｎチャンネル型ＭＯＳトランジスタ１２のドレイ
ン電極は、インバータＩＮＶ１の出力端子とされ、ｐチ
ャンネル型ＭＯＳトランジスタ１３のゲート電極に結合
される。ｐチャンネル型ＭＯＳトランジスタ１３は、イ
ンバータＩＮＶ１の出力電圧Ｖｉに基づいて高電位側電
源Ｖｃｃを降圧して降圧出力端子１６に伝達するために
設けられ、ソース電極が電圧入力端子１４に結合され、
ドレイン電極が降圧出力端子１６に結合される。さらに
この降圧出力端子１６の電圧は、上記インバータＩＮＶ
１の動作電源としてｐチャンネル型ＭＯＳトランジスタ
１１のソース電極に伝達される。そのように降圧出力電
圧Ｖｏ１がｐチャンネル型ＭＯＳトランジスタ１１のソ
ース電極に伝達されることにより、降圧出力電圧Ｖｏ１
のフィードバック制御が行われるようになっている。

【００１３】上記構成の動作を説明する。

【００１４】高電位側電源Ｖｃｃ＝３．３Ｖ、グランド
ＧＮＤ＝０Ｖの場合で、降圧出力電圧Ｖｏ１＝２．６５
Ｖを得る場合を考える。

【００１５】降圧出力電圧Ｖｏ１＝２．６５Ｖを得る場
合には、基準電圧Ｖｒｅｆ１をＶｏ１の１／２のレベル
に設定する。つまり、降圧出力電圧Ｖｏ１＝２．６５Ｖ
を得る場合、基準電圧Ｖｒｅｆ１は、１．３２５Ｖとさ
れる。インバータＩＮＶ１を形成するｐチャンネル型Ｍ
ＯＳトランジスタ１１、ｎチャンネル型ＭＯＳトランジ
スタ１２の定数比（ゲート幅とゲート長との比）によ
り、降圧出力電圧Ｖｏ１＝２．６５Ｖの場合の論理しき
い値が１．３２５Ｖになるように設定されている。

【００１６】図２には本実施形態例の直流特性が示され
る。同図に示されるように、降圧出力電圧Ｖｏ１の変化
に伴いインバータＩＮＶ１の論理しきい値も変化する。
基準電圧Ｖｒｅｆとこの論理しきい値レベルとの関係に
より、インバータＩＮＶ１の出力電圧Ｖｉが変化され
る。この出力電圧Ｖｉの変化に基づいてｐチャンネル型
ＭＯＳトランジスタ１３がオン／オフ制御されることに
より、降圧出力電圧Ｖｏは２．６５Ｖに安定される。こ
の動作を具体的に説明すると、以下のようになる。

【００１７】例えば、降圧出力電圧Ｖｏ１が２．６５Ｖ
以下の場合には、その電圧がフィードバックされてイン
バータＩＮＶ１の論理しきい値が１．３２５Ｖより低く
なる。このとき基準電圧Ｖｒｅｆ１＝１．３２５Ｖが入
力されているから、インバータＩＮＶ１では入力端子の
論理がハイレベルであると判断されて、インバータ出力
Ｖｉはローレベルとされる。すると、ｐチャンネル型Ｍ
ＯＳトランジスタ１３がオンされて、降圧出力電圧Ｖｏ
１の電圧レベルを上げるように作用する。

【００１８】そして、降圧出力電圧Ｖｏ１の電圧レベル
が２．６５Ｖを越えると、その電圧がフィードバックさ
れてインバータＩＮＶ１の論理しきい値が１．３２５Ｖ
より高くなる。そうすると、インバータＩＮＶ１の出力
Ｖｉがハイレベルとされて、ｐチャンネル型ＭＯＳトラ
ンジスタ１３がオフされる。そのため、降圧出力電圧Ｖ
ｏ１は、ｐチャンネル型ＭＯＳトランジスタ１１、ｎチ
ャンネル型ＭＯＳトランジスタ１２を介して電流が流れ
ることで低下される。そのように降圧出力電圧Ｖｏ１が
インバータＩＮＶ１にフィードバックされ、それに基づ
いてｐチャンネル型ＭＯＳトランジスタ１３のオン／オ
フ動作が制御されることで、降圧出力電圧Ｖｏ１が２．
６５Ｖに安定される。

【００１９】図６には高電位側電源Ｖｃｃ＝３．３Ｖ
を、Ｖｏ１＝２．６５に降圧する場合の回路シミュレー
ション結果が示される。カレントミラー型アンプを採用
する従来型に比べて本実施形態（論理しきい値型）のほ
うが周波数特性が良く、高い周波数での動作が可能とな
る。このことは、本実施形態のほうが従来型より応答性
に優れていることを意味する。

【００２０】上記実施形態によれば、以下の作用効果を
得ることができる。

【００２１】（１）出力電圧Ｖｏ１の変化に伴いインバ
ータＩＮＶ１の論理しきい値が変化されるため、基準電
圧Ｖｒｅｆ１とこの論理しきい値レベルとの関係によ
り、インバータＩＮＶ１の出力電圧Ｖｉが変化され、そ
の変化に基づいてｐチャンネル型ＭＯＳトランジスタ１
３がオン／オフ制御されることにより、降圧出力電圧Ｖ
ｏが安定される。インバータＩＮＶ１は、ｐチャンネル
型ＭＯＳトランジスタ１１とｎチャンネル型ＭＯＳトラ
ンジスタ１２とが直列接続されて成り、単純な回路構成
で、しかもスイッチング動作のため、インバータＩＮＶ
１の論理しきい値と基準電圧Ｖｒｅｆ１との比較を高速
に行うことができる。しかも、そのようなインバータＩ
ＮＶ１は動作電圧が低くくても高速スイッチングが可能
である。このため、インバータの論理しきい値を利用す
ることにより、低電圧化に対応し、しかも応答性に優れ
た降圧回路を形成することができる。

【００２２】（２）上記（１）の作用効果を得るための
降圧回路はインバータＩＮＶ１とｐチャンネル型ＭＯＳ
トランジスタにより非常にシンプルに構成することがで
きる。つまり、カレントミラー型差動アンプを採用する
場合に比べて構成素子数が少ないため、チップ占有面積
が小さくなり、チップの小型化を図る上でも有効とされ
る。

【００２３】他の構成例について説明する。

【００２４】図３に示される降圧回路は、低電位側降圧
回路とされ、グランドＧＮＤ＝０Ｖを基準に高電位側電
源Ｖｃｃが入力される電圧入力端子３５と、グランド端
子３５と、降圧出力のための降圧出力端子３６と、降圧
電圧レベルの基準とされる基準電圧Ｖｒｅｆ２が入力さ
れる基準電圧入力端子３７とを有する。ｐチャンネル型
ＭＯＳトランジスタ３１とｎチャンネル型ＭＯＳトラン
ジスタ３２とが直列接続されてインバータＩＮＶ２が形
成され、このインバータの後段に、出力バッファとして
のｎチャンネル型ＭＯＳトランジスタ３３が設けられ
る。ｐチャンネル型ＭＯＳトランジスタ３１とｎチャン
ネル型ＭＯＳトランジスタ３２のゲート電極は、インバ
ータＩＮＶ２の入力端子とされ、上記基準電圧入力端子
３７に結合される。ｐチャンネル型ＭＯＳトランジスタ
３１とｎチャンネル型ＭＯＳトランジスタ３２のドレイ
ン電極は、インバータＩＮＶ２の出力端子とされ、ｎチ
ャンネル型ＭＯＳトランジスタ３３のゲート電極に結合
される。ｎチャンネル型ＭＯＳトランジスタ３３は、イ
ンバータＩＮＶ２の出力電圧Ｖｉに基づいて降圧出力端
子３６からの出力電圧レベル制御のために設けられ、ソ
ース電極が電圧入力端子３４に結合され、ドレイン電極
が降圧出力端子３６に結合される。さらにこの降圧出力
端子３６の電圧は、上記インバータＩＮＶ２の動作電源
としてｎチャンネル型ＭＯＳトランジスタ３２のソース
電極に伝達される。そのように降圧出力電圧Ｖｏ１がｎ
チャンネル型ＭＯＳトランジスタ３２のソース電極に伝
達されることにより、降圧出力電圧Ｖｏ２のフィードバ
ック制御が行われるようになっている。

【００２５】この回路の動作は基本的には、図１に示さ
れる回路と同様であり、基準電圧Ｖｉに基づく降圧出力
電圧Ｖｏ２が得られる。高電位側電源Ｖｃｃ＝３．３Ｖ
の場合、降圧出力電圧Ｖｏ２は、例えば０．６５Ｖなど
のように、グランドＧＮＤに近いレベルとされる。降圧
出力電圧Ｖｏ２＝０．６５Ｖを得るには基準電圧Ｖｒｅ
ｆ２＝０．３２５Ｖとされる。インバータＩＮＶを形成
するｐチャンネル型ＭＯＳトランジスタ３１、ｎチャン
ネル型ＭＯＳトランジスタ３２の定数比（ゲート幅とゲ
ート長との比）により、降圧出力電圧Ｖｏ２＝０．６５
Ｖ場合の論理しきい値が０．３２５Ｖになるように設定
されている。

【００２６】例えば、降圧出力Ｖｏ２が０．６５Ｖ以下
の場合には、その電圧がフィードバックされてインバー
タＩＮＶの論理しきい値が０．３２５Ｖより低くなる。
このとき基準電圧Ｖｒｅｆ２＝０．３２５Ｖが入力され
ているから、インバータＩＮＶでは入力端子の論理がハ
イレベルであると判断されて、インバータ出力Ｖｉはロ
ーレベルとされる。すると、ｎチャンネル型ＭＯＳトラ
ンジスタ３３がオンされて、降圧出力Ｖｏ２の電圧レベ
ルを上げるように作用する。

【００２７】そして、降圧出力Ｖｏ２の電圧レベルが
０．６５Ｖを越えると、その電圧がフィードバックされ
てインバータＩＮＶの論理しきい値が０．３２５Ｖより
高くなる。そうすると、インバータＩＮＶの出力Ｖｉが
ハイレベルとされて、ｎチャンネル型ＭＯＳトランジス
タ３３がオンされる。そのため、降圧出力Ｖｏ１は、ｎ
チャンネル型ＭＯＳトランジスタ３３を介して電流が流
れることで低下される。そのように降圧出力Ｖｏ２がイ
ンバータＩＮＶにフィードバックされることにより、降
圧出力Ｖｏ１が０．６５Ｖに安定される。

【００２８】さらに、図４には降圧回路の他の構成例が
示される。

【００２９】図４に示される構成例では、図１に示され
る降圧回路にインバータ４４，４５を追加したものであ
る。インバータ４４，４５は、インバータＩＮＶ１にシ
リーズ接続される。この構成例では、追加されたインバ
ータ４４，４５により、ｐチャンネル型ＭＯＳトランジ
スタ１３の駆動能力が向上される。そのため、図４に示
される構成は、ｐチャンネル型ＭＯＳトランジスタ１３
の定数が比較的大きく、負荷が増加した場合に特に有効
とされる。

【００３０】尚、図３に示される回路において、インバ
ータＩＮＶ２とｎチャンネル型ＭＯＳトランジスタ３３
との間に偶数個のインバータを配置することで駆動能力
を上げるようにしても良い。

【００３１】図５には、図１、図３に示される降圧回路
を含んで成る電源回路が示される。図５に示される電源
回路５０は、特に制限されないが、公知の半導体集積回
路製造技術によってシリコン基板などの一つの半導体基
板に形成された半導体集積回路に適用されるもので、半
導体集積回路の内部論理回路５５の駆動用電源電圧を生
成する回路とされる。基準電圧Ｖｒｅｆ１を生成する基
準電圧生成回路５１、生成された基準電圧Ｖｒｅｆ１に
基づいて高電位側電源Ｖｃｃ側の降圧出力電圧Ｖｏ２を
生成する論理しきい値型降圧回路５２、基準電圧Ｖｒｅ
ｆ２を生成する基準電圧生成回路５３、生成された基準
電圧Ｖｒｅｆ２に基づいてグランドＧＮＤ側の降圧出力
電圧Ｖｏ２を生成する論理しきい値型降圧回路５４とを
含んで成る。電源回路５０によって生成された降圧出力
電圧Ｖｏ１，Ｖｏ２は、半導体集積回路の内部論理回路
５５に供給される。論理しきい値型降圧回路５２には、
図１に示される回路構成が適用され、論理しきい値型降
圧回路５４には図３に示される回路構成が適用される。
それにより、内部論理回路５５には、高電位側電源Ｖｃ
ｃ＝３．３Ｖが降圧されて得られた２．６５Ｖ、及び
０．６５Ｖが、それぞれ動作電源として供給される。

【００３２】次に、上記降圧回路を含む半導体記憶装置
について説明する。

【００３３】図７に示されるのは、半導体記憶装置の一
例とされるＤＲＡＭであり、特に制限されないが、公知
の半導体集積回路製造技術により、単結晶シリコン基板
などの一つの半導体基板に形成される。

【００３４】このＤＲＡＭは、特に制限されないが、６
４Ｍｂの記憶容量を有し、複数のダイナミック型メモリ
セルＭＣがアレイ状に配列されて成るメモリセルアレイ
２０と、それに結合されたカラム系直接周辺回路２１と
を含む。メモリセルアレイ２０は、代表的に示される複
数のワード線ＷＬ０〜ＷＬ５と、それに交差するように
配列された複数の相補データ線ＤＬ１，ＤＬ１＊〜ＤＬ
６，ＤＬ６＊と、ワード線とデータ線の交差箇所に配置
された複数のダイナミック型メモリセルＭＣとを含む。
複数のダイナミック型メモリセルＭＣは、そのうちの一
つが代表的に示されるように、ｎチャンネル型ＭＯＳト
ランジスタと、それに直列接続された電荷蓄積容量とに
よって構成される。ダイナミック型メモリセルＭＣは、
特に制限されないが、最も集積度が上がる１／４ピッチ
セル配列とされ、相補データ線を一本置きに配置してセ
ンスアンプのレイアウトピッチを緩和している。そのよ
うなダイナミック型メモリセルＭＣでは、対応するワー
ド線が選択レベルに駆動されることで、ｎチャンネル型
ＭＯＳトランジスタがオンされ、データのリード・ライ
トが可能とされる。

【００３５】カラム系直接周辺回路２１は、それぞれ相
補データ線に対応して配置されたセンスアンプＳＡ、プ
リチャージ回路ＰＣＣ，及びカラムスイッチＳＥＬを含
む。相補データ線ＤＬ２，ＤＬ２＊に対応するものが代
表的に示されるように、センスアンプＳＡ、プリチャー
ジ回路ＰＣＣ，及びカラムスイッチＳＥＬはそれぞれ以
下のように構成される。

【００３６】センスアンプＳＡは、それぞれｐチャンネ
ル型ＭＯＳトランジスタとｎチャンネル型ＭＯＳトラン
ジスタとが直列接続されて成る二つのインバータがルー
プ状に結合され、それの入出力ノードが相補データ線Ｄ
Ｌ２，ＤＬ２＊に結合されて成る。また、所定のタイミ
ングでセンスアンプＳＡを動作させるための電源スイッ
チとして、それぞれセンスアンプ制御信号ＳＡＰ，ＳＡ
Ｎによって動作制御されるｐチャンネル型ＭＯＳトラン
ジスタ９１，９２が設けられている。ｐチャンネル型Ｍ
ＯＳトランジスタ９１，９２がオンされて、センスアン
プＳＡが動作状態になっているとき、メモリセルからの
データ読出しにより、相補データ線ＤＬ２，ＤＬ２＊の
電位差がわずかに変化されたのを検出して、相補データ
線ＤＬ２，ＤＬ２＊の電位差がセンスアンプＳＡによっ
て増幅される。そのようなセンスアンプＳＡの動作用電
源として、降圧回路を含む電源回路５０が適用される。
この電源回路５０は、図５に示されるのと同一構成とさ
れ、図１、図３に示される降圧回路によって、それぞれ
降圧出力電圧Ｖｏ１，Ｖｏ２を生成する。

【００３７】また、プリチャージ回路ＰＣＣは、カラム
系直接周辺回路２１において、相補データ線をプリチャ
ージするために設けられており、相補データ線を橋絡す
るように結合されたｎチャンネル型ＭＯＳトランジスタ
９３，９４，９５によって構成される。ｎチャンネル型
ＭＯＳトランジスタ９３，９４は互いに直列接続され、
プリチャージ信号ＰＣＢによって動作制御されること
で、所定のプリチャージ電圧を相補データ線に供給す
る。また、ｎチャンネル型ＭＯＳトランジスタ９５は上
記プリチャージ信号ＰＣＢよりも高レベルのプリチャー
ジ制御信号ＰＣＨＢによって動作制御されて、相補デー
タ線を短絡する。

【００３８】カラムスイッチＳＥＬは、カラムアドレス
をデコードして得たカラム選択制御信号ＹＳ０によって
動作制御されるｎチャンネル型ＭＯＳトランジスタ９
６，９７によって構成される。カラム選択制御信号ＹＳ
０がハイレベルにアサートされるとき、それに対応する
ｎチャンネル型ＭＯＳトランジスタがオンされることに
より、相補データ線ＤＬ２，ＤＬ２＊が相補コモンデー
タ線に結合される。その状態で、相補データ線ＤＬ２，
ＤＬ２＊のデータを相補コモンデータ線に出力すること
ができ、また、相補コモンデータ線の書込みデータを相
補データＤＬ２，ＤＬ２＊に取込むことができる。

【００３９】カラム系直接周辺回路２１の内部におい
て、センスアンプＳＡに至るデータ線をその途中で断続
可能なｎチャンネル型ＭＯＳトランジスタ（シェアード
ＭＯＳトランジスタという）８１〜８６、７１〜７６が
設けられ、このシェアードＭＯＳトランジスタを、第１
シェアード制御信号ＳＨＲＬ、及び第２シェアード制御
信号ＳＨＲＲで制御することによって、相補データ線を
選択的にセンスアンプＳＡに選択的に結合するようにし
ている。例えば、シェアードＭＯＳトランジスタ８１〜
８６が第１シェアード制御信号ＳＨＲＬによってオンさ
れる場合には、シェアードＭＯＳトランジスタ７１〜７
６は第２シェアード制御信号ＳＨＲＲによってオフさ
れ、その場合には、メモリセルアレイ２０に属するデー
タ線が選択的にセンスアンプＳＡに結合される。それに
対して、シェアードＭＯＳトランジスタ７１〜７６が第
２シェアード制御信号ＳＨＲＲによってオンされる場合
には、シェアードＭＯＳトランジスタ８１〜８６は第１
シェアード制御信号ＳＨＲＬによってオフされ、その場
合には、別のマットに属するデータ線が選択的にセンス
アンプＳＡに結合される。

【００４０】尚、上記の説明では相補データＤＬ２，Ｄ
Ｌ２＊に対応する回路について代表的に述べたが、他の
相補データ線に対応する回路も上記と同様に構成され
る。

【００４１】このＤＲＡＭでは、センスアンプＳＡの動
作用電源として、図５に示される電源回路５０を適用し
ているので、低電圧化に容易に対応することができる。
そして、ＤＲＡＭの低電圧化により消費電力の低減を図
ることができる。

【００４２】図７に示されるＤＲＡＭは、特に制限され
ないが、図８に示されるようなコンピュータシステムに
適用することができる。

【００４３】図８に示されるコンピュータシステムはデ
ータ処理装置の一例とされ、特に制限されないが、シス
テムバスＢＵＳを介して、ＣＰＵ（中央処理装置）３
１、ＤＲＡＭ３３、ＲＯＭ（リード・オンリ・メモリ）
３４、周辺装置制御部３５、表示系３６などが、互いに
信号のやり取り可能に結合され、予め定められたプログ
ラムに従って所定のデータ処理を行うことができる。上
記ＤＲＡＭ３１として、図７に示されるＤＲＡＭが適用
される。上記ＣＰＵ３１は、本システムの論理的中核と
され、主として、アドレス指定、情報の読み出しと書き
込み、データの演算、命令のシーケンス、割り込の受付
け、記憶装置と入出力装置との情報交換の起動等の機能
を有し、演算制御部や、バス制御部、メモリアクセス制
御部などから構成される。上記ＤＲＡＭ３３、及びＲＯ
Ｍ３４は内部記憶装置として位置付けられている。ＲＯ
Ｍ３４には、各種プログラムやデータが記憶される。Ｄ
ＲＡＭ３３には、ＣＰＵ３１での計算や制御に必要なプ
ログラムやデータがロードされる。周辺装置制御部３５
によって、記憶装置３８の動作制御や、キーボード３９
などからの情報入力制御が行われる。記憶装置３８に
は、ハードディスク装置等の補助記憶装置が適用され
る。

【００４４】以上本発明者によってなされた発明を実施
例に基づいて具体的に説明したが、本発明はそれに限定
されるものではなく、その要旨を逸脱しない範囲におい
て種々変更可能であることは言うまでもない。

【００４５】例えば、ＭＯＳトランジスタではなく、バ
イポーラトランジスタなどの他の能動素子を適用するこ
とができる。

【００４６】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるＤＲＡ
Ｍやそれを含むコンピュータシステムに適用した場合に
ついて説明したが、本発明はそれに限定されるものでは
なく、各種半導体集積回路装置に広く適用することがで
きる。

【００４７】本発明は、少なくとも降圧電圧を出力する
ための降圧出力端子を有することを条件に適用すること
ができる。

【００４８】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。

【００４９】すなわち、降圧出力端子の電圧が動作電源
として供給され、降圧電圧レベルの基準として与えられ
た基準電圧を論理しきい値と比較するインバータと、こ
のインバータの出力電圧に基づいて降圧出力端子の電圧
レベルを制御するトランジスタとを含んで降圧回路を形
成することにより、構成の単純化を図り、低電圧条件下
での降圧回路の応答性の向上を図ることができる。ま
た、そのような降圧回路を半導体記憶装置に設けること
により、半導体記憶装置の低電圧化の容易化を図ること
ができる。低電圧化されて消費電力が低減された半導体
記憶装置をデータ処理装置に適用することで、そのデー
タ処理装置の消費電力の低減を図ることができる。

【図面の簡単な説明】

【図１】本発明にかかる降圧回路の一実施形態の回路図
である。

【図２】上記降圧回路の動作説明のための直流特性図で
ある。

【図３】上記降圧回路の他の構成例回路図である。

【図４】上記降圧回路の他の構成例回路図である。

【図５】上記降圧回路を含む電源回路の構成ブロック図
である。

【図６】図１に示される降圧回路を従来回路と比較する
ための周波数特性図である。

【図７】上記電源回路を含むＤＲＡＭにおける主要部の
構成例回路図である。

【図８】上記ＤＲＡＭを含むコンピュータシステムの全
体的な構成例ブロック図である。

【符号の説明】

１１，３１ ｐチャンネル型ＭＯＳトランジスタ １２，１３，３２，３３ ｎチャンネル型ＭＯＳトラン
ジスタ ２０ メモリセルアレイ ２１ カラム系直接周辺回路 ３１ ＣＰＵ（中央処理装置） ３３ ＤＲＡＭ ３４ ＲＯＭ ３５ 周辺装置制御部 ３６ 表示系 ３８ 記憶装置 ３９ キーボード ５０ 電源回路 ５１，５３ 基準電圧生成回路 ５２，５４ 論理しきい値型降圧回路 ５５ 内部論理回路 ＳＡ センスアンプ

───────────────────────────────────────────────────── フロントページの続き (72)発明者 鈴木 津幸 東京都小平市上水本町５丁目20番１号 日 立超エル・エス・アイ・エンジニアリング 株式会社内 (72)発明者 青木 康伸 東京都小平市上水本町５丁目20番１号 日 立超エル・エス・アイ・エンジニアリング 株式会社内 (72)発明者 永島 靖 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内 (72)発明者 長谷川 雅俊 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内 (72)発明者 成井 誠司 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内

Claims (5)

【特許請求の範囲】
1. 【請求項１】 電圧入力端子と、降圧出力端子とを有
   し、上記電圧入力端子を介して入力された電圧を降圧し
   て上記降圧出力端子から出力する降圧回路において、 上記降圧出力端子の電圧が動作電源として供給され、降
   圧電圧レベルの基準として与えられた基準電圧を論理し
   きい値と比較するインバータと、 上記インバータの出力電圧に基づいて上記降圧出力端子
   の電圧レベルを制御するトランジスタとを含むことを特
   徴とする降圧回路。
2. 【請求項２】 電圧入力端子と、降圧出力端子とを有
   し、上記電圧入力端子を介して入力された電圧を降圧し
   て上記降圧出力端子から出力する降圧回路において、 上記降圧出力端子の電圧が動作電源として供給される第
   １導電型のトランジスタと、それに直列接続された第２
   導電型のトランジスタとで構成され、降圧電圧レベルの
   基準として与えられた基準電圧を論理しきい値と比較す
   るインバータと、 上記電圧入力端子を介して入力された電圧を上記インバ
   ータの出力電圧に基づいて降圧して上記降圧出力端子に
   伝達する第１導電型のトランジスタとを含み、上記イン
   バータの論理しきい値が上記降圧出力端子の電圧レベル
   の１／２に設定されて成ることを特徴とする降圧回路。
3. 【請求項３】 電圧入力端子と、降圧出力端子とを有
   し、上記電圧入力端子を介して入力された電圧を降圧し
   て上記降圧出力端子から出力する降圧回路において、 上記降圧出力端子の電圧が動作電源として供給される第
   ２導電型のトランジスタと、それに直列接続された第１
   導電型のトランジスタとで構成され、降圧電圧レベルの
   基準として与えられた基準電圧を論理しきい値と比較す
   るインバータと、 上記電圧入力端子を介して入力された電圧を上記インバ
   ータの出力電圧に基づいて降圧して上記降圧出力端子に
   伝達する第２導電型のトランジスタとを含み、上記イン
   バータの論理しきい値が上記降圧出力端子の電圧レベル
   の１／２に設定されて成ることを特徴とする降圧回路。
4. 【請求項４】 情報記憶のためのメモリセルと、上記メ
   モリセルから出力された信号を増幅するためのセンスア
   ンプと、上記センスアンプの動作用電圧を生成する電源
   回路とを含む半導体記憶装置において、 上記電源回路は、請求項２記載の降圧回路と、請求項３
   記載の降圧回路とを含んで成る半導体記憶装置。
5. 【請求項５】 請求項４記載の半導体記憶装置と、それ
   をアクセス可能な中央処理装置とを含んで成るデータ処
   理装置。