KR20060059168A - 입출력 회로 및 반도체 입출력 장치 - Google Patents

입출력 회로 및 반도체 입출력 장치 Download PDF

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KR20060059168A
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오끼 덴끼 고오교 가부시끼가이샤
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Abstract

(과제) 소비 전력의 증대를 방지할 수 있는 입출력 회로 및 반도체 입출력 장치를 제공한다.
(해결수단) 트라이스테이트 출력 회로 (1; 입출력 회로) 는 인에이블 신호 (oe) 에 기초하여 출력 패드 (PADo) 를 구동하는 P-MOS 트랜지스터 (65) 와, P-MOS 트랜지스터 (65) 의 게이트에 접속된 노드 (pg) 의 전위를 제어하기 위한 P-MOS 트랜지스터 (64) 와, 인에이블 신호 (oe) 의 신호 레벨이 천이하였을 때에 소정 시간폭의 펄스 신호 (oe5 및 -oe5) 를 출력하는 원 쇼트 펄스 발생 회로 (10) 와, 펄스 신호 (oe5 및 -oe5) 가 출력되고 있는 기간에, P-MOS 트랜지스터 (64) 를 제어하기 위한 바이어스 전압 (Vbias) 을 생성하고, 바이어스 전압 (Vbias) 을 P-MOS 트랜지스터 (64) 의 게이트에 인가하는 바이어스 회로 (30) 를 갖는다.
입출력 회로, 반도체 입출력 장치

Description

입출력 회로 및 반도체 입출력 장치{INPUT/OUTPUT CIRCUIT AND SEMICONDUCTOR INPUT/OUTPUT DEVICE}
도 1 은 본 발명의 실시예 1 에 의한 트라이스테이트 출력 회로 (1) 의 구성을 나타낸 회로도.
도 2 는 본 발명의 실시예 1 에 의한 트라이스테이트 출력 회로 (1) 에 있어서의 원 쇼트 펄스 발생 회로 (10) 내부의 신호 파형을 나타낸 도면.
도 3 은 본 발명의 실시예 2 에 의한 트라이스테이트 출력 회로 (2) 의 구성을 나타낸 회로도.
도 4 는 본 발명의 실시예 3 에 의한 허용 입력 회로 (3) 의 구성을 나타낸 회로도.
도 5 는 본 발명의 실시예 4 에 의한 쌍방향 회로 (4) 의 구성을 나타낸 등가 회로도.
도 6 은 본 발명의 실시예 5 에 의한 쌍방향 회로 (5) 의 구성을 나타낸 등가 회로도.
도 7 은 본 발명의 실시예 6 에 의한 반도체 입출력 장치 (9) 의 사용예를 나타낸 도면.
* 도면의 주요부분에 대한 부호의 설명 *
1, 2: 트라이스테이트 출력 회로
3: 허용 입력 회로
4, 5, 6, 7, 8: 쌍방향 회로
9: 반도체 입출력 회로
10: 원 쇼트 펄스 발생 회로
11, 12, 13, 14, 16, 25, 62, 72, 73, 82, 83: 인버터
15, 61: 2입력 NAND 회로
20: OE·PAD 전위 판정 회로
21, 22c, 33d, 31, 32, 33a∼33g, 35b, 52, 66, 67, 81: N-MOS 트랜지스터
22: 클록 인버터
22a, 22b, 23, 34, 35a, 41, 42, 43, 51, 64, 65, 71: P-M0S 트랜지스터
24, 63: 2입력 NOR 회로
30: 바이어스 회로
35, 50: 트랜스퍼 게이트
40: 플로팅 웰 충전 회로
68: 저항
A: 입력 단자
OE: 아웃풋 인에이블 신호 입력 단자
PAD: 입출력 패드
PADo: 출력 패드
PADi: 입력 패드
Y: 출력 단자
bias, pg: 노드
oe: 아웃풋 인에이블 신호
oe1, oe2, oe3, oe4: 신호
oe5, -oe5: 펄스 신호
tda, tdi: 지연 시간
[특허문헌 1] 일본 공개특허공보 평9-139087호
[특허문헌 2] 일본 공개특허공보 2002-280892호
본 발명은 입출력 회로 및 반도체 입출력 장치에 관한 것으로, 특히 출력 단자에 동작 전압보다 높은 외부 전원 전압을 인가할 수 있게 하고, 또한 출력 전위를 외부 전원 전압까지 풀업가능하게 하는 허용 (tolerant) 기능을 갖는 입출력 회로 및 반도체 입출력 장치에 관한 것이다.
최근의 반도체 집적 회로는 저소비 전력화에 수반하여 저전압화가 진행되고 있다. 그러나, 전원 전압이 상이한, 즉, 신호 레벨이 상이한 반도체 집적 회로 간을 접속하는 경우, 구체적으로는 예를 들어 3.3V 의 전원 전압으로 동작하는 반도체 집적 회로 (이하, 간단히 3V 계의 반도체 집적 회로라고 한다) 와 5V 의 전원 전압으로 동작하는 반도체 집적 회로 (이하, 간단히 5V 계의 반도체 집적 회로라고 한다) 를 접속하는 경우, 낮은 쪽의 전원 전압으로 동작하는 반도체 집적 회로 (여기서는 3V 계의 반도체 집적 회로) 가 높은 쪽의 전원 전압 (여기서는 5V) 에 견디지 못하고, 파손되어 버릴 가능성이 있다.
이러한 문제에 대처하기 위해서, 종래에는 내부 전원 전압보다 높은 외부 전원 전압을 인가할 수 있는 입출력 회로나, 또는 내부 전원 전압보다 높은 외부 전원 전압으로 풀업가능한 입출력 회로를 저전압측의 반도체 집적 회로에 대한 신호 인터페이스로서 사용하는 것이 일반적이었다.
이러한 입출력 회로는 예를 들어 상기 특허문헌 1 또는 특허문헌 2 에 개시되어 있다. 본 종래 기술은 풀업을 위한 제 1 p채널형 MOS (Metal-0xide Semiconductor) 트랜지스터 (이하, 간단히 P-M0S 트랜지스터라고 한다) 와, 풀다운을 위한 제 1 n채널형 MOS 트랜지스터 (이하, 간단히 N-MOS 트랜지스터라고 한다) 가 직렬로 접속되고, 이 접속 부분에 외부 패드가 접속된 구성을 갖는다. 제 1 P-MOS 트랜지스터의 게이트와 출력 패드 사이에는 제 2 P-MOS 트랜지스터에 의한 스위치가 형성되어 있다. 또한, 제 1 N-MOS 트랜지스터의 드레인과 출력 패드 사이에는 제 1 N-MOS 트랜지스터의 소스-드레인 간에 인가되는 전압을 저감시키기 위한 제 2 N-MOS 트랜지스터가 형성되어 있다. 이 구성에 있어서, 예를 들어 출력 패드에 내부 전원 전압보다 높은 외부 전압이 인가된 경우, 제 2 P-MOS 트랜 지스터가 온 (on) 된다. 그럼으로써, 제 2 P-M0S 트랜지스터가 출력용 트랜지스터로서 기능한다. 이 때, 제 1 P-M0S 트랜지스터의 게이트 전위가 외부 전압이 됨으로써 제 1 P-M0S 트랜지스터가 오프 (off) 되므로, 출력 패드에서 내부 전원 전압측으로 전류가 흘러들어가는 것이 방지된다. 또한, 제 1 N-MOS 트랜지스터의 내압(耐壓) 이상의 전압이 출력 패드에 인가된 경우라도, 제 2 N-MOS 트랜지스터에 의해 제 1 N-MOS 트랜지스터의 소스-드레인 간에 가해지는 전압이 저감되기 때문에, 출력 패드에 인가된 전압에 의해 제 1 N-MOS 트랜지스터가 파손되는 것이 방지된다.
상기 종래 기술에 의한 입출력 회로에서는 출력 패드에 내부 전원 전압보다 높은 외부 전압이 인가되었을 때, 게이트에 내부 전원 전압이 인가된 제 2 P-MOS 트랜지스터를 통해, 제 1 P-M0S 트랜지스터의 게이트에 접속된 노드로 전류가 흘러들어온다. 그럼으로써, 이 노드, 즉, 제 1 P-M0S 트랜지스터의 게이트가 외부 전압까지 풀업됨으로써 제 1 P-M0S 트랜지스터가 오프되기 때문에, 출력 패드에서 내부 전원 전압측으로의 전류 패스가 차단된다.
그러나, 이러한 구성에서는 예를 들어 통상 동작에 있어서 제 1 P-M0S 트랜지스터가 온되어 있는 상태에서 출력 패드에 내부 전원 전압 이상의 외부 전원 전압이 인가된 경우, 제 1 P-M0S 트랜지스터가 오프될 때까지 시간이 걸린다. 즉, 제 1 P-M0S 트랜지스터의 게이트 전위를 외부 전원 전압 레벨로 풀업하기 전까지, 제 1 P-M0S 트랜지스터가 계속 온되어, 외부 전원 전압으로부터의 전류가 제 1 P-M0S 트랜지스터의 게이트를 충전하는 성분과, 제 1 P-M0S 트랜지스터를 통해 내부 전원 전압측으로 흘러들어가는 성분을 포함하여 버린다. 이 때문에, 제 1 P-M0S 트랜지스터가 오프되기까지, 제 1 P-M0S 트랜지스터의 게이트 전위가 풀업되는 데에 시간이 걸리게 (즉, 풀업 파형에 단차(段差)가 생긴다) 되고, 그 결과, 소비 전력이 증대된다는 문제가 발생한다.
그래서 본 발명은 상기 문제를 감안하여 이루어진 것으로, 소비 전력의 증대를 방지할 수 있는 입출력 회로 및 반도체 입출력 장치를 제공하는 것을 목적으로 한다.
이러한 목적을 달성하기 위해서, 본 발명에 의한 입출력 회로는 소정 신호에 기초하여 출력부를 구동하는 제 1 트랜지스터와, 제 1 트랜지스터의 게이트에 접속된 노드의 전위를 제어하기 위한 제 2 트랜지스터와, 소정 신호의 신호 레벨이 천이하였을 때에 소정 시간폭의 펄스를 출력하는 펄스 발생 회로와, 펄스가 출력되고 있는 기간에, 제 2 트랜지스터를 제어하기 위한 바이어스 전압을 생성하여, 바이어스 전압을 제 2 트랜지스터의 게이트에 인가하는 바이어스 회로로 구성된다.
소정 신호, 예를 들어 인에이블 신호가 H 레벨에서 L 레벨로 천이하였을 때에 소정 시간폭의 펄스를 발생시키고, 이 펄스가 출력되고 있는 기간에, 바이어스 회로로부터 제 2 트랜지스터의 게이트 바이어스 전압을 인가하는 구성으로 함으로써, 이 기간에 예를 들어 내부 전압보다 높은 외부 전압이 출력부에 인가되었다 하더라도, 제 1 트랜지스터의 게이트에 접속된 노드의 전위를 외부 전압까지 제 2 트 랜지스터를 통해 신속하게 풀업할 수 있게 된다. 그럼으로써, 상기한 바와 같은 상황이더라도 제 1 트랜지스터를 확실히 오프시킬 수 있게 되어, 출력부에서 내부 전압측으로의 전류 패스가 형성되는 것을 방지할 수 있다. 그 결과, 소비 전력의 증대를 방지할 수 있다.
또한, 펄스가 출력되고 있는 기간에만, 예를 들어 제 2 트랜지스터가 전류를 흘리기 쉽게 하기 위한 바이어스 전압을 바이어스 회로에서 출력할 수 있는 구성이기 때문에, 이 기간 이외에는 제 2 트랜지스터의 게이트에, 이것을 오프시키는 전압을 인가하는 구성으로 할 수 있다. 따라서, 예를 들어 출력부가 부정(不定) 상태로 된 후에, 출력부의 전위가 N-MOS 트랜지스터와 P-MOS 트랜지스터를 동시에 온시키는 전위 (중간 전위) 가 되었다 하더라도, 상기 기간 이외이면, 제 2 트랜지스터를 온시키지 않는 구성으로 할 수 있다. 그럼으로써, 상기한 바와 같은 상황이더라도, 제 1 트랜지스터의 게이트에 접속된 노드에서 출력부로의 제 2 트랜지스터를 통한 전류 패스가 형성되는 것을 방지할 수 있고, 그 결과, 소비 전력의 증대를 방지할 수 있게 된다.
발명을 실시하기 위한 최선의 형태
이하, 본 발명을 실시하기 위한 최선의 형태를 도면과 함께 상세히 설명한다.
실시예 1
우선, 본 발명에 의한 실시예 1 에 관해서 도면을 사용하여 상세히 설명한다. 본 실시예에서는 본 발명에 의한 입출력 회로로서, 출력 단자에 동작 전압 보다 높은 외부 전원 전압을 인가할 수 있게 하고, 또한 출력 전위를 외부 전원 전압까지 풀업가능하게 하는 허용 기능을 갖는 트라이스테이트 출력 회로를 예로 든다. 이 트라이스테이트 출력 회로는 출력 인터페이스이다.
〔구성〕
도 1 은 본 실시예에 의한 트라이스테이트 출력 회로 (1) 의 구성을 나타낸 회로도이다. 도 1 에 나타낸 바와 같이, 트라이스테이트 출력 회로 (1) 는 원 쇼트 펄스 발생 회로 (10) 와 OE·PAD 전위 판정 회로 (20) 와 바이어스 회로 (30) 와 플로팅 웰 충전 회로 (40) 와 트랜스퍼 게이트 (50) 와 2입력 배타적 논리곱 회로 (61; 이하, 2입력 NAND 회로라고 한다) 와 인버터 (62) 와 2입력 배타적 논리합 회로 (63; 이하, 2입력 NOR 회로라고 한다) 와 P-MOS 트랜지스터 (64; 제 2 트랜지스터) 및 P-MOS 트랜지스터 (65; 제 1 트랜지스터) 와 N-MOS 트랜지스터 (66; 제 3 트랜지스터) 및 N-MOS 트랜지스터 (67; 제 4 트랜지스터) 와 저항 (68) 을 갖고, 입력 단자 (A) 로부터 입력된 입력 신호 (a) 를 출력 패드 (PADo; 출력부) 로부터 출력한다.
단, 트라이스테이트 출력 회로 (1) 에는 아웃풋 인에이블 신호 (oe; 소정 신호) 에 기초하여 출력을 허가 또는 불허가로 하는 구성이 형성되어 있다. 즉, 예를 들어 입력 단자 (OE) 에 H 레벨의 인에이블 신호 (oe; 여기서는 출력을 인에이블로 하기 위한 신호로 한다) 가 입력된 경우, 트라이스테이트 출력 회로 (1) 는 입력 단자 (A) 에 입력된 입력 신호 (a) 를 출력 패드 (PADo) 로부터 출력한다 (출력 허가). 예를 들어, 입력 단자 (OE) 에 L 레벨의 인에이블 신호 (oe; 여기서 는 출력을 디스인에이블로 하기 위한 신호로 한다) 가 입력된 경우, 트라이스테이트 출력 회로 (1) 는 출력을 부정 상태, 즉, 하이 임피던스 (이하, 간단히 하이 Z 상태라고 한다) 로 하여, 출력 패드 (PADo) 로부터의 출력을 차단한다 (출력 불허가).
트라이스테이트 출력 회로 (1) 의 구성을 보다 상세히 설명한다. 도 1 에 나타낸 바와 같이, 입력 단자 (A) 는 트라이스테이트 출력 회로 (1) 의 입력단에 형성된 2입력 NAND 회로 (61) 의 일방의 입력과 2입력 NOR 회로 (63) 의 일방의 입력에 각각 접속된다. 2입력 NAND 회로 (61) 의 타방의 입력에는 입력 단자 (OE) 가 접속된다. 따라서, 2입력 NAND 회로 (61) 는 입력 신호 (a) 와 인에이블 신호 (oe) 가 함께 H 레벨일 때에만 L 레벨을 출력한다. 2입력 NAND 회로 (61) 의 출력은 트라이스테이트 출력 회로 (1) 의 출력단에 형성된 P-MOS 트랜지스터 (65) 의 게이트에, 후술하는 트랜스퍼 게이트 (50) 를 통해 접속된다.
또한, 2입력 NOR 회로 (63) 의 타방의 입력에는 인버터 (62) 를 통해 입력 단자 (OE) 가 접속된다. 따라서, 2입력 NOR 회로 (63) 는 입력 신호 (a) 가 L 레벨이며, 인에이블 신호 (oe) 가 H 레벨 (인버터 (62) 의 출력이 L 레벨) 일 때에만 H 레벨을 출력한다. 2입력 NOR 회로 (63) 의 출력은 트라이스테이트 출력 회로 (1) 의 출력단에 형성된 N-MOS 트랜지스터 (67) 의 게이트에 접속된다.
트라이스테이트 출력 회로 (1) 의 출력단에는, 2입력 NAND 회로 (61) 의 출력이 후술된 트랜스퍼 게이트 (50) 를 통해 게이트에 접속된 P-MOS 트랜지스터 (65) 와, 2입력 NOR 회로 (63) 의 출력이 게이트에 접속된 N-MOS 트랜지스터 (67) 가 형성되어 있다. 이 P-MOS 트랜지스터 (65) 및 N-MOS 트랜지스터 (67) 는 출력 패드 (PADo) 를 구동하기 위한 트랜지스터이다.
P-MOS 트랜지스터 (65) 및 N-MOS 트랜지스터 (67) 의 동작을 구체적으로 설명하면, 인에이블 신호 (oe) 및 입력 신호 (a) 가 모두 H 레벨일 때, P-MOS 트랜지스터 (65) 의 게이트에는 2입력 NAND 회로 (61) 로부터 출력된 L 레벨이 트랜스퍼 게이트 (50) 를 통해 인가된다. 그럼으로써, P-MOS 트랜지스터 (65) 가 온되어, 출력 패드 (PADo) 와 내부 전원 전압 (VDDIO) 이 인가된 전원 라인 (이하, 간단히 내부 전원 전압 (VDDIO) 이라고 한다) 이 단락되기 때문에, 출력 패드 (PADo) 의 전위가 H 레벨이 된다. 이 때, 2입력 NOR 회로 (63) 로부터는 L 레벨이 출력되고 있기 때문에, N-MOS 트랜지스터 (67) 는 오프되어 있다.
또한, 인에이블 신호 (oe) 가 H 레벨이고 또한 입력 신호 (a) 가 L 레벨일 때, N-MOS 트랜지스터 (67) 의 게이트에는 2입력 NOR 회로 (63) 로부터 출력된 H 레벨이 인가된다. 그럼으로써, N-MOS 트랜지스터 (67) 가 온되어, 출력 패드 (PADo) 가 N-MOS 트랜지스터 (66 및 67) 를 통해 접지되기 때문에, 출력 패드 (PADo) 의 전위가 L 레벨이 된다. 이 때, 2입력 NAND 회로 (61) 로부터는 H 레벨이 출력되고 있기 때문에, P-MOS 트랜지스터 (65) 는 오프되어 있다.
또한, 인에이블 신호 (oe) 가 L 레벨일 때는 2입력 NAND 회로 (61) 가 H 레벨을 출력하고, 2입력 NOR 회로 (63) 가 L 레벨을 출력한다. 이 때문에, P-MOS 트랜지스터 (65) 및 N-MOS 트랜지스터 (67) 가 오프되어, 출력 패드 (PADo) 가 하이 Z 상태가 된다.
또, P-MOS 트랜지스터 (65) 의 플로팅 웰의 전위 (이하, 간단히 웰 전위라고 한다), 즉, 백게이트의 전위는 후술하는 플로팅 웰 충전 회로 (40) 에 의해 VDDIO 레벨 또는 외부 전원 전압 (이것을 VTT 라고 한다) 레벨까지 충전된다. 플로팅 웰 충전 회로 (40) 에 관해서는 뒤에서 언급한다. 또한, 본 설명에서는 내부 전원 전압 (VDDIO) 을 예를 들어 3.3V (볼트) 로 하고, 외부 전원 전압 (VTT) 을 예를 들어 5V 로 한다.
또한, N-MOS 트랜지스터 (67) 와 그라운드 사이에 형성된 N-MOS 트랜지스터 (66; 도 1 참조) 는 게이트에 내부 전원 전압 (VDDIO) 이 상시 인가되고 있다. 즉, 상시 온되어 있다.
이 N-MOS 트랜지스터 (66) 는 N-MOS 트랜지스터 (67) 의 파손을 방지하기 위한 보호 소자이다. 즉, 본 실시예에 의한 허용 기능 중, 외부 전원 전압 (VTT) 을 인가할 수 있게 하는 기능을 실현하기 위한 회로 소자이다.
예를 들어, 출력 패드 (PADo) 에 내부 전원 전압 (VDDIO (=3.3V)) 보다 높은 외부 전원 전압 (VTT (=5V)) 이 인가되고 있는 경우, 외부 전원 전압 (VTT) 과 접지 전위의 전위차 (즉, 외부 전원 전압 (VTT=5V)) 가 그대로 N-MOS 트랜지스터 (67) 의 드레인-소스 간에 가해지면, N-MOS 트랜지스터 (67) 가 이 전위차에 견디지 못하고, 파손되어 버릴 가능성이 있다.
그래서, 도 1 에 나타낸 바와 같이, 통상 온되어 있는 N-MOS 트랜지스터 (66) 를 출력 패드 (PADo) 와 N-MOS 트랜지스터 (67) 사이에 형성한다. 그럼으로써, N-MOS 트랜지스터 (67) 의 드레인에 인가되는 전압이, N-MOS 트랜지스터 (66) 의 게이트에 인가된 전압으로부터 N-MOS 트랜지스터 (66) 의 임계치 전압 (Vthn) 만큼 저감된 전압으로 되기 때문에 (이른바 Vt 하강), N-MOS 트랜지스터 (67) 의 드레인-소스 간에 출력 패드 (PADo)-그라운드 간의 전위차가 그대로 인가되는 것을 회피할 수 있다. 그 결과, N-MOS 트랜지스터 (67) 의 파손을 방지할 수 있게 된다.
또한, 도 1 에 나타낸 바와 같이, 입력 단자 (OE) 로부터 입력된 인에이블 신호 (oe) 는 원 쇼트 펄스 발생 회로 (10) 에도 입력된다. 원 쇼트 펄스 발생 회로 (10) 는 인에이블 신호 (oe) 가 H 레벨에서 L 레벨로 천이하였을 때에 소정 시간폭의 펄스형 신호 (이하에서 언급하는 바의 펄스 신호 (oe5 및 -oe5) 에 상당) 를 출력하기 위한 수단으로서 기능한다.
이 원 쇼트 펄스 발생 회로 (10) 는 도 1 에 나타낸 바와 같이, 인버터 (11; 제 1 인버터) 와 홀수개 (도 1 에서는 3개) 의 인버터 (12, 13 및 14; 제 2 인버터) 와 2입력 NAND 회로 (15) 와 인버터 (16; 제 3 인버터) 를 갖는다. 또, 인버터 (11) 와 2입력 NAND 회로 (15) 사이에 직렬로 형성되는 인버터 (도 1 에서는 인버터(12∼14)) 의 개수는 후술하는 펄스 신호 (oe5 및 -oe5) 의 시간폭을 결정하기 위한 요소이다. 이 인버터의 개수는 도 1 에서 예시한 3개에 한정되지 않고, 필요에 따라 여러 가지로 변경할 수 있다. 단, 본 실시예에 의한 원 쇼트 펄스 발생 회로 (10) 는 2입력 NAND 회로 (15) 를 사용하여 펄스 신호 (oe5) 를 생성하고 있기 때문에, 상기 인버터의 개수는 홀수개일 필요가 있다.
원 쇼트 펄스 발생 회로 (10) 에 있어서의 인버터 (11) 는 그 원 쇼트 펄스 발생 회로 (10) 의 입력단에 형성된다. 입력 단자 (OE) 로부터 입력된 인에이블 신호 (oe) 는 우선 이 인버터 (11) 의 입력에 입력된다. 인버터 (11) 의 출력은 2개로 분지된다. 분지의 일방은 원 쇼트 펄스 발생 회로 (10) 의 출력단에 형성된 2입력 NAND 회로 (15) 의 일방의 입력에 접속된다. 분지의 타방은 인버터 (12, 13 및 14) 를 통해, 마찬가지로 2입력 NAND 회로 (15) 의 타방의 입력에 접속된다.
여기서, 원 쇼트 펄스 발생 회로 (10) 에 입력되는 인에이블 신호 (oe) 와, 각 인버터 (11, 12, 13 및 14) 가 각각 출력하는 신호 (oe1, oe2, oe3 및 oe4) 와, 2입력 NAND 회로 (15) 가 출력하는 펄스 신호 (oe5) 의 파형을 도 2 에 나타낸다.
도 2 에 나타낸 바와 같이, 입력 단자 (OE) 로부터는 예를 들어 H 레벨에서 L 레벨로 변화하는 인에이블 신호 (oe), 즉, 출력을 인에이블에서 디스인에이블로 할 때의 신호 상태가 입력된다. 이 인에이블 신호 (oe) 는 인버터 (11) 에서 반전된 후 (도 2 에 있어서의 신호 (oe1) 참조), 인버터 (12) 및 2입력 NAND 회로 (15) 의 일방의 입력에 입력된다.
단, 인버터 (11) 를 통과하는 신호는 지연을 받는다. 후술하는 동작에서는 이와 마찬가지로 인버터 (12, 13 및 14) 를 통과하는 신호도 지연을 받는다. 여기서는 각 인버터 (11, 12, 13 및 14) 에 의한 지연 시간을 각각 tdi 로 한다. 따라서, 도 2 에 나타낸 바와 같이, 신호 (oe1) 의 업 에지 (up edge) 는 인에이블 신호 (oe) 의 다운 에지보다 지연 시간 tdi 만큼 지연된다. 마찬가지로, 인버터 (12, 13 및 14) 를 통과하는 신호도 회로적인 지연을 받기 때문에, 신호 (oe2) 의 다운 에지는 신호 (oe1) 의 업 에지보다 지연 시간 tdi 만큼 지연되고, 신호 (oe3) 의 업 에지는 신호 (oe2) 의 다운 에지보다 지연 시간 tdi 만큼 지연되고, 신호 (oe4) 의 다운 에지는 신호 (oe3) 의 업 에지보다 지연 시간 tdi 만큼 지연된다.
그 결과, 2입력 NAND 회로 (15) 의 타방의 입력에는 2입력 NAND 회로 (15) 의 일방의 입력에 입력된 신호 (oe1) 의 업 에지보다 3×tdi 만큼 다운 에지가 지연된 신호 (oe4) 가 입력된다. 바꾸어 말하면, 신호 (oe4) 는 신호 (oe1) 보다 3×tdi 지연되어 2입력 NAND 회로 (15) 에 입력된다.
2입력 NAND 회로 (15) 는 신호 (oe1) 와 신호 (oe4) 의 논리곱을 취하기 때문에, 지연 시간의 합계분 만큼의 시간폭 (3×tdi) 를 갖는 펄스 신호 (oe5) 를 출력한다 (도 2 참조). 단, 2입력 NAND 회로 (15) 자체에 의한 회로적인 지연이 존재하기 때문에, 이 지연 시간을 tda 로 하면, 펄스 신호 (oe5) 의 다운 에지는 신호 (oe1) 의 업 에지보다 지연 시간 tda 만큼 지연되고, 펄스 신호 (oe5) 의 업 에지는 신호 (oe4) 의 업 에지보다 지연 시간 tda 만큼 지연된다 (도 2 참조).
도 1 로 되돌아가, 회로 구성을 설명한다. 원 쇼트 펄스 발생 회로 (10) 의 2입력 NAND 회로 (15) 로부터 출력된 펄스 신호 (oe5) 는 도 1 에 나타낸 바와 같이, 그대로 OE·PAD 전위 판정 회로 (20) 에 입력됨과 함께, 인버터 (16) 를 거 침으로써 반전된 후, OE·PAD 전위 판정 회로 (20) 에 입력된다.
이 구성을 구체적으로 설명한다. 원 쇼트 펄스 발생 회로 (10) 의 출력단에 형성된 2입력 NAND 회로 (15) 의 출력은 분지된다. 분지의 일방은 OE·PAD 전위 판정 회로 (20) 에 있어서의 2입력 NOR 회로 (24) 의 일방의 입력과, 마찬가지로 OE·PAD 전위 판정 회로 (20) 에 있어서의 클록 인버터 (22) 를 구성하는 P-MOS 트랜지스터 (22a) 의 게이트에 접속된다. 즉, 펄스 신호 (oe5) 는 OE·PAD 전위 판정 회로 (20) 에 있어서의 2입력 NOR 회로 (24) 의 일방의 입력과, 클록 인버터 (22) 의 동작/부동작을 제어하기 위한 P-MOS 트랜지스터 (22a) 의 제어 단자 (게이트) 에 각각 입력된다.
또한, 분지의 타방은 인버터 (16) 를 거친 후, 마찬가지로 OE·PAD 전위 판정 회로 (20) 에 있어서의 클록 인버터 (22) 를 구성하는 N-MOS 트랜지스터 (22d) 의 게이트와, 마찬가지로 OE·PAD 전위 판정 회로 (20) 에 있어서의 P-MOS 트랜지스터 (23) 의 게이트에 각각 접속된다. 즉, 반전된 펄스 신호 (oe5; 이하, 간단히 펄스 신호 (-oe5) 라고 한다) 는 클록 인버터 (22) 의 동작/부동작을 제어하기 위한 N-MOS 트랜지스터 (22d) 의 제어 단자 (게이트) 와, 클록 인버터 (22) 가 부동작일 때에 2입력 NOR 회로 (24) 의 타방의 입력에 내부 전원 전압 (VDDIO) 을 입력하기 위한 P-MOS 트랜지스터 (23) 의 제어 단자 (게이트) 에 각각 입력된다.
이와 같이 펄스 신호 (oe5 및 -oe5) 가 입력되는 OE·PAD 전위 판정 회로 (20) 는 펄스 신호 (oe5 및 -oe5) 가 출력되고 있는 기간에, 즉, 인에이블 신호 (oe) 의 신호 레벨이 천이하였을 때에, 출력 패드 (PADo) 의 전위를 판정하고, 이 판정 결과에 기초하여, 후술하는 바이어스 회로 (30) 로부터 바이어스 전압 (Vbias) 을 출력시키기 위한 전압을 출력하는 수단 (전위 판정 출력 회로) 으로서 기능한다.
이 OE·PAD 전위 판정 회로 (20) 는 도 1 에 나타낸 바와 같이, N-MOS 트랜지스터 (21) 와 클록 인버터 (22) 와 P-MOS 트랜지스터 (23) 와 2입력 NOR 회로 (24) 와 인버터 (25) 를 갖는다.
OE·PAD 전위 판정 회로 (20) 의 입력단에 형성된 N-MOS 트랜지스터 (21) 는 게이트에 내부 전원 전압 (VDDIO) 이 상시 인가되고 있다. 즉, 상시 온되어 있다. N-MOS 트랜지스터 (21) 의 소스는 저항 (68) 을 통해 출력 패드 (PADo) 에 접속된다. N-MOS 트랜지스터 (21) 의 드레인은 출력 패드 (PADo) 에서 보아 후단에 위치하는 클록 인버터 (22) 를 구성하는 P-MOS 트랜지스터 (22b) 및 N-MOS 트랜지스터 (22c) 의 게이트에 각각 접속된다.
이 N-MOS 트랜지스터 (21) 는 클록 인버터 (22) 에 있어서의 특히 N-MOS 트랜지스터 (22c) 의 파손을 방지하기 위한 보호 소자이다. 즉, 본 실시예에 의한 허용 기능 중, 외부 전원 전압 (VTT) 을 인가할 수 있게 하는 기능을 실현하기 위한 회로 소자이다.
클록 인버터 (22) 는 저항 (68) 을 통해 출력 패드 (PADo) 의 전위를 모니터하고 있지만, 특히 출력 패드 (PADo) 의 전위가 내부 전원 전압 (VDDIO (=3.3V)) 보다 높은 외부 전원 전압 (VTT (=5V)) 인 경우, 출력 패드 (PADo) 의 전위가 그대로 N-MOS 트랜지스터 (22c) 의 게이트에 인가되면, 상기에서 설명한 N-MOS 트랜지 스터 (67) 와 마찬가지로, N-MOS 트랜지스터 (22c) 가 외부 전원 전압 (VTT) 에 견디지 못하고, 파손되어 버릴 가능성이 있다.
그래서, 도 1 에 나타낸 바와 같이, 통상 온되어 있는 N-MOS 트랜지스터 (21) 를 출력 패드 (PADo) 와 클록 인버터 (22) 사이에 형성한다. 그럼으로써, N-MOS 트랜지스터 (21) 에 있어서 Vt 하강이 일어나므로, N-MOS 트랜지스터 (22c) 의 게이트에 인가되는 전위가, N-MOS 트랜지스터 (21) 의 게이트 전위 (이 경우 내부 전원 전압 (VDDIO)) 에서 임계치 전압 (Vthn) 을 뺀 전압, 즉, VDDIO-Vthn 이 되어, 출력 패드 (PADo) 에 인가된 외부 전압 (VTT) 보다 낮아진다.
이와 같이, N-MOS 트랜지스터 (21) 를 형성함으로써, N-MOS 트랜지스터 (22c) 의 게이트에 출력 패드 (PADo) 의 전위차가 그대로 인가되는 것이 회피되어, 그 결과, N-MOS 트랜지스터 (22c) 의 파손이 방지된다.
또한, OE·PAD 전위 판정 회로 (20) 에 형성된 클록 인버터 (22) 는 상기 기술한 바와 같이, 출력 패드 (PADo) 의 전위를 모니터하여, 그 결과에 기초하여, 후술하는 바이어스 회로 (30) 를 동작시키기 위한 수단으로서 기능한다. 이 클록 인버터 (22) 는 도 1 에 나타낸 바와 같이, P-MOS 트랜지스터 (22a 및 22b) 와 N-MOS 트랜지스터 (22c 및 22d) 가 내부 전원 전압 (VDDIO)-그라운드 간에 직렬로 접속된 구성을 갖는다.
단, 본 실시예에서는 4개의 트랜지스터 (2개의 P-MOS 트랜지스터 (22a 및 22b) 그리고 2개의 N-MOS 트랜지스터 (22c 및 22d)) 가 내부 전원 전압 (VDDIO)-그라운드 간에 직렬로 접속된 구성의 클록 인버터 (22) 를 사용하였지만, 본 발명은 이에 한정되지 않고, 적어도 1개의 P-M0S 트랜지스터와 적어도 1개의 N-MOS 트랜지스터를 포함하는 3개 이상의 트랜지스터가 내부 전원 전압 (VDDIO)-그라운드 간에 직렬로 접속된 구성이면 된다. 이 때, 출력 패드 (PADo) 를 모니터하는 1세트의 P-MOS 트랜지스터 및 N-MOS 트랜지스터 이외의 트랜지스터의 게이트에는, 2입력 NAND 회로 (15) 또는 인버터 (16) 의 출력이 접속됨으로써, 펄스 신호 (oe5 또는 -oe5) 가 출력되고 있는 기간 이외에는 내부 전원 전압 (VDDIO)-그라운드 간을 차단하도록 구성된다.
클록 인버터 (22) 에 있어서, 드레인끼리가 접속된 P-MOS 트랜지스터 (22b) 및 N-MOS 트랜지스터 (22c) 의 게이트는 N-MOS 트랜지스터 (21) 및 저항 (68) 을 통해 출력 패드 (PADo) 에 접속된다. P-MOS 트랜지스터 (22b) 의 소스는 P-MOS 트랜지스터 (22a) 를 통해 내부 전원 전압 (VDDIO) 에 접속된다. P-MOS 트랜지스터 (22a) 의 게이트는 원 쇼트 펄스 발생 회로 (10) 에 있어서의 2입력 NAND 회로 (15) 의 출력에 접속된다. 즉, P-MOS 트랜지스터 (22a) 는 펄스 신호 (oe5) 가 입력되었을 때에만 온된다.
또한, N-MOS 트랜지스터 (22c) 의 소스는 N-MOS 트랜지스터 (22d) 를 통해 그라운드에 접지된다. N-MOS 트랜지스터 (22d) 의 게이트는 원 쇼트 펄스 발생 회로 (10) 에 있어서의 인버터 (16) 의 출력에 접속된다. 즉, N-MOS 트랜지스터 (22d) 는 펄스 신호 (-oe5) 가 입력되었을 때에만 온된다.
이들 구성에 의해, 클록 인버터 (22) 는 펄스 신호 (oe5 및 -oe5) 가 입력되었을 때에만, 내부 전원 전압 (VDDIO)-그라운드 간이 접속됨으로써 동작하고, 출력 패드 (PADo) 의 전위를 모니터한다. 또, 본 설명에 있어서, 펄스 신호 (oe5) 가 「입력/출력」 되고 있는 「때/기간/경우」 란, 도 2 에 나타내는 펄스 신호 (oe5) 의 다운 에지에서 업 에지까지의 기간을 가리킨다. 마찬가지로, 펄스 신호 (-oe5) 가 「입력/출력」되고 있는 「때/기간/경우」 란, 펄스 신호 (-oe5) 의 업 에지로부터 다운 에지까지의 기간을 가리킨다.
또한, 펄스 신호 (oe5 및 -oe5) 가 입력되었을 때, 출력 패드 (PADo) 의 전위가 L 레벨이면, 클록 인버터 (22) 는 P-MOS 트랜지스터 (22a 및 22b) 를 통해 2입력 NOR 회로 (24) 의 타방의 입력에 내부 전원 전압 (VDDIO) 을 입력한다. 한편, 펄스 신호 (oe5 및 -oe5) 가 입력되었을 때, 출력 패드 (PADo) 의 전위가 H 레벨이면, 클록 인버터 (22) 는 N-MOS 트랜지스터 (22c 및 22d) 를 통해 2입력 NOR 회로 (24) 의 타방의 입력에 접지 전위를 입력한다.
클록 인버터 (22) 의 출력, 즉, P-MOS 트랜지스터 (22b) 및 N-MOS 트랜지스터 (22c) 의 드레인은 P-MOS 트랜지스터 (23) 의 드레인 및 2입력 NOR 회로 (24) 의 타방의 입력에 접속된다. P-MOS 트랜지스터 (23) 의 게이트는 원 쇼트 펄스 발생 회로 (10) 에 있어서의 인버터 (16) 의 출력에 접속된다. 즉, P-MOS 트랜지스터 (23) 는 펄스 신호 (-oe5) 가 입력되고 있지 않을 때에만 온됨으로써, 2입력 NOR 회로 (24) 의 타방의 입력에 내부 전원 전압 (VDDIO) 을 인가한다.
이와 같이, OE·PAD 전위 판정 회로 (20) 에 있어서의 2입력 NOR 회로 (24) 의 타방의 입력에는 펄스 신호 (oe5 및 -oe5) 가 출력되고 있는 기간에, 클록 인버터 (22) 의 출력, 즉, 출력 패드 (PADo) 를 모니터한 결과가 입력되고, 펄스 신호 (oe5 및 -oe5) 가 출력되고 있지 않는 기간에는, 내부 전원 전압 (VDDIO) 이 입력된다. 따라서, 2입력 NOR 회로 (24) 는 펄스 신호 (oe5 및 -oe5) 가 출력되고 있는 기간으로서 또한 출력 패드 (PADo) 의 전위가 H 레벨 (여기서는 내부 전원 전압 (VDDIO) 또는 외부 전원 전압 (VTT)) 인 기간에, H 레벨을 출력하고, 이 기간 이외에는 L 레벨을 출력한다.
OE·PAD 전위 판정 회로 (20) 에 있어서의 2입력 NOR 회로 (24) 의 출력은, 후술하는 바이어스 회로 (30) 에 있어서의 N-MOS 트랜지스터 (31 및 32) 의 게이트, P-MOS 트랜지스터 (34) 및 후술하는 트랜스퍼 게이트 (35) 를 구성하는 P-MOS 트랜지스터 (35a) 의 게이트에 접속된다.
또한, OE·PAD 전위 판정 회로 (20) 에 있어서의 입력에 2입력 NOR 회로 (24) 의 출력이 입력된 인버터 (25) 의 출력은, 바이어스 회로 (30) 에 있어서의 N-MOS 트랜지스터 (33e, 33f, 33g) 및 바이어스 회로 (30) 의 트랜스퍼 게이트 (35) 에 있어서의 N-MOS 트랜지스터 (35b) 의 게이트에 접속된다.
OE·PAD 전위 판정 회로 (20) 로부터의 2개의 출력 (2입력 NOR 회로 (24) 의 출력 및 인버터 (25) 의 출력) 이 입력되는 바이어스 회로 (30) 는 상기 원 쇼트 펄스 발생 회로 (10) 로부터 펄스 신호 (oe5 및 -oe5) 가 출력되고 있는 기간에, 트라이스테이트 출력 회로 (1) 의 출력단에 형성된 P-MOS 트랜지스터 (65) 를 제어하기 위한 바이어스 전압 (Vbias) 을 생성하고, 이것을 P-MOS 트랜지스터 (64) 의 게이트, 즉, 노드 (pg; 도 1 참조) 에 인가하기 위한 수단으로서 기능한다. 또한, 이 바이어스 회로 (30) 의 출력에 게이트가 접속된 P-MOS 트랜지스터 (64) 는, 바이어스 회로 (30) 로부터의 바이어스 전압 (Vbias) 에 기초하여 P-MOS 트랜지스터 (65) 의 게이트에 접속된 노드 (pg) 의 전위를 제어함으로써, 이것을 출력 패드 (PADo) 의 전위까지 풀업하기 위한 수단으로서 기능한다.
바이어스 회로 (30) 는 도 1 에 나타낸 바와 같이, N-MOS 트랜지스터 (31, 32 및 33a∼33g) 와 P-MOS 트랜지스터 (34) 와 트랜스퍼 게이트 (35) 를 갖는다. 또한, P-MOS 트랜지스터 (64) 는 게이트가 바이어스 회로 (30) 의 출력, 즉, 도 1 에 있어서의 노드 bias 에 접속되고, 드레인이 저항 (68) 을 통해 출력 패드 (PADo) 에 접속되고, 소스가 노드 (pg) 를 통해 P-MOS 트랜지스터 (65) 의 게이트에 접속된다.
바이어스 회로 (30) 에 있어서의 N-MOS 트랜지스터 (31, 33a∼33d) 는 내부 전원 전압 (VDDIO) 과 그라운드 사이에 N 단 (도 1 에서는 N=5) 으로 직렬 접속된다. 즉, N-MOS 트랜지스터 (31) 의 소스는 내부 전원 전압 (VDDIO) 에 접속되고, 드레인은 N-MOS 트랜지스터 (33a) 의 드레인에 접속된다. 또한, N-MOS 트랜지스터 (33a) 의 소스는 N-MOS 트랜지스터 (33b) 의 드레인에 접속되고, N-MOS 트랜지스터 (33b) 의 소스는 N-MOS 트랜지스터 (33c) 의 드레인에 접속되고, N-MOS 트랜지스터 (33c) 의 소스는 N-MOS 트랜지스터 (33d) 의 드레인에 접속된다. 또한, N-MOS 트랜지스터 (33a∼33c) 의 게이트는 각각의 드레인과 접속된다. 나아가 또, N-MOS 트랜지스터 (33d) 의 소스 및 게이트는 접지된다.
이하의 설명에서는 N-MOS 트랜지스터 (31) 및 N-MOS 트랜지스터 (33a∼33d) 로 이루어지는 구조를 세로 적층 구성부라고 부른다. 이 세로 적층 구성부에 서, N-MOS 트랜지스터 (31 및 33a) 의 드레인은 출력단으로서 기능한다.
바이어스 회로 (30) 에 있어서의 세로 적층 구성부의 출력단, 즉, N-MOS 트랜지스터 (31) 의 드레인 그리고 N-MOS 트랜지스터 (33a) 의 드레인 및 게이트는 N-MOS 트랜지스터 (33e) 의 드레인에도 접속된다. N-MOS 트랜지스터 (33e) 는, 소스가 접지되어, 게이트가 OE·PAD 전위 판정 회로 (20) 에 있어서의 인버터 (25) 의 출력에 접속된다. N-MOS 트랜지스터 (33a) 의 소스 그리고 N-MOS 트랜지스터 (33b) 의 드레인 및 게이트는 N-MOS 트랜지스터 (33f) 의 드레인에 접속된다. N-MOS 트랜지스터 (33f) 는, 소스가 접지되어, 게이트가 OE·PAD 전위 판정 회로 (20) 에 있어서의 인버터 (25) 의 출력에 접속된다. N-MOS 트랜지스터 (33b) 의 소스 그리고 N-MOS 트랜지스터 (33c) 의 드레인 및 게이트는 N-MOS 트랜지스터 (33g) 의 드레인에 접속된다. N-MOS 트랜지스터 (33g) 는, 소스가 접지되어, 게이트가 OE·PAD 전위 판정 회로 (20) 에 있어서의 인버터 (25) 의 출력에 접속된다.
이 구성에 있어서, N-MOS 트랜지스터 (33e∼33g) 는 OE·PAD 전위 판정 회로 (20) 에 있어서의 인버터 (25) 의 출력에 기초하여 온/오프가 제어된다. N-MOS 트랜지스터 (33a∼33d) 는 N-MOS 트랜지스터 (33e∼33g) 의 온/오프에 추종하도록 오프/온이 제어된다.
또한, 바이어스 회로 (30) 에 있어서의 세로 적층 구성부의 출력단, 즉, N-MOS 트랜지스터 (31) 의 드레인 그리고 N-MOS 트랜지스터 (33a) 의 드레인 및 게이트는 N-MOS 트랜지스터 (32) 의 소스에도 접속된다. N-MOS 트랜지스터 (32) 의 드레인은 노드 bias 를 통해 P-MOS 트랜지스터 (64) 의 게이트에 접속된다. N-MOS 트랜지스터 (32) 의 게이트는 OE·PAD 전위 판정 회로 (20) 에 있어서의 2입력 NOR 회로 (24) 의 출력에 접속된다. 세로 적층 구성부에서의 N-MOS 트랜지스터 (31) 의 게이트도 OE·PAD 전위 판정 회로 (20) 에 있어서의 2입력 NOR 회로 (24) 의 출력에 접속된다.
이 밖에, 바이어스 회로 (30) 에 있어서의 P-MOS 트랜지스터 (34) 의 소스에는 내부 전원 전압 (VDDIO) 이 인가된다. P-MOS 트랜지스터 (34) 의 드레인은 P-MOS 트랜지스터 (35a) 및 N-MOS 트랜지스터 (35b) 로 구성되는 트랜스퍼 게이트 (35) 및 노드 bias 를 통해 P-MOS 트랜지스터 (64) 의 게이트에 접속된다.
P-MOS 트랜지스터 (34) 의 게이트 및 트랜스퍼 게이트 (35) 에 있어서의 P-MOS 트랜지스터 (35a) 의 게이트에는 OE·PAD 전위 판정 회로 (20) 에 있어서의 2입력 NOR 회로 (24) 의 출력이 접속된다. 또한, 트랜스퍼 게이트 (35) 에 있어서의 N-MOS 트랜지스터 (35b) 의 게이트에는 OE·PAD 전위 판정 회로 (20) 에 있어서의 인버터 (25) 의 출력이 접속된다.
이 구성에 있어서, 2입력 NOR 회로 (24) 로부터 L 레벨이 출력되고 또한 인버터 (25) 로부터 H 레벨이 출력된 경우, 즉, 펄스 신호 (-oe5) 가 출력되고 있지 않는 기간 및/또는 출력 패드 (PADo) 의 전위가 L 레벨인 기간에, P-MOS 트랜지스터 (34), 트랜스퍼 게이트 (35) 및 N-MOS 트랜지스터 (33e∼33g) 가 온되고, N-MOS 트랜지스터 (31, 32 및 33a∼33d) 가 오프된다. 그럼으로써, P-MOS 트랜지스터 (34) 의 소스에 인가된 내부 전원 전압 (VDDIO) 이 P-MOS 트랜지스터 (34), 트랜스 퍼 게이트 (35) 및 노드 bias 를 통해 P-MOS 트랜지스터 (64) 의 게이트에 인가된다.
한편, 2입력 NOR 회로 (24) 로부터 H 레벨이 출력되고 또한 인버터 (25) 로부터 L 레벨이 출력된 경우, 즉, 펄스 신호 (oe5 및 -oe5) 가 출력되고 있는 기간으로서 또한 출력 패드 (PADo) 의 전위가 H 레벨 (여기서는 내부 전원 전압 (VDDIO) 또는 외부 전원 전압 (VTT)) 인 기간에, 구체적으로는 출력 패드 (PADo) 의 전위가 H 레벨로서 인에이블 신호 (oe) 가 L 레벨로 천이하였을 때, N-MOS 트랜지스터 (31, 32 및 33a∼33d) 가 온되고, P-MOS 트랜지스터 (34), 트랜스퍼 게이트 (35) 및 N-MOS 트랜지스터 (33e∼33g) 가 오프된다. 그럼으로써, N-MOS 트랜지스터 (31) 의 소스에 인가된 내부 전원 전압 (VDDIO) 에 기초하여 바이어스 전압 (Vbias) 이 생성되고, 이것이 노드 bias 를 통해 P-MOS 트랜지스터 (64) 의 게이트에 인가된다.
단, 바이어스 회로 (30) 에 있어서의 N-MOS 트랜지스터 (31 및 32) 를 거친 전압, 즉, 펄스 신호 (oe5 및 -oe5) 가 출력되고 있는 기간으로서 또한 출력 패드 (PADo) 의 전위가 H 레벨 (여기서는 내부 전원 전압 (VDDIO) 또는 외부 전원 전압 (VTT)) 인 기간에 출력되는 바이어스 전압 (Vbias) 은 이들 N-MOS 트랜지스터 (31 및 32) 의 임계치 전압 (Vthn) 에 의해 저감된다. 이 때문에, 바이어스 전압 (Vbias) 은 N-MOS 트랜지스터 (31) 의 소스에 인가된 전압, 즉, 내부 전원 전압 (VDDIO) 에서, N-MOS 트랜지스터 (31 및 32) 의 임계치 전압 (Vthn) 을 뺀 전압 (=VDDIO-2Vthn) 이 된다. 즉, P-MOS 트랜지스터 (64) 의 게이트에는 내부 전원 전압 (VDDIO) 보다 임계치 전압 (Vthn) 의 2배 만큼 낮은 값을 갖는 바이어스 전압 (Vbias (=VDDIO-2Vthn)) 이 노드 bias 를 통해 인가된다. 그럼으로써, P-MOS 트랜지스터 (64) 가 전류를 흘리기 쉬운 상태가 된다. 즉, P-MOS 트랜지스터 (64) 에 흐르는 전류량을 증가시킬 수 있게 된다. 그 결과, 노드 (pg) 의 전위, 즉, P-MOS 트랜지스터 (65) 의 게이트 전위를, 출력 패드 (PADo) 에 인가된 외부 전원 전압 (VTT) 으로 신속하게 풀업할 수 있게 된다.
또한, 도 1 에 있어서의 플로팅 웰 충전 회로 (40) 는 플로팅 웰 기판 상에 형성된 P-MOS 트랜지스터 (51, 64 및 65) 의 플로팅 웰을 충전하기 위한 수단으로서 기능한다. 이 플로팅 웰 충전 회로 (40) 는 도 1 에 나타낸 바와 같이, 3개의 P-MOS 트랜지스터 (41, 42 및 43) 를 갖는다.
플로팅 웰 충전 회로 (40) 에 있어서의 P-MOS 트랜지스터 (41) 의 게이트는 저항 (68) 을 통해 출력 패드 (PADo) 가 접속된다. 즉, P-MOS 트랜지스터 (41) 의 게이트에는 출력 패드 (PADo) 의 전위가 인가된다. P-MOS 트랜지스터 (41) 의 소스에는 내부 전원 전압 (VDDIO) 이 인가된다. P-MOS 트랜지스터 (41) 의 드레인은 P-MOS 트랜지스터 (41, 42 및 43) 의 백게이트 (플로팅 웰이라고도 한다), 그리고 P-MOS 트랜지스터 (51 및 65) 의 백게이트가 접속된다.
또한, 플로팅 웰 충전 회로 (40) 에 있어서의 P-M0S 트랜지스터 (42 및 43) 의 소스는 저항 (68) 을 통해 출력 패드 (PADo) 에 접속된다. P-MOS 트랜지스터 (42) 의 게이트에는 내부 전원 전압 (VDDIO) 이 인가된다. 한편, P-MOS 트랜지스터 (42) 의 게이트는 이들 P-MOS 트랜지스터 (41, 42 및 43) 의 드레인 및 백게이트, 그리고 P-MOS 트랜지스터 (51 및 65) 의 백게이트가 접속된다. 즉, P-MOS 트랜지스터 (43) 의 게이트에는 P-MOS 트랜지스터 (41, 42, 43, 51, 64 및 65) 의 웰 전위가 인가된다.
이 구성에 있어서, 예를 들어 출력 패드 (PADo) 의 전위가 L 레벨일 때, 플로팅 웰 충전 회로 (40) 에 있어서의 P-MOS 트랜지스터 (41) 가 온되기 때문에, 내부 전원 전압 (VDDIO) 으로부터 전하가 웰로 흘러들어와, p-MOS 트랜지스터 (41, 42, 43, 51 및 65) 의 웰 전위가 VDDIO 레벨로 풀업된다. 이 때, 플로팅 웰 충전 회로 (40) 에 있어서의 P-MOS 트랜지스터 (42) 의 게이트에는 내부 전원 전압 (VDDIO) 이 인가되고 있고, P-MOS 트랜지스터 (43) 의 게이트에는 웰 전위가 피드백되어 있기 때문에, 이들을 거쳐 출력 패드 (PADo) 로 전류가 흘러나가는 일은 없다. 그 후, 웰 전위가 VDDIO 가 된 시점에서, P-MOS 트랜지스터 (41) 가 오프되어 충전이 종료된다.
또한, 예를 들어 출력 패드 (PADo) 의 전위가 H 레벨 (단, VDDIO 레벨) 일 때, 플로팅 웰 충전 회로 (40) 에 있어서의 P-MOS 트랜지스터 (41) 가 오프되고, 대신에 P-MOS 트랜지스터 (43) 가 온되기 때문에, 출력 패드 (PADo) 에서 웰로 전하가 흘러들어와, P-MOS 트랜지스터 (41, 42, 43, 51 및 65) 의 웰 전위가 VDDIO 레벨로 풀업된다. 이 때, 플로팅 웰 충전 회로 (40) 에 있어서의 P-MOS 트랜지스터 (42) 의 게이트에는 내부 전원 전압 (VDDIO) 이 인가되고 있기 때문에, 이것을 거쳐 출력 패드 (PADo) 로 전류가 흘러나가는 일은 없다. 그 후, 웰 전위가 VDDIO 가 된 시점에서, 모든 P-MOS 트랜지스터 (41, 42 및 43) 가 오프되어 충전이 종료된다.
또한, 예를 들어 출력 패드 (PADo) 의 전위가 내부 전원 전압 (VDDIO) 보다 높은 VTT 레벨일 때, 플로팅 웰 충전 회로 (40) 에 있어서의 P-M0S 트랜지스터 (41) 가 오프되고, 대신에 P-MOS 트랜지스터 (42 및 43) 가 온되기 때문에, 출력 패드 (PADo) 에서 웰로 전하가 흘러들어와, P-MOS 트랜지스터 (41, 42, 43, 51, 64 및 65) 의 웰 전위가 풀업된다. 이 때, P-MOS 트랜지스터 (41) 는 게이트에 저항 (68) 을 통해 출력 패드 (PADo) 의 전위가 인가되며 또한 드레인이 웰 전위의 상승에 추종하기 때문에, 오프된 채로 된다. 따라서, 이 P-M0S 트랜지스터 (41) 를 거쳐 전원 전압 (VDDIO) 으로 전류가 흘러 나가지 않는다.
또한, 웰 전위가 VDDIO 가 된 시점에서, 플로팅 웰 충전 회로 (40) 에 있어서의 P-MOS 트랜지스터 (42) 가 오프되지만, 게이트에 웰 전위가 피드백된 P-MOS 트랜지스터 (43) 가 온된 채로 있기 때문에, 플로팅 웰은 출력 패드 (PADo) 의 전위 (=VTT) 까지 충전된다. 이와 같이 동작함으로써, 내부 전원 전압 (VDDIO) 으로 전류가 흘러나가는 패스가 형성되지 않고, 웰 전위를 신속하게 외부 전원 전압 (VTT) 까지 상승시킬 수 있다. 그 후, 웰 전위가 VTT 가 된 시점에서, 플로팅 웰 충전 회로 (40) 에 있어서의 모든 P-M0S 트랜지스터 (41, 42 및 43) 가 오프되어 충전이 종료된다.
또한, 도 1 에 있어서의 트랜스퍼 게이트 (50) 는 출력 패드 (PADo) 의 전위에 기초하여, 2입력 NAND 회로 (61) 의 출력과 P-MOS 트랜지스터 (65) 의 게이트와의 접속을 도통/차단하기 위한 수단으로서 기능한다. 이 트랜스퍼 게이트 (50) 는 도 1 에 나타낸 바와 같이, P-MOS 트랜지스터 (51) 와 N-MOS 트랜지스터 (52) 를 갖는다.
트랜스퍼 게이트 (50) 에 있어서의 P-MOS 트랜지스터 (51) 의 드레인 및 N-MOS 트랜지스터 (52) 의 소스는 공통하여 2입력 NAND 회로 (61) 의 출력에 접속된다. P-MOS 트랜지스터 (51) 의 소스 및 N-MOS 트랜지스터 (52) 의 드레인은 P-MOS 트랜지스터 (64) 의 소스 및 P-MOS 트랜지스터 (65) 의 게이트에 접속된다. 또한, P-MOS 트랜지스터 (51) 의 게이트는 저항 (68) 을 통해 출력 패드 (PADo) 가 접속되고, 백게이트는 상기 기술한 바와 같이 플로팅 웰 충전 회로 (40) 에 접속된다. 한편, N-MOS 트랜지스터 (52) 의 게이트에는 내부 전원 전압 (VDDIO) 이 인가된다.
이 구성에 있어서, 예를 들어 입력 신호 (a) 가 H 레벨이며 또한 인에이블 신호 (oe) 가 H 레벨인, 즉, 2입력 NAND 회로 (61) 및 2입력 NOR 회로 (63) 의 출력이 모두 L 레벨일 때, 노드 (pg; P-MOS 트랜지스터 (65) 의 게이트) 는 트랜스퍼 게이트 (50) 의 N-MOS 트랜지스터 (52) 를 통해 L 레벨이 된다. 이 때, P-MOS 트랜지스터 (51, 64 및 65) 의 웰 전위 (백게이트 전위) 는 플로팅 웰 충전 회로 (40) 에 의해 VDDIO 로 충전되어 있다.
또한, 예를 들어 입력 신호 (a) 가 L 레벨이며 또한 인에이블 신호 (oe) 가 H 레벨인, 즉, 2입력 NAND 회로 (61) 및 2입력 NOR 회로 (63) 의 출력이 모두 H 레벨일 때, 노드 (pg; P-MOS 트랜지스터 (65) 의 게이트) 는 트랜스퍼 게이트 (50) 의 P-MOS 트랜지스터 (51) 를 통해 H 레벨 (단, VDDIO 레벨) 이 된다. 이 때, P-MOS 트랜지스터 (51, 64 및 65) 의 웰 전위는 플로팅 웰 충전 회로 (40) 에 의해 VDDIO 로 충전되어 있다.
또한, 예를 들어 인에이블 신호 (oe) 가 L 레벨인 경우, 즉, 2입력 NOR 회로 (63) 의 출력이 L 레벨이며 또한 2입력 NAND 회로 (61) 의 출력이 H 레벨인 경우, 출력 패드 (PADo) 는 부정 상태 (하이 Z) 이지만, 이 때, 출력 (PADo) 이 내부 전원 전압 (VDDIO) 보다 높은 VTT 레벨이라고 하면, 노드 (pg; P-MOS 트랜지스터 (65) 의 게이트) 는 VTT 레벨로 충전되어 있다. 이것은 인에이블 신호 (oe) 가 L 레벨로 천이하였을 때에 원 쇼트 펄스 발생 회로 (10) 로부터 출력된 펄스 신호 (oe5 및 -oe5) 에 기초하여 바이어스 회로 (30) 가 동작함으로써, P-MOS 트랜지스터 (64) 의 게이트에 바이어스 전압 (Vbias) 이 인가되고, 그럼으로써, 저항 (68) 및 P-MOS 트랜지스터 (64) 를 통해 출력 패드 (PADo) 에서 노드 (pg) 로 전류가 흘러 들어오기 때문이다.
이 때, 트랜스퍼 게이트 (50) 에 있어서의 P-MOS 트랜지스터 (51) 의 웰 전위는 VTT 로 되어 있기 때문에, 노드 (pg) 의 전위가 VTT 가 된 시점에서 P-MOS 트랜지스터 (51) 는 오프된다. 또한, P-MOS 트랜지스터 (64) 의 웰 전위도 플로팅 웰 충전 회로 (40) 에 의해 VTT 로 충전된다.
이와 같이, 웰 전위가 VTT 가 되고, 드레인 전위가 VTT (즉, 출력 패드 (PADo) 에 인가된 외부 전원 전압 (VTT)) 가 되기 때문에, 소스 전위, 즉, 노드 (pg) 의 전위가 VTT 가 된 시점에서, 트랜스퍼 게이트 (50) 에 있어서의 P-MOS 트랜지스터 (51) 는 오프된다.
또, 상기의 경우, 출력 패드 (PADo) 가 L 레벨 또는 VDDIO 레벨이라고 하면, 노드 (pg; P-MOS 트랜지스터 (65) 의 게이트) 는 트랜스퍼 게이트 (50) 또는 P-MOS 트랜지스터 (64) 를 통해 VDDIO 레벨로 충전되어 있다.
〔동작〕
다음으로, 본 실시예에 의한 트라이스테이트 출력 회로 (1) 의 동작에 관해서 설명한다. 이하에서는 인에이블 신호 (oe) 가 H 레벨에서 L 레벨로 천이함으로써 출력 패드 (PADo) 에 도시하지 않은 풀업 저항을 통해 외부 전원 전압 (VTT) 이 인가되는 경우 (이것을 경우 1 이라고 한다) 와, 인에이블 신호 (oe) 가 L 레벨일 때에 출력 패드 (PADo) 가 중간 전위로 된 경우 (이것을 경우 2 라고 한다) 와의 동작에 관해서, 각각 예를 들어 설명한다. 단, 중간 전위는 VDDIO 전위의 절반에 한정되지 않고, 출력 패드 (PADo) 의 전위를 모니터하는 P-MOS 트랜지스터 (예를 들어 도 1 에 있어서의 22b) 및 N-MOS 트랜지스터 (예를 들어 도 1 에 있어서의 22c) 를 동시에 온시킬 수 있는 범위의 전위이면 된다.
·경우 1
우선, 인에이블 신호 (oe) 가 H 레벨에서 L 레벨로 천이함으로써 출력 패드 (PADo) 에 도시하지 않은 풀업 저항을 통해 외부 전원 전압 (VTT) 이 인가되는 경우의 동작을 예로 들어 설명한다.
이 동작의 초기 상태에 있어서, 인에이블 신호 (oe) 는 H 레벨이다. 여기서, 예를 들어 입력 신호 (a) 가 H 레벨인 경우, 2입력 NAND 회로 (61) 의 출력은 L 레벨이고, 2입력 NOR 회로 (63) 의 출력은 L 레벨이다. 또한, 출력 패드 의 전위가 H (VDDIO) 레벨인 경우, OE·PAD 전위 판정 회로 (20) 의 2입력 NOR 회로 (24) 는 L 레벨을 출력하고, 인버터 (25) 는 H 레벨을 출력한다. 따라서, P-MOS 트랜지스터 (64) 의 게이트에는 바이어스 회로 (30) 로부터 출력된 내부 전원 전압 (VDDIO) 이 인가된다.
또한, P-M0S 트랜지스터 (64) 의 웰 전위는 플로팅 웰 충전 회로 (40) 에 의해 VDDIO 레벨까지 풀업되어 있다. 따라서, P-MOS 트랜지스터 (64) 는 소스 전위, 즉, 노드 (pg) 를 VDDIO 레벨까지 풀업한 후, 오프된 상태가 된다.
여기서, 인에이블 신호 (oe) 가 H 레벨에서 L 레벨로 천이하면, 2입력 NAND 회로 (61) 의 출력은 H 레벨이 된다. 그럼으로써, P-MOS 트랜지스터 (65) 의 게이트에 트랜스퍼 게이트 (50) 를 통해 H 레벨이 인가되기 때문에, 출력 패드 (PADo) 가 부정 상태 (하이 Z 상태) 가 된다. 본 동작 설명에서는, 이 때에, 출력 패드 (PADo) 에 도시하지 않은 풀업 저항을 통해 외부 전원 전압 (VTT) 이 인가되는 경우를 예로 든다. 즉, 출력 패드 (PADo) 의 전위가 VTT 가 된 경우를 설명한다.
또한, 상기 기술한 인에이블 신호 (oe) 가 H 레벨에서 L 레벨로 천이하였을 때, 원 쇼트 펄스 발생 회로 (10) 는 도 2 에 나타낸 동작을 함으로써, 펄스 신호 (oe5 및 -oe5) 를 출력한다. 그럼으로써, OE·PAD 전위 판정 회로 (20) 는 일시적으로 동작하여 출력 패드 (PADo) 의 전위를 모니터한다. 구체적으로는 출력 패드 (PADo) 의 전위가 VTT (>VDDIO) 이기 때문에, 펄스 신호 (oe5 및 -oe5) 가 출력되고 있는 기간에, OE·PAD 전위 판정 회로 (20) 의 2입력 NOR 회로 (24) 로부 터는 H 레벨이 출력되고, 인버터 (25) 로부터는 L 레벨이 출력된다.
이와 같이, OE·PAD 전위 판정 회로 (20) 의 2입력 NOR 회로 (24) 로부터 H 레벨이 출력되고, 인버터 (25) 로부터 L 레벨이 출력되면, 바이어스 회로 (30) 에서는 N-MOS 트랜지스터 (31 및 32) 가 온된다. 이 때, N-MOS 트랜지스터 (33a∼33d) 도 온된다. 그럼으로써, 내부 전원 전압 (VDDIO) 보다 2배의 임계치 전압 (Vthn) 만큼 낮은 바이어스 전압 (Vbias (=VDDIO-2Vthn)) 이 노드 bias 에 인가된다.
이 때, P-MOS 트랜지스터 (64) 의 웰 (백게이트) 은 플로팅 웰 충전 회로 (40) 를 통해 VTT 레벨로 충전되어 있다. 이 때문에, 내부 전원 전압 (VDDIO) 보다 낮은 바이어스 전압 (Vbias (=VDDIO-2Vthn)) 이 게이트에 인가된 P-MOS 트랜지스터 (64) 는 게이트에 VDDIO 가 인가되고 있을 때와 비교하여 전류를 통과시키기 쉬운 상태가 된다. 따라서, 저항 (68) 및 P-MOS 트랜지스터 (64) 를 통해 노드 (pg) 로 신속하게 전류가 흘러들어온다. 그럼으로써, 노드 (pg), 즉, P-MOS 트랜지스터 (65) 의 게이트 전위가 VTT 레벨까지 신속하게 풀업된다. 그 결과, P-MOS 트랜지스터 (65) 의 게이트 전위, 백게이트 전위 및 드레인 전위 (출력 패드 (PADo) 의 전위에 상당) 가 모두 VTT 가 되기 때문에, P-MOS 트랜지스터 (65) 가 오프된다. 그럼으로써, 출력 패드 (PADo) 와 내부 전원 전압 (VDDIO) 을 연결하는 전류 패스가 차단되기 때문에, 출력 패드 (PADo) 로부터 P-MOS 트랜지스터 (65) 를 통해 내부 전원 전압 (VDDI0) 으로 전류가 흘러들어오는 것이 방지된다. 즉, 소비 전력의 증가가 방지된다.
또한, 노드 (pg) 의 전위가 VTT 레벨이 된 시점에서, P-MOS 트랜지스터 (64) 의 소스 전위와 드레인 전위와 웰 전위가 모두 VTT 레벨이 되기 때문에, P-MOS·트랜지스터 (64) 는 오프된다.
그 후, 펄스 신호 (oe5 및 -oe5) 의 소정 시간폭에 상당하는 시간이 경과하면, 즉, 펄스 신호 (oe5 및 -oe5) 가 출력되고 있지 않은 상태가 되면, OE·PAD 전위 판정 회로 (20) 의 2입력 NAND 회로 (24) 로부터는 L 레벨이 출력되고, 인버터 (25) 로부터는 H 레벨이 출력되기 때문에, 바이어스 회로 (30) 로부터는 내부 전원 전압 (VDDIO) 이 출력된다. 이 내부 전원 전압 (VDDIO) 은 P-MOS 트랜지스터 (64) 의 게이트에 인가된다. 따라서, 이 때, 예를 들어 출력 패드 (PADo) 의 전위가 예를 들어 중간 전위가 되었다고 하더라도, P-MOS 트랜지스터 (64) 는 오프된 채로 된다. 그럼으로써, 2입력 NAND 회로 (61) 에 인가된 내부 전원 전압 (VDDIO) 으로부터 트랜스퍼 게이트 (50), P-MOS 트랜지스터 (64) 및 저항 (68) 을 통해 출력 패드 (PADo) 로 전류가 흘러나오는 것이 방지된다. 즉, 소비 전력의 증가가 방지된다.
·경우 2
다음으로, 인에이블 신호 (oe) 가 L 레벨일 때에 출력 패드 (PADo) 가 중간 전위로 된 경우의 동작을 예로 들어 설명한다.
이 동작에서는 2입력 NAND 회로 (61) 의 출력이 H 레벨이고, 2입력 NOR 회로 (63) 의 출력이 L 레벨이기 때문에, 출력 패드 (PADo) 는 부정 상태 (하이 Z 상태) 로 되어 있다. 본 동작 설명에서는, 이 때에, 출력 패드 (PADo) 의 전위가 예 를 들어 VDDIO 전위의 절반 (이하, 간단히 중간 전위라고 한다) 으로 된 경우를 예로 든다.
출력 패드 (PADo) 에 인가된 중간 전위는 저항 (68) 및 OE·PAD 전위 판정 회로 (20) 에 있어서의 N-MOS 트랜지스터 (21) 를 통해, 동일하게 OE·PAD 전위 판정 회로 (20) 에 있어서의 클록 인버터 (22) 를 구성하는 P-MOS 트랜지스터 (22b) 의 게이트 및 N-MOS 트랜지스터 (22c) 의 게이트에 각각 인가된다. 그럼으로써, P-MOS 트랜지스터 (22b) 및 N-MOS 트랜지스터 (22c) 가 동시에 온된다.
단, 본 실시예는 상기 기술한 바와 같이, 인에이블 신호 (oe) 가 L 레벨로 천이하였을 때에만, 원 쇼트 펄스 발생 회로 (10) 로부터 펄스 신호 (oe5 및 -oe5) 가 출력되어, 클록 인버터 (22) 가 동작하도록 구성되어 있다. 이 때문에, 중간 전위에 의해 P-MOS 트랜지스터 (22b) 및 N-MOS 트랜지스터 (22c) 가 동시에 온된 경우라도, 펄스 신호 (oe5 및 -oe5) 가 출력되고 있지 않는 기간에서는 P-MOS 트랜지스터 (22a) 및 N-MOS 트랜지스터 (22d) 가 오프된다. 따라서, 이 기간에 클록 인버터 (22), 즉, P-MOS 트랜지스터 (22a 및 22b) 및 P-MOS 트랜지스터 (22c 및 22d) 를 통해 내부 전원 전압 (VDDIO)-그라운드 간에 관통 전류가 흐르는 일은 없다. 그럼으로써, 소비 전력의 증가가 방지된다.
또한, 이상과 같은 중간 전위는 저항 (68) 을 통해, P-MOS 트랜지스터 (64) 의 드레인에도 인가된다. 단, 본 실시예는 펄스 신호 (oe5 및 -oe5) 가 출력되고 있지 않는 기간에, P-MOS 트랜지스터 (64) 의 게이트에 바이어스 회로 (30) 로부터 출력된 내부 전원 전압 (VDDIO) 이 인가되도록 구성되어 있다. 또한, 이 때, 플로팅 웰 충전 회로 (40) 가 P-MOS 트랜지스터 (64) 의 웰을 내부 전원 전압 (VDDI0) 까지 충전하도록 구성되어 있다. 따라서, P-MOS 트랜지스터 (64) 의 드레인에 중간 전위가 인가되었다 하더라도, P-MOS 트랜지스터 (64) 가 온되는 일은 없고, 그 결과, P-MOS 트랜지스터 (64) 및 저항 (68) 을 통해 출력 패드 (PADo) 로 DC 전류가 흘러들어오는 일이 없다. 그럼으로써, 소비 전력의 증가가 방지된다.
〔작용 효과〕
이상과 같이, 본 실시예는 입력 단자 (OE) 와 OE·PAD 전위 판정 회로 (20) 의 입력인 2입력 NOR 회로 (24) 의 일방의 입력과의 사이에 원 쇼트 펄스 발생 회로 (10) 를 형성하고, 원 쇼트 펄스 발생 회로 (10) 로부터 펄스 신호 (oe5 및 -oe5) 가 출력되고 있는 기간에, 출력 패드 (PADo) 의 전위가 내부 전원 전압 (VDDIO) 보다 높은 전위 (VTT) 로 된 경우에, 바이어스 회로 (30) 가 동작함으로써 P-MOS 트랜지스터 (64) 의 게이트에 내부 전원 전압 (VDDIO) 보다 낮은 전압 (바이어스 전압 Vbias=VDDIO-2Vthn) 이 인가되는 구성이기 때문에, 인에이블 신호 (oe) 가 L 레벨로 천이하였을 때에, 저항 (68) 및 P-MOS 트랜지스터 (64) 를 통해, 출력 패드 (PADo) 와 내부 전원 전압 (VDDIO) 사이에 형성된 P-MOS 트랜지스터 (65) 의 게이트 전위를 외부 전원 전압 (VTT) 까지 신속하게 풀업할 수 있게 된다. 그럼으로써, 풀업시에 출력 패드 (PADo) 로부터 P-MOS 트랜지스터 (65) 를 통해 내부 전원 전압 (VDDIO) 측으로 전류가 흐르는 것을 방지할 수 있기 때문에, 소비 전력의 증대를 방지할 수 있게 된다.
또한, 본 실시예는 원 쇼트 펄스 발생 회로 (10) 로부터 펄스 신호 (oe5 및 -oe5) 가 출력되고 있는 기간에만, 바이어스 회로 (30) 가 동작하는, 즉, P-MOS 트랜지스터 (64) 가 전류를 흘리기 쉽게 하기 위한 바이어스 전압 (Vbias (=VDDIO-2Vthn)) 이 바이어스 회로 (30) 에서 P-MOS 트랜지스터 (64) 의 게이트로 인가되고, 이 기간 이외에는 P-MOS 트랜지스터 (64) 의 게이트에 내부 전원 전압 (VDDIO) 이 인가되는 구성이기 때문에, 출력 패드 (PADo) 가 부정 상태로 된 후에, 출력 패드 (PADo) 의 전위가 예를 들어 중간 전위가 되었다고 하더라도, 펄스 신호 (oe5 및 -oe5) 가 출력되고 있지 않는 기간이면, 게이트에 내부 전원 전압 (VDDIO) 이 인가된 P-MOS 트랜지스터 (64) 가 온되는 일은 없다. 따라서, 상기한 바와 같은 상황이더라도, 2입력 NAND 회로 (61) 에 인가된 내부 전원 전압 (VDDIO) 에서 트랜스퍼 게이트 (50), 출력 패드 (PADo) 로의 P-MOS 트랜지스터 (64) 를 거친 전류 패스가 형성되는 것을 방지할 수 있다. 즉, 출력 패드 (PADo) 로 전류가 흘러나가는 것을 방지할 수 있다. 그 결과, 소비 전력의 증대를 방지할 수 있게 된다.
또한, 본 실시예는 OE·PAD 전위 판정 회로 (20) 가, 원 쇼트 펄스 발생 회로 (10) 로부터 펄스 신호 (oe5 및 -oe5) 가 출력되고 있는 기간에만 동작하는 클록 인버터 (22) 를 사용하여 출력 패드 (PADo) 의 전위를 모니터하는 구성이기 때문에, 출력 패드 (PADo) 가 중간 전위가 되었다고 하더라도, 클록 인버터 (22) 를 통해 내부 전원 전압 (VDDIO)-그라운드 간에 관통 전류가 흐르는 일이 없다. 그럼으로써, 소비 전력의 증대가 방지된다.
또한, 본 실시예는 출력 패드 (PADo) 와 N-MOS 트랜지스터 (67) 사이 및, 출력 패드 (PADo) 와 클록 인버터 (22) 의 게이트 사이에 Vt 하강시키기 위한 N-MOS 트랜지스터 (66 및 21) 가 형성된 구성이기 때문에, 출력 패드 (PADo) 의 전위가 내부 전원 전압 (VDDIO) 보다 높은 외부 전원 전압 (VTT) 으로 된 경우라도, 출력 패드 (PADo) 의 전위를 구동하는 N-MOS 트랜지스터 (67) 및 출력 패드 (PADo) 의 전위를 모니터하는 클록 인버터 (22) 가 파손되는 일이 없다.
실시예 2
다음으로, 본 발명의 실시예 2 에 관해서 도면을 사용하여 상세히 설명한다. 그리고, 이하의 설명에 있어서, 실시예 1 과 동일한 구성에 관해서는 동일한 부호를 붙이고 그 상세한 설명을 생략한다. 또한, 특별히 기재하지 않는 구성에 관해서는 실시예 1 과 동일하다.
본 실시예에서는 실시예 1 에서 예시한 트라이스테이트 출력 회로 (1) 의 다른 구성을 예로 든다
〔구성〕
도 3 은 본 실시예에 의한 트라이스테이트 출력 회로 (2) 의 구성을 나타낸 회로도이다. 도 3 에 나타낸 바와 같이, 트라이스테이트 출력 회로 (2) 는 바이어스 회로 (30) 와 플로팅 웰 충전 회로 (40) 와 트랜스퍼 게이트 (50) 와 2입력 NAND 회로 (61) 와 인버터 (62, 72 및 73) 와 2입력 NOR 회로 (63) 와 P-MOS 트랜지스터 (64; 제 2 트랜지스터), P-MOS 트랜지스터 (65; 제 1 트랜지스터) 및 P-MOS 트랜지스터 (71; 제 3 트랜지스터) 와 N-MOS 트랜지스터 (66; 제 4 트랜지스터) 및 N-MOS 트랜지스터 (67; 제 5 트랜지스터) 와 저항 (68) 을 갖고, 입력 단자 (A) 로부터 입력된 입력 신호 (a) 를 출력 패드 (PADo) 로부터 출력한다. 또, 트라이스테이트 출력 회로 (2) 에도, 실시예 1 에 의한 트라이스테이트 출력 회로 (1) 와 마찬가지로, 아웃풋 인에이블 신호 (oe) 에 기초하여 출력을 허가 또는 불허가로 하는 구성이 형성되어 있다.
상기 구성에 있어서, 바이어스 회로 (30) 와 플로팅 웰 충전 회로 (40) 와 트랜스퍼 게이트 (50) 와 2입력 NAND 회로 (61) 와 인버터 (62) 와 2입력 NOR 회로 (63) 와 P-MOS 트랜지스터 (64 및 65) 와 N-MOS 트랜지스터 (66 및 67) 와 저항 (68) 은, 실시예 1 에 의한 트라이스테이트 출력 회로 (1) 에 있어서의 구성과 동일하다. 따라서, 본 실시예에서는 그 상세한 설명을 생략한다.
또한, 본 실시예에 의한 트라이스테이트 출력 회로 (2) 는 실시예 1 에 의한 트라이스테이트 출력 회로 (1) 에 있어서의 원 쇼트 펄스 발생 회로 (10) 가 삭제되고, OE·PAD 전위 판정 회로 (20) 가, 직렬로 접속된 2개의 인버터 (72 및 73) 로 바꿔 놓여 있다. 또한, 본 실시예에 의한 트라이스테이트 출력 회로 (2) 는 실시예 1 에 의한 트라이스테이트 출력 회로 (1) 가 갖는 구성 외에, 게이트가 저항 (68) 을 통해 출력 패드 (PADo) 에 접속된 P-MOS 트랜지스터 (71) 를 갖는다.
이 구성에 있어서, 바이어스 회로 (30) 는 인버터 (72 및 73) 로부터의 출력에 기초하여 동작한다. 즉, 인에이블 신호 (oe) 의 신호 레벨에 기초하여 P-M0S 트랜지스터 (64) 를 제어하기 위한 바이어스 전압 (Vbias) 을 생성하고, 이것을 P-MOS 트랜지스터 (64) 의 게이트에 인가한다.
구체적으로는 인에이블 신호 (oe) 가 H 레벨, 즉, 출력이 인에이블된 상태에서는 인버터 (72) 는 L 레벨을 출력하고, 인버터 (73) 는 H 레벨을 출력한다. 인버터 (72) 의 출력은 바이어스 회로 (30) 에 있어서의 N-MOS 트랜지스터 (31 및 32), P-MOS 트랜지스터 (34) 및 트랜스퍼 게이트 (35) 를 구성하는 P-MOS 트랜지스터 (35a) 의 각각의 게이트에 접속된다. 또한, 인버터 (73) 의 출력은 바이어스 회로 (30) 에 있어서의 N-MOS 트랜지스터 (33e∼33g) 의 게이트와, 트랜스퍼 게이트 (35) 를 구성하는 N-MOS 트랜지스터 (35b) 의 게이트와 각각 접속된다.
따라서, 출력이 인에이블된 상태에서는 실시예 1 에 있어서 2입력 NOR 회로 (24) 가 L 레벨을 출력하고 또한 인버터 (25) 가 H 레벨을 출력한 상태와 마찬가지로, 바이어스 회로 (30) 에 있어서의 N-MOS 트랜지스터 (31 및 32) 가 오프되고, P-MOS 트랜지스터 (34) 및 트랜스퍼 게이트 (35) 가 온되기 때문에, 노드 bias 에는 내부 전원 전압 (VDDIO) 이 인가된다. 또, 이 때, 바이어스 회로 (30) 에 있어서의 N-MOS 트랜지스터 (33e∼33g) 는 온되어 있다. 이 때문에, N-MOS 트랜지스터 (33a∼33d) 는 오프되어 있다.
한편, 인에이블 신호 (oe) 가 L 레벨, 즉, 출력이 디스인에이블된 상태에서는 인버터 (72) 는 H 레벨을 출력하고, 인버터 (73) 는 L 레벨을 출력한다. 따라서, 이 상태에서는 실시예 1 에 있어서 2입력 NOR 회로 (24) 가 H 레벨을 출력하여, 인버터 (25) 가 L 레벨을 출력한 상태와 마찬가지로, 바이어스 회로 (30) 에 있어서의 P-MOS 트랜지스터 (34) 및 트랜스퍼 게이트 (35) 는 오프되고, N-MOS 트랜지스터 (31 및 32) 및 N-MOS 트랜지스터 (33a∼33d) 가 온되기 때문에, 노드 bias 에는 내부 전원 전압 (VDDIO) 보다 2배의 임계치 전압 (Vthn) 만큼 낮은 바이어스 전압 (Vbias (=VDDIO-2Vthn)) 이 인가된다.
이와 같이, 본 실시예에서는 인에이블 신호 (oe) 가 L 레벨인 기간에, 바이어스 회로 (30) 를 계속 동작시키도록 구성되어 있다.
또한, 트라이스테이트 출력 회로 (2) 에 있어서의 P-MOS 트랜지스터 (71) 는 출력 패드 (PADo) 의 전위에 기초하여 노드 bias 의 전위를 전환하는, 바꾸어 말하면 P-MOS 트랜지스터 (64) 의 게이트에 인가하는 전압을 바이어스 전압 (Vbias) 과 내부 전원 전압 (VDDIO) 의 어느 하나로 전환하는 수단으로서 기능한다.
이 P-MOS 트랜지스터 (71) 는 드레인이 내부 전원 전압 (VDDIO) 에 접속되고, 소스가 노드 bias, 즉, P-MOS 트랜지스터 (64) 의 게이트에 접속된다. 또한, P-MOS 트랜지스터 (71) 게이트는 상기 기술한 바와 같이, 저항 (68) 을 통해 출력 패드 (PADo) 에 접속되어 있다.
또한, P-MOS 트랜지스터 (71) 의 백게이트 (플로팅 웰) 는 플로팅 웰 충전 회로 (40) 의 출력에 접속된다. 즉, P-MOS 트랜지스터 (71) 의 웰 전위는 출력 패드 (PADo) 의 전위가 VDDIO 이하인 경우, VDDIO 레벨로 충전되고, 출력 패드 (PADo) 의 전위가 VDDIO 보다 높은 경우, 예를 들어 외부 전원 전압 (VTT) 인 경우, VTT 레벨로 충전된다.
따라서, P-MOS 트랜지스터 (71) 는 출력 패드 (PADo) 가 내부 전원 전압 (VDDIO) 보다 낮은 전압 레벨인 기간에, 노드 bias 에 내부 전원 전압 (VDDIO) 을 인가하여, 출력 패드 (PADo) 가 내부 전원 전압 (VDDIO) 이상의 전압 레벨인 기간 에, 오프된다.
이상과 같이, 즉, 바이어스 회로 (30) 의 출력과 P-MOS 트랜지스터 (71) 의 출력에 기초함으로써, 본 실시예에서는 인에이블 신호 (oe) 가 L 레벨로서 또한 출력 패드 (PADo) 가 내부 전원 전압 (VDDIO) 보다 높은 전압 레벨인 기간에, 노드 bias 의 전위가 내부 전원 전압 (VDDIO) 보다 낮은 바이어스 전압 (Vbias (=VDDIO-2Vthn)) 이 되고, 그 이외의 기간, 즉, 인에이블 신호 (oe) 가 H 레벨인 기간 및/또는 출력 패드 (PADo) 가 내부 전원 전압 (VDDIO) 이하의 전압 레벨인 기간에는, 노드 bias 의 전위가 내부 전원 전압 (VDDIO) 이 된다.
〔동작〕
다음으로 본 실시예에 의한 트라이스테이트 출력 회로 (2) 의 동작에 관해서 설명한다. 이하에서는 인에이블 신호 (oe) 가 H 레벨에서 L 레벨로 천이함으로써 출력 패드 (PADo) 에 도시하지 않은 풀업 저항을 통해 외부 전원 전압 (VTT) 이 인가되는 경우 (이것을 경우 1 이라고 한다) 와, 인에이블 신호 (oe) 가 L 레벨일 때에 출력 패드 (PADo) 가 중간 전위로 된 경우 (이것을 경우 2 라고 한다) 의 동작에 관해서, 각각 예를 들어 설명한다.
·경우 1
우선, 인에이블 신호 (oe) 가 H 레벨에서 L 레벨로 천이함으로써 출력 패드 (PADo) 에 도시하지 않은 풀업 저항을 통해 외부 전원 전압 (VTT) 이 인가되는 경우의 동작을 예로 들어 설명한다.
이 동작의 초기 상태에서는 인버터 (72) 가 L 레벨을 출력하고, 인버터 (73) 가 H 레벨을 출력한다. 따라서, P-MOS 트랜지스터 (64) 의 게이트에는 바이어스 회로 (30) 로부터 출력된 내부 전원 전압 (VDDIO) 이 인가된다.
또한, P-MOS 트랜지스터 (64) 의 웰 전위는 플로팅 웰 충전 회로 (40) 에 의해 VDDIO 레벨까지 풀업되어 있다. 따라서, P-MOS 트랜지스터 (64) 는 소스 전위, 즉, 노드 (pg) 를 VDDIO 레벨까지 풀업한 후, 오프된 상태가 된다.
여기서, 인에이블 신호 (oe) 가 H 레벨에서 L 레벨로 천이하면, 2입력 NAND 회로 (61) 의 출력은 H 레벨이 된다. 그럼으로써, P-MOS 트랜지스터 (65) 의 게이트에 트랜스퍼 게이트 (50) 를 통해 H 레벨이 인가되기 때문에, 출력 패드 (PADo) 가 부정 상태 (하이 Z 상태) 가 된다. 본 동작 설명에서는, 이 때에, 출력 패드 (PADo) 에 도시하지 않은 풀업 저항을 통해 외부 전원 전압 (VTT) 이 인가되는 경우를 예로 든다. 즉, 출력 패드 (PADo) 의 전위가 VTT 레벨로 된 경우를 설명한다.
또한, 전술한 바와 같이 인에이블 신호 (oe) 가 H 레벨에서 L 레벨로 천이하면, 인버터 (72) 는 H 레벨을 출력하고, 인버터 (73) 는 L 레벨을 출력한다.
이와 같이 인버터 (72) 로부터 H 레벨이 출력되고, 인버터 (73) 로부터 L 레벨이 출력되면, 바이어스 회로 (30) 는 N-MOS 트랜지스터 (31 및 32) 를 온함으로써, 내부 전원 전압 (VDDIO) 보다 2배의 임계치 전압 (Vthn) 만큼 낮은 바이어스 전압 (Vbias (=VDDIO-2Vthn)) 을 노드 bias 에 출력한다.
또한, P-MOS 트랜지스터 (71) 는 게이트에 외부 전원 전압 (VTT) 이 인가되어, 플로팅 웰 (백게이트) 이 플로팅 웰 충전 회로 (40) 에 의해 VTT 레벨로까지 충전되기 때문에, 오프된다. 따라서, 노드 bias 의 전위는 바이어스 전위 (Vbias (=VDDIO-2Vthn)) 가 된다.
이 때, P-MOS 트랜지스터 (64) 의 웰 (백게이트) 은 플로팅 웰 충전 회로 (40) 를 통해 VTT 레벨로 충전되어 있다. 이 때문에, VDDIO 보다 낮은 바이어스 전압 (Vbias (=VDDIO-2Vthn)) 이 게이트에 인가된 P-MOS 트랜지스터 (64) 는, 게이트에 VDDIO 가 인가되고 있을 때와 비교하여 전류를 통과시키기 쉬운 상태가 된다. 따라서, 저항 (68) 및 P-MOS 트랜지스터 (64) 를 통해 노드 (pg) 에 신속하게 전류가 흘러들어온다. 그럼으로써, 노드 (pg), 즉, P-M0S 트랜지스터 (65) 의 게이트 전위가 VTT 레벨까지 신속하게 풀업된다. 그 결과, P-MOS 트랜지스터 (65) 의 게이트 전위, 백게이트 전위 및 드레인 전위 (출력 패드 (PADo) 의 전위에 상당) 가 모두 VTT 가 되기 때문에, P-MOS 트랜지스터 (65) 가 오프된다. 그럼으로써, 출력 패드 (PADo) 와 내부 전원 전압 (VDDIO) 을 연결하는 전류 패스가 차단되기 때문에, 출력 패드 (PADo) 로부터 P-MOS 트랜지스터 (65) 를 통해 내부 전원 전압 (VDDIO) 으로 전류가 흘러들어오는 것이 방지된다. 즉, 소비 전력의 증가가 방지된다.
또한, 노드 (pg) 의 전위가 VTT 레벨이 된 시점에서, P-MOS 트랜지스터 (64) 의 소스 전위와 드레인 전위와 웰 전위가 모두 VTT 레벨이 되기 때문에, P-MOS 트랜지스터 (64) 는 오프된다.
그 후, 예를 들어 출력 패드 (PADo) 의 전위가 중간 전위로 되면, P-MOS 트랜지스터 (71) 가 온되기 때문에, 노드 bias, 즉, P-MOS 트랜지스터 (64) 의 게이 트에는 내부 전원 전압 (VDDIO) 이 인가된다. 따라서, 상기와 같이 출력 패드 (PADo) 의 전위가 중간 전위로 되었다고 하더라도, P-MOS 트랜지스터 (64) 는 오프된 채이다. 그럼으로써, 2입력 NAND 회로 (61) 에 인가된 내부 전원 전압 (VDDIO) 으로부터 트랜스퍼 게이트 (50), P-MOS 트랜지스터 (64) 및 저항 (68) 을 통해 출력 패드 (PADo) 로 전류가 흘러나오는 것이 방지된다. 즉, 소비 전력의 증가가 방지된다.
·경우 2
다음으로, 인에이블 신호 (oe) 가 L 레벨일 때에 출력 패드 (PADo) 가 중간 전위로 된 경우의 동작을 예로 들어 설명한다.
이 동작에서는 2입력 NAND 회로 (61) 의 출력이 H 레벨이고, 2입력 NOR 회로 (63) 의 출력이 L 레벨이기 때문에, 출력 패드 (PADo) 는 부정 상태 (하이 Z 상태) 로 되어 있다. 본 동작 설명에서는, 이 때에, 출력 패드 (PADo) 의 전위가 중간 전위로 된 경우를 예로 든다.
출력 패드 (PADo) 에 인가된 중간 전위는 저항 (68) 을 통해 P-MOS 트랜지스터 (71) 의 게이트에 인가된다. 이 때, P-MOS 트랜지스터 (71) 의 웰 전위는 플로팅 웰 충전 회로 (40) 에 의해 VDDIO 레벨로 충전되어 있기 때문에, P-MOS 트랜지스터 (71) 가 온된다. 그럼으로써, 노드 (pg), 즉, P-MOS 트랜지스터 (64) 의 게이트에는 내부 전원 전압 (VDDIO) 이 인가된다.
이 때, P-MOS 트랜지스터 (64) 의 웰 전위는 플로팅 웰 충전 회로 (40) 에 의해 VDDIO 레벨로 충전되어 있다. 따라서, P-MOS 트랜지스터 (64) 의 드레인 에 중간 전위가 인가되었다 하더라도, P-MOS 트랜지스터 (64) 가 온되는 일은 없고, 그 결과, P-MOS 트랜지스터 (64) 및 저항 (68) 을 통해 출력 패드 (PADo) 에 DC 전류가 흘러들어오는 일이 없다. 그럼으로써, 소비 전력의 증가가 방지된다.
〔작용 효과〕
이상과 같이, 본 실시예는 인에이블 신호 (oe) 가 L 레벨로 되어 있는 기간에, 출력 패드 (PADo) 의 전위가 내부 전원 전압 (VDDIO) 보다 높은 전압 (VTT) 이 된 경우에, 바이어스 회로 (30) 가 동작함으로써 P-MOS 트랜지스터 (64) 의 게이트에 내부 전원 전압 (VDDIO) 보다 낮은 전압 (바이어스 전압 (Vbias=VDDIO-2Vthn)) 이 인가되는 구성이기 때문에, 실시예 1 과 마찬가지로, 인에이블 신호 (oe) 가 L 레벨로 천이하였을 때에, 저항 (68) 및 P-MOS 트랜지스터 (64) 를 통해, 출력 패드 (PADo) 와 내부 전원 전압 (VDDIO) 사이에 형성된 P-MOS 트랜지스터 (65) 의 게이트 전위를 외부 전원 전압 (VTT) 까지 신속하게 풀업할 수 있게 된다. 그럼으로써, 풀업시에 출력 패드 (PADo) 로부터 P-MOS 트랜지스터 (65) 를 통해 내부 전원 전압 (VDDIO) 측으로 전류가 흐르는 것을 방지할 수 있기 때문에, 소비 전력의 증대를 방지할 수 있게 된다.
또한, 본 실시예는 인에이블 신호 (oe) 가 L 레벨로서 또한 출력 패드 (PADo) 가 내부 전원 전압 (VDDIO) 보다 높은 전압 레벨인 기간에만, 바이어스 회로 (30) 가 동작하는, 즉, P-MOS 트랜지스터 (64) 가 전류를 흘리기 쉽게 하기 위한 바이어스 전압 (Vbias (=VDDIO-2Vthn)) 이 바이어스 회로 (30) 로부터 출력되 고, 이 기간 이외, 즉, 인에이블 신호 (oe) 가 H 레벨인 기간 및/또는 출력 패드 (PADo) 가 내부 전원 전압 (VDDIO) 이하의 전압 레벨인 기간에, P-MOS 트랜지스터 (64) 의 게이트에는 바이어스 회로 (30) 또는 P-MOS 트랜지스터 (71) 로부터 출력된 내부 전원 전압 (VDDIO) 이 인가되는 구성이다. 따라서, 출력 패드 (PADo) 가 부정 상태로 된 후에, 출력 패드 (PADo) 의 전위가 예를 들어 중간 전위로 되면, P-MOS 트랜지스터 (64) 의 게이트에는 내부 전원 전압 (VDDIO) 이 인가된다. 이 때문에, 출력 패드 (PADo) 가 부정 상태로 된 후에 출력 패드 (PADo) 의 전위가 예를 들어 중간 전위로 되었다고 하더라도, P-MOS 트랜지스터 (64) 가 온되는 일은 없다. 그럼으로써, 상기한 바와 같은 상황이더라도, 2입력 NAND 회로 (61) 에 인가된 내부 전원 전압 (VDDIO) 으로부터 트랜스퍼 게이트 (50), P-MOS 트랜지스터 (64) 및 저항 (68) 을 거친 전류 패스가 형성되는 것을 방지할 수 있다. 즉, 출력 패드 (PADo) 로 전류가 흘러 나가는 것을 방지할 수 있다. 그 결과, 소비 전력의 증대를 방지할 수 있게 된다.
또한, 본 실시예는 출력 패드 (PADo) 의 전위를 예를 들어 인버터 등과 같은 C-MOS (Complementary Metal 0xide Semiconductor) 의 게이트에서 받는 구성을 갖고 있지 않기 때문에, 출력 패드 (PADo) 의 전위가 예를 들어 중간 전위로 된 경우라도, 이것을 통해 내부 전원 전압 (VDDIO)-그라운드 간에 관통 전류가 흐르는 일이 없다. 그럼으로써, 소비 전력의 증대가 방지된다.
나아가 또, 본 실시예는 출력 패드 (PADo) 와 N-MOS 트랜지스터 (67) 사이에 Vt 하강시키기 위한 N-MOS 트랜지스터 (66) 가 형성된 구성이기 때문에, 출력 패드 (PADo) 의 전위가 내부 전원 전압 (VDDIO) 보다 높은 외부 전원 전압 (VTT) 이 된 경우라도, 출력 패드 (PADo) 의 전위를 구동하는 N-MOS 트랜지스터 (67) 가 파손되는 일이 없다.
이 외에, 본 실시예에 의하면, 이상과 같은 효과를 나타내는 트라이스테이트 출력 회로를 적은 회로수로 실현할 수 있다. 예를 들어, 본 실시예에 의한 트라이스테이트 출력 회로 (2) 는 실시예 1 에 의한 트라이스테이트 출력 회로 (1) 와 비교하여 적은 회로수로 동일한 효과를 실현하고 있다.
실시예 3
다음으로, 본 발명의 실시예 3 에 관해서 도면을 사용하여 상세히 설명한다. 그리고, 이하의 설명에 있어서, 실시예 1 또는 실시예 2 와 동일한 구성에 관해서는 동일한 부호를 붙이고 그 상세한 설명을 생략한다. 또한, 특별히 기재하지 않는 구성에 관해서는 실시예 1 또는 실시예 2 와 동일하다.
본 실시예에서는 실시예 2 에서 예시한 트라이스테이트 출력 회로 (2) 의 회로 구성을 사용하여, 입력 인터페이스 (이것도 입출력 회로이다) 인 허용 입력 회로 (3) 를 구성한 경우를 예로 들어 설명한다.
〔구성〕
도 4 는 본 실시예에 의한 허용 입력 회로 (3) 의 구성을 나타낸 회로도이다. 도 4 에 나타낸 바와 같이, 허용 입력 회로 (3) 는 바이어스 회로 (30) 와 플로팅 웰 충전 회로 (40) 와 트랜스퍼 게이트 (50) 와 2입력 NAND 회로 (61) 와 인버터 (72, 73, 82 및 83) 와 2입력 NOR 회로 (63) 와 P-MOS 트랜지스터 (64; 제 2 트랜지스터), P-MOS 트랜지스터 (65W; 제 1 트랜지스터) 및 P-MOS 트랜지스터 (71) 와 N-MOS 트랜지스터 (66; 제 4 트랜지스터), N-MOS 트랜지스터 (67; 제 5 트랜지스터) 및 N-MOS 트랜지스터 (81; 제 3 트랜지스터) 와 저항 (68) 을 갖고, 입력 패드 (PADi) (입력부) 로부터 입력된 입력 신호 패드를 출력 단자 Y 로부터 출력한다.
상기 구성에 있어서, 인버터 (72 및 73) 와 바이어스 회로 (30) 와 플로팅 웰 충전 회로 (40) 와 트랜스퍼 게이트 (50) 는 실시예 2 에 의한 트라이스테이트 출력 회로 (2) 에 있어서의 구성과 동일하다.
즉, 바이어스 회로 (30) 는 실시예 2 와 마찬가지로, N-MOS 트랜지스터 (31, 32, 33a∼33g), P-MOS 트랜지스터 (34) 및 트랜스퍼 게이트 (35) 를 갖고, 인버터 (72 및 73) 로부터 출력된 전압 레벨에 기초하여, 바이어스 전압 (Vbias) 을 노드 bias 에 인가한다. 단, 본 실시예에서는 인버터 (72) 의 입력에, 입력 단자 (OE; 도 1 또는 도 3 참조) 가 아니라, 내부 전원 전압 (VDDIO) (소정 전압) 이 접속된다. 따라서, 본 실시예에 의한 인버터 (72) 는 상시, L 레벨을 출력하고, 인버터 (73) 는 상시, H 레벨을 출력한다. 그 결과, 바이어스 회로 (30) 는 상시, 내부 전원 전압 (VDDIO) 을 노드 bias, 즉, P-MOS 트랜지스터 (64) 의 게이트에 인가한다.
또한, 플로팅 웰 충전 회로 (40) 는 실시예 2 와 마찬가지로, 3개의 P-MOS 트랜지스터 (41∼43) 를 갖고, P-MOS 트랜지스터 (64, 65W 및 71) 의 백게이트를 VDDIO 레벨 또는 입력 패드 (PADi) 에 인가된 외부 전원 전압 (VTT (>VDDIO)) 레벨 로 충전한다.
또, 트랜스퍼 게이트 (50) 는 실시예 2 와 마찬가지로, P-MOS 트랜지스터 (51) 와 N-MOS 트랜지스터 (52) 를 갖고, 입력 패드 (PADi) 의 전위에 기초하여 2입력 NAND 회로 (61) 의 출력과 P-MOS 트랜지스터 (65W) 의 게이트 사이를 도통/차단한다.
그밖의 구성을 설명한다. 본 실시예에 의한 허용 입력 회로 (3) 에서는 도 4 에 나타낸 바와 같이, 2입력 NAND 회로 (61) 의 일방의 입력에, 입력 단자 (A; (도 1 또는 도 3 참조)) 대신에, 내부 전원 전압 (VDDIO) 이 접속된다. 2입력 NAND 회로 (61) 의 타방의 입력에는 후술하는 인버터 (82) 의 출력이 접속된다. 따라서, 2입력 NAND 회로 (61) 는 인버터 (82) 의 출력이 H 레벨인 경우에만, L 레벨을 출력한다.
또한, 본 실시예에 의한 허용 입력 회로 (3) 는 트라이스테이트 출력 회로 (1 또는 2) 에 있어서의 인버터 (62) 가 삭제되고, 2입력 NOR 회로 (63) 의 일방의 입력에, 인버터 (62) 의 출력 (도 1 또는 도 3 참조) 대신에, 내부 전원 전압 (VDDIO) 이 접속된다. 2입력 NOR 회로 (63) 의 타방의 입력에는 2입력 NAND 회로 (61) 와 마찬가지로, 후술하는 인버터 (82) 의 출력이 접속되지만, 일방의 입력에 내부 전원 전압 (VDDIO) 이 인가되고 있기 때문에, 2입력 NOR 회로 (63) 는 항상 L 레벨을 출력한다.
2입력 NAND 회로 (61) 의 출력은 실시예 1 또는 2 와 마찬가지로, 트랜스퍼 게이트 (50) 를 통해, 입력 패드 (PADi) 의 전위를 구동하기 위한 P-MOS 트랜지스 터 (65W) 의 게이트에 접속된다.
이 P-MOS 트랜지스터 (65W) 는 실시예 1 또는 2 에 있어서의 P-MOS 트랜지스터 (65) 에 상당하는 구성이다. 단, 본 실시예에서는 예를 들어 실시예 1 또는 2 에서 채용한 P-MOS 트랜지스터 (65) 와 비교하여, 그 게이트폭이 좁고, 또한 게이트 길이가 긴 P-MOS 트랜지스터 (65W) 를 채용하고 있다.
또, 게이트폭이 좁다는 것은 게이트폭이 넓은 경우와 비교하여, P-M0S 트랜지스터의 전류를 흘리는 능력 (단, 동일 게이트 전위에 대한 능력. 이하, 이것을 구동력이라고 한다) 이 낮다는 것이다. 또한, 게이트 길이가 길다는 것은 게이트 길이가 짧은 경우와 비교하여, P-M0S 트랜지스터의 구동력이 낮다는 것이다. 즉, 본 실시예에서는 비교적 구동력이 낮은 P-MOS 트랜지스터 (65W) 가 사용되고 있다.
이러한 P-MOS 트랜지스터 (65W) 를 사용함으로써, 내부 전원 전압 (VDDIO) 과 입력 패드 (PADi) 사이에 비교적 큰 부하를 형성할 수 있게 되기 때문에, P-MOS 트랜지스터 (65W) 를 통해 입력 패드 (PADi) 로부터 내부 전원 전압 (VDDIO) 으로, 또는 P-MOS 트랜지스터 (65W) 를 통해 내부 전원 전압 (VDDIO) 으로부터 입력 패드 (PADi) 로 흘러들어오는 전류를 적게 할 수 있다.
또한, 2입력 NOR 회로 (63) 의 출력은 실시예 1 또는 2 와 마찬가지로, 입력 패드 (PADi) 의 전위를 구동하기 위한 N-MOS 트랜지스터 (67) 의 게이트에 접속된다.
이밖에, 도 4 에 나타낸 바와 같이, 입력 패드 (PADi) 는 N-MOS 트랜지스터 (81) 를 통해 인버터 (82) 의 입력에 접속된다. 바꾸어 말하면, 입력 패드 (PADi) 와 출력 단자 (Y) 사이에는 인버터 (82) 가 형성되어 있다.
입력 패드 (PADi) 와 인버터 (82) 사이에 형성된 N-MOS 트랜지스터 (81) 는 게이트에 내부 전원 전압 (VDDIO) 이 상시 인가되고 있다. 즉, 상시 온되어 있다. 이 N-MOS 트랜지스터 (81) 는 입력 패드 (PADi) 에서 보아 후단에 형성된 인버터 (82) 에 있어서의 특히 N-MOS 트랜지스터의 파손을 방지하기 위한 보호 소자이다. 즉, 본 실시예에 의한 허용 기능 중, 외부 전원 전압 (VTT) 을 인가할 수 있게 하는 기능을 실현하기 위한 회로 소자이다.
인버터 (82) 는 저항 (68) 을 통해 입력 패드 (PADi) 의 전위를 모니터하고 있지만, 특히 출력 패드 (PADi) 의 전위가 내부 전원 전압 (VDDIO (=3.3V)) 보다 높은 외부 전원 전압 (VTT (=5V)) 인 경우, 입력 패드 (PADi) 의 전위가 그대로 인버터 (82) 에 있어서의 N-MOS 트랜지스터의 게이트에 인가되면, 실시예 1 에 있어서 설명한 N-MOS 트랜지스터 (67) 또는 N-MOS 트랜지스터 (22c) 와 마찬가지로, 이 N-MOS 트랜지스터가 외부 전원 전압 (VTT) 에 견디지 못하고, 파손되어 버릴 가능성이 있다.
그래서, 도 4 에 나타낸 바와 같이, 통상 온되어 있는 N-MOS 트랜지스터 (81) 를 입력 패드 (PADi) 와 인버터 (82) 사이에 형성한다. 그럼으로써, N-MOS 트랜지스터 (81) 에 있어서 Vt 하강이 일어나기 때문에, 인버터 (82) 를 구성하는 N-MOS 트랜지스터의 게이트에 인가되는 전위가 입력 패드 (PADi) 에 인가된 외부 전압 (VTT) 보다 낮아진다.
이와 같이, N-MOS 트랜지스터 (81) 를 형성함으로써, 인버터 (82) 를 구성하는 N-MOS 트랜지스터의 게이트에 입력 패드 (PADi) 의 전위차가 그대로 인가되는 것이 회피되고, 그 결과, 인버터 (82) 의 특히 N-MOS 트랜지스터의 파손이 방지된다.
또한, N-MOS 트랜지스터 (81) 의 후단에 형성된 인버터 (82) 의 출력은 상기 기술한 바와 같이, 2입력 NAND 회로 (61) 의 타방의 입력과, 2입력 NOR 회로 (63) 의 타방의 입력에 각각 접속된다. 따라서, 2입력 NAND 회로 (61) 는 입력 패드 (PADi) 로부터 입력된 데이터가 H 레벨 (예를 들어 “1”인 데이터) 인 경우에만, L 레벨을 출력한다. 단, 2입력 NOR 회로 (63) 로부터는, 입력 패드 (PADi) 에 H 레벨 (예를 들어 “1”인 데이터) 이 입력된 경우라도, L 레벨 (예를 들어 “0”인 데이터) 이 입력된 경우라도, 모두 L 레벨을 출력한다. 따라서, 2입력 NOR 회로 (63) 의 출력이 게이트에 접속된 N-MOS 트랜지스터 (67) 는 항상 오프 상태가 된다.
또한, 인버터 (82) 의 출력, 즉, 입력 패드 (PADi) 로부터 입력된 데이터는 인버터 (83) 를 거침으로써, 원래의 데이터 (반전되어 있지 않은 데이터) 로 되돌려진 후, 출력 단자 (Y) 로부터 출력된다.
이밖의 구성은 실시예 1 또는 2 와 동일하기 때문에, 여기서는 상세한 설명을 생략한다.
〔동작〕
다음으로 본 실시예에 의한 허용 입력 회로 (3) 의 동작에 관해서 설명한다. 이하에서는 입력 패드 (PADi) 에 L 레벨의 신호 (예를 들어 “0”인 데이터) 가 입력된 경우 (이것을 경우 1 이라고 한다) 와, 입력 패드 (PADi) 에 H 레벨의 신호 (예를 들어 “1”인 데이터) 가 입력된 경우 (이것을 경우 2 라고 한다) 와, 입력 패드 (PADi) 에 내부 전원 전압 (VDDIO) 보다 높은 외부 전원 전압 (VTT) 이 인가된 경우 (이것을 경우 3 이라고 한다) 의 동작에 관해서, 각각 예를 들어 설명한다.
·경우 1
우선, 입력 패드 (PADi) 에 L 레벨의 신호 (예를 들어 “0”인 데이터) 가 입력된 경우의 동작을 예로 들어 설명한다.
이 동작에서는 인버터 (82) 에 저항 (68) 및 N-MOS 트랜지스터 (81) 를 통해 L 레벨이 입력되기 때문에, 인버터 (82) 는 H 레벨을 출력하고 있다. 따라서, 2입력 NAND 회로 (61) 는 L 레벨을 출력하고 있다. 그럼으로써, P-MOS 트랜지스터 (65W) 의 게이트에는 트랜스퍼 게이트 (50) 를 통해 L 레벨이 인가되어, P-MOS 트랜지스터 (65W) 가 온된다. 또, 출력 단자 (Y) 로부터는 인버터 (83) 의 출력, 즉, L 레벨이 출력되고 있다.
여기서, 본 실시예에 의한 P-MOS 트랜지스터 (65W) 는 전술한 바와 같이 구동력이 비교적 낮다. 따라서, 예를 들어 입력 패드 (PADi) 가 하이 Z 상태가 되었다고 하더라도, 구동력이 낮은 P-MOS 트랜지스터 (65W) 에는 미량의 전류밖에 흐르지 않는다. 이 때문에, 전원 전압 (VDDIO) 으로부터 P-MOS 트랜지스터 (65W) 를 통해 입력 패드 (PADi) 로는 미량의 전류밖에 흐르지 않고, 그럼으로써, 입력 패드 (PADi) 를 천천히 VDDIO 레벨까지 풀업시킬 수 있게 된다.
·경우 2
다음으로, 입력 패드 (PADi) 에 H (VDDIO) 레벨의 신호 (예를 들어 “1”인 데이터) 가 입력된 경우의 동작을 예로 들어 설명한다.
이 동작에서는 인버터 (82) 에 저항 (68) 및 N-MOS 트랜지스터 (81) 를 통해 H 레벨이 입력되기 때문에, 인버터 (82) 는 L 레벨을 출력하고 있다. 따라서, 2입력 NAND 회로 (61) 는 H 레벨을 출력하고 있다. 그럼으로써, P-MOS 트랜지스터 (65W) 의 게이트에는 트랜스퍼 게이트 (50) 를 통해 H 레벨이 인가되어, P-MOS 트랜지스터 (65W) 가 오프된다. 또, 출력 단자 (Y) 로부터는 인버터 (83) 의 출력, 즉, H 레벨이 출력되고 있다.
·경우 3
다음으로, 입력 패드 (PADi) 에 내부 전원 전압 (VDDIO) 보다 높은 외부 전원 전압 (VTT) 이 인가된 경우의 동작을 예로 들어 설명한다.
이 동작에서는 인버터 (82) 에 저항 (68) 및 N-MOS 트랜지스터 (81) 를 통해 H 레벨이 입력되기 때문에, 인버터 (82) 는 L 레벨을 출력하고 있다. 따라서, 2입력 NAND 회로 (61) 는 H 레벨을 출력하고 있다. 그럼으로써, P-MOS 트랜지스터 (65W) 의 게이트에는 트랜스퍼 게이트 (50) 를 통해 H 레벨이 인가되어, P-MOS 트랜지스터 (65W) 가 오프된다. 또, 출력 단자 (Y) 에서는 인버터 (83) 의 출력, 즉, H 레벨이 출력되고 있다.
이러한 경우이더라도, 전원 전압 (VDDIO) 과 입력 패드 (PADi) 사이에 구동 력이 낮은 P-MOS 트랜지스터 (65W) 를 형성함으로써, 이 P-MOS 트랜지스터 (65W) 에는 미량의 전류밖에 흐르지 않기 때문에, 예를 들어 입력 패드 (PADi) 에 내부 전원 전압 (VDDIO) 보다 높은 외부 전원 전압 (VTT) 이 인가되었다 하더라도, P-MOS 트랜지스터 (65W) 의 게이트 및 플로팅 웰이 모두 VTT 레벨로 충전되어 있기 때문에, P-MOS 트랜지스터 (65W) 는 오프 상태가 된다. 이 때문에, 입력 패드 (PADi) 로부터 P-MOS 트랜지스터 (65W) 를 통해 전원 전압 (VDDIO) 으로는 전류가 흐르지 않는다. 그럼으로써, 입력 패드 (PADi) 로부터 P-MOS 트랜지스터 (65W) 를 통해 내부 전원 전압 (VDDIO) 측으로 흐르는 전류를 저감할 수 있기 때문에, 소비 전력의 증대를 억제할 수 있게 된다.
또한, 노드 (pg) 의 전위가 VTT 레벨이 된 시점에서, P-MOS 트랜지스터 (64) 의 소스 전위와 드레인 전위와 웰 전위가 모두 VTT 레벨이 되기 때문에, P-MOS 트랜지스터 (64) 는 오프된다.
〔작용 효과〕
이상과 같이, 본 실시예는 전원 전압 (VDDIO) 과 입력 패드 (PADi) 사이에 구동력이 낮은 P-MOS 트랜지스터 (65W) 를 형성한 구성이기 때문에, 예를 들어 입력 패드 (PADi) 가 하이 Z 상태가 되었다고 하더라도, 구동력이 낮은 P-MOS 트랜지스터 (65W) 에는 미량의 전류밖에 흐르지 않는다. 이 때문에, 전원 전압 (VDDIO) 으로부터 P-MOS 트랜지스터 (65W) 를 통해 입력 패드 (PADi) 로는 미량의 전류밖에 흐르지 않고, 그럼으로써, 입력 패드 (PADi) 를 천천히 VDDIO 레벨까지 풀업시킬 수 있게 된다.
또한, 본 실시예는 전원 전압 (VDDIO) 과 입력 패드 (PADi) 사이에 구동력이 낮은 P-MOS 트랜지스터 (65W) 를 형성한 구성이기 때문에, 이 P-MOS 트랜지스터 (65W) 에는 미량의 전류밖에 흐르지 않는다. 이 때문에, 예를 들어 입력 패드 (PADi) 에 내부 전원 전압 (VDDIO) 보다 높은 외부 전원 전압 (VTT) 이 인가되었다 하더라도, P-MOS 트랜지스터 (65W) 의 게이트 및 플로팅 웰이 모두 VTT 레벨로 충전되어 있기 때문에, P-MOS 트랜지스터 (65W) 는 오프 상태가 된다. 이 때문에, 입력 패드 (PADi) 로부터 P-MOS 트랜지스터 (65W) 를 통해 전원 전압 (VDDIO) 으로는 전류가 흐르지 않는다. 그럼으로써, 입력 패드 (PADi) 로부터 P-MOS 트랜지스터 (65W) 를 통해 내부 전원 전압 (VDDI0) 측으로 흐르는 전류를 저감할 수 있기 때문에, 소비 전력의 증대를 억제할 수 있게 된다.
또, 본 실시예는 입력 패드 (PADi) 에 내부 전원 전압 (VDDIO) 보다 높은 외부 전원 전압 (VTT) 이 인가된 후에, 예를 들어 출력 패드 (PADi) 의 전위가 중간 전위가 되었다고 하더라도, 노드 bias, 즉, P-MOS 트랜지스터 (64) 의 게이트에는 내부 전원 전압 (VDDIO) 이 인가됨으로써, 이것이 오프된 채로 되는 구성이기 때문에, 2입력 NAND 회로 (61) 에 인가된 내부 전원 전압 (VDDIO) 으로부터 트랜스퍼 게이트 (50), P-MOS 트랜지스터 (64) 및 저항 (68) 을 통해 입력 패드 (PADi) 로 전류가 흘러나오지 않아, 소비 전력의 증가가 방지된다.
이밖에, 본 실시예에 의하면, 이상과 같은 효과를 나타내는 허용 입력 회로를, 적은 회로수로 실현할 수 있다.
실시예 4
다음으로, 본 발명의 실시예 4 에 관해서 도면을 사용하여 상세히 설명한다. 그리고, 이하의 설명에 있어서, 실시예 1∼실시예 3 중 어느 하나와 동일한 구성에 관해서는 동일한 부호를 붙이고 그 상세한 설명을 생략한다. 또한, 특별히 기재하지 않는 구성에 관해서는 실시예 1∼3 중 어느 하나와 동일하다.
본 실시예에서는 실시예 1 에서 예시한 트라이스테이트 출력 회로 (1) 와 실시예 3 에서 예시한 허용 입력 회로 (3) 를 사용하여, 입출력 인터페이스인 쌍방향 회로 (이것도 입출력 회로이다) 를 구성한 경우를 예로 들어 설명한다.
〔구성〕
도 5 는 본 실시예에 의한 쌍방향 회로 (4) 의 구성을 나타내는 등가 회로도이다. 도 5 에 나타낸 바와 같이, 쌍방향 회로 (4) 는 실시예 1 에 의한 트라이스테이트 출력 회로 (1) 와 실시예 3 에 의한 허용 입력 회로 (3) 를 갖고, 트라이스테이트 출력 회로 (1) 의 출력 패드 (PADo) 와 허용 입력 회로 (3) 의 입력 패드 (PADi) 가 접속된 구성을 갖는다. 또, 이 접속 부분은 입출력 패드 (PAD) 로서 기능한다.
트라이스테이트 출력 회로 (1) 의 구성은 실시예 1 과 동일하다. 또한, 허용 입력 회로 (3) 의 구성도 실시예 3 과 동일하다. 따라서, 여기서는 이들의 상세한 설명을 생략한다.
〔동작〕
또한, 본 실시예에 의한 쌍방향 회로 (4) 에 있어서의 트라이스테이트 출력 회로 (1) 의 동작은 실시예 1 에서 설명한 동작과 동일하기 때문에, 여기서는 설명 을 생략한다. 단, 인에이블 신호 (oe) 는 예를 들어 허용 입력 회로 (3) 가 동작할 때에 L 레벨로 된다. 그럼으로써, 트라이스테이트 출력 회로 (1) 의 동작시와 허용 입력 회로 (3) 의 동작시를 분리할 수 있다. 또한, 쌍방향 회로 (4) 에 있어서의 허용 입력 회로 (3) 의 동작은 실시예 3 에서 설명한 동작과 동일하기 때문에, 여기서는 설명을 생략한다.
〔작용 효과〕
이상과 같이, 본 실시예에 의하면, 실시예 1 에 의한 트라이스테이트 출력 회로 (1) 와 실시예 3 에 의한 허용 입력 회로 (3) 를 조합함으로써, 이들의 효과를 갖는 쌍방향 회로 (4) 를 실현할 수 있다.
실시예 5
다음으로, 본 발명의 실시예 5 에 관해서 도면을 사용하여 상세히 설명한다. 그리고, 이하의 설명에 있어서, 실시예 1∼실시예 4 중 어느 하나와 동일한 구성에 관해서는 동일한 부호를 붙이고 그 상세한 설명을 생략한다. 또한, 특별히 기재하지 않는 구성에 관해서는 실시예 1∼4 중 어느 하나와 동일하다.
본 실시예에서는 실시예 2 에서 예시한 트라이스테이트 출력 회로 (2) 와 실시예 3 에서 예시한 허용 입력 회로 (3) 를 사용하여, 입출력 인터페이스인 쌍방향 회로 (이것도 입출력 회로이다) 를 구성한 경우를 예로 들어 설명한다.
〔구성〕
도 6 은 본 실시예에 의한 쌍방향 회로 (5) 의 구성을 나타내는 등가 회로도이다. 도 6 에 나타낸 바와 같이, 쌍방향 회로 (5) 는 실시예 2 에 의한 트라 이스테이트 출력 회로 (2) 와 실시예 3 에 의한 허용 입력 회로 (3) 를 갖고, 트라이스테이트 출력 회로 (2) 의 출력 패드 (PADo) 와 허용 입력 회로 (3) 의 입력 패드 (PADi) 가 접속된 구성을 갖는다. 또, 이 접속 부분은 입출력 패드 (PAD) 로서 기능한다.
트라이스테이트 출력 회로 (2) 의 구성은 실시예 2 와 동일하다. 또한, 허용 입력 회로 (3) 의 구성도 실시예 3 과 동일하다. 따라서, 여기서는 이들의 상세한 설명을 생략한다.
〔동작〕
또한, 본 실시예에 의한 쌍방향 회로 (5) 에 있어서의 트라이스테이트 출력 회로 (2) 의 동작은 실시예 2 에서 설명한 동작과 동일하기 때문에, 여기서는 설명을 생략한다. 단, 인에이블 신호 (oe) 는 예를 들어 허용 입력 회로 (3) 가 동작할 때에 L 레벨로 된다. 그럼으로써, 트라이스테이트 출력 회로 (2) 의 동작시와 허용 입력 회로 (3) 의 동작시를 분리할 수 있다. 또한, 쌍방향 회로 (5) 에 있어서의 허용 입력 회로 (3) 의 동작은 실시예 3 에서 설명한 동작과 동일하기 때문에, 여기서는 설명을 생략한다.
〔작용 효과〕
이상과 같이, 본 실시예에 의하면, 실시예 2 에 의한 트라이스테이트 출력 회로 (2) 와 실시예 3 에 의한 허용 입력 회로 (3) 를 조합함으로써, 이들의 효과를 갖는 쌍방향 회로 (5) 를 실현할 수 있다.
실시예 6
다음으로, 본 발명의 실시예 6 에 관해서 도면을 사용하여 상세히 설명한다. 그리고, 이하의 설명에 있어서, 실시예 1∼실시예 5 중 어느 하나와 동일한 구성에 관해서는 동일한 부호를 붙이고 그 상세한 설명을 생략한다. 또한, 특별히 기재하지 않는 구성에 관해서는 실시예 1∼5 중 어느 하나와 동일하다.
상기 실시예 4∼6 중 어느 하나에 의한 쌍방향 회로 (4∼8) 는 도 7(a) 또는 7(b) 에 나타낸 바와 같이, 1칩화된 반도체 입출력 장치 (9) 에 내장된다. 이 반도체 입출력 장치 (9) 는 예를 들어 도 7(a) 또는 7(b) 에 나타낸 바와 같이, 종래의 입력 회로 (101) 와 출력 회로 (103) 로 이루어지는 쌍방향 회로 (104) 가 내장된 반도체 입출력 장치 (109) 나 종래의 출력 회로 (101) 가 내장된 반도체 입출력 장치 (110) 등과 조합하여 사용할 수 있다.
또, 상기 실시예 1∼6 은 본 발명을 실시하기 위한 예에 지나지 않고, 본 발명이 이들에 한정되는 것은 아니라, 이들의 실시예를 여러 가지로 변형하는 것은 본 발명의 범위 내이고, 또한 본 발명의 범위 내에서, 다른 여러 가지의 실시예가 가능한 것은 상기 기재로부터 자명하다.
본 발명에 의하면, 소비 전력의 증대를 방지할 수 있는 입출력 회로 및 반도체 입출력 장치를 실현할 수 있다. 즉, 본 발명에 기초함으로써, 예를 들어 출력을 신속하게 외부 전압으로 풀업할 수 있음과 함께, 출력이 부정 상태가 된 경우라도 출력을 받는 인버터에 관통 전류가 흐르는 것을 방지할 수 있는 입출력 회로 및 반도체 입출력 장치를 실현할 수 있다.

Claims (26)

  1. 소정 신호에 기초하여 출력부를 구동하는 제 1 트랜지스터,
    상기 제 1 트랜지스터의 게이트에 접속된 노드의 전위를 제어하기 위한 제 2 트랜지스터,
    상기 소정 신호의 신호 레벨이 천이하였을 때에 소정 시간폭의 펄스를 출력하는 펄스 발생 회로, 및
    상기 펄스가 출력되고 있는 기간에, 상기 제 2 트랜지스터를 제어하기 위한 바이어스 전압을 생성하고, 그 바이어스 전압을 상기 제 2 트랜지스터의 게이트에 인가하는 바이어스 회로를 구비하는 것을 특징으로 하는 입출력 회로.
  2. 제 1 항에 있어서,
    상기 제 1 및 제 2 트랜지스터는 p채널형 트랜지스터이며,
    상기 바이어스 회로는, 내부 전압보다 낮은 전위를 갖는 상기 바이어스 전압을 출력하는 것을 특징으로 하는 입출력 회로.
  3. 제 1 항에 있어서,
    상기 제 1 및 제 2 트랜지스터는 p채널형 트랜지스터이며,
    상기 바이어스 회로는, 내부 전압과 상기 제 2 트랜지스터의 게이트 사이에 접속된 2개의 n채널형 트랜지스터를 가지며, 상기 펄스가 출력되고 있는 기간에, 내부 전압보다 상기 2개의 n채널형 트랜지스터의 임계치 전압만큼 낮은 상기 바이어스 전압을 출력하는 것을 특징으로 하는 입출력 회로.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 바이어스 회로는, 상기 펄스가 출력되고 있지 않는 기간에, 상기 제 2 트랜지스터의 게이트에 내부 전압을 인가하는 것을 특징으로 하는 입출력 회로.
  5. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 펄스가 출력되고 있는 기간에, 상기 출력부의 전위를 판정하여, 그 판정 결과에 기초하여 상기 바이어스 회로로부터 상기 바이어스 전압을 출력시키기 위한 전압을 출력하는 전위 판정 출력 회로를 추가로 구비하며,
    상기 바이어스 회로는, 상기 전위 판정 출력 회로로부터 출력된 상기 전압에 기초하여 상기 바이어스 전압을 출력하는 것을 특징으로 하는 입출력 회로.
  6. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 펄스가 출력되고 있는 기간에, 상기 출력부의 전위를 판정하여, 그 판정 결과에 기초하여 상기 바이어스 회로로부터 상기 바이어스 전압을 출력시키기 위한 전압을 출력하는 전위 판정 출력 회로를 추가로 구비하며,
    상기 바이어스 회로는, 상기 전위 판정 출력 회로로부터 출력된 상기 전압에 기초하여, 상기 제 2 트랜지스터의 게이트에 내부 전압을 인가하는 것을 특징으로 하는 입출력 회로.
  7. 제 5 항에 있어서,
    상기 전위 판정 출력 회로는, 상기 펄스가 출력되고 있는 기간에만 동작하는 클록 인버터를 사용하여 상기 출력부의 전위를 판정하는 것을 특징으로 하는 입출력 회로.
  8. 제 5 항에 있어서,
    상기 전위 판정 출력 회로는 내부 전압과 접지 전위 사이에 직렬로 접속된 적어도 3개의 트랜지스터를 가지며,
    상기 펄스 발생 회로는, 입력단에 형성된 제 1 인버터와, 출력단에 형성된 배타적 논리곱 회로와, 상기 제 1 인버터의 출력과 상기 배타적 논리곱 회로의 일방의 입력 사이에 직렬로 형성된 홀수개의 제 2 인버터와, 상기 배타적 논리곱 회로의 출력에 접속된 제 3 인버터를 가지며,
    상기 3개의 트랜지스터 중 적어도 1개는, 상기 배타적 논리곱 회로의 출력 또는 상기 제 3 인버터의 출력에 게이트가 접속됨으로써, 상기 펄스가 출력되고 있지 않는 기간에, 내부 전압과 접지 전위 사이를 차단하는 것을 특징으로 하는 입출력 회로.
  9. 제 6 항에 있어서,
    상기 클록 인버터의 입력단에 형성된 n채널형 트랜지스터를 추가로 구비하는 것을 특징으로 하는 입출력 회로.
  10. 제 1 항 내지 제 7 항, 제 9 항 중 어느 한 항에 있어서,
    상기 펄스 발생 회로는, 입력단에 형성된 제 1 인버터와, 출력단에 형성된 배타적 논리곱 회로와, 상기 제 1 인버터의 출력과 상기 배타적 논리곱 회로의 일방의 입력 사이에 직렬로 형성된 홀수개의 제 2 인버터를 갖는 것을 특징으로 하는 입출력 회로.
  11. 제 1 항 내지 제 10 항 중 어느 한 항에 있어서,
    소정 신호에 기초하여 출력부를 구동하는 n채널형 제 3 트랜지스터, 및
    상기 제 3 트랜지스터와 상기 출력부 사이에 형성된 n채널형 제 4 트랜지스터를 추가로 구비하는 것을 특징으로 하는 입출력 회로.
  12. 제 1 항 내지 제 11 항 중 어느 한 항에 있어서,
    상기 제 2 트랜지스터는 플로팅 웰 기판 상에 형성되어 있으며,
    상기 출력부의 전위에 기초하여 상기 제 2 트랜지스터의 플로팅 웰을 충전하는 플로팅 웰 충전 회로를 추가로 구비하는 것을 특징으로 하는 입출력 회로.
  13. 소정 신호에 기초하여 출력부를 구동하는 제 1 트랜지스터,
    상기 제 1 트랜지스터의 게이트에 접속된 노드의 전위를 제어하기 위한 제 2 트랜지스터,
    상기 소정 신호의 신호 레벨에 기초하여 상기 제 2 트랜지스터를 제어하기 위한 바이어스 전압을 생성하고, 그 바이어스 전압을 상기 제 2 트랜지스터의 게이트에 인가하는 바이어스 회로, 및
    상기 출력부의 전위에 기초하여 상기 제 2 트랜지스터의 게이트에 인가하는 전압을 전환하는 제 3 트랜지스터를 구비하는 것을 특징으로 하는 입출력 회로.
  14. 제 13 항에 있어서,
    상기 제 1 및 제 2 트랜지스터는 p채널형 트랜지스터이며,
    상기 바이어스 회로는, 내부 전압보다 낮은 전위를 갖는 상기 바이어스 전압을 출력하는 것을 특징으로 하는 입출력 회로.
  15. 제 13 항에 있어서,
    상기 제 1 및 제 2 트랜지스터는 p채널형 트랜지스터이며,
    상기 바이어스 회로는, 내부 전압과 상기 제 2 트랜지스터의 게이트 사이에 접속된 2개의 n채널형 트랜지스터를 가지며, 상기 소정 신호의 신호 레벨에 기초하여, 내부 전압보다 상기 2개의 n채널형 트랜지스터의 임계치 전압만큼 낮은 상기 바이어스 전압을 출력하는 것을 특징으로 하는 입출력 회로.
  16. 제 13 항 내지 제 15 항 중 어느 한 항에 있어서,
    상기 제 3 트랜지스터는, 상기 출력부의 전위가 내부 전압보다 낮은 경우, 상기 제 2 트랜지스터의 게이트에 인가하는 전압을 내부 전압으로 전환하는 것을 특징으로 하는 입출력 회로.
  17. 제 13 항 내지 제 16 항 중 어느 한 항에 있어서,
    소정 신호에 기초하여 출력부를 구동하는 n채널형 제 4 트랜지스터, 및
    상기 제 4 트랜지스터와 상기 출력부 사이에 형성된 n채널형 제 5 트랜지스터를 추가로 구비하는 것을 특징으로 하는 입출력 회로.
  18. 제 13 항 내지 제 17 항 중 어느 한 항에 있어서,
    상기 제 2 트랜지스터는 플로팅 웰 기판 상에 형성되어 있으며,
    상기 출력부의 전위에 기초하여 상기 제 2 트랜지스터의 플로팅 웰을 충전하는 플로팅 웰 충전 회로를 추가로 구비하는 것을 특징으로 하는 입출력 회로.
  19. 신호의 입력부에 접속된 제 1 트랜지스터,
    상기 제 1 트랜지스터의 게이트에 접속된 노드의 전위를 제어하기 위한 제 2 트랜지스터, 및
    소정 전압에 기초하여 상기 제 2 트랜지스터를 제어하기 위한 바이어스 전압을 생성하여, 그 바이어스 전압을 상기 제 2 트랜지스터의 게이트에 인가하는 바이 어스 회로를 구비하는 것을 특징으로 하는 입출력 회로.
  20. 제 19 항에 있어서,
    상기 입력부와 출력 단자 사이에 형성된 인버터,
    일방의 입력에 내부 전압이 인가되고, 타방의 입력에 상기 인버터의 출력이 접속된 배타적 논리곱 회로, 및
    상기 제 1 트랜지스터의 게이트와 상기 배타적 논리곱 회로 사이에 형성되며, 상기 입력부의 전위에 기초하여 상기 제 1 트랜지스터의 게이트와 상기 배타적 논리곱 회로의 접속을 도통/차단하는 트랜스퍼 게이트를 구비하는 것을 특징으로 하는 입출력 회로.
  21. 제 20 항에 있어서,
    상기 입력부와 상기 인버터 사이에 형성된 n채널형 제 3 트랜지스터를 구비하는 것을 특징으로 하는 입출력 회로.
  22. 제 19 항 내지 제 21 항 중 어느 한 항에 있어서,
    상기 입력부에 접속된 n채널형 제 4 트랜지스터, 및
    상기 제 3 트랜지스터와 상기 출력부 사이에 형성된 n채널형 제 5 트랜지스터를 추가로 구비하는 것을 특징으로 하는 입출력 회로.
  23. 제 19 항 내지 제 22 항 중 어느 한 항에 있어서,
    상기 제 1 트랜지스터는, 상기 제 2 트랜지스터와 비교하여, 게이트폭이 좁고 또한 게이트 길이가 긴 것을 특징으로 하는 입출력 회로.
  24. 제 19 항 내지 제 23 항 중 어느 한 항에 있어서,
    상기 제 2 트랜지스터는 플로팅 웰 기판 상에 형성되어 있으며,
    상기 입력부의 전위에 기초하여 상기 제 2 트랜지스터의 플로팅 웰을 충전하는 플로팅 웰 충전 회로를 추가로 구비하는 것을 특징으로 하는 입출력 회로.
  25. 제 1 항 내지 제 18 항 중 어느 한 항에 기재된 상기 입출력 회로, 및
    제 19 항 내지 제 24 항 중 어느 한 항에 기재된 상기 입출력 회로를 구비하는 것을 특징으로 하는 입출력 회로.
  26. 제 1 항 내지 제 18 항 중 어느 한 항에 기재된 상기 입출력 회로와, 제 19 항 내지 제 24 항 중 어느 한 항에 기재된 상기 입출력 회로 중 적어도 어느 하나가 칩 상에 형성된 것을 특징으로 하는 반도체 입출력 장치.
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