まず、本発明による実施例1について図面を用いて詳細に説明する。本実施例では、本発明による入出力回路として、出力端子に動作電圧よりも高い外部電源電圧を印加可能とし、また、出力電位を外部電源電圧までプルアップ可能とするトレラント機能を有するトライステート出力回路を例に挙げる。このトライステート出力回路は、出力インタフェースである。
〔構成〕
図1は本実施例によるトライステート出力回路1の構成を示す回路図である。図1に示すように、トライステート出力回路1は、ワンショットパルス発生回路10とOE・PAD電位判定回路20とバイアス回路30とフローティングウェル充電回路40とトランスファゲート50と2入力排他的論理積回路(以下、2入力NAND回路と言う)61とインバータ62と2入力排他的論理和回路(以下、2入力NOR回路と言う)63とP−MOSトランジスタ64(第2トランジスタ)および65(第1トランジスタ)とN−MOSトランジスタ66(第3トランジスタ)および67(第4トランジスタ)と抵抗68とを有し、入力端子Aから入力された入力信号aを出力パッドPADo(出力部)から出力する。
ただし、トライステート出力回路1には、アウトプットイネーブル信号(所定信号)oeに基づいて出力を許可または不許可とする構成が設けられている。すなわち、例えば入力端子OEにHレベルのイネーブル信号oe(ここでは出力をイネーブルとするための信号とする)が入力された場合、トライステート出力回路1は入力端子Aに入力された入力信号aを出力パッドPADoから出力する(出力許可)。例えば、入力端子OEにLレベルのイネーブル信号oe(ここでは出力をディスイネーブルとするための信号とする)が入力された場合、トライステート出力回路1は出力を不定状態、すなわちハイインピーダンス(以下、単にハイZ状態と言う)とし、出力パッドPADoからの出力を遮断する(出力不許可)。
トライステート出力回路1の構成をより詳細に説明する。図1に示すように、入力端子Aは、トライステート出力回路1の入力段に設けられた2入力NAND回路61の一方の入力と2入力NOR回路63の一方の入力とにそれぞれ接続される。2入力NAND回路61の他方の入力には入力端子OEが接続される。したがって、2入力NAND回路61は、入力信号aとイネーブル信号oeとが共にHレベルであるときのみ、Lレベルを出力する。2入力NAND回路61の出力は、トライステート出力回路1の出力段に設けられたP−MOSトランジスタ65のゲートに、後述するトランスファゲート50を介して接続される。
また、2入力NOR回路63の他方の入力にはインバータ62を介して入力端子OEが接続される。したがって、2入力NOR回路63は、入力信号aがLレベルであってイネーブル信号oeがHレベル(インバータ62の出力がLレベル)であるときのみ、Hレベルを出力する。2入力NOR回路63の出力は、トライステート出力回路1の出力段に設けられたN−MOSトランジスタ67のゲートに接続される。
トライステート出力回路1の出力段には、2入力NAND回路61の出力が後述するトランスファゲート50を介してゲートに接続されたP−MOSトランジスタ65と、2入力NOR回路63の出力がゲートに接続されたN−MOSトランジスタ67とが設けられている。このP−MOSトランジスタ65およびN−MOSトランジスタ67は、出力パッドPADoを駆動するためのトランジスタである。
P−MOSトランジスタ65およびN−MOSトランジスタ67の動作を具体的に説明すると、イネーブル信号oeおよび入力信号aが共にHレベルであるとき、P−MOSトランジスタ65のゲートには2入力NAND回路61から出力されたLレベルがトランスファゲート50を介して印加される。これにより、P−MOSトランジスタ65がオンし、出力パッドPADoと内部電源電圧VDDIOが印加された電源ライン(以下、単に内部電源電圧VDDIOと言う)とが短絡されるため、出力パッドPADoの電位がHレベルとなる。この際、2入力NOR回路63からはLレベルが出力されているため、N−MOSトランジスタ67はオフしている。
また、イネーブル信号oeがHレベルであり且つ入力信号aがLレベルであるとき、N−MOSトランジスタ67のゲートには2入力NOR回路63から出力されたHレベルが印加される。これにより、N−MOSトランジスタ67がオンし、出力パッドPADoがN−MOSトランジスタ66および67を介して接地されるため、出力パッドPADoの電位がLレベルとなる。この際、2入力NAND回路61からはHレベルが出力されているため、P−MOSトランジスタ65はオフしている。
さらに、イネーブル信号oeがLレベルであるときは、2入力NAND回路61がHレベルを出力し、2入力NOR回路63がLレベルを出力する。このため、P−MOSトランジスタ65およびN−MOSトランジスタ67がオフし、出力パッドPADoがハイZ状態となる。
なお、P−MOSトランジスタ65のフローティングウェルの電位(以下、単にウェル電位と言う)、すなわちバックゲートの電位は、後述するフローティングウェル充電回路40によりVDDIOレベルもしくは外部電源電圧(これをVTTとする)レベルまで充電される。フローティングウェル充電回路40については、後述において触れる。また、本説明では、内部電源電圧VDDIOを例えば3.3V(ボルト)とし、外部電源電圧VTTを例えば5Vとする。
また、N−MOSトランジスタ67とグランドとの間に設けられたN−MOSトランジスタ66(図1参照)は、ゲートに内部電源電圧VDDIOが常時印加されている。すなわち、常時オンしている。
このN−MOSトランジスタ66は、N−MOSトランジスタ67の破損を防止するための保護素子である。すなわち、本実施例によるトレラント機能のうち、外部電源電圧VTTを印加可能とする機能を実現するための回路素子である。
例えば、出力パッドPADoに内部電源電圧VDDIO(=3.3V)よりも高い外部電源電圧VTT(=5V)が印加されている場合、外部電源電圧VTTと接地電位との電位差(すなわち外部電源電圧VTT=5V)がそのままN−MOSトランジスタ67のドレイン−ソース間にかかると、N−MOSトランジスタ67がこの電位差に耐えられず、破損してしまう可能性がある。
そこで、図1に示すように、ノーマリーオンしているN−MOSトランジスタ66を出力パッドPADoとN−MOSトランジスタ67との間に設ける。これにより、N−MOSトランジスタ67のドレインに印加される電圧が、N−MOSトランジスタ66のゲートに印加された電圧からN−MOSトランジスタ66のしきい値電圧Vthn分低減した電圧となるため(いわゆるVt落ち)、N−MOSトランジスタ67のドレイン−ソース間に出力パッドPADo−グランド間の電位差がそのまま印加されることを回避できる。結果、N−MOSトランジスタ67の破損を防止することが可能となる。
また、図1に示すように、入力端子OEから入力されたイネーブル信号oeは、ワンショットパルス発生回路10にも入力される。ワンショットパルス発生回路10は、イネーブル信号oeがHレベルからLレベルに遷移した際に所定時間幅のパルス状の信号(以下で言うところのパルス信号oe5および−oe5に相当)を出力するための手段として機能する。
このワンショットパルス発生回路10は、図1に示すように、インバータ11(第1インバータ)と奇数個(図1では3つ)のインバータ12,13および14(第2インバータ)と2入力NAND回路15とインバータ16(第3インバータ)とを有する。なお、インバータ11と2入力NAND回路15との間に直列に設けられるインバータ(図1ではインバータ12〜14)の数は、後述するパルス信号oe5および−oe5の時間幅を決定するための要素である。このインバータの数は、図1で例示した3つに限らず、必要に応じて種々変更することができる。ただし、本実施例によるワンショットパルス発生回路10は2入力NAND回路15を用いてパルス信号oe5を生成しているため、上記のインバータの数は奇数個である必要がある。
ワンショットパルス発生回路10におけるインバータ11は、当該ワンショットパルス発生回路10の入力段に設けられる。入力端子OEから入力されたイネーブル信号oeは、まずこのインバータ11の入力に入力される。インバータ11の出力は2つに分岐される。分岐の一方は、ワンショットパルス発生回路10の出力段に設けられた2入力NAND回路15の一方の入力に接続される。分岐の他方は、インバータ12、13および14を介して、同じく2入力NAND回路15の他方の入力に接続される。
ここで、ワンショットパルス発生回路10に入力されるイネーブル信号oeと、各インバータ11,12,13および14がそれぞれ出力する信号oe1,oe2,oe3およびoe4と、2入力NAND回路15が出力するパルス信号oe5との波形を図2に示す。
図2に示すように、入力端子OEからは例えばHレベルからLレベルへ変化するイネーブル信号oe、すなわち出力をイネーブルからディスイネーブルとする際の信号状態が入力される。このイネーブル信号oeはインバータ11において反転された後(図2における信号oe1参照)、インバータ12および2入力NAND回路15の一方の入力に入力される。
ただし、インバータ11を通過する信号は遅延を受ける。後述する動作では、これと同様にインバータ12、13および14を通過する信号も遅延を受ける。ここでは、各インバータ11,12,13および14による遅延時間をそれぞれtdiとする。したがって、図2に示すように、信号oe1のアップエッジはイネーブル信号oeのダウンエッジよりも遅延時間tdiだけ遅れる。同様に、インバータ12、13および14を通過する信号も回路的な遅延を受けるため、信号oe2のダウンエッジは信号oe1のアップエッジよりも遅延時間tdiだけ遅れ、信号oe3のアップエッジは信号oe2のダウンエッジよりも遅延時間tdiだけ遅れ、信号oe4のダウンエッジは信号oe3のアップエッジよりも遅延時間tdiだけ遅れる。
この結果、2入力NAND回路15の他方の入力には、2入力NAND回路15の一方の入力に入力された信号oe1のアップエッジよりも3×tdiだけダウンエッジが遅れた信号oe4が入力される。換言すれば、信号oe4は信号oe1よりも3×tdi遅れて2入力NAND回路15に入力される。
2入力NAND回路15は、信号oe1と信号oe4との論理積を取るため、遅延時間の合計分だけの時間幅(3×tdi)を持つパルス信号oe5を出力する(図2参照)。ただし、2入力NAND回路15自体による回路的な遅延が存在するため、この遅延時間をtdaとすると、パルス信号oe5のダウンエッジは信号oe1のアップエッジよりも遅延時間tdaだけ遅れ、パルス信号oe5のアップエッジは信号oe4のアップエッジよりも遅延時間tdaだけ遅れる(図2参照)。
図1に戻り、回路構成を説明する。ワンショットパルス発生回路10の2入力NAND回路15から出力されたパルス信号oe5は、図1に示すように、そのままOE・PAD電位判定回路20に入力されると共に、インバータ16を介することで反転された後、OE・PAD電位判定回路20に入力される。
この構成を具体的に説明する。ワンショットパルス発生回路10の出力段に設けられた2入力NAND回路15の出力は分岐される。分岐の一方は、OE・PAD電位判定回路20における2入力NOR回路24の一方の入力と、同じくOE・PAD電位判定回路20におけるクロックドインバータ22を構成するP−MOSトランジスタ22aのゲートとに接続される。すなわち、パルス信号oe5はOE・PAD電位判定回路20における2入力NOR回路24の一方の入力と、クロックドインバータ22の動作/不動作を制御するためのP−MOSトランジスタ22aの制御端子(ゲート)とにそれぞれ入力される。
また、分岐の他方は、インバータ16を介した後、同じくOE・PAD電位判定回路20におけるクロックドインバータ22を構成するN−MOSトランジスタ22dのゲートと、同じくOE・PAD電位判定回路20におけるP−MOSトランジスタ23のゲートとにそれぞれ接続される。すなわち、反転されたパルス信号oe5(以下、単にパルス信号−oe5と言う)はクロックドインバータ22の動作/不動作を制御するためのN−MOSトランジスタ22dの制御端子(ゲート)と、クロックドインバータ22が不動作の際に2入力NOR回路24の他方の入力に内部電源電圧VDDIOを入力するためのP−MOSトランジスタ23の制御端子(ゲート)とにそれぞれ入力される。
このようにパルス信号oe5および−oe5が入力されるOE・PAD電位判定回路20は、パルス信号oe5および−oe5が出力されている期間、すなわちイネーブル信号oeの信号レベルが遷移した際に、出力パッドPADoの電位を判定し、この判定結果に基づいて後述するバイアス回路30からバイアス電圧Vbiasを出力させるための電圧を出力する手段(電位判定出力回路)として機能する。
このOE・PAD電位判定回路20は、図1に示すように、N−MOSトランジスタ21とクロックドインバータ22とP−MOSトランジスタ23と2入力NOR回路24とインバータ25とを有する。
OE・PAD電位判定回路20の入力段に設けられたN−MOSトランジスタ21は、ゲートに内部電源電圧VDDIOが常時印加されている。すなわち、常時オンしている。N−MOSトランジスタ21のソースは抵抗68を介して出力パッドPADoに接続される。N−MOSトランジスタ21のドレインは、出力パッドPADoから見て後段に位置するクロックドインバータ22を構成するP−MOSトランジスタ22bおよびN−MOSトランジスタ22cのゲートにそれぞれ接続される。
このN−MOSトランジスタ21は、クロックドインバータ22における特にN−MOSトランジスタ22cの破損を防止するための保護素子である。すなわち、本実施例によるトレラント機能のうち、外部電源電圧VTTを印加可能とする機能を実現するための回路素子である。
クロックドインバータ22は抵抗68を介して出力パッドPADoの電位をモニタしているが、特に出力パッドPADoの電位が内部電源電圧VDDIO(=3.3V)より高い外部電源電圧VTT(=5V)である場合、出力パッドPADoの電位がそのままN−MOSトランジスタ22cのゲートに印加されると、上述において説明したN−MOSトランジスタ67と同様に、N−MOSトランジスタ22cが外部電源電圧VTTに耐えられず、破損してしまう可能性がある。
そこで、図1に示すように、ノーマリーオンしているN−MOSトランジスタ21を出力パッドPADoとクロックドインバータ22との間に設ける。これにより、N−MOSトランジスタ21においてVt落ちが起こるので、N−MOSトランジスタ22cのゲートに印加される電位が、N−MOSトランジスタ21のゲート電位(この場合内部電源電圧VDDIO)からしきい値電圧Vthnを引いた電圧、すなわちVDDIO−Vthnとなり、出力パッドPADoに印加された外部電圧VTTよりも低くなる。
このように、N−MOSトランジスタ21を設けることで、N−MOSトランジスタ22cのゲートに出力パッドPADoの電位差がそのまま印加されることが回避され、結果、N−MOSトランジスタ22cの破損が防止される。
また、OE・PAD電位判定回路20に設けられたクロックドインバータ22は、上述したように、出力パッドPADoの電位をモニタし、この結果に基づいて後述するバイアス回路30を動作させるための手段として機能する。このクロックドインバータ22は、図1に示すように、P−MOSトランジスタ22aおよび22bとN−MOSトランジスタ22cおよび22dとが内部電源電圧VDDIO−グランド間に直列に接続された構成を有する。
ただし、本実施例では4つのトランジスタ(2つのP−MOSトランジスタ22aおよび22b並びに2つのN−MOSトランジスタ22cおよび22d)が内部電源電圧VDDIO−グランド間に直列に接続された構成のクロックドインバータ22を用いたが、本発明はこれに限定されず、少なくとも1つのP−MOSトランジスタと少なくとも1つのN−MOSトランジスタとを含む3つ以上のトランジスタが内部電源電圧VDDIO−グランド間に直列に接続された構成であればよい。この際、出力パッドPADoをモニタする1組のP−MOSトランジスタおよびN−MOSトランジスタ以外のトランジスタのゲートには、2入力NAND回路15またはインバータ16の出力が接続されることで、パルス信号oe5または−oe5が出力されている期間以外は、内部電源電圧VDDIO−グランド間を遮断するように構成される。
クロックドインバータ22において、ドレイン同士が接続されたP−MOSトランジスタ22bおよびN−MOSトランジスタ22cのゲートは、N−MOSトランジスタ21および抵抗68を介して出力パッドPADoに接続される。P−MOSトランジスタ22bのソースは、P−MOSトランジスタ22aを介して内部電源電圧VDDIOに接続される。P−MOSトランジスタ22aのゲートは、ワンショットパルス発生回路10における2入力NAND回路15の出力に接続される。すなわち、P−MOSトランジスタ22aは、パルス信号oe5が入力されたときのみオンする。
また、N−MOSトランジスタ22cのソースは、N−MOSトランジスタ22dを介してグランドに接地される。N−MOSトランジスタ22dのゲートは、ワンショットパルス発生回路10におけるインバータ16の出力に接続される。すなわち、N−MOSトランジスタ22dは、パルス信号−oe5が入力されたときのみオンする。
これらの構成により、クロックドインバータ22は、パルス信号oe5および−oe5が入力されたときのみ、内部電源電圧VDDIO−グランド間が接続されることで動作し、出力パッドPADoの電位をモニタする。なお、本説明において、パルス信号oe5が「入力/出力」されている「とき/期間/際」とは、図2に示すパルス信号oe5のダウンエッジからアップエッジまでの期間を指す。同様に、パルス信号−oe5が「入力/出力」されている「とき/期間/際」とは、パルス信号−oe5のアップエッジからダウンエッジまでの期間を指す。
また、パルス信号oe5および−oe5が入力された際、出力パッドPADoの電位がLレベルであると、クロックドインバータ22は、P−MOSトランジスタ22aおよび22bを介して2入力NOR回路24の他方の入力に内部電源電圧VDDIOを入力する。一方、パルス信号oe5および−oe5が入力された際、出力パッドPADoの電位がHレベルであると、クロックドインバータ22は、N−MOSトランジスタ22cおよび22dを介して2入力NOR回路24の他方の入力に接地電位を入力する。
クロックドインバータ22の出力、すなわちP−MOSトランジスタ22bおよびN−MOSトランジスタ22cのドレインは、P−MOSトランジスタ23のドレインおよび2入力NOR回路24の他方の入力に接続される。P−MOSトランジスタ23のゲートは、ワンショットパルス発生回路10におけるインバータ16の出力に接続される。すなわち、P−MOSトランジスタ23は、パルス信号−oe5が入力されていないときのみオンすることで、2入力NOR回路24の他方の入力に内部電源電圧VDDIOを印加する。
このように、OE・PAD電位判定回路20における2入力NOR回路24の他方の入力には、パルス信号oe5および−oe5が出力されている期間、クロックドインバータ22の出力、すなわち出力パッドPADoをモニタした結果が入力され、パルス信号oe5および−oe5が出力されていない期間、内部電源電圧VDDIOが入力される。したがって、2入力NOR回路24は、パルス信号oe5および−oe5が出力されている期間であって且つ出力パッドPADoの電位がHレベル(ここでは内部電源電圧VDDIOもしくは外部電源電圧VTT)である期間、Hレベルを出力し、この期間以外ではLレベルを出力する。
OE・PAD電位判定回路20における2入力NOR回路24の出力は、後述するバイアス回路30におけるN−MOSトランジスタ31および32のゲート、P−MOSトランジスタ34並びに後述するトランスファゲート35を構成するP−MOSトランジスタ35aのゲートに接続される。
また、OE・PAD電位判定回路20における入力に2入力NOR回路24の出力が入力されたインバータ25の出力は、バイアス回路30におけるN−MOSトランジスタ33e,33f、33gおよびバイアス回路30のトランスファゲート35におけるN−MOSトランジスタ35bのゲートに接続される。
OE・PAD電位判定回路20からの2つの出力(2入力NOR回路24の出力およびインバータ25の出力)が入力されるバイアス回路30は、上記したワンショットパルス発生回路10からパルス信号oe5および−oe5が出力されている期間、トライステート出力回路1の出力段に設けられたP−MOSトランジスタ65を制御するためのバイアス電圧Vbiasを生成し、これをP−MOSトランジスタ64のゲート、すなわちノードpg(図1参照)に印加するための手段として機能する。また、このバイアス回路30の出力にゲートが接続されたP−MOSトランジスタ64は、バイアス回路30からのバイアス電圧Vbiasに基づいてP−MOSトランジスタ65のゲートに接続されたノードpgの電位を制御することで、これを出力パッドPADoの電位までプルアップするための手段として機能する。
バイアス回路30は、図1に示すように、N−MOSトランジスタ31、32および33a〜33gとP−MOSトランジスタ34とトランスファゲート35とを有する。また、P−MOSトランジスタ64は、ゲートがバイアス回路30の出力、すなわち図1におけるノードbiasに接続され、ドレインが抵抗68を介して出力パッドPADoに接続され、ソースがノードpgを介してP−MOSトランジスタ65のゲートに接続される。
バイアス回路30におけるN−MOSトランジスタ31、33a〜33dは、内部電源電圧VDDIOとグランドとの間にN段(図1ではN=5)に直列接続される。すなわち、N−MOSトランジスタ31のソースは内部電源電圧VDDIOに接続され、ドレインはN−MOSトランジスタ33aのドレインに接続される。また、N−MOSトランジスタ33aのソースはN−MOSトランジスタ33bのドレインに接続され、N−MOSトランジスタ33bのソースはN−MOSトランジスタ33cのドレインに接続され、N−MOSトランジスタ33cのソースはN−MOSトランジスタ33dのドレインに接続される。さらに、N−MOSトランジスタ33a〜33cのゲートはそれぞれのドレインと接続される。さらにまた、N−MOSトランジスタ33dのソースおよびゲートは接地される。
以下の説明では、N−MOSトランジスタ31およびN−MOSトランジスタ33a〜33dからなる構造を縦積み構成部と呼ぶ。この縦積み構成部において、N−MOSトランジスタ31および33aのドレインは出力端として機能する。
バイアス回路30における縦積み構成部の出力端、すなわちN−MOSトランジスタ31のドレイン並びにN−MOSトランジスタ33aのドレインおよびゲートは、N−MOSトランジスタ33eのドレインにも接続される。N−MOSトランジスタ33eは、ソースが接地され、ゲートがOE・PAD電位判定回路20におけるインバータ25の出力に接続される。N−MOSトランジスタ33aのソース並びにN−MOSトランジスタ33bのドレインおよびゲートは、N−MOSトランジスタ33fのドレインに接続される。N−MOSトランジスタ33fは、ソースが接地され、ゲートがOE・PAD電位判定回路20におけるインバータ25の出力に接続される。N−MOSトランジスタ33bのソース並びにN−MOSトランジスタ33cのドレインおよびゲートは、N−MOSトランジスタ33gのドレインに接続される。N−MOSトランジスタ33gは、ソースが接地され、ゲートがOE・PAD電位判定回路20におけるインバータ25の出力に接続される。
この構成において、N−MOSトランジスタ33e〜33gはOE・PAD電位判定回路20におけるインバータ25の出力に基づいてオン/オフが制御される。N−MOSトランジスタ33a〜33dはN−MOSトランジスタ33e〜33gのオン/オフに追従するようにオフ/オンが制御される。
また、バイアス回路30における縦積み構成部の出力端、すなわちN−MOSトランジスタ31のドレイン並びにN−MOSトランジスタ33aのドレインおよびゲートは、N−MOSトランジスタ32のソースにも接続される。N−MOSトランジスタ32のドレインは、ノードbiasを介してP−MOSトランジスタ64のゲートに接続される。N−MOSトランジスタ32のゲートは、OE・PAD電位判定回路20における2入力NOR回路24の出力に接続される。縦積み構成部におけるN−MOSトランジスタ31のゲートもOE・PAD電位判定回路20における2入力NOR回路24の出力に接続される。
このほか、バイアス回路30におけるP−MOSトランジスタ34のソースには内部電源電圧VDDIOが印加される。P−MOSトランジスタ34のドレインはP−MOSトランジスタ35aおよびN−MOSトランジスタ35bで構成されるトランスファゲート35およびノードbiasを介してP−MOSトランジスタ64のゲートに接続される。
P−MOSトランジスタ34のゲートおよびトランスファゲート35におけるP−MOSトランジスタ35aのゲートには、OE・PAD電位判定回路20における2入力NOR回路24の出力が接続される。また、トランスファゲート35におけるN−MOSトランジスタ35bのゲートには、OE・PAD電位判定回路20におけるインバータ25の出力が接続される。
この構成において、2入力NOR回路24からLレベルが出力され且つインバータ25からHレベルが出力された場合、すなわちパルス信号−oe5が出力されていない期間および/または出力パッドPADoの電位がLレベルである期間、P−MOSトランジスタ34、トランスファゲート35およびN−MOSトランジスタ33e〜33gがオンし、N−MOSトランジスタ31、32および33a〜33dがオフする。これにより、P−MOSトランジスタ34のソースに印加された内部電源電圧VDDIOがP−MOSトランジスタ34、トランスファゲート35およびノードbiasを介してP−MOSトランジスタ64のゲートに印加される。
一方、2入力NOR回路24からHレベルが出力され且つインバータ25からLレベルが出力された場合、すなわちパルス信号oe5および−oe5が出力されている期間であって且つ出力パッドPADoの電位がHレベル(ここでは内部電源電圧VDDIOもしくは外部電源電圧VTT)である期間、具体的には出力パッドPADoの電位がHレベルであってイネーブル信号oeがLレベルに遷移した際、N−MOSトランジスタ31、32および33a〜33dがオンし、P−MOSトランジスタ34、トランスファゲート35およびN−MOSトランジスタ33e〜33gがオフする。これにより、N−MOSトランジスタ31のソースに印加された内部電源電圧VDDIOに基づいてバイアス電圧Vbiasが生成され、これがノードbiasを介してP−MOSトランジスタ64のゲートに印加される。
ただし、バイアス回路30におけるN−MOSトランジスタ31および32を介した電圧、すなわちパルス信号oe5および−oe5が出力されている期間であって且つ出力パッドPADoの電位がHレベル(ここでは内部電源電圧VDDIOもしくは外部電源電圧VTT)である期間に出力されるバイアス電圧Vbiasは、これらN−MOSトランジスタ31および32のしきい値電圧Vthnにより低減する。このため、バイアス電圧Vbiasは、N−MOSトランジスタ31のソースに印加された電圧、すなわち内部電源電圧VDDIOから、N−MOSトランジスタ31および32のしきい値電圧Vthnを引いた電圧(=VDDIO−2Vthn)となる。すなわち、P−MOSトランジスタ64のゲートには、内部電源電圧VDDIOよりもしきい値電圧Vthnの2倍低い値を持つバイアス電圧Vbias(=VDDIO−2Vthn)がノードbiasを介して印加される。これにより、P−MOSトランジスタ64が電流を流しやすい状態となる。すなわち、P−MOSトランジスタ64に流れる電流量を増加させることが可能となる。この結果、ノードpgの電位、すなわちP−MOSトランジスタ65のゲート電位を、出力パッドPADoに印加された外部電源電圧VTTへ速やかにプルアップすることが可能となる。
また、図1におけるフローティングウェル充電回路40は、フローティングウェル基板上に形成されたP−MOSトランジスタ51、64および65のフローティングウェルを充電するための手段として機能する。このフローティングウェル充電回路40は、図1に示すように、3つのP−MOSトランジスタ41、42および43を有する。
フローティングウェル充電回路40におけるP−MOSトランジスタ41のゲートは抵抗68を介して出力パッドPADoが接続される。すなわち、P−MOSトランジスタ41のゲートには出力パッドPADoの電位が印加される。P−MOSトランジスタ41のソースには、内部電源電圧VDDIOが印加される。P−MOSトランジスタ41のドレインは、P−MOSトランジスタ41、42および43のバックゲート(フローティングウェルとも言う)、並びにP−MOSトランジスタ51および65のバックゲートが接続される。
また、フローティングウェル充電回路40におけるP−MOSトランジスタ42および43のソースは、抵抗68を介して出力パッドPADoに接続される。P−MOSトランジスタ42のゲートには内部電源電圧VDDIOが印加される。一方、P−MOSトランジスタ42のゲートは、これらP−MOSトランジスタ41、42および43のドレインおよびバックゲート、並びにP−MOSトランジスタ51および65のバックゲートが接続される。すなわち、P−MOSトランジスタ43のゲートには、P−MOSトランジスタ41、42、43、51、64および65のウェル電位が印加される。
この構成において、例えば出力パッドPADoの電位がLレベルであるとき、フローティングウェル充電回路40におけるP−MOSトランジスタ41がオンするため、内部電源電圧VDDIOから電荷がウェルに流れ込み、P−MOSトランジスタ41、42、43、51および65のウェル電位がVDDIOレベルにプルアップされる。このとき、フローティングウェル充電回路40におけるP−MOSトランジスタ42のゲートには内部電源電圧VDDIOが印加されており、P−MOSトランジスタ43のゲートにはウェル電位がフィードバックされているため、これらを介した出力パッドPADoへの電流の流れ出しは無い。その後、ウェル電位がVDDIOとなった時点で、P−MOSトランジスタ41がオフし、充電が終了する。
また、例えば出力パッドPADoの電位がHレベル(ただし、VDDIOレベル)であるとき、フローティングウェル充電回路40におけるP−MOSトランジスタ41がオフし、代わりにP−MOSトランジスタ43がオンするため、出力パッドPADoからウェルに電荷が流れ込み、P−MOSトランジスタ41、42、43、51および65のウェル電位がVDDIOレベルにプルアップされる。このとき、フローティングウェル充電回路40におけるP−MOSトランジスタ42のゲートには内部電源電圧VDDIOが印加されているため、これを介した出力パッドPADoへの電流の流れ出しは無い。その後、ウェル電位がVDDIOとなった時点で、全てのP−MOSトランジスタ41、42および43がオフし、充電が終了する。
さらに、例えば出力パッドPADoの電位が内部電源電圧VDDIOよりも高いVTTレベルであるとき、フローティングウェル充電回路40におけるP−MOSトランジスタ41がオフし、代わりにP−MOSトランジスタ42および43がオンするため、出力パッドPADoからウェルに電荷が流れ込み、P−MOSトランジスタ41、42、43、51、64および65のウェル電位がプルアップされる。この際、P−MOSトランジスタ41は、ゲートに抵抗68を介して出力パッドPADoの電位が印加され且つドレインがウェル電位の上昇に追従するため、オフしたままとなる。したがって、このP−MOSトランジスタ41を介した電源電圧VDDIOへの電流の流れ出しは無い。
また、ウェル電位がVDDIOとなった時点で、フローティングウェル充電回路40におけるP−MOSトランジスタ42がオフするが、ゲートにウェル電位がフィードバックされたP−MOSトランジスタ43がオンのままであるため、フローティングウェルは出力パッドPADoの電位(=VTT)まで充電される。このように動作することで、内部電源電圧VDDIOへ電流が流れ出すパスが形成されることなく、ウェル電位を速やかに外部電源電圧VTTまで上昇させることができる。その後、ウェル電位がVTTとなった時点で、フローティングウェル充電回路40における全てのP−MOSトランジスタ41、42および43がオフし、充電が終了する。
また、図1におけるトランスファゲート50は、出力パッドPADoの電位に基づいて、2入力NAND回路61の出力とP−MOSトランジスタ65のゲートとの接続を導通/遮断するための手段として機能する。このトランスファゲート50は、図1に示すように、P−MOSトランジスタ51とN−MOSトランジスタ52とを有する。
トランスファゲート50におけるP−MOSトランジスタ51のドレインおよびN−MOSトランジスタ52のソースは、共通して2入力NAND回路61の出力に接続される。P−MOSトランジスタ51のソースおよびN−MOSトランジスタ52のドレインは、P−MOSトランジスタ64のソースおよびP−MOSトランジスタ65のゲートに接続される。また、P−MOSトランジスタ51のゲートは、抵抗68を介して出力パッドPADoが接続され、バックゲートは上述したようにフローティングウェル充電回路40に接続される。一方、N−MOSトランジスタ52のゲートには内部電源電圧VDDIOが印加される。
この構成において、例えば入力信号aがHレベルで且つイネーブル信号oeがHレベルである、すなわち2入力NAND回路61および2入力NOR回路63の出力が共にLレベルであるとき、ノードpg(P−MOSトランジスタ65のゲート)は、トランスファゲート50のN−MOSトランジスタ52を介してLレベルとなる。この際、P−MOSトランジスタ51、64および65のウェル電位(バックゲート電位)はフローティングウェル充電回路40によりVDDIOに充電されている。
また、例えば入力信号aがLレベルで且つイネーブル信号oeがHレベルである、すなわち2入力NAND回路61および2入力NOR回路63の出力が共にHレベルであるとき、ノードpg(P−MOSトランジスタ65のゲート)は、トランスファゲート50のP−MOSトランジスタ51を介してHレベル(ただし、VDDIOレベル)となる。この際、P−MOSトランジスタ51、64および65のウェル電位はフローティングウェル充電回路40によりVDDIOに充電されている。
また、例えばイネーブル信号oeがLレベルである場合、すなわち2入力NOR回路63の出力がLレベルであり且つ2入力NAND回路61の出力がHレベルである場合、出力パッドPADoは不定状態(ハイZ)であるが、この際、出力PADoが内部電源電圧VDDIOより高いVTTレベルであるとすると、ノードpg(P−MOSトランジスタ65のゲート)はVTTレベルに充電されている。これは、イネーブル信号oeがLレベルへ遷移した際にワンショットパルス発生回路10から出力されたパルス信号oe5および−oe5に基づいてバイアス回路30が動作することで、P−MOSトランジスタ64のゲートにバイアス電圧Vbiasが印加され、これにより、抵抗68およびP−MOSトランジスタ64を介して出力パッドPADoからノードpgへ電流が流れ込むためである。
この際、トランスファゲート50におけるP−MOSトランジスタ51のウェル電位はVTTとなっているため、ノードpgの電位がVTTとなった時点でP−MOSトランジスタ51はオフする。また、P−MOSトランジスタ64のウェル電位もフローティングウェル充電回路40によりVTTに充電される。
このように、ウェル電位がVTTとなり、ドレイン電位がVTT(すなわち出力パッドPADoに印加された外部電源電圧VTT)となるため、ソース電位、すなわちノードpgの電位がVTTとなった時点で、トランスファゲート50におけるP−MOSトランジスタ51はオフする。
なお、上記の際、出力パッドPADoがLレベルあるいはVDDIOレベルであるとすると、ノードpg(P−MOSトランジスタ65のゲート)は、トランスファゲート50またはP−MOSトランジスタ64を介してVDDIOレベルに充電されている。
〔動作〕
次に、本実施例によるトライステート出力回路1の動作について説明する。以下では、イネーブル信号oeがHレベルからLレベルへ遷移することで出力パッドPADoに図示しないプルアップ抵抗を介して外部電源電圧VTTが印加される場合(これをケース1とする)と、イネーブル信号oeがLレベルである際に出力パッドPADoが中間電位となった場合(これをケース2とする)との動作について、それぞれ例を挙げて説明する。ただし、中間電位はVDDIOの半分の電位に限らず、出力パッドPADoの電位をモニタするP−MOSトランジスタ(例えば図1における22b)およびN−MOSトランジスタ(例えば図1における22c)を同時にオンさせることが可能な範囲の電位であればよい。
・ケース1
まず、イネーブル信号oeがHレベルからLレベルへ遷移することで出力パッドPADoに図示しないプルアップ抵抗を介して外部電源電圧VTTが印加される場合の動作を例に挙げて説明する。
この動作の初期状態において、イネーブル信号oeはHレベルである。ここで、例えば入力信号aがHレベルである場合、2入力NAND回路61の出力はLレベルであり、2入力NOR回路63の出力はLレベルである。さらに、出力パッドの電位がH(VDDIO)レベルである場合、OE・PAD電位判定回路20の2入力NOR回路24はLレベルを出力し、インバータ25はHレベルを出力する。したがって、P−MOSトランジスタ64のゲートには、バイアス回路30から出力された内部電源電圧VDDIOが印加される。
また、P−MOSトランジスタ64のウェル電位は、フローティングウェル充電回路40によりVDDIOレベルまでプルアップされている。したがって、P−MOSトランジスタ64は、ソース電位、すなわちノードpgをVDDIOレベルまでプルアップした後、オフした状態となる。
ここで、イネーブル信号oeがHレベルからLレベルへ遷移すると、2入力NAND回路61の出力はHレベルとなる。これにより、P−MOSトランジスタ65のゲートにトランスファゲート50を介してHレベルが印加されるため、出力パッドPADoが不定状態(ハイZ状態)となる。本動作説明では、この際に、出力パッドPADoに図示しないプルアップ抵抗を介して外部電源電圧VTTが印加される場合を例に挙げる。すなわち、出力パッドPADoの電位がVTTとなった場合を説明する。
また、上述にあるイネーブル信号oeがHレベルからLレベルへ遷移した際、ワンショットパルス発生回路10は図2に示した動作をすることで、パルス信号oe5および−oe5を出力する。これにより、OE・PAD電位判定回路20は一時的に動作し、出力パッドPADoの電位をモニタする。具体的には、出力パッドPADoの電位がVTT(>VDDIO)であるため、パルス信号oe5および−oe5が出力されている期間、OE・PAD電位判定回路20の2入力NOR回路24からはHレベルが出力され、インバータ25からはLレベルが出力される。
このように、OE・PAD電位判定回路20の2入力NOR回路24からHレベルが出力され、インバータ25からLレベルが出力されると、バイアス回路30では、N−MOSトランジスタ31および32がオンする。この際、N−MOSトランジスタ33a〜33dもオンする。これにより、内部電源電圧VDDIOよりも2倍のしきい値電圧Vthn分低いバイアス電圧Vbias(=VDDIO−2Vthn)がノードbiasへ印加される。
このとき、P−MOSトランジスタ64のウェル(バックゲート)は、フローティングウェル充電回路40を介してVTTレベルに充電されている。このため、内部電源電圧VDDIOよりも低いバイアス電圧Vbias(=VDDIO−2Vthn)がゲートに印加されたP−MOSトランジスタ64は、ゲートにVDDIOが印加されているときと比べて電流を通しやすい状態となる。したがって、抵抗68およびP−MOSトランジスタ64を介してノードpgに速やかに電流が流れ込む。これにより、ノードpg、すなわちP−MOSトランジスタ65のゲート電位がVTTレベルまで速やかにプルアップされる。結果、P−MOSトランジスタ65のゲート電位、バックゲート電位およびドレイン電位(出力パッドPADoの電位に相当)が全てVTTとなるため、P−MOSトランジスタ65がオフする。これにより、出力パッドPADoと内部電源電圧VDDIOとを結ぶ電流パスが遮断されるため、出力パッドPADoからP−MOSトランジスタ65を介して内部電源電圧VDDIOへ電流が流れ込むことが防止される。すなわち、消費電力の増加が防止される。
また、ノードpgの電位がVTTレベルとなった時点で、P−MOSトランジスタ64のソース電位とドレイン電位とウェル電位とが全てVTTレベルとなるため、P−MOSトランジスタ64はオフする。
その後、パルス信号oe5および−oe5の所定時間幅に相当する時間が経過すると、すなわちパルス信号oe5および−oe5が出力されていない状態となると、OE・PAD電位判定回路20の2入力NAND回路24からはLレベルが出力され、インバータ25からはHレベルが出力されるため、バイアス回路30からは内部電源電圧VDDIOが出力される。この内部電源電圧VDDIOはP−MOSトランジスタ64のゲートに印加される。したがって、この際、例えば出力パッドPADoの電位が例えば中間電位となったとしても、P−MOSトランジスタ64はオフしたままとなる。これにより、2入力NAND回路61に印加された内部電源電圧VDDIOからトランスファゲート50、P−MOSトランジスタ64および抵抗68を介して出力パッドPADoへ電流が流れ出すことが防止される。すなわち、消費電力の増加が防止される。
・ケース2
次に、イネーブル信号oeがLレベルである際に出力パッドPADoが中間電位となった場合の動作を例に挙げて説明する。
この動作では、2入力NAND回路61の出力がHレベルであり、2入力NOR回路63の出力がLレベルであるため、出力パッドPADoは不定状態(ハイZ状態)となっている。本動作説明では、この際に、出力パッドPADoの電位が例えばVDDIOの半分の電位(以下、単に中間電位と言う)となった場合を例に挙げる。
出力パッドPADoに印加された中間電位は、抵抗68およびOE・PAD電位判定回路20におけるN−MOSトランジスタ21を介して、同じくOE・PAD電位判定回路20におけるクロックドインバータ22を構成するP−MOSトランジスタ22bのゲートおよびN−MOSトランジスタ22cのゲートにそれぞれ印加される。これにより、P−MOSトランジスタ22bおよびN−MOSトランジスタ22cが同時にオンする。
ただし本実施例は、上述したように、イネーブル信号oeがLレベルへ遷移した際のみ、ワンショットパルス発生回路10からパルス信号oe5および−oe5が出力されて、クロックドインバータ22が動作するように構成されている。このため、中間電位によりP−MOSトランジスタ22bおよびN−MOSトランジスタ22cが同時にオンした場合でも、パルス信号oe5および−oe5が出力されていない期間ではP−MOSトランジスタ22aおよびN−MOSトランジスタ22dがオフする。したがって、この期間にクロックドインバータ22、すなわちP−MOSトランジスタ22aおよび22b並びにP−MOSトランジスタ22cおよび22dを介して内部電源電圧VDDIO−グランド間に貫通電流が流れることは無い。これにより、消費電力の増加が防止される。
また、以上のような中間電位は、抵抗68を介して、P−MOSトランジスタ64のドレインにも印加される。ただし本実施例は、パルス信号oe5および−oe5が出力されていない期間、P−MOSトランジスタ64のゲートにバイアス回路30から出力された内部電源電圧VDDIOが印加されるように構成されている。また、この際、フローティングウェル充電回路40がP−MOSトランジスタ64のウェルを内部電源電圧VDDIOまで充電するように構成されている。したがって、P−MOSトランジスタ64のドレインに中間電位が印加されたとしても、P−MOSトランジスタ64がオンすることは無く、この結果、P−MOSトランジスタ64および抵抗68を介して出力パッドPADoにDC電流が流れ込むことが無い。これにより、消費電力の増加が防止される。
〔作用効果〕
以上のように、本実施例は、入力端子OEとOE・PAD電位判定回路20の入力である2入力NOR回路24の一方の入力との間にワンショットパルス発生回路10を設け、ワンショットパルス発生回路10からパルス信号oe5および−oe5が出力されている期間、出力パッドPADoの電位が内部電源電圧VDDIOよりも高い電位(VTT)となった場合に、バイアス回路30が動作することでP−MOSトランジスタ64のゲートに内部電源電圧VDDIOよりも低い電圧(バイアス電圧Vbias=VDDIO−2Vthn)が印加される構成であるため、イネーブル信号oeがLレベルへ遷移した際に、抵抗68およびP−MOSトランジスタ64を介して、出力パッドPADoと内部電源電圧VDDIOとの間に設けられたP−MOSトランジスタ65のゲート電位を外部電源電圧VTTまで速やかにプルアップすることが可能となる。これにより、プルアップ時に出力パッドPADoからP−MOSトランジスタ65を介して内部電源電圧VDDIO側へ電流が流れることを防止できるため、消費電力の増大を防止することが可能となる。
また、本実施例は、ワンショットパルス発生回路10からパルス信号oe5および−oe5が出力されている期間のみ、バイアス回路30が動作する、すなわちP−MOSトランジスタ64が電流を流しやすくするためのバイアス電圧Vbias(=VDDIO−2Vthn)がバイアス回路30からP−MOSトランジスタ64のゲートへ印加され、この期間以外では、P−MOSトランジスタ64のゲートに内部電源電圧VDDIOが印加される構成であるため、出力パッドPADoが不定状態となった後に、出力パッドPADoの電位が例えば中間電位となったとしても、パルス信号oe5および−oe5が出力されていない期間であれば、ゲートに内部電源電圧VDDIOが印加されたP−MOSトランジスタ64がオンすることはない。したがって、上記のような状況であっても、2入力NAND回路61に印加された内部電源電圧VDDIOからトランスファゲート50、出力パッドPADoへのP−MOSトランジスタ64を介した電流パスが形成されることを防止できる。すなわち、出力パッドPADoへの電流の流れ出しを防止できる。結果、消費電力の増大を防止することが可能となる。
さらに、本実施例は、OE・PAD電位判定回路20が、ワンショットパルス発生回路10からパルス信号oe5および−oe5が出力されている期間のみ動作するクロックドインバータ22を用いて出力パッドPADoの電位をモニタする構成であるため、出力パッドPADoが中間電位となったとしても、クロックドインバータ22を介して内部電源電圧VDDIO−グランド間に貫通電流が流れることがない。これにより、消費電力の増大が防止される。
さらにまた、本実施例は、出力パッドPADoとN−MOSトランジスタ67との間および、出力パッドPADoとクロックドインバータ22のゲートとの間にVt落ちさせるためのN−MOSトランジスタ66および21が設けられた構成であるため、出力パッドPADoの電位が内部電源電圧VDDIOよりも高い外部電源電圧VTTとなった場合でも、出力パッドPADoの電位を駆動するN−MOSトランジスタ67および出力パッドPADoの電位をモニタするクロックドインバータ22が破損することがない。
次に、本発明の実施例2について図面を用いて詳細に説明する。尚、以下の説明において、実施例1と同様の構成については、同一の符号を付し、その詳細な説明を省略する。また、特記しない構成に関しては実施例1と同様である。
本実施例では、実施例1で例示したトライステート出力回路1の他の構成を例に挙げる。
〔構成〕
図3は本実施例によるトライステート出力回路2の構成を示す回路図である。図3に示すように、トライステート出力回路2は、バイアス回路30とフローティングウェル充電回路40とトランスファゲート50と2入力NAND回路61とインバータ62、72および73と2入力NOR回路63とP−MOSトランジスタ64(第2トランジスタ)、65(第1トランジスタ)および71(第3トランジスタ)とN−MOSトランジスタ66(第4トランジスタ)および67(第5トランジスタ)と抵抗68とを有し、入力端子Aから入力された入力信号aを出力パッドPADoから出力する。なお、トライステート出力回路2にも、実施例1によるトライステート出力回路1と同様に、アウトプットイネーブル信号oeに基づいて出力を許可または不許可とする構成が設けられている。
上記の構成において、バイアス回路30とフローティングウェル充電回路40とトランスファゲート50と2入力NAND回路61とインバータ62と2入力NOR回路63とP−MOSトランジスタ64および65とN−MOSトランジスタ66および67と抵抗68とは、実施例1によるトライステート出力回路1における構成と同様である。したがって、本実施例ではその詳細な説明を省略する。
また、本実施例によるトライステート出力回路2は、実施例1によるトライステート出力回路1におけるワンショットパルス発生回路10が削除され、OE・PAD電位判定回路20が、直列に接続された2つのインバータ72および73に置き換えられている。さらに、本実施例によるトライステート出力回路2は、実施例1によるトライステート出力回路1が有する構成の他に、ゲートが抵抗68を介して出力パッドPADoに接続されたP−MOSトランジスタ71を有する。
この構成において、バイアス回路30はインバータ72および73からの出力に基づいて動作する。すなわち、イネーブル信号oeの信号レベルに基づいてP−MOSトランジスタ64を制御するためのバイアス電圧Vbiasを生成し、これをP−MOSトランジスタ64のゲートに印加する。
具体的には、イネーブル信号oeがHレベル、すなわち出力がイネーブルされた状態では、インバータ72はLレベルを出力し、インバータ73はHレベルを出力する。インバータ72の出力は、バイアス回路30におけるN−MOSトランジスタ31および32、P−MOSトランジスタ34並びにトランスファゲート35を構成するP−MOSトランジスタ35aのそれぞれのゲートに接続される。また、インバータ73の出力は、バイアス回路30におけるN−MOSトランジスタ33e〜33gのゲートと、トランスファゲート35を構成するN−MOSトランジスタ35bのゲートとにそれぞれ接続される。
したがって、出力がイネーブルされた状態では、実施例1において2入力NOR回路24がLレベルを出力し且つインバータ25がHレベルを出力した状態と同様に、バイアス回路30におけるN−MOSトランジスタ31および32がオフし、P−MOSトランジスタ34およびトランスファゲート35がオンするため、ノードbiasには内部電源電圧VDDIOが印加される。なお、この際、バイアス回路30におけるN−MOSトランジスタ33e〜33gはオンしている。このため、N−MOSトランジスタ33a〜33dはオフしている。
一方、イネーブル信号oeがLレベル、すなわち出力がディスイネーブルされた状態では、インバータ72はHレベルを出力し、インバータ73はLレベルを出力する。したがって、この状態では、実施例1において2入力NOR回路24がHレベルを出力し、インバータ25がLレベルを出力した状態と同様に、バイアス回路30におけるP−MOSトランジスタ34およびトランスファゲート35はオフし、N−MOSトランジスタ31および32並びにN−MOSトランジスタ33a〜33dがオンするため、ノードbiasには、内部電源電圧VDDIOよりも2倍のしきい値電圧Vthn分低いバイアス電圧Vbias(=VDDIO−2Vthn)が印加される。
このように、本実施例では、イネーブル信号oeがLレベルである期間、バイアス回路30を動作させ続けるように構成されている。
また、トライステート出力回路2におけるP−MOSトランジスタ71は、出力パッドPADoの電位に基づいてノードbiasの電位を切り替える、換言すればP−MOSトランジスタ64のゲートに印加する電圧をバイアス電圧Vbiasと内部電源電圧VDDIOとのいずれかに切り替える手段として機能する。
このP−MOSトランジスタ71は、ドレインが内部電源電圧VDDIOに接続され、ソースがノードbias、すなわちP−MOSトランジスタ64のゲートに接続される。また、P−MOSトランジスタ71ゲートは、上述したように、抵抗68を介して出力パッドPADoに接続されている。
さらに、P−MOSトランジスタ71のバックゲート(フローティングウェル)は、フローティングウェル充電回路40の出力に接続される。すなわち、P−MOSトランジスタ71のウェル電位は、出力パッドPADoの電位がVDDIO以下である場合、VDDIOレベルに充電され、出力パッドPADoの電位がVDDIOよりも高い場合、例えば外部電源電圧VTTである場合、VTTレベルに充電される。
したがって、P−MOSトランジスタ71は、出力パッドPADoが内部電源電圧VDDIOよりも低い電圧レベルである期間、ノードbiasに内部電源電圧VDDIOを印加し、出力パッドPADoが内部電源電圧VDDIO以上の電圧レベルである期間、オフする。
以上のこと、すなわちバイアス回路30の出力とP−MOSトランジスタ71の出力とに基づくことで、本実施例では、イネーブル信号oeがLレベルであって且つ出力パッドPADoが内部電源電圧VDDIOよりも高い電圧レベルである期間、ノードbiasの電位が内部電源電圧VDDIOよりも低いバイアス電圧Vbias(=VDDIO−2Vthn)となり、これ以外の期間、すなわちイネーブル信号oeがHレベルである期間および/または出力パッドPADoが内部電源電圧VDDIO以下の電圧レベルである期間、ノードbiasの電位が内部電源電圧VDDIOとなる。
〔動作〕
次に本実施例によるトライステート出力回路2の動作について説明する。以下では、イネーブル信号oeがHレベルからLレベルへ遷移することで出力パッドPADoに図示しないプルアップ抵抗を介して外部電源電圧VTTが印加される場合(これをケース1とする)と、イネーブル信号oeがLレベルである際に出力パッドPADoが中間電位となった場合(これをケース2とする)との動作について、それぞれ例を挙げて説明する。
・ケース1
まず、イネーブル信号oeがHレベルからLレベルへ遷移することで出力パッドPADoに図示しないプルアップ抵抗を介して外部電源電圧VTTが印加される場合の動作を例に挙げて説明する。
この動作の初期状態では、インバータ72がLレベルを出力し、インバータ73がHレベルを出力する。したがって、P−MOSトランジスタ64のゲートには、バイアス回路30から出力された内部電源電圧VDDIOが印加される。
また、P−MOSトランジスタ64のウェル電位は、フローティングウェル充電回路40によりVDDIOレベルまでプルアップされている。したがって、P−MOSトランジスタ64は、ソース電位、すなわちノードpgをVDDIOレベルまでプルアップした後、オフした状態となる。
ここで、イネーブル信号oeがHレベルからLレベルへ遷移すると、2入力NAND回路61の出力はHレベルとなる。これにより、P−MOSトランジスタ65のゲートにトランスファゲート50を介してHレベルが印加されるため、出力パッドPADoが不定状態(ハイZ状態)となる。本動作説明では、この際に、出力パッドPADoに図示しないプルアップ抵抗を介して外部電源電圧VTTが印加される場合を例に挙げる。すなわち、出力パッドPADoの電位がVTTレベルとなった場合を説明する。
また、上述したようにイネーブル信号oeがHレベルからLレベルへ遷移すると、インバータ72はHレベルを出力し、インバータ73はLレベルを出力する。
このようにインバータ72からHレベルが出力され、インバータ73からLレベルが出力されると、バイアス回路30は、N−MOSトランジスタ31および32をオンすることで、内部電源電圧VDDIOよりも2倍のしきい値電圧Vthn分低いバイアス電圧Vbias(=VDDIO−2Vthn)をノードbiasへ出力する。
また、P−MOSトランジスタ71は、ゲートに外部電源電圧VTTが印加され、フローティングウェル(バックゲート)がフローティングウェル充電回路40によりVTTレベルにまで充電されるため、オフする。したがって、ノードbiasの電位はバイアス電位Vbias(=VDDIO−2Vthn)となる。
このとき、P−MOSトランジスタ64のウェル(バックゲート)は、フローティングウェル充電回路40を介してVTTレベルに充電されている。このため、VDDIOよりも低いバイアス電圧Vbias(=VDDIO−2Vthn)がゲートに印加されたP−MOSトランジスタ64は、ゲートにVDDIOが印加されているときと比べて電流を通しやすい状態となる。したがって、抵抗68およびP−MOSトランジスタ64を介してノードpgに速やかに電流が流れ込む。これにより、ノードpg、すなわちP−MOSトランジスタ65のゲート電位がVTTレベルまで速やかにプルアップされる。結果、P−MOSトランジスタ65のゲート電位、バックゲート電位およびドレイン電位(出力パッドPADoの電位に相当)が全てVTTとなるため、P−MOSトランジスタ65がオフする。これにより、出力パッドPADoと内部電源電圧VDDIOとを結ぶ電流パスが遮断されるため、出力パッドPADoからP−MOSトランジスタ65を介して内部電源電圧VDDIOへ電流が流れ込むことが防止される。すなわち、消費電力の増加が防止される。
また、ノードpgの電位がVTTレベルとなった時点で、P−MOSトランジスタ64のソース電位とドレイン電位とウェル電位とが全てVTTレベルとなるため、P−MOSトランジスタ64はオフする。
その後、例えば出力パッドPADoの電位が中間電位となると、P−MOSトランジスタ71がオンするため、ノードbias、すなわちP−MOSトランジスタ64のゲートには内部電源電圧VDDIOが印加される。したがって、上記のように出力パッドPADoの電位が中間電位となったとしても、P−MOSトランジスタ64はオフしたままである。これにより、2入力NAND回路61に印加された内部電源電圧VDDIOからトランスファゲート50、P−MOSトランジスタ64および抵抗68を介して出力パッドPADoへ電流が流れ出すことが防止される。すなわち、消費電力の増加が防止される。
・ケース2
次に、イネーブル信号oeがLレベルである際に出力パッドPADoが中間電位となった場合の動作を例に挙げて説明する。
この動作では、2入力NAND回路61の出力がHレベルであり、2入力NOR回路63の出力がLレベルであるため、出力パッドPADoは不定状態(ハイZ状態)となっている。本動作説明では、この際に、出力パッドPADoの電位が中間電位となった場合を例に挙げる。
出力パッドPADoに印加された中間電位は、抵抗68を介してP−MOSトランジスタ71のゲートに印加される。この際、P−MOSトランジスタ71のウェル電位は、フローティングウェル充電回路40によりVDDIOレベルに充電されているため、P−MOSトランジスタ71がオンする。これにより、ノードpg、すなわちP−MOSトランジスタ64のゲートには内部電源電圧VDDIOが印加される。
この際、P−MOSトランジスタ64のウェル電位は、フローティングウェル充電回路40によりVDDIOレベルに充電されている。したがって、P−MOSトランジスタ64のドレインに中間電位が印加されたとしても、P−MOSトランジスタ64がオンすることは無く、この結果、P−MOSトランジスタ64および抵抗68を介して出力パッドPADoにDC電流が流れ込むことが無い。これにより、消費電力の増加が防止される。
〔作用効果〕
以上のように、本実施例は、イネーブル信号oeがLレベルとなっている期間、出力パッドPADoの電位が内部電源電圧VDDIOよりも高い電圧(VTT)となった場合に、バイアス回路30が動作することでP−MOSトランジスタ64のゲートに内部電源電圧VDDIOよりも低い電圧(バイアス電圧Vbias=VDDIO−2Vthn)が印加される構成であるため、実施例1と同様に、イネーブル信号oeがLレベルへ遷移した際に、抵抗68およびP−MOSトランジスタ64を介して、出力パッドPADoと内部電源電圧VDDIOとの間に設けられたP−MOSトランジスタ65のゲート電位を外部電源電圧VTTまで速やかにプルアップすることが可能となる。これにより、プルアップ時に出力パッドPADoからP−MOSトランジスタ65を介して内部電源電圧VDDIO側へ電流が流れることを防止できるため、消費電力の増大を防止することが可能となる。
また、本実施例は、イネーブル信号oeがLレベルであって且つ出力パッドPADoが内部電源電圧VDDIOよりも高い電圧レベルである期間のみ、バイアス回路30が動作する、すなわちP−MOSトランジスタ64が電流を流しやすくするためのバイアス電圧Vbias(=VDDIO−2Vthn)がバイアス回路30から出力され、この期間以外、すなわちイネーブル信号oeがHレベルである期間および/または出力パッドPADoが内部電源電圧VDDIO以下の電圧レベルである期間、P−MOSトランジスタ64のゲートにはバイアス回路30またはP−MOSトランジスタ71から出力された内部電源電圧VDDIOが印加される構成である。したがって、出力パッドPADoが不定状態となった後に、出力パッドPADoの電位が例えば中間電位となると、P−MOSトランジスタ64のゲートには内部電源電圧VDDIOが印加される。このため、出力パッドPADoが不定状態となった後に出力パッドPADoの電位が例えば中間電位となったとしても、P−MOSトランジスタ64がオンすることはない。これにより、上記のような状況であっても、2入力NAND回路61に印加された内部電源電圧VDDIOからトランスファゲート50、P−MOSトランジスタ64および抵抗68を介した電流パスが形成されることを防止できる。すなわち、出力パッドPADoへの電流の流れ出しを防止できる。結果、消費電力の増大を防止することが可能となる。
さらに、本実施例は、出力パッドPADoの電位を例えばインバータなどのようなC−MOS(Complementary Metal OxideSemiconductor)のゲートで受ける構成を有していないため、出力パッドPADoの電位が例えば中間電位になった場合でも、これを介して内部電源電圧VDDIO−グランド間に貫通電流が流れることがない。これにより、消費電力の増大が防止される。
さらにまた、本実施例は、出力パッドPADoとN−MOSトランジスタ67との間にVt落ちさせるためのN−MOSトランジスタ66が設けられた構成であるため、出力パッドPADoの電位が内部電源電圧VDDIOよりも高い外部電源電圧VTTとなった場合でも、出力パッドPADoの電位を駆動するN−MOSトランジスタ67が破損することがない。
このほか、本実施例によれば、以上のような効果を奏するトライステート出力回路を、少ない回路数で実現することができる。例えば本実施例によるトライステート出力回路2は、実施例1によるトライステート出力回路1と比較して、少ない回路数で同様の効果を実現している。
次に、本発明の実施例3について図面を用いて詳細に説明する。尚、以下の説明において、実施例1または実施例2と同様の構成については、同一の符号を付し、その詳細な説明を省略する。また、特記しない構成に関しては実施例1または実施例2と同様である。
本実施例では、実施例2で例示したトライステート出力回路2の回路構成を用いて、入力インタフェース(これも入出力回路である)であるトレラント入力回路3を構成した場合を例に挙げて説明する。
〔構成〕
図4は本実施例によるトレラント入力回路3の構成を示す回路図である。図4に示すように、トレラント入力回路3は、バイアス回路30とフローティングウェル充電回路40とトランスファゲート50と2入力NAND回路61とインバータ72、73、82および83と2入力NOR回路63とP−MOSトランジスタ64(第2トランジスタ)、65W(第1トランジスタ)および71とN−MOSトランジスタ66(第4トランジスタ)、67(第5トランジスタ)および81(第3トランジスタ)と抵抗68とを有し、入力パッドPADi(入力部)から入力された入力信号padを出力端子Yから出力する。
上記の構成において、インバータ72および73とバイアス回路30とフローティングウェル充電回路40とトランスファゲート50とは実施例2によるトライステート出力回路2における構成と同様である。
すなわち、バイアス回路30は、実施例2と同様に、N−MOSトランジスタ31、32、33a〜33g、P−MOSトランジスタ34およびトランスファゲート35を有し、インバータ72および73から出力された電圧レベルに基づいて、バイアス電圧Vbiasをノードbiasへ印加する。ただし、本実施例では、インバータ72の入力に、入力端子OE(図1または図3参照)ではなく、内部電源電圧VDDIO(所定電圧)が接続される。したがって、本実施例によるインバータ72は常時、Lレベルを出力し、インバータ73は常時、Hレベルを出力する。この結果、バイアス回路30は常時、内部電源電圧VDDIOをノードbias、すなわちP−MOSトランジスタ64のゲートに印加する。
また、フローティングウェル充電回路40は、実施例2と同様に、3つのP−MOSトランジスタ41〜43を有し、P−MOSトランジスタ64、65Wおよび71のバックゲートをVDDIOレベルもしくは入力パッドPADiに印加された外部電源電圧VTT(>VDDIO)レベルに充電する。
さらに、トランスファゲート50は、実施例2と同様に、P−MOSトランジスタ51とN−MOSトランジスタ52とを有し、入力パッドPADiの電位に基づいて2入力NAND回路61の出力とP−MOSトランジスタ65Wのゲートとの間を導通/遮断する。
この他の構成を説明する。本実施例によるトレラント入力回路3では、図4に示すように、2入力NAND回路61の一方の入力に、入力端子A(図1または図3参照)の代わりに、内部電源電圧VDDIOが接続される。2入力NAND回路61の他方の入力には、後述するインバータ82の出力が接続される。したがって、2入力NAND回路61は、インバータ82の出力がHレベルである場合のみ、Lレベルを出力する。
また、本実施例によるトレラント入力回路3は、トライステート出力回路1または2におけるインバータ62が削除され、2入力NOR回路63の一方の入力に、インバータ62の出力(図1または図3参照)の代わりに、内部電源電圧VDDIOが接続される。2入力NOR回路63の他方の入力には、2入力NAND回路61と同様に、後述するインバータ82の出力が接続されるが、一方の入力に内部電源電圧VDDIOが印加されているため、2入力NOR回路63は、常にLレベルを出力する。
2入力NAND回路61の出力は、実施例1または2と同様に、トランスファゲート50を介して、入力パッドPADiの電位を駆動するためのP−MOSトランジスタ65Wのゲートに接続される。
このP−MOSトランジスタ65Wは、実施例1または2におけるP−MOSトランジスタ65に相当する構成である。ただし、本実施例では、例えば実施例1または2で採用したP−MOSトランジスタ65と比較して、そのゲート幅が狭く、且つゲート長が長いP−MOSトランジスタ65Wを採用している。
なお、ゲート幅が狭いということは、ゲート幅が広い場合と比較して、P−MOSトランジスタの電流を流す能力(ただし、同一ゲート電位に対する能力。以下、これを駆動力と言う)が低いと言うことである。また、ゲート長が長いということは、ゲート長が短い場合と比較して、P−MOSトランジスタの駆動力が低いと言うことである。すなわち、本実施例では比較的駆動力の低いP−MOSトランジスタ65Wが用いられている。
このようなP−MOSトランジスタ65Wを用いることで、内部電源電圧VDDIOと入力パッドPADiとの間に比較的大きな負荷を設けることが可能となるため、P−MOSトランジスタ65Wを介して入力パッドPADiから内部電源電圧VDDIOへ、またはP−MOSトランジスタ65Wを介して内部電源電圧VDDIOから入力パッドPADiへ流れ込む電流を少なくすることができる。
また、2入力NOR回路63の出力は、実施例1または2と同様に、入力パッドPADiの電位を駆動するためのN−MOSトランジスタ67のゲートに接続される。
このほか、図4に示すように、入力パッドPADiは、N−MOSトランジスタ81を介してインバータ82の入力に接続される。換言すれば、入力パッドPADiと出力端子Yとの間にはインバータ82が設けられている。
入力パッドPADiとインバータ82との間に設けられたN−MOSトランジスタ81は、ゲートに内部電源電圧VDDIOが常時印加されている。すなわち、常時オンしている。このN−MOSトランジスタ81は、入力パッドPADiから見て後段に設けられたインバータ82における特にN−MOSトランジスタの破損を防止するための保護素子である。すなわち、本実施例によるトレラント機能のうち、外部電源電圧VTTを印加可能とする機能を実現するための回路素子である。
インバータ82は抵抗68を介して入力パッドPADiの電位をモニタしているが、特に出力パッドPADiの電位が内部電源電圧VDDIO(=3.3V)より高い外部電源電圧VTT(=5V)である場合、入力パッドPADiの電位がそのままインバータ82におけるN−MOSトランジスタのゲートに印加されると、実施例1において説明したN−MOSトランジスタ67または22cと同様に、このN−MOSトランジスタが外部電源電圧VTTに耐えられず、破損してしまう可能性がある。
そこで、図4に示すように、ノーマリーオンしているN−MOSトランジスタ81を入力パッドPADiとドインバータ82との間に設ける。これにより、N−MOSトランジスタ81においてVt落ちが起こるため、インバータ82を構成するN−MOSトランジスタのゲートに印加される電位が入力パッドPADiに印加された外部電圧VTTよりも低くなる。
このように、N−MOSトランジスタ81を設けることで、インバータ82を構成するN−MOSトランジスタのゲートに入力パッドPADiの電位差がそのまま印加されることが回避され、結果、インバータ82の特にN−MOSトランジスタの破損が防止される。
また、N−MOSトランジスタ81の後段に設けられたインバータ82の出力は、上述したように、2入力NAND回路61の他方の入力と、2入力NOR回路63の他方の入力とにそれぞれ接続される。したがって、2入力NAND回路61は、入力パッドPADiから入力されたデータがHレベル(例えば“1”のデータ)である場合のみ、Lレベルを出力する。ただし、2入力NOR回路63からは、入力パッドPADiにHレベル(例えば“1”のデータ)が入力された場合でも、Lレベル(例えば“0”のデータ)が入力された場合でも、共にLレベルを出力する。したがって、2入力NOR回路63の出力がゲートに接続されたN−MOSトランジスタ67は常にオフ状態となる。
また、インバータ82の出力、すなわち入力パッドPADiから入力されたデータは、インバータ83を介することで、元のデータ(反転されていないデータ)に戻された後、出力端子Yから出力される。
この他の構成は、実施例1または2と同様であるため、ここでは詳細な説明を省略する。
〔動作〕
次に本実施例によるトレラント入力回路3の動作について説明する。以下では、入力パッドPADiにLレベルの信号(例えば“0”のデータ)が入力された場合(これをケース1とする)と、入力パッドPADiにHレベルの信号(例えば“1”のデータ)が入力された場合(これをケース2とする)と、入力パッドPADiに内部電源電圧VDDIOよりも高い外部電源電圧VTTが印加された場合(これをケース3とする)との動作について、それぞれ例を挙げて説明する。
・ケース1
まず、入力パッドPADiにLレベルの信号(例えば“0”のデータ)が入力された場合の動作を例に挙げて説明する。
この動作では、インバータ82に抵抗68およびN−MOSトランジスタ81を介してLレベルが入力されるため、インバータ82はHレベルを出力している。したがって、2入力NAND回路61はLレベルを出力している。これにより、P−MOSトランジスタ65Wのゲートにはトランスファゲート50を介してLレベルが印加され、P−MOSトランジスタ65Wがオンする。なお、出力端子Yからは、インバータ83の出力、すなわちLレベルが出力されている。
ここで、本実施例によるP−MOSトランジスタ65Wは、上述したように駆動力が比較的低い。したがって、例えば入力パッドPADiがハイZ状態になったとしても、駆動力が低いP−MOSトランジスタ65Wには微量の電流しか流れない。このため、電源電圧VDDIOからP−MOSトランジスタ65Wを介して入力パッドPADiへは微量の電流しか流れず、これにより、入力パッドPADiをゆっくりVDDIOレベルまでプルアップさせることが可能となる。
・ケース2
次に、入力パッドPADiにH(VDDIO)レベルの信号(例えば“1”のデータ)が入力された場合の動作を例に挙げて説明する。
この動作では、インバータ82に抵抗68およびN−MOSトランジスタ81を介してHレベルが入力されるため、インバータ82はLレベルを出力している。したがって、2入力NAND回路61はHレベルを出力している。これにより、P−MOSトランジスタ65Wのゲートにはトランスファゲート50を介してHレベルが印加され、P−MOSトランジスタ65Wがオフする。なお、出力端子Yからは、インバータ83の出力、すなわちHレベルが出力されている。
・ケース3
次に、入力パッドPADiに内部電源電圧VDDIOよりも高い外部電源電圧VTTが印加された場合の動作を例に挙げて説明する。
この動作では、インバータ82に抵抗68およびN−MOSトランジスタ81を介してHレベルが入力されるため、インバータ82はLレベルを出力している。したがって、2入力NAND回路61はHレベルを出力している。これにより、P−MOSトランジスタ65Wのゲートにはトランスファゲート50を介してHレベルが印加され、P−MOSトランジスタ65Wがオフする。なお、出力端子Yからは、インバータ83の出力、すなわちHレベルが出力されている。
このような場合であっても、電源電圧VDDIOと入力パッドPADiとの間に駆動力の低いP−MOSトランジスタ65Wを設けることで、このP−MOSトランジスタ65Wには微量の電流しか流れないため、例えば入力パッドPADiに内部電源電圧VDDIOよりも高い外部電源電圧VTTが印加されたとしても、P−MOSトランジスタ65Wのゲートおよびフローティングウェルが共にVTTレベルに充電されているため、P−MOSトランジスタ65Wはオフ状態となる。このため、入力パッドPADiからP−MOSトランジスタ65Wを介して電源電圧VDDIOへは電流が流れない。これにより、入力パッドPADiからP−MOSトランジスタ65Wを介して内部電源電圧VDDIO側へ流れる電流を低減できるため、消費電力の増大を抑制することが可能となる。
また、ノードpgの電位がVTTレベルとなった時点で、P−MOSトランジスタ64のソース電位とドレイン電位とウェル電位とが全てVTTレベルとなるため、P−MOSトランジスタ64はオフする。
〔作用効果〕
以上のように、本実施例は、電源電圧VDDIOと入力パッドPADiとの間に駆動力の低いP−MOSトランジスタ65Wを設けた構成であるため、例えば入力パッドPADiがハイZ状態になったとしても、駆動力が低いP−MOSトランジスタ65Wには微量の電流しか流れない。このため、電源電圧VDDIOからP−MOSトランジスタ65Wを介して入力パッドPADiへは微量の電流しか流れず、これにより、入力パッドPADiをゆっくりVDDIOレベルまでプルアップさせることが可能となる。
また、本実施例は、電源電圧VDDIOと入力パッドPADiとの間に駆動力の低いP−MOSトランジスタ65Wを設けた構成であるため、このP−MOSトランジスタ65Wには微量の電流しか流れない。このため、例えば入力パッドPADiに内部電源電圧VDDIOよりも高い外部電源電圧VTTが印加されたとしても、P−MOSトランジスタ65Wのゲートおよびフローティングウェルが共にVTTレベルに充電されているため、P−MOSトランジスタ65Wはオフ状態となる。このため、入力パッドPADiからP−MOSトランジスタ65Wを介して電源電圧VDDIOへは電流が流れない。これにより、入力パッドPADiからP−MOSトランジスタ65Wを介して内部電源電圧VDDIO側へ流れる電流を低減できるため、消費電力の増大を抑制することが可能となる。
さらに、本実施例は、入力パッドPADiに内部電源電圧VDDIOよりも高い外部電源電圧VTTが印加された後に、例えば出力パッドPADiの電位が中間電位となったとしても、ノードbias、すなわちP−MOSトランジスタ64のゲートには内部電源電圧VDDIOが印加されることで、これがオフしたままとなる構成であるため、2入力NAND回路61に印加された内部電源電圧VDDIOからトランスファゲート50、P−MOSトランジスタ64および抵抗68を介して入力パッドPADiへ電流が流れ出すことはなく、消費電力の増加が防止される。
このほか、本実施例によれば、以上のような効果を奏するトレラント入力回路を、少ない回路数で実現することができる。