JP5598750B2 - フェイルセーフ・モード及びトレラント・モードの際の入出力回路を保護するためのバイアス電圧を発生させる方法、バイアス電圧発生回路、及び入出力回路 - Google Patents

フェイルセーフ・モード及びトレラント・モードの際の入出力回路を保護するためのバイアス電圧を発生させる方法、バイアス電圧発生回路、及び入出力回路 Download PDF

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Description

当情報開示は、概して、入力／出力（ＩＯ）サーキットに関するものであり、綿密には、フェイルセーフ状態及びトレラント状態の際に、ＩＯサーキットを保護する為にバイアス電圧を発生させる手法、器具ならびにシステムに関するものである。
集積回路（ＩＣ）は、別の構成部分とは異なる電圧で動作する構成部分を含む。異なる電圧で動作する構成部分同士をインターフェースさせることは、端子内の電圧よりも低い電圧（例： １．８ボルト）で動作している能動素子（例： 金属酸化物半導体（ＭＯＳ）トランジスタ）を含むバッファー・サーキットを要する。
図１は、バッファー・サーキットにおける出力ステージ１００の概略図である。出力ステージ１００は、ｐ−チャネル金属酸化物半導体（ＰＭＯＳ）トランジスタ、Ｍ１１０２及び、ｎ−チャネル金属酸化物半導体（ＮＭＯＳ）トランジスタＭ２１０４を含む。Ｍ１１０２のソース（Ｓ）端子は、電源電圧ＶＤＤＩＯ１０６に繋がっており、Ｍ２１０４のソース（Ｓ）端子は、電源電圧ＶＳＳ１１０に繋がっている。トランジスタ（Ｍ１１０２、Ｍ２１０４）のバルク（Ｂ）端子を各ＶＤＤＩＯ１０６及びＶＳＳ１１０に繋げる為、トランジスタ（Ｍ１１０２、Ｍ２１０４）のバルク（Ｂ）端子はソース（Ｓ）端子でショートする。Ｍ１１０２及びＭ２１０４のドレイン（Ｄ）端子は、互いに繋がっている。図１参照。
ＩＣにおける入力／出力（ＩＯ）パッド１０８からの外部電圧は、各Ｍ１１０２及びＭ ２１０４のドレイン（Ｄ）端子に供給されている。トランジスタ（Ｍ１１０２、Ｍ２１０４）のゲート（Ｇ）端子は、バッファー・サーキットのコントロール・サーキットから発生したコントロール・シグナル（ＣＴＲＬ１ １１２及びＣＴＲＬ２ １１４）によって動作している。ＩＯパッド１０８電圧（例： ３．４６５Ｖ）が電源電圧ＶＤＤＩＯ１０６（例： １．８Ｖ、２．５Ｖ）以上の場合、図１でＭ１１０２関連で表されている寄生ダイオードＤ１１１６はオンであり、結果的にＩＯパッド１０８電圧及び電源電圧ＶＤＤＩＯ１０６間に直接回路を生み出す。Ｄ１１１６がオンすることによって多量の電流が導かれた場合、続いて多量の漏洩電流が流れる。図１では、Ｑ２１０４に関連のある寄生ダイオードＤ２１１８も示されている。
従って、ＩＯパッド１０８高電圧は、バッファー・サーキットの信頼性を削減する。
ここに開示されているのは、フェイルセーフ状態及びトレラント状態の際に、入力／出力（ＩＯ）サーキットを保護する為にバイアス電圧を発生させる手法、器具ならびにシステムである。
ひとつの見解としては、手法は、集積回路（ＩＣ）の入力／出力（ＩＯ）コア・デバイスにおける、ひとつあるいは複数の構成能動サーキット素子動作電圧の耐容最高リミット以下に抑える為に、制御できる範囲で電源電圧から第１バイアス電圧を発生させ、ＩＯパッドとインターフェースする作業、及び、ＩＯコアデバイスにおける、ひとつあるいは複数の構成能動サーキット素子動作電圧の耐容最高リミット以下に抑える為に、制御できる範囲で、ＩＯパッドを通して供給される外部電圧から第２バイアス電圧を発生させ、ＩＯパッドとインターフェースする作業、を含む。手法はまた、制御できる範囲で、ＩＯコアによって発生したコントロール・シグナルを活用する作業を含む。ドライバー・モード動作の際には第１バイアス電圧から、フェイルセーフ・モードもしくはトレラント・モードで動作の際には第２バイアス電圧から、出力バイアス電圧を導出する為である。
ＩＯパッドを通して供給される外部電圧は、ドライバー・モードで動作の際、ゼロと電源電圧以上の値との間で変化する。電源電圧は、フェイルセーフ・モードで動作の際にはゼロであり、ＩＯパッドを通して供給される外部電圧は、トレラント・モードで動作の際には、電源電圧以上の値にまで上昇する。
別の見解では、バイアス電圧を発生させている回路は、集積回路（ＩＣ）の入力／出力（ＩＯ）コア・デバイスにおける、ひとつあるいは複数の構成能動サーキット素子動作電圧の耐容最高リミット以下に抑える為に、制御できる範囲で電源電圧から発生した第１バイアス電圧を入力するように、並びにＩＯコアデバイスにおける、ひとつあるいは複数の構成能動サーキット素子動作電圧の耐容最高リミット以下に抑える為に、制御できる範囲で、ＩＯパッドを通して供給される外部電圧から発生した第２バイアス電圧を入力するように設計されているマルチプレクサー・ボックスを含み、ＩＯパッドとインターフェースする。マルチプレクサー・ボックスはまた、ドライバー・モード動作の際には第１バイアス電圧からの、フェイルセーフ・モードもしくはトレラント・モードで動作の際には第２バイアス電圧からの出力バイアス電圧を、ＩＯコアによって発生したコントロール・シグナルの制御できる範囲内での活用を通して導出するようにも設計されている。
ＩＯパッドを通して供給される外部電圧は、ドライバー・モードで動作の際、ゼロと電源電圧以上の値との間で変化する。電源電圧は、フェイルセーフ・モードで動作の際にはゼロであり、ＩＯパッドを通して供給される外部電圧は、トレラント・モードで動作の際には、電源電圧以上の値にまで上昇する。
また別の見解においては、入力／出力（ＩＯ）は、コントロール・シグナルを発生させるＩＯコア・エンド・ブロック、ひとつあるいは複数の外部能動サーキット素子を動作させるドライバー・ブロック、そのドライバー・ブロックとインターフェースされているＩＯパッド、並びに、バイアス電圧を発生している回路、を含む。ＩＯコア・エンド・ブロックは、動作電圧の耐容最高リミットを備えた、ひとつあるいは複数の構成能動サーキット素子を含む。バイアス電圧を発生している回路は、電源電圧の入力、及びＩＯパッドを通して供給される外部電圧の入力をするよう、更には、ＩＯコア・エンド・ブロックにおけるひとつあるいは複数の構成能動サーキット素子の動作電圧耐容最高リミット以下に抑えられた出力バイアス電圧を発生させるように設計されている。
バイアス電圧を発生している回路は、ＩＯコア・エンド・ブロックにおけるひとつあるいは複数の構成能動サーキット素子の動作電圧耐容最高リミット以下に収まるように、制御できる範囲で電源電圧から発生した第１バイアス電圧の入力、並びに、ＩＯコア・エンド・ブロックにおけるひとつあるいは複数の構成能動サーキット素子の動作電圧耐容最高リミット以下に収まるように、制御できる範囲で電源電圧から発生した第２バイアス電圧の入力、をするように設計されたマルチプレクサー・ボックスを含む。バイアス電圧を発生している回路は、ドライバー・モード動作の際には第１バイアス電圧からの、フェイルセーフ・モードもしくはトレラント・モードで動作の際には第２バイアス電圧からの出力バイアス電圧を、ＩＯコアによって発生したコントロール・シグナルの制御できる範囲内での活用を通して導出するようにも設計されている。
ＩＯパッドを通して供給される外部電圧は、ドライバー・モードで動作の際、ゼロと電源電圧以上の値との間で変化する。電源電圧は、フェイルセーフ・モードで動作の際にはゼロであり、ＩＯパッドを通して供給される外部電圧は、トレラント・モードで動作の際には、電源電圧以上の値にまで上昇する。
ここで開示されている手法及びシステムは、多様な見解を得る為に実行され得るものであり、実行手段は限られてはいない。また、ここに開示されているいずれかの工程を機械で行うという複数の手順をひとつにまとめた上で、機械で読み取ることのできるメディアを通して履行することも可能である。その他の特性は、添付のイラスト及び後述の詳細記述から明確であるといえる。
この開発の実施例は、あくまで一例としてイラストされており、イラストに付随の参照図を限度としているものではない。また、その際、同様の参照が同様の素子を示していることもあり、特に下記の参照図においてはそれぞれ記述されている通りである：
図１は、バッファー・サーキットの出力ステージの概略図であり、１件あるいは複数件の実施例に基づいている。 図２は、マルチプレクサー・サーキットの出力ステージの概略図であり、１件あるいは複数件の実施例に基づいている。 図３は、図２におけるマルチプレクサー・サーキットのトランジスタ実行の概略図であり、１件あるいは複数件の実施例に基づいている。 図４は、図２で表されている、ドライバー・モードで動作の際のマルチプレクサー・サーキットのトランジスタ実行のＤＣ特性を示しており、１件あるいは複数件の実施例に基づいている。 図５は、図２で表されている、フェイルセーフ・モードで動作の際のマルチプレクサー・サーキットのトランジスタ実行のＤＣ特性を示しており、１件あるいは複数件の実施例に基づいている。 図６は、図２で表されている、トレラント・モードで動作の際のマルチプレクサー・サーキットのトランジスタ実行のＤＣ特性を示しており、１件あるいは複数件の実施例に基づいている。 図７は、図２で表されている、フェイルセーフ・モードで動作の際のマルチプレクサー・サーキットのトランジスタ実行の過渡電流特性を示しており、１件あるいは複数件の実施例に基づいている。 図８は、図２で表されている、トレラント・モードで動作の際のマルチプレクサー・サーキットのトランジスタ実行の過渡電流特性を示しており、１件あるいは複数件の実施例に基づいている。 図９は、図２で表されている、ドライバー・モードで動作の際のマルチプレクサー・サーキットのトランジスタ実行の過渡電流特性を示しており、１件あるいは複数件の実施例に基づいている。 図１０は、入力／出力（ＩＯ）サーキットの概略図であり、１件あるいは複数件の実施例に基づいている。 図１１は、工程手順の略図であり、出力バイアス電圧を発生する方法に関係する工程の詳細を、１件あるいは複数件の実施例に基づいて説明している。
当面の実施例に関するこの他の特性は、添付のイラスト及び後述の詳細記述から明確であるといえる。
下記の実施例は、フェイルセーフ動作及びトレラント動作の際に、入力／出力（ＩＯ）サーキットを保護する為に、バイアス電圧を発生する目的での使用が可能である。当面の実施例は特定の参照例を用いているが、多様な実施例の上位概念やスコープを変えない上での修正及び変更は明らかに可能である。
図２は、マルチプレクサー・サーキット２００を表しており、１件あるいは複数件の実施例に基づいている。１件あるいは複数件の実施例において、マルチプレクサー・サーキット２００は、第１バイアス電圧２０６及び第２バイアス電圧２０８を入力として入力するマルチプレクサー・ボックス２０２を含む。１件あるいは複数件の実施例において、第１バイアス電圧２０６は、制御できる範囲で電源電圧から発生し（図２では省略）、更に、第２バイアス電圧２０８は、制御できる範囲で、ＩＯパッドを通して供給される外部電圧から発生する。１件あるいは複数件の実施例において、第１バイアス電圧２０６及び第２バイアス電圧２０８は、集積回路（ＩＣ）のＩＯコア・デバイスにおける、ひとつあるいは複数の構成能動サーキット素子（例： 金属酸化物半導体（ＭＯＳ）トランジスタ）の動作電圧耐容最高リミット以下に抑えられている。
１件あるいは複数件の実施例において、図２において出力バイアス電圧２１０として表されているマルチプレクサー・ボックス２０２の出力は、ドライバー・モードで動作の際に、第１バイアス電圧２０６から導出される。その際、ＩＯパッドを通して供給される外部電圧は、ゼロと電源電圧以上の値との間で変化する。あるいは、フェイルセーフ・モード及びトレラント・モードで動作の際に、第２バイアス電圧２０８から導出される。１件あるいは複数件の実施例において、電源電圧は、フェイルセーフ・モードで動作の際にはゼロであり、ＩＯパッドを通して供給される外部電圧は、トレラント・モードで動作の際には、電源電圧以上の値にまで上昇する。
つまり、図２で見られるように、マルチプレクサー・ブロック２１０の出力は、コントロール・シグナル２０４（例： 出力有効（ＯＥ））の「高」あるいは「低」状態に基づく。コントロール・シグナル２０４の「高」状態では、電源電圧がある場合にはロジック「１」が表示される。また、コントロール・シグナル２０４の「低」状態では、電源電圧がない場合、あるいはトレラント状態でＩＯパッドを通して供給される外部電圧が電源電圧以上に上昇する場合には、ロジック「０」が表示される。従って、コントロール・シグナル２０４の「低」状態では、電源電圧がある場合とない場合がある。１件あるいは複数件の実施例において、コントロール・シグナル２０４は、ＩＯによって発生する。
１件あるいは複数件の実施例において、コントロール・シグナル２０４は、出力電圧２１０を導出する為に、制御できる範囲で活用され得る。従って、コントロール・シグナル２０４が「高」状態であるドライバー・モードで動作の際には、出力電圧２１０は、第１バイアス電圧２０６から導出される。あるいは、コントロール・シグナル２０４が「低」状態であるフェイルセーフ・モード及びトレラント・モードで動作の際には、出力電圧２１０は、第２バイアス電圧２０８から導出される。
１件あるいは複数件の実施例において、第１バイアス電圧２０６は、制御できる範囲で電源電圧の一部から発生する。１件あるいは複数件の実施例において、第２バイアス電圧２０８は、制御できる範囲で、ひとつあるいは複数の構成能動サーキット素子（例： 金属酸化物半導体（ＭＯＳ）トランジスタ）によって削減されたＩＯパッドを通して供給される外部電圧から発生する。
図３は、図２に見られるマルチプレクサー・サーキット２００のトランジスタ実行３００を表しており、１件あるいは複数件の実施例に基づいている。ＭＯＳトランジスタのソース（Ｓ）端子およびドレイン（Ｄ）端子に互換性があること、従って、ソース（Ｓ）端子に電圧を連結すると同時にドレイン（Ｄ）端子から別の電圧を出力することは、ドレイン（Ｄ）端子へ電圧を連結すると同時にソース（Ｓ）端子から別の電圧を出力することに等しい、ということは明白であり、これを理解するのには、この分野における特別なスキルを要さない。ドレイン同士（Ｄ−Ｄ）の経路は、ドレイン−ソース（Ｄ−Ｓ）の経路と等しいと言える。
１件あるいは複数件の実施例において、マルチプレクサー・ボックス２０２は、ソース（Ｓ）端子にて第１バイアス電圧２０６を入力するように設計されている第１ＭＯＳトランジスタＱ４３２２、並びに、ゲート（Ｇ）端子におけるコントロール・シグナル２０４（コントロール・シグナルＬＳ３０２）の制御可能な、かつレベル・シフトされた２台のＭＯＳトランジスタ（Ｑ３３２０及びＱ５３２４）を含む。１件あるいは複数件の実施例において、ドライバー・モードでの動作の際、及びトレラント・モードでの動作の際に、コントロール・シグナルＬＳ３０２は電源電圧ＶＤＤＩＯ（ここでは省略）の一部に位置する。１件あるいは複数件の実施例において、ドライバー・モードでの動作の際、コントロール・シグナルＬＳ３０２（例： ０．６ＶＤＤＩＯ）は、トレラント・モードで動作の際のコントロール・シグナルＬＳ３０２（例： ０．１ＶＤＤＩＯ）以上である。１件あるいは複数件の実施例において、電源電圧（ＶＤＤＩＯ）がゼロのフェイルセーフ・モードで動作の際に、コントロール・シグナルＬＳ３０２はゼロである。
従って、１件あるいは複数件の実施例において、コントロール・シグナルＬＳ３０２はドライバー・モードでの動作の際の０．６ＶＤＤＩＯ及びトレラント・モードで動作の際の０．１ＶＤＤＩＯとの間で変化するが、それは、コントロール・シグナル２０４がロジック「１」を表示しているか、ロジック「０」を表示しているかによる。しかし、図２に見られるように、ロジック「０」は、コントロール・シグナルＬＳ３０２がゼロであるフェイルセーフ・モードで動作の際にも表示される。従って、コントロール・シグナル２０４の２種の状態は、ロジック「高」（ドライバー・モードでの動作の際）とロジック「低」（トレラント・モード、及びフェイルセーフ・モードで動作の際）として記述されるべきである。
１件あるいは複数件の実施例において、Ｑ３３２０のドレイン（Ｄ）端子は、Ｑ５３２４のドレイン（Ｄ）端子に連結されている。１件あるいは複数件の実施例において、Ｑ３３２０及びＱ５３２４のソース（Ｓ）端子はそれぞれ、Ｑ４３２２のゲート（Ｇ）端子及びドレイン（Ｄ）端子に連結されている。１件あるいは複数件の実施例において、Ｑ５３２４は、ドレイン（Ｄ）端子において第２バイアス電圧２０８を入力するように設計されている。１件あるいは複数件の実施例において、Ｑ３３２０及びＱ５３２４のドレイン（Ｄ）端子は互いに連結されている。１件あるいは複数件の実施例において、Ｑ３３２０、Ｑ４３２２及びＱ５３２４はｐ−チャネルＭＯＳ（ＰＭＯＳ）トランジスタである。１件あるいは複数件の実施例において、マルチプレクサー・ボックス２０２の出力、出力電圧２１０は、Ｑ４３２２及びＱ５３２４（ノードＣ３３８）間のドレイン−ソース（Ｄ−Ｓ）経路にて得ることができる。
１件あるいは複数件の実施例において、コントロール・シグナル２０４及び第１バイアス電圧２０６はそれぞれ、ＭＯＳトランジスタＱ２３１８及びＱ１３１６のゲート（Ｇ）端子においてかけられる。１件あるいは複数件の実施例において、Ｑ１３１６のソース（Ｓ）端子はＱ２３１８のドレイン（Ｄ）端子に連結されており、Ｑ１３１６のドレイン（Ｄ）端子はＱ４３２２のゲート（Ｇ）端子に連結されている。１件あるいは複数件の実施例において、Ｑ１３１６及びＱ２３１８のバルク（Ｂ）端子、及びＱ２３１８のソース（Ｓ）端子は、第２電源電圧３１４（ＶＳＳ）に設けられる。１件あるいは複数件の実施例において、Ｑ１３１６及びＱ２３１８は経路トランジスタ（図３において、ＮＭＯＳトランジスタとして表されている）であり、コントロール・シグナル２０４がロジック「高」状態の際にＱ１３１６及びＱ２３１８の電源がオンの場合、ノードＡ３３４の放電を有効にするように設計されている。１件あるいは複数件の実施例において、第１バイアス電圧２０６は電源電圧ＶＤＤＩＯ（例： ０．５５ＶＤＤＩＯ）の一部である。
ＭＯＳトランジスタ（Ｑ６３２６及びＱ７３２８）の組合わせは、Ｑ６３２６及びＱ７３２８のしきい電圧によって、ＩＯパッド（ＩＯパッド３０４電圧）を通して供給される外部電圧を削減する為に、図２におけるマルチプレクサー・サーキット２００のトランジスタ実行３００において、供給される。従って、ノードＢ３３６において、第２バイアス電圧２０８は以下の参照方程式１のように表される。
その際、ＶＳＢは第２バイアス電圧２０８であり、ＩＯＰＡＤはＩＯパッド３０４電圧であり、Ｖｔｎは各Ｑ６３２６及びＱ７３２８のしきい電圧である。図３は、Ｑ６３２６及びＱ７３２８を、ｎ−チャネルＭＯＳ（ＮＭＯＳ）トランジスタとして表しており、Ｑ６３２６のソース（Ｓ）端子は、Ｑ７３２８のドレイン（Ｄ）端子に連結されている。１件あるいは複数件の実施例において、ＩＯパッド３０４電圧は、Ｑ７３２８のソース（Ｓ）端子及びゲート（Ｇ）端子に連結されている。１件あるいは複数件の実施例において、Ｑ ６３２６のゲート（Ｇ）端子はそのソース（Ｓ）端子に連結されている。１件あるいは複数件の実施例において、Ｑ６３２６及びＱ７３２８のバルク（Ｂ）端子は、第２電源電圧３１４（ＶＳＳ）に設けられる。この分野に通じている者にとって、ＩＯパッド３０４電圧を削減する為に提供されている能動素子（例： ＭＯＳトランジスタＱ６３２６及びＱ ７３２８）の数が変化すること、及びそういった変化があっても典型的な実施例のスコープは変わらない、ということは、有り難い。
従って、１件あるいは複数件の実施例において、第２バイアス電圧２０８は、ＩＯパッドとインターフェースされているＩＣのＩＯコア・デバイスにおける、ひとつあるいは複数の構成能動サーキット素子（例： ＭＯＳトランジスタ）動作電圧の耐容最高リミット以下に抑えられている。１件あるいは複数件の実施例において、ＩＯコア・デバイスにおける前述の構成能動サーキット素子動作電圧の耐容最高リミット以下に抑えられた出力バイアス電圧２１０を発生させる為に、ＭＯＳトランジスタＱ９３３２が供給される。その際、そのゲート（Ｇ）端子及びドレイン（Ｄ）端子は、制御可能な入力電圧（各Ｖ３３０６及びＶ１３０８）を入力するように設計されている。１件あるいは複数件の実施例において、図３でＰＭＯＳトランジスタとして表されているＱ９３３２のソース（Ｓ）端子は、ノードＢ３３６に連結されている。１件あるいは複数件の実施例において、Ｖ３３０６及びＶ１３０８はそれぞれ、電源電圧ＶＤＤＩＯの一部となるように制御される。例えば、Ｖ３３０６は０．３ＶＤＤＩＯに等しく、Ｖ１３０８は０．１ＶＤＤＩＯに等しい。
１件あるいは複数件の実施例において、フェイルセーフ・モードで動作の際に電源電圧ＶＤＤＩＯがゼロの場合、Ｑ９３３２は最大量の電流を引き寄せて、Ｑ６３２６及びＱ７３２８内のダイオードの降下を最大限にする。１件あるいは複数件の実施例において、ドライバー・モード及びトレラント・モードで動作の際に電源電圧がある場合、Ｑ９３３２はフェイルセーフ・モードの際の電流に比べて低量の電流を引き寄せる。従って、１件あるいは複数件の実施例において、Ｑ６３２６及びＱ７３２８内のダイオードの降下は削減される。
１件あるいは複数件の実施例において、Ｑ３３２０、Ｑ４３２２、Ｑ５３２４及びＱ９３３２のバルク（Ｂ）端子は、フローティング・ウェル（ＦＷ）・サーキットの出力に連結されているが、それは、前述のトランジスタに関わる寄生ダイオードの順方向バイアスの妨害に繋がる。
１件あるいは複数件の実施例において、ドライバー・モードで動作の際に、第１バイアス電圧２０６はＶＤＤＩＯ（例： ０．５５ＶＤＤＩＯ）の一部となるように適切に計量される。一例としては、コントロール・シグナル２０４（例： ＯＥ）がロジック「高」であり、電源電圧ＶＤＤＩＯ（例： ２．５Ｖ）が存在する場合等である。１件あるいは複数件の実施例において、コントロール・シグナルＬＳ３０２は、ＶＤＤＩＯの一部となるように適切に調整される。例えば、コントロール・シグナル２０４のロジック「高」状態は、コントロール・シグナルＬＳ３０２の値が０．６ＶＤＤＩＯであることを示す。１件あるいは複数件の実施例において、経路トランジスタＱ１３１６及びＱ２３１８の電源はオンであり、従って、ノードＡ３３４の放電が有効になる。１件あるいは複数件の実施例において、ノードＡ３３４の放電はＱ４３２２の電源をオンにし、コントロール・シグナルＬＳ３０２（例： ０．６ＶＤＤＩＯ）の調整された「高」レベルは、Ｑ３３２０及びＱ５３２４の電源をオフにする。１件あるいは複数件の実施例において、ノードＢ３３６における摂動がノードＣ３３８における出力（例： 出力バイアス電圧２１０）に影響を与えることはない。１件あるいは複数件の実施例において、出力バイアス電圧２１０は忠実に第１バイアス電圧２０６の後を追い、かつ第１バイアス電圧２０６と等しい。
１件あるいは複数件の実施例において、フェイルセーフ・モードの際、第１バイアス電圧２０６及びコントロール・シグナルＬＳ３０２は共にゼロであるが、その際、コントロール・シグナル２０４はロジック「低」であり、電源電圧ＶＤＤＩＯはゼロである。従って、１件あるいは複数件の実施例において、ノードＡ３３４は、Ｑ１３１６−Ｑ２３１８経路を通して放電することはできない。ＩＯパッド３０４電圧は上昇し、Ｑ６３２６及びＱ７３２８の電源はオンであり、故に、第２バイアス電圧２０８がＩＯパッド３０４電圧の後を追うことができるようになる。参照方程式１参照。１件あるいは複数件の実施例において、ロジック「低」状態のコントロール・シグナルＬＳ３０２は、Ｑ３３２０及びＱ ５３２４の電源をオンにする原因となり、ノードＡ３３４を充電する。１件あるいは複数件の実施例において、ノードＡ３３４を充電することはＱ４３２２の電源をオフにする。１件あるいは複数件の実施例において、Ｑ５３２４がオンの際、出力バイアス電圧２１０は第２バイアス電圧２０８の後を追う。
１件あるいは複数件の実施例において、減結合コンデンサ、Ｑ８３３０はノードＣ３３８において使用され、出力バイアス電圧２１０における容量騒音の影響を軽減する。ＩＯパッド３０４電圧の切り替えの際には、ＩＯパッドのドライバーにおけるＭＯＳトランジスタのゲート（Ｇ）端子に連結されている。１件あるいは複数件の実施例において、Ｑ８３３０はＮＭＯＳコンデンサであり、その際、出力バイアス電圧２１０はそのゲート（Ｇ）端子に連結されている。１件あるいは複数件の実施例において、Ｑ８３３０のソース（Ｓ）、バルク（Ｂ）、ドレイン（Ｄ）端子は全て、第２電源電圧３１４（ＶＳＳ）レベルに設けられる。
１件あるいは複数件の実施例において、トレラント・モードで動作の際、コントロール・シグナルＬＳ３０２は、ドライバー・モードで動作の際の値よりも低い電源電圧ＶＤＤＩＯの一部に切り替わる。一例としては、コントロール・シグナル２０４はロジック「低」であり、電源電圧ＶＤＤＩＯが存在する。例えば、コントロール・シグナルＬＳ３０２は０．１ＶＤＤＩＯに切り替わり、ロジック「低」の表示は変わらない。１件あるいは複数件の実施例において、ＩＯパッド３０４電圧が低い場合、Ｑ６３２６及びＱ７３２８はオフであり、同時にＱ２３１８もオフとなる。従って、１件あるいは複数件の実施例において、ノードＡ３３４が放電する経路はＱ４３２２のみである。１件あるいは複数件の実施例において、ノードＡ３３４を放電することは、出力バイアス電圧２１０を、その漏洩電流を通して、Ｑ４３２２の第１バイアス電圧２０６の近くに落ち着かせる原因となる。
１件あるいは複数件の実施例において、ＩＯパッド３０４電圧が低い場合、トレラント・モード動作はドライバー・モード動作に類似する。ここでは、２種の状態のコントロール・シグナルＬＳ３０２の値は異なるが（各０．６ＶＤＤＩＯ及び０．１ＶＤＤＩＯ）、その差異は、トレラント・モードであるかドライバー・モードであるか、という違いから生じるものである。その際、ＩＯパッド３０４電圧は電源電圧ＶＤＤＩＯ以上の値にまで上昇する。
１件あるいは複数件の実施例において、ＩＯパッド３０４電圧が上昇する際、Ｑ６３２６及びＱ７３２８はオンであり、従って、第２バイアス電圧２０８がＩＯパッド３０４電圧の後を追うことを可能にする。参照方程式１参照。１件あるいは複数件の実施例において、１件あるいは複数件の実施例において、コントロール・シグナルＬＳ３０２のロジック「低」状態は、Ｑ３３２０及びＱ５３２４の電源がオンになる原因となり、ノードＡ３３４を充電する。１件あるいは複数件の実施例において、Ｑ５３２４がオンの際、出力バイアス電圧２１０は第２バイアス電圧２０８の後を追う。
ある１件の実施例において、電源電圧ＶＤＤＩＯは２．７５Ｖ（２．５Ｖ ＋ １０％耐容）、ＩＯパッド３０４電圧は３．４６５Ｖ（３．５Ｖ ＋ ５％耐容）であり、ＩＯコア・デバイスにおけるひとつあるいは複数の構成能動サーキット素子の動作電圧は、１．９８Ｖ（１．８Ｖ ＋ １０％耐容）となる。そのような場合、第１バイアス電圧２０６、第２バイアス電圧２０８及び出力バイアス電圧２１０は全て１．９８Ｖ以下となる。加えて、１．９８Ｖ以下である第１バイアス電圧２０６及び第２バイアス電圧２０８は、マルチプレクサー・サーキット２００における構成ＭＯＳトランジスタ動作の信頼性を促進する。
図４は、図２で表されているマルチプレクサー・サーキット２００におけるトランジスタ実行３００の、ドライバー・モードで動作の際のＤＣ特性を示しており、１件あるいは複数件の実施例に基づいている。１件あるいは複数件の実施例において、ｘ−軸４０２はＩＯパッド３０４電圧を表し、ｙ−軸４０４は電圧変化（Ｖ）を表している。１件あるいは複数件の実施例において、出力バイアス電圧２１０は、ＩＯパッド３０４電圧がいかなる値の際にも、第１バイアス電圧２０６と等しい。図４参照。１件あるいは複数件の実施例において、ドライバー・モードで動作（例： それぞれ０．６ＶＤＤＩＯ及び０．５５ＶＤＤＩＯ）の際に、コントロール・シグナルＬＳ３０２及び第１バイアス電圧２０６は電源電圧ＶＤＤＩＯ（例： ０．６ＶＤＤＩＯ）の一部である。
図５は、図２で表されているマルチプレクサー・サーキット２００におけるトランジスタ実行３００の、フェイルセーフ・モードで動作の際のＤＣ特性を示しており、１件あるいは複数件の実施例に基づいている。１件あるいは複数件の実施例において、ｘ−軸５０２はＩＯパッド３０４電圧を表し、ｙ−軸５０４は電圧変化（Ｖ）を表している。１件あるいは複数件の実施例において、フェイルセーフ・モードで動作の際に、電源電圧ＶＤＤＩＯはゼロである。１件あるいは複数件の実施例において、出力バイアス電圧２１０は第２バイアス電圧２０８の後を追う。図５参照。言い換えると、出力バイアス電圧２１０は、ＩＯパッド３０４電圧の上昇と共に上昇する。
図６は、図２で表されているマルチプレクサー・サーキット２００におけるトランジスタ実行３００の、トレラント・モードで動作の際のＤＣ特性を示しており、１件あるいは複数件の実施例に基づいている。１件あるいは複数件の実施例において、ｘ−軸６０２はＩＯパッド３０４電圧を表し、ｙ−軸６０４は電圧変化（Ｖ）を表している。１件あるいは複数件の実施例において、電源電圧ＶＤＤＩＯはトレラント・モードで動作の際に存在し、コントロール・シグナルＬＳ３０２はロジック「低」状態（例： ０．１ＶＤＤＩＯ）である。１件あるいは複数件の実施例において、出力バイアス電圧２１０は、ＩＯパッド３０４電圧が低い際に、第１バイアス電圧２０６の近くに落ち着く。図６及び上記参照。１件あるいは複数件の実施例において、ＩＯパッド３０４電圧が上昇する際、Ｑ６３２６及びＱ７３２８はオンであり、出力バイアス電圧２１０は、第２バイアス電圧２０８の後を追い始める。
図７は、図２で表されているマルチプレクサー・サーキット２００におけるトランジスタ実行３００の、フェイルセーフ・モードで動作の際の過渡電流特性を示しており、１件あるいは複数件の実施例に基づいている。１件あるいは複数件の実施例において、ｘ−軸７０２は時間（ｔ）を表し、ｙ−軸７０４は電圧変化（Ｖ）を表している。１件あるいは複数件の実施例において、ＩＯパッド３０４電圧がゼロとその最高値（例： ３．４６５Ｖ）との間で切り替わる場合、出力バイアス電圧２１０は、低値（例： Ｑ４３２２のしきい電圧）から第２バイアス電圧２０８へ、そして第２バイアス電圧２０８から低値へとおおよそ切り替わる。図７参照。１件あるいは複数件の実施例において、出力バイアス電圧２１０は、Ｑ４３２２のしきい電圧にて固定される。さもないと、Ａ３３４の放電する経路がない為である。
図８は、図２で表されているマルチプレクサー・サーキット２００におけるトランジスタ実行３００の、トレラント・モードで動作の際の過渡電流特性を示しており、１件あるいは複数件の実施例に基づいている。１件あるいは複数件の実施例において、ｘ−軸８０２は時間（ｔ）を表し、ｙ−軸８０４は電圧変化（Ｖ）を表している。１件あるいは複数件の実施例において、ＩＯパッド３０４電圧がゼロからその最高値（例： ３．４６５Ｖ）に切り替わる場合、出力バイアス電圧２１０はふたつの電圧値の間で変化する。例えば、第１バイアス電圧２０６に近い値と第２バイアス電圧２０８に近い値との間、あるいはその逆、等である。
図９は、図２で表されているマルチプレクサー・サーキット２００におけるトランジスタ実行３００の、ドライバー・モードで動作の際の過渡電流特性を示しており、１件あるいは複数件の実施例に基づいている。１件あるいは複数件の実施例において、ｘ−軸９０２は時間（ｔ）を表し、ｙ−軸９０４は電圧変化（Ｖ）を表している。１件あるいは複数件の実施例において、ＩＯパッド３０４電圧は、ドライバー・モードで動作の際に、ゼロから電源電圧ＶＤＤＩＯへと変化する。１件あるいは複数件の実施例において、ＩＯパッド３０４電圧がゼロとその最高値（例： ２．７５ＶＤＤＩＯ）との間で切り替わる場合、出力バイアス電圧２１０は第１バイアス電圧２０６の値（例： ０．５５ＶＤＤＩＯ）で安定する。
図１０は、ＩＯサーキット１０００のシステム図であり、１件あるいは複数件の実施例に基づいている。１件あるいは複数件の実施例において、ＩＯサーキット１０００は、図２のマルチプレクサー・サーキット２００を通してＩＯコア・エンド・ブロック１００２とインターフェースされている外部能動サーキット素子（例： ＭＯＳトランジスタ）を動作させる為に、ドライバー・ブロック１００６を含む。１件あるいは複数件の実施例において、ＩＯコア・エンド・ブロック１００２は、その動作電圧最高値が決められている、ひとつあるいは複数の構成能動サーキット素子（例： ＭＯＳトランジスタ）を含む。（例： １．９８Ｖ、１．８Ｖ ＋ １０％耐容）１件あるいは複数件の実施例において、コントロール・シグナル２０４は、ＩＯコア・エンド・ブロック１００２から発生する。１件あるいは複数件の実施例において、マルチプレクサー・サーキット２００は、電源電圧（ＶＤＤＩＯ）１００４、及びＩＯパッド（ここではＰＡＤ１００８）、ＩＯパッド３０４電圧を通して供給されている外部電圧を入力する。図１０参照。１件あるいは複数件の実施例において、ＰＡＤ１００８は、ドライバー・ブロック１００６とインターフェースされている。１件あるいは複数件の実施例において、マルチプレクサー・サーキット２００は、ＩＯコア・エンド・ブロック１００２におけるひとつあるいは複数の構成能動サーキット素子の動作電圧耐容最高リミット以下に抑えられている出力バイアス電圧２１０を発生する。
図１１は、工程手順の略図であり、出力バイアス電圧２１０を発生する方法に関係する工程の詳細を、１件あるいは複数件の実施例に基づいて説明している。１件あるいは複数件の実施例において、実行１１０２は、電源電圧ＶＤＤＩＯ１００４から第１バイアス電圧２０６を、制御できる範囲で発生させ、ＩＯコア・エンド・ブロック１００２におけるひとつあるいは複数の構成能動サーキット素子の動作電圧耐容最高リミット以下に抑える作業を含む。１件あるいは複数件の実施例において、ＩＯコア・エンド・ブロック１００２は集積回路（ＩＣ）のＩＯデバイスであり、ＩＯパッド（ＰＡＤ１００８）とインターフェースされる。１件あるいは複数件の実施例において、実行１１０４は、ＩＯパッド（ここではＰＡＤ１００８）、ＩＯパッド３０４電圧を通して供給されている外部電圧から第２バイアス電圧２０８を、制御できる範囲で発生する作業を含む。その際には、ＩＯコア・エンド・ブロック１００２におけるひとつあるいは複数の構成能動サーキット素子の動作電圧耐容最高リミット以下に抑えられる。
１件あるいは複数件の実施例において、実行１１０６は、ＩＯコア・エンド・ブロック１００２から発生したコントロール・シグナル２０４を、制御できる範囲で活用することを含む。ドライバー・モードで動作の際には出力バイアス電圧２１０を、フェイルセーフ・モード及びトレラント・モードで動作の際には第２バイアス電圧２０８を、第１バイアス電圧２０６から導出する為である。１件あるいは複数件の実施例において、ＩＯパッド（ここではＰＡＤ１００８）、ＩＯパッド３０４電圧を通して供給されている外部電圧は、ドライバー・モードで動作の際に、ゼロから電源電圧ＶＤＤＩＯ１００４の値へと変化する。１件あるいは複数件の実施例において、電源電圧ＶＤＤＩＯ１００４は、フェイルセーフ・モードで動作の際にはゼロであり、ＩＯパッド（ここではＰＡＤ１００８）、ＩＯパッド３０４電圧を通して供給されている外部電圧は、トレラント・モードで動作の際に、電源電圧ＶＤＤＩＯ１００４以上の値へと上昇する。
当面の実施例は特定の参照例を用いているが、多様な実施例の上位概念やスコープを変えない上での修正及び変更は明らかに可能である。一例として、動作電圧かつ外部電圧の双方、もしくはそのうちどちらかひとつのみの電圧を変更したとしても、典型的な実施例のスコープは変わらない。また別の例として、ここで述べられている多様なデバイス及びモジュールを活用する際に、それに併せてハードウェア電気回路（例： ロジック電気回路を基にしたＣＭＯＳ）、ファームウェア、ソフトウェア、あるいはハードウェア、ファームウェア及びソフトウェア（例： 機械で読み取ることのできるメディアに埋め込まれた状態等で）のいかなる組み合わせを使用することは、可能である。また別の例として、多様な電化構造及び手法を具体化する際には、トランジスタ、ロジックゲート及び電気回路等（例： 特定用途向け集積回路（ＡＳＩＣ）及びデジタル・シグナル・プロセッサー回路（ＤＳＰ）の双方、もしくはどちらか一方）を使うことも可能である。
並びに、ここに開示されている多様な作業、工程及び手法は、機械で読み取ることのできるメディアかつ機械でアクセスできる、データ・プロセス・システム（例： コンピューター・デバイス）対応のメディアの双方、あるいはそのうちのどちらかひとつのみで具体化して頂くと有り難く、工程が実行される順序は問わない。それ故に、特記事項及びイラストはあくまで解説目的であり、規則づけるためのものではない。

Claims (20)

  1. フェイルセーフ・モード及びトレラント・モードの際の入出力回路を保護するためのバイアス電圧を発生させる方法であって、前記方法は、
    電源電圧を分割して、入出力パッドとインターフェースされる集積回路（ＩＣ）の入出力コアデバイスにおける1つ以上の構成能動回路素子の動作電圧耐容上限以下に抑えられた第１バイアス電圧を発生させるステップ、
    前記入出力パッドを通して供給される外部電圧から、前記入出力コアデバイスにおける1つ以上の構成能動回路素子の動作電圧耐容上限以下に抑えられた第２バイアス電圧を発生させるステップ、及び、
    前記入出力コアデバイスで作成されたコントロール・シグナルを使用し、ドライバー・モードで動作の際には前記第１バイアス電圧を、また、フェイルセーフ・モード及びトレラント・モードで動作の際には前記第２バイアス電圧を、出力バイアス電圧として出力するステップを含み、
    前記ドライバー・モードとは、前記入出力パッドを通して供給される外部電圧が、０Ｖから前記電源電圧の値の範囲で変化する動作モードであり、
    前記フェイルセーフ・モードとは、前記電源電圧が０Ｖとなる動作モードであり、
    前記トレラント・モードとは、前記入出力パッドを通して供給される外部電圧が、前記電源電圧より高い電圧にまで上昇する動作モードである、ことを特徴とする方法。
  2. 前記入出力パッドを通して供給される前記外部電圧から１つ以上の能動回路素子のしきい電圧を引き算することによって、前記第２バイアス電圧を発生させる、ことを特徴とする請求項１に記載の方法。
  3. 前記コントロール・シグナルの状態が低であるか高であるかに対応して、前記第１バイアス電圧及び前記第２バイアス電圧のうちの一方を前記出力バイアス電圧とする、ことを特徴とする請求項１に記載の方法。
  4. さらに、別の能動回路素子を使用して前記１つ以上の能動回路素子による電圧降下を制御することによって、前記第２バイアス電圧を調整する、ことを特徴とする請求項２に記載の方法。
  5. 前記第１バイアス電圧又は前記第２バイアス電圧を選択する方法は、さらに、
    第１ＰＭＯＳトランジスタのソース端子及びドレイン端子のどちらか一方に前記第１バイアス電圧を入力し；
    第２ＰＭＯＳトランジスタのソース端子及びドレイン端子のどちらか一方に前記第２バイアス電圧を入力し、
    前記第２ＰＭＯＳトランジスタ及び第３ＰＭＯＳトランジスタのゲート端子に前記コントロール・シグナル電圧を入力し、
    前記第１ＰＭＯＳトランジスタのソース端子及びドレイン端子のうち前記第１バイアス電圧を入力していない端子と、前記第２ＰＭＯＳトランジスタのソース端子及びドレイン端子のうち前記第２バイアス電圧を入力していない端子と、を接続し、
    前記第３ＰＭＯＳトランジスタのソース端子及びドレイン端子のうちの一方の端子を、前記第１ＰＭＯＳトランジスタのゲート端子と接続し、
    前記第３ＰＭＯＳトランジスタのソース端子及びドレイン端子のうちの他方の端子を、前記第２ＰＭＯＳトランジスタのソース端子及びドレイン端子のうち前記第２バイアス電圧を入力している端子と接続し、
    前記第１ＰＭＯＳトランジスタのソース端子及びドレイン端子のうち前記第１バイアス電圧を入力していない端子と、前記第２ＰＭＯＳトランジスタのソース端子及びドレイン端子のうち前記第２バイアス電圧を入力していない端子と、を接続している経路を前記出力バイアス電圧の出力端子とする、ことを特徴とする請求項３に記載の方法。
  6. さらに、追加のパストランジスタ、すなわち、
    ゲート端子に前記コントロール・シグナルを入力する第１パスＮＭＯＳトランジスタ、及び、
    ゲート端子に前記第１バイアス電圧を入力する第２パスＮＭＯＳトランジスタ、を含み、
    前記第１パスＮＭＯＳトランジスタのソース端子及びドレイン端子のうちどちらか一方の端子、前記第１パスＮＭＯＳトランジスタのバルク端子、及び前記第２パスＮＭＯＳトランジスタのバルク端子が、第２電源電圧（ＶＳＳ）に接続され、
    前記第２パスＮＭＯＳトランジスタのソース端子及びドレイン端子のうちどちらか一方の端子が、前記第１ＰＭＯＳトランジスタのゲート端子に接続され、
    前記第１パスＮＭＯＳトランジスタのソース端子及びドレイン端子のうち前記第２電源電圧（ＶＳＳ）に接続されていない端子が、前記第２パスＮＭＯＳトランジスタのソース端子及びドレイン端子のうち前記第１ＰＭＯＳトランジスタのゲート端子に接続されていない端子に接続されている、ことを特徴とする請求項５に記載の方法。
  7. さらに、前記入出力パッドのドライバーに対して前記出力バイアス電圧を印加する際に、容量性ノイズを前記出力バイアス電圧からデカップリングする、ことを特徴とする請求項４に記載の方法。
  8. さらに、前記第１ＰＭＯＳトランジスタ、前記第２ＰＭＯＳトランジスタ及び前記第３ＰＭＯＳトランジスタのバルク端子に、フローティング・ウェル（ＦＷ）・サーキットの出力電圧を印加する、ことを特徴とする請求項５に記載の方法。
  9. フェイルセーフ・モード及びトレラント・モードの際の入出力回路を保護するためのバイアス電圧発生回路であって、前記回路は、
    電源電圧を分割することによって作成され、入出力パッドとインターフェースされる集積回路（ＩＣ）の入出力コアデバイスにおける1つ以上の構成能動回路素子の動作電圧耐容上限以下に抑えられた第１バイアス電圧、及び、
    前記入出力パッドを通して供給される外部電圧から作成され、前記入出力コアデバイスにおける1つ以上の構成能動回路素子の動作電圧耐容上限以下に抑えられた第２バイアス電圧、が入力され、
    前記入出力コアデバイスで作成したコントロール・シグナルを使用し、ドライバー・モードで動作の際には前記第１バイアス電圧を、また、フェイルセーフ・モード及びトレラント・モードで動作の際には前記第２バイアス電圧を、出力バイアス電圧として出力する、マルチプレクサ・ブロックを含み、
    前記ドライバー・モードとは、前記入出力パッドを通して供給される外部電圧が、０Ｖから前記電源電圧の値の範囲で変化する動作モードであり、
    前記フェイルセーフ・モードとは、前記電源電圧が０Ｖとなる動作モードであり、
    前記トレラント・モードとは、前記入出力パッドを通して供給される外部電圧が、前記電源電圧より高い電圧にまで上昇する動作モードである、ことを特徴とするバイアス電圧発生回路。
  10. 前記第２バイアス電圧が、前記入出力パッドを通して供給される前記外部電圧から１つ以上の能動回路素子のしきい電圧を引き算した電圧に等しい、ことを特徴とする請求項９に記載のバイアス電圧発生回路。
  11. 前記出力バイアス電圧が、前記コントロール・シグナルの状態が低であるか高であるかによって決定される、ことを特徴とする請求項９に記載のバイアス電圧発生回路。
  12. さらに、前記１つ以上の能動回路素子を通した電圧降下を制御することによって前記第２バイアス電圧の調整をする、別の能動回路素子を含む、ことを特徴とする請求項１０に記載のバイアス電圧発生回路。
  13. 前記マルチプレクサ・ブロックが、
    ソース端子及びドレイン端子のどちらか一方に前記第１バイアス電圧が入力される第１ＰＭＯＳトランジスタ、
    ソース端子及びドレイン端子のどちらか一方に前記第２バイアス電圧が入力される第２ＰＭＯＳトランジスタ、 及び、
    ゲート端子に前記コントロール・シグナルが入力される第３ＰＭＯＳトランジスタ、を含み、
    前記第２ＰＭＯＳトランジスタのゲート端子には、前記コントロール・シグナルが入力され、
    前記第１ＰＭＯＳトランジスタのソース端子及びドレイン端子のうち前記第１バイアス電圧が入力されていない端子が、前記第２ＰＭＯＳトランジスタのソース端子及びドレイン端子のうち前記第２バイアス電圧が入力されていない端子に接続され、
    前記第３ＰＭＯＳトランジスタのソース端子及びドレイン端子のうちの一方の端子が、前記第１ＰＭＯＳトランジスタのゲート端子に接続され、
    前記第３ＰＭＯＳトランジスタのソース端子及びドレイン端子のうちの他方の端子が、前記第２ＰＭＯＳトランジスタのソース端子及びドレイン端子のうち前記第２バイアス電圧が入力されている端子に接続され、
    前記第１ＰＭＯＳトランジスタのソース端子及びドレイン端子のうち前記第１バイアス電圧が入力されていない端子と、前記第２ＰＭＯＳトランジスタのソース端子及びドレイン端子のうち前記第２バイアス電圧が入力されていない端子と、を接続している経路にて、前記出力バイアス電圧が出力される、ことを特徴とする請求項１１に記載のバイアス電圧発生回路。
  14. さらに、追加のパストランジスタ、すなわち、
    ゲート端子に前記コントロール・シグナルを入力する第１パスＮＭＯＳトランジスタ、及び、
    ゲート端子に前記第１バイアス電圧を入力する第２パスＮＭＯＳトランジスタ、を含み、
    前記第１パスＮＭＯＳトランジスタのソース端子及びドレイン端子のうちどちらか一方の端子、前記第１パスＮＭＯＳトランジスタのバルク端子、及び前記第２パスＮＭＯＳトランジスタのバルク端子が、第２電源電圧（ＶＳＳ）に接続され、
    前記第２パスＮＭＯＳトランジスタのソース端子及びドレイン端子のうちどちらか一方の端子が、前記第１ＰＭＯＳトランジスタのゲート端子に接続され、
    前記第１パスＭＯＳトランジスタのソース端子及びドレイン端子のうち前記第２電源電圧（ＶＳＳ）に接続されていない端子が、前記第２パスＮＭＯＳトランジスタのソース端子及びドレイン端子のうち前記第１ＰＭＯＳトランジスタのゲート端子に接続されていない端子に接続されている、ことを特徴とする請求項１３に記載のバイアス電圧発生回路。
  15. さらに、前記入出力パッドのドライバーに対して前記出力バイアス電圧を印加する際に、容量性ノイズを前記出力バイアス電圧からデカップリングする、デカップリング容量を備える、ことを特徴とする請求項１１に記載のバイアス電圧発生回路。
  16. さらに、前記第１ＰＭＯＳトランジスタ、前記第２ＰＭＯＳトランジスタ及び前記第３ＰＭＯＳトランジスタのバルク端子に、フローティング・ウェル（ＦＷ）回路の出力電圧が印加される、ことを特徴とする請求項１３に記載のバイアス電圧発生回路。
  17. 前記デカップリング容量は、ｎ−チャネルＭＯＳ（ＮＭＯＳ）容量である、ことを特徴とする請求項１５に記載のバイアス電圧発生回路。
  18. フェイルセーフ・モード及びトレラント・モードの際の入出力回路を保護するためのバイアス電圧発生回路を含む入出力回路であって、前記回路は、
    動作電圧耐容上限を有する構成能動回路素子を１つ以上含み、コントロール・シグナルを発生させる、入出力コア・エンド・ブロック、
    １つ以上の外部能動回路素子を駆動する、ドライバー・ブロック、
    前記ドライバー・ブロックとインタ−フェースされる入出力パッド、及び、
    電源電圧と前記入出力パッドを通して供給されている外部電圧とが入力され、前記入出力コア・エンド・ブロックの１つ以上の構成能動回路素子の動作電圧耐容上限以下に抑えられた出力バイアス電圧を発生する、バイアス電圧発生回路、
    を含み、
    前記バイアス電圧発生回路は、
    前記電源電圧を分割して作成され、前記入出力パッドとインターフェースされる前記入出力コア・エンド・ブロックの1つ以上の構成能動回路素子の動作電圧耐容上限以下に抑えられた第１バイアス電圧、及び、
    前記入出力パッドを通して供給される外部電圧から作成され、前記入出力パッドとインターフェースされる前記入出力コア・エンド・ブロックの１つ以上の構成能動回路素子の動作電圧耐容上限以下に抑えられた第２バイアス電圧、が入力され、
    前記入出力コア・エンド・ブロックで作成された前記コントロール・シグナルを利用することによって、ドライバー・モードで動作の際には前記第１バイアス電圧を、また、フェイルセーフ・モード及びトレラント・モードで動作の際には前記第２バイアス電圧を、出力バイアス電圧として出力するマルチプレクサ・ブロックを含み、
    前記ドライバー・モードとは、前記入出力パッドを通して供給される外部電圧が、０Ｖから前記電源電圧の値の範囲で変化する動作モードであり、
    前記フェイルセーフ・モードとは、前記電源電圧が０Ｖとなる動作モードであり、
    前記トレラント・モードとは、前記入出力パッドを通して供給される外部電圧が、前記電源電圧より高い電圧にまで上昇する動作モードである、ことを特徴とする入出力回路。
  19. 前記第２バイアス電圧が、前記入出力パッドを通して供給される前記外部電圧から１つ以上の能動回路素子のしきい電圧を引き算した電圧に等しい、ことを特徴とする請求項１８に記載の入出力回路。
  20. 前記マルチプレクサ・ブロックが、
    ソース端子及びドレイン端子のどちらか一方に、前記第１バイアス電圧が入力される第１ＰＭＯＳトランジスタ；
    ソース端子及びドレイン端子のどちらか一方に、前記第２バイアス電圧が入力される第２ＰＭＯＳトランジスタ；、及び、
    ゲート端子に前記コントロール・シグナル電圧が入力される第３ＰＭＯＳトランジスタ、を含み、
    前記第２ＰＭＯＳトランジスタのゲート端子には、前記コントロール・シグナルが入力され、
    前記第１ＰＭＯＳトランジスタのソース端子及びドレイン端子のうち前記第１バイアス電圧が入力されていない端子が、前記第２ＰＭＯＳトランジスタのソース端子及びドレイン端子のうち前記第２バイアス電圧が入力されていない端子に接続され、
    前記第３ＰＭＯＳトランジスタのソース端子及びドレイン端子のうちの一方の端子が、前記第１ＰＭＯＳトランジスタのゲート端子に接続され、
    前記第３ＰＭＯＳトランジスタのソース端子及びドレイン端子のうちの他方の端子が、前記第２ＰＭＯＳトランジスタのソース端子及びドレイン端子のうち前記第２バイアス電圧が入力されている端子に接続され、
    前記第１ＰＭＯＳトランジスタのソース端子及びドレイン端子のうち前記第１バイアス電圧が入力されていない端子と、前記第２ＰＭＯＳトランジスタのソース端子及びドレイン端子のうち前記第２バイアス電圧が入力されていない端子と、を接続している経路にて、前記出力バイアス電圧が出力される、ことを特徴とする請求項１８に記載の入出力回路。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011096220A (ja) * 2009-10-31 2011-05-12 Lsi Corp フェイルセーフ・ドライバー／耐性ドライバーの構造

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106961271B (zh) * 2016-01-12 2020-07-07 中芯国际集成电路制造(上海)有限公司 信号接收装置和信号处理设备
DE102017219551A1 (de) * 2017-11-03 2019-05-09 Continental Teves Ag & Co. Ohg Verpolschutzanordnung, Verfahren zum Betrieb der Verpolschutzanordnung und korrespondierende Verwendung
US11652476B2 (en) 2021-01-28 2023-05-16 Mediatek Inc. Pad-tracking circuit design to prevent leakage current during power ramp up or ramp down of output buffer

Family Cites Families (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4473758A (en) * 1983-02-07 1984-09-25 Motorola Inc. Substrate bias control circuit and method
JP2671787B2 (ja) * 1993-12-24 1997-10-29 日本電気株式会社 出力バッファ回路
US5576635A (en) * 1995-02-14 1996-11-19 Advanced Micro Devices, Inc. Output buffer with improved tolerance to overvoltage
US5666082A (en) * 1995-12-29 1997-09-09 Maxin Integrated Products, Inc. Fault protection using parallel output CMOS devices for integrated circuit analog switches
SG83670A1 (en) * 1997-09-02 2001-10-16 Oki Techno Ct Singapore A bias stabilization circuit
US6014039A (en) * 1998-04-28 2000-01-11 Lucent Technologies Inc. CMOS high voltage drive output buffer
US6329692B1 (en) * 1998-11-30 2001-12-11 Motorola Inc. Circuit and method for reducing parasitic bipolar effects during eletrostatic discharges
KR100292408B1 (ko) * 1999-03-04 2001-06-01 윤종용 고 전압 톨러런트 인터페이스 회로
US6212050B1 (en) * 1999-04-05 2001-04-03 Intel Corporation Circuit and method for protecting input/output stage of a low voltage integrated circuit device from a failure of the internal power supply or in the power-up sequencing of power supplies
US6300800B1 (en) * 1999-11-24 2001-10-09 Lsi Logic Corporation Integrated circuit I/O buffer with series P-channel and floating well
US6327126B1 (en) * 2000-01-28 2001-12-04 Motorola, Inc. Electrostatic discharge circuit
US6483346B2 (en) * 2000-11-15 2002-11-19 Texas Instruments Incorporated Failsafe interface circuit with extended drain services
US6859074B2 (en) * 2001-01-09 2005-02-22 Broadcom Corporation I/O circuit using low voltage transistors which can tolerate high voltages even when power supplies are powered off
KR20040041149A (ko) * 2001-07-05 2004-05-14 사르노프 코포레이션 멀티 핑거 턴온을 위해 동시에 분배되는 셀프-바이어싱을갖는 정전기 방전（ｅｓｄ）보호 장치
US7071764B1 (en) * 2002-07-26 2006-07-04 National Semiconductor Corporation Back-drive circuit protection for I/O cells using CMOS process
US6768618B1 (en) * 2002-08-01 2004-07-27 Cypress Semiconductor, Corp. Input gate protection circuit and method
US6900970B2 (en) * 2003-01-22 2005-05-31 Freescale Semiconductor, Inc. Electrostatic discharge circuit and method therefor
US6927602B2 (en) * 2003-07-25 2005-08-09 Industrial Technology Research Institute Mixed-voltage CMOS I/O buffer with thin oxide device and dynamic n-well bias circuit
JP4568096B2 (ja) * 2004-11-25 2010-10-27 Ｏｋｉセミコンダクタ株式会社 入出力回路
WO2006066159A2 (en) * 2004-12-15 2006-06-22 Sarnoff Corporation Device having a low-voltage trigger element
US7477075B2 (en) * 2006-05-05 2009-01-13 International Business Machines Corporation CMOS output driver using floating wells to prevent leakage current
US7459961B2 (en) * 2006-10-31 2008-12-02 Avago Technologies Wireless Ip (Singapore) Pte. Ltd. Voltage supply insensitive bias circuits
US7633321B2 (en) * 2007-07-24 2009-12-15 Infineon Technologies Ag Driver circuit; electronic circuit having driver circuit and corresponding method
US7813093B2 (en) * 2008-02-15 2010-10-12 Analog Devices, Inc. Output driver with overvoltage protection
US7876132B1 (en) * 2009-10-16 2011-01-25 Lsi Corporation Floating well circuit operable in a failsafe condition and a tolerant condition
US7834653B1 (en) * 2009-10-31 2010-11-16 Lsi Corporation Failsafe and tolerant driver architecture and method
US8130030B2 (en) * 2009-10-31 2012-03-06 Lsi Corporation Interfacing between differing voltage level requirements in an integrated circuit system

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011096220A (ja) * 2009-10-31 2011-05-12 Lsi Corp フェイルセーフ・ドライバー／耐性ドライバーの構造

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