CN107147388B - 一种低潜通cmos三态输出电路 - Google Patents

一种低潜通cmos三态输出电路 Download PDF

Info

Publication number
CN107147388B
CN107147388B CN201710265919.7A CN201710265919A CN107147388B CN 107147388 B CN107147388 B CN 107147388B CN 201710265919 A CN201710265919 A CN 201710265919A CN 107147388 B CN107147388 B CN 107147388B
Authority
CN
China
Prior art keywords
tube
output
circuit
power supply
pmos
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201710265919.7A
Other languages
English (en)
Other versions
CN107147388A (zh
Inventor
赵玉姣
刘玉清
岳素格
边强
李全利
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Beijing Microelectronic Technology Institute
Mxtronics Corp
Original Assignee
Beijing Microelectronic Technology Institute
Mxtronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Beijing Microelectronic Technology Institute, Mxtronics Corp filed Critical Beijing Microelectronic Technology Institute
Priority to CN201710265919.7A priority Critical patent/CN107147388B/zh
Publication of CN107147388A publication Critical patent/CN107147388A/zh
Application granted granted Critical
Publication of CN107147388B publication Critical patent/CN107147388B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/20—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits characterised by logic function, e.g. AND, OR, NOR, NOT circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/003—Modifications for increasing the reliability for protection
    • H03K19/00315—Modifications for increasing the reliability for protection in field-effect transistor circuits

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Logic Circuits (AREA)

Abstract

本发明公开了一种低潜通CMOS三态输出电路，包括输出驱动管栅端控制电路，防止栅端通过前级缓冲器对电源端漏电的传输门逻辑电路，阱电位偏置电路，阱偏置管栅电压控制电路以及输出驱动电路。本发明用途是一、电路上电后具有三态输出功能；二、电路输出端口具有冷备份功能，即电路电源电压为零时，端口对电源或地为高阻状态；三、电源电压下降过程中，电路输出端对电源或地为高阻，即保证输出端与总线的隔离，如果总线信号为高电平，不存在输出端口对电源或地端的漏电通路，电路可由正常上电状态切换至冷备份工作状态；四、处于冷备份状态时，如果输出端口所接总线信号为高低变化信号，不存在端口对电源或地的漏电通路,保证输出端口与总线的隔离。

Description

一种低潜通CMOS三态输出电路
技术领域
本发明涉及一种低潜通CMOS三态输出电路，属于电路系统可靠性领域。
背景技术
冷备份是一种应用在子电路/系统中的容余设计。随着系统复杂程度的提高,元器件无供电状况下不可能被人为拔出，作为备份的电路仍然连接着总线，这就存在电路潜通的风险。通常表现为主机通过低阻通路向备机漏电，致使本应处于空闲关机状态的备机电路带有一定的小于器件额定要求的潜通电压，从而导致系统功能异常，给整个电路系统工作的可靠性带来问题。
一般的三态输出电路应用于冷备份系统中时,存在两个漏电通路。1、输出驱动管P1导通形成的源漏之间的漏电通路，造成输出端对电源漏电2、输出驱动管P1存在输出端到阱的正向连接的寄生二极管，该二极管构成输出端口到电源的漏电通路，见图1。
随着系统复杂程度的提高，冷备份潜通漏电对系统的影响越来越大：1、冷备份器件端口为高电平时掉电，由于存在低阻状态，电源电压被嵌位在某一电平值，使得与该电源相连的电路系统工作异常。2、由于冷备器件与主份器件共用总线，总线上信号电平变化使得备份电路产生总线对电源的低阻通路，从而影响总线上正常信号的传输，也有可能使与备份电路通电源的电路系统工作异常，造成整个系统的工作异常。
发明内容
本发明的技术解决问题是：克服现有工艺技术的不足，提供一种低潜通CMOS三态输出电路，一方面在电源掉电过程中，不存在输出端口到电源的潜通路，保证器件输出端口所接总线为高电平信号时，电路电源电压可以完成正常上电状态至冷备份工作状态的切换；另一方面，系统中备份电路电源电压为零，输出端口所接总线信号电平的变化不会对备份电路电源端产生潜通漏电流，系统可正常工作。
本发明的技术解决方案是：一种低潜通CMOS三态输出电路，其特征在于：包括输出驱动管栅端控制电路、传输门逻辑电路、阱电位偏置电路、阱偏置管栅电压控制电路以及输出驱动电路；
输出驱动管栅端控制电路用于截止输出驱动管自身的反向潜通电流；
传输门逻辑电路用于防止输出驱动管栅端电位为高时通过前级缓冲器对电源端漏电；
阱电位偏置电路用于控制输出驱动管阱电位，使三态输出电路正常上电时，输出驱动管阱电位为电源电平；
阱偏置管栅电压控制电路在三态输出电路处于冷备份工作状态时，切断输出驱动管的阱到电源的漏电通路；
输出驱动电路控制输出端输出三态信号。
所述输出驱动管栅控电路由PMOS管P2构成，传输门逻辑电路由传输门T1构成，阱电位偏置电路由PMOS管P3构成，阱偏置管栅电压控制电路包括NMOS管N2、NMOS管N3、PMOS管P5和二极管D1；输出驱动电路包括PMOS管P1和NMOS管N1；
传输门T1由PMOS管和NMOS管组成，T1的一端接控制信号VA，另一端接PMOS管P2的源端，T1中的NMOS管栅端接电源VCC，T1中的PMOS管栅端与P3的栅端相连；PMOS管P2的栅端接电源VCC，源端与P1的栅端相连，PMOS管P2的漏端连接输出端VOUT；PMOS管P1的源端接电源VCC，PMOS管P1的漏端、NMOS管N1的漏端以及PMOS管P2的漏端相连，NMOS管N1的源端和阱端接地，NMOS管N1的栅端与控制信号VB连接；PMOS管P3源端接电源VCC；二极管D1的正极接PMOS管P5的源端，负极同时接PMOS管P3的栅端及NMOS管N2的漏端，NMOS管N2的栅端接电源Vcc，NMOS管N2的源端与NMOS管N3的漏端相连，NMOS管N2的阱端与N3的阱端以及N3的源端连接后接地，NMOS管N3的栅端接控制信号；PMOS管P5的栅端接电源Vcc，漏端接连接输出端VOUT；PMOS管P3的漏端、PMOS管P3的阱端、PMOS管P1的阱端、PMOS管P2的阱端、PMOS管P5的阱端以及T1中的PMOS管阱端相连；所述控制信号VA和VB为前级缓冲器的输出。
所述NMOS管N3栅端连接的控制信号满足如下要求：当输出端VOUT输出为高电平或低电平时，该控制信号为高电平；当输出端VOUT输出为高阻状态时，该控制信号为低电平。
与现有技术相比，本发明具有如下有益效果：
(1)本发明通过电路结构设计，保证输出驱动能力，同时切断输出驱动管及寄生阱二极管形成的端口对电源的漏电通路。
(2)采用二极管，使节点n1的电位在断电过程中保持高电位，阱偏置PMOS管对电源处于截止状态，电路输出端对电源为高阻。当输出端接总线信号为高电平，系统掉电时，不存在端口对电源的漏电通路，电路电源电压可以完成正常上电状态至冷备份工作状态的切换，保证系统稳定可靠掉电。
(3)电路电源电压为零，总线信号电平高低变化时，二极管D1正向导通，反向截止，使得n1节点保持高电平，PMOS管P3截止，截断阱对电源的漏电通路，总线上信号电平的变化不会在电路电源端产生潜通电压，保证系统正常工作。
附图说明
图1为一般CMOS三态输出电路结构图；
图2为本发明的低潜通CMOS三态输出电路结构图；
图3为本发明的低潜通CMOS三态输出电路在高阻态输出端接高电平电源掉电时端口漏电流仿真波形图(实线)以及不做上下电控制的电路端口漏电流仿真波形图(虚线)；
图4为本发明的低潜通CMOS三态输出电路阱偏置管P3和输出驱动管P1在端口信号电平变化时栅电平的仿真波形图。
具体实施方式
如图2所示，为本发明一种低潜通CMOS三态输出电路的结构图，包括输出驱动管栅端控制电路1，传输门逻辑电路2，阱电位偏置电路3，阱偏置管栅电压控制电路4。输出驱动管栅端控制电路1用于截止输出驱动管自身的反向潜通电流。传输门逻辑电路2用于防止输出驱动管栅端通过前级缓冲器对电源端漏电。阱电位偏置电路3用于控制输出驱动管阱电位，使三态输出电路正常上电时，输出驱动管阱电位为电源电平。阱偏置管栅电压控制电路4在三态输出电路处于冷备份工作状态时，切断输出驱动管的阱到电源的潜在漏电通路。输出驱动电路5控制输出端输出三态信号。
输出驱动管栅控电路1由PMOS管P2构成，传输门逻辑电路2由传输门T1构成，阱电位偏置电路3由PMOS管P3构成，阱偏置管栅电压控制电路4包括NMOS管N2、NMOS管N3、PMOS管P5和二极管D1；输出驱动电路5包括PMOS管P1和NMOS管N1。
传输门T1由PMOS管和NMOS管组成，T1的一端接控制信号VA，另一端接PMOS管P2的源端，T1中的NMOS管栅端接电源VCC，T1中的PMOS管栅端与P3的栅端相连；PMOS管P2的栅端接电源VCC，源端与P1的栅端相连，PMOS管P2的漏端连接输出端VOUT；PMOS管P1的源端接电源VCC，PMOS管P1的漏端、NMOS管N1的漏端以及PMOS管P2的漏端相连，NMOS管N1的源端和阱端接地，NMOS管N1的栅端与控制信号VB连接；PMOS管P3源端接电源VCC；二极管D1的正极接PMOS管P5的源端，负极同时接PMOS管P3的栅端及NMOS管N2的漏端，NMOS管N2的栅端接电源Vcc，NMOS管N2的源端与NMOS管N3的漏端相连，NMOS管N2的阱端与N3的阱端以及N3的源端连接后接地，NMOS管N3的栅端接控制信号；PMOS管P5的栅端接电源Vcc，漏端接连接输出端VOUT；PMOS管P3的漏端、PMOS管P3的阱端、PMOS管P1的阱端、PMOS管P2的阱端、PMOS管P5的阱端以及T1中的PMOS管阱端相连；控制信号VA和VB为前级缓冲器的输出。
NMOS管N3栅端连接的控制信号满足如下要求：当输出端VOUT输出为高电平或低电平时，该控制信号为高电平；当输出端VOUT输出为高阻状态时，该控制信号为低电平。
二极管D1的正向导通电压要小于输出驱动管寄生二极管的正向导通电压。
本发明电路采用CMOS生产工艺，所用到的MOS管均为增强型MOS管，二极管为N阱二极管。
本发明用途是：一、电路上电后具有三态输出功能；二、电路输出端口具有冷备份功能，即电路电源电压为零时，端口对电源或地为高阻状态；三、电源电压下降过程中，电路输出端对电源或地为高阻，总线应用时，保证输出端与总线隔离，如果总线信号为高电平，不存在输出端口对电源或地端的漏电通路，电路可由正常上电状态切换至冷备份(电路电源电压为零)工作状态；四、处于冷备份状态时，如果输出端口所接总线信号为高低变化信号，不存在端口对电源及地的漏电通路。
下面具体阐述本发明电路的工作原理：
输出驱动管栅控电路1在电源电压为零，输出端口总线上电压为高电平时，P2为源级跟随器，源端电位等于端口电位为高，则驱动管P1截止，端口高电平不会通过P1传至电源端。
在电源掉电至零后，输出端口电平为高时，传输门与P1的栅连接点处电位为高，如果传输门T1的PMOS管栅端接地，则高电平会通过传输门逻辑传至前级，造成到电源端的潜通。为防止栅端通过前级缓冲器对电源端漏电，传输门逻辑电路2中，传输门T1的PMOS管栅电位接在二极管D1的负极，正常上电时，PMOS管栅为低电平，传输门T1正常进行数据传输；输出高阻时，VA为高，P1的栅电位为高，不存在端口到电源的潜通路，保证输出高阻；在电源掉电至零后，输出端为高电平时，节点n1电平为高，传输门T1截止，截断P2源端高电平通过前级缓冲器对电源端的漏电通路。
阱电位偏置电路3中的PMOS管P3，正常输出时，P3管的栅电压为低，P3管导通，输出高电平驱动管P1的阱电位被拉至电源电位。电源掉电至低，且端口加高电平时，P1管阱电位保持在输出端电压减去PMOS管寄生二极管的正向压降(VOUT-VD)，这时P3的栅电压为输出端电压减二极管D1的正向压降，则P3截止，不存在P1管衬底到电源端的漏电通路。
在阱偏置管栅电压控制电路4中，当电源正常上电时，PMOS管P5截止，NMOS管N2导通，N3的栅电位由内部控制电路产生，当输出有效，输出为高或低电平时N3栅电位为高，N3导通，P3的栅电位为低，阱电位等于电源电压；当输出高阻时，内部控制电路输出为低，N3管截止，同时P5截止，P3栅端电位维持不变；在电源掉电至零后，NMOS管N2、N3的栅电位为低，N2、N3截止，当输出端电平为高时，P5导通，二极管D1正向导通，P3栅端为高电平，当输出端为低时，二极管D1处于反向截止状态，P3栅端电位维持原电平状态。
电源正常上电，电路为输出状态时，N2、N3导通，P5截止，节点n1电位为低，P3管导通，输出驱动管P1阱电位等于电源电位，P1管处于正常工作状态，该结构不影响电路的输出驱动能力。
当总线应用电路输出高阻态，电路断电，为保证电路与总线隔离，应使电路输出端与电源、地端应为高阻状态。电源掉电，则驱动管N1截止，输出端口对地为高阻，不存在输出端口对地端的漏电通路。
当输出为高阻，端口为高电平时，电源掉电，N2、N3截止，P5导通，节点n1为高电平，P3截止，则阱到电源的漏电通路被切断；P2导通，P1的栅端电平被拉至高电平，则P1截止，输出端口通过驱动管到电源的漏电通路被切断；电源掉电后，传输门电路T1的NMOS管截止，PMOS管栅电位为高，处于反向截止状态，则输出端通过前级缓冲器对电源的漏电通路被切断,电路输出端对电源为高阻。这时，不存在输出端口对电源的漏电通路。电源端无潜通电压，电路电源可正常掉电至0电平，不影响系统的正常工作。
当电路电源为0，输出端信号电平高低变化时，N2、N3截止，P5导通，端口信号电平为高时，节点n1为高电平，阱电位为高，P3管截止，不存在阱到电源的漏电通路，
阱电位维持高电平，P5导通，此时二极管D1处于反向截止状态，使得节点n1维持高电平，保证P3管处于截止状态，不存在阱到电源的漏电通路。P2导通，输出为高电平时，P1的栅端电平被拉至高电平，则P1截止，输出端口通过驱动管到电源的漏电通路被切断。当电路电源为0，输出端信号电平高低变化时，不存在输出端口到电源的漏电通路。
如图3所示，实线为本发明的低潜通CMOS三态输出电路，端口为高电平，电源掉电时，端口漏电流仿真波形图，虚线为相同仿真条件下，不采用本发明的N3管或者掉电时N3管的栅电平为高时，端口漏电流仿真波形图。其中输出端口接高电平3.6V，电源从3.6V下降至0V，可以看出，不采用本发明的N3管或者掉电时N3管的栅电平为高时电源掉电，输出端接高电平，在电源刚掉电时，N2栅极接电源，N2导通，P3管栅电平为低，当阱电位低于电源电压时，无端口到电源的漏电，当电源电压继续降低，电源电压低于阱电位，P5和N3均导通，P3的栅电平使P3导通，阱到电源端存在较大漏电，电源电平继续下降，N2截止，P5导通，节点n1的电平值为高，此时阱到电源漏电通路被切断，无漏电流，如图3中虚线所示。在实际使用中，因为系统电源对地存在电阻通路较大，掉电时，电源电压会嵌位在一定电位上，电路不能进入冷备份功能状态。本发明的低潜通CMOS三态输出电路完全切断阱对电源的漏电通路，在整个电源掉电过程，漏电流很小，为pA级漏电流，不会影响系统的正常使用，保证电路从正常工作状态切换到冷备份工作状态。
图4为输出端口接高低变化的电平，电源对地串4.7kΩ电阻，本发明的低潜通CMOS三态输出电路和不采用本发明的N3管或者掉电时N3管的栅电平为高时，输出驱动管阱对电源漏电流仿真波形图。上面为本发明电路仿真结果，下面为不采用本发明的N3管或者掉电时N3管的栅电平为高时的仿真结果。可以看到，本发明采用的电路结构，由于二极管D1的正向导通，反向截止特性，输出端口信号变化两个周期后，节电n1电位保持高电平，P3管截止，切断阱对电源的漏电通路。不采用本发明的N3管或者掉电时N3管的栅电平为高时，阱偏置管P3随输出端口电平变化不停的开关，对电源频繁充放电。
本发明输出驱动管P1阱通过PMOS管与电源端相连，正常传输数据时，P2管导通，阱电位等于电源电压，保证器件工作正常，输出高阻或电源为零时，输出驱动管截止，阱电位由PMOS衬底的寄生二极管拉高，且阱到电源的潜通路被切断，从而保证不存在输出端到电源的漏电通路。
本发明在电源电压为零，输出端口对电源或地为高阻状态，总线应用时具有很好的隔离特性，输出端口总线电平为高或者总线信号电平变化，均不存在端口到电源的漏电通路，保证系统正确有效工作。
本说明书中未作详细描述的内容属本领域专业技术人员的公知技术。

Claims (2)

1.一种低潜通CMOS三态输出电路，其特征在于：包括输出驱动管栅端控制电路(1)、传输门逻辑电路(2)、阱电位偏置电路(3)、阱偏置管栅电压控制电路(4)以及输出驱动电路(5)；
输出驱动管栅端控制电路(1)用于截止输出驱动管自身的反向潜通电流；
传输门逻辑电路(2)用于防止输出驱动管栅端电位为高时通过前级缓冲器对电源端漏电；
阱电位偏置电路(3)用于控制输出驱动管阱电位，使三态输出电路正常上电时，输出驱动管阱电位为电源电平；
阱偏置管栅电压控制电路(4)在三态输出电路处于冷备份工作状态时，切断输出驱动管的阱到电源的漏电通路；
输出驱动电路(5)控制输出端输出三态信号；
所述输出驱动管栅控电路(1)由PMOS管P2构成，传输门逻辑电路(2)由传输门T1构成，阱电位偏置电路(3)由PMOS管P3构成，阱偏置管栅电压控制电路(4)包括NMOS管N2、NMOS管N3、PMOS管P5和二极管D1；输出驱动电路(5)包括PMOS管P1和NMOS管N1；
传输门T1由PMOS管和NMOS管组成，T1的一端接控制信号VA，另一端接PMOS管P2的源端，T1中的NMOS管栅端接电源VCC，T1中的PMOS管栅端与P3的栅端相连；PMOS管P2的栅端接电源VCC，源端与P1的栅端相连，PMOS管P2的漏端连接输出端VOUT；PMOS管P1的源端接电源VCC，PMOS管P1的漏端、NMOS管N1的漏端以及PMOS管P2的漏端相连，NMOS管N1的源端和阱端接地，NMOS管N1的栅端与控制信号VB连接；PMOS管P3源端接电源VCC；二极管D1的正极接PMOS管P5的源端，负极同时接PMOS管P3的栅端及NMOS管N2的漏端，NMOS管N2的栅端接电源Vcc，NMOS管N2的源端与NMOS管N3的漏端相连，NMOS管N2的阱端与N3的阱端以及N3的源端连接后接地，NMOS管N3的栅端接控制信号；PMOS管P5的栅端接电源Vcc，漏端接连接输出端VOUT；PMOS管P3的漏端、PMOS管P3的阱端、PMOS管P1的阱端、PMOS管P2的阱端、PMOS管P5的阱端以及T1中的PMOS管阱端相连；所述控制信号VA和VB为前级缓冲器的输出。
2.根据权利要求1所述的一种低潜通CMOS三态输出电路，其特征在于：所述NMOS管N3栅端连接的控制信号满足如下要求：当输出端VOUT输出为高电平或低电平时，该控制信号为高电平；当输出端VOUT输出为高阻状态时，该控制信号为低电平。
CN201710265919.7A 2017-04-21 2017-04-21 一种低潜通cmos三态输出电路 Active CN107147388B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201710265919.7A CN107147388B (zh) 2017-04-21 2017-04-21 一种低潜通cmos三态输出电路

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201710265919.7A CN107147388B (zh) 2017-04-21 2017-04-21 一种低潜通cmos三态输出电路

Publications (2)

Publication Number Publication Date
CN107147388A CN107147388A (zh) 2017-09-08
CN107147388B true CN107147388B (zh) 2020-10-16

Family

ID=59773959

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201710265919.7A Active CN107147388B (zh) 2017-04-21 2017-04-21 一种低潜通cmos三态输出电路

Country Status (1)

Country Link
CN (1) CN107147388B (zh)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107742046B (zh) * 2017-11-08 2018-09-07 哈尔滨工业大学 一种考虑继电器类单机贮存退化的潜通路分析方法
CN107894933B (zh) * 2017-12-08 2021-02-23 中国电子科技集团公司第五十八研究所 支持冷备份应用的cmos输出缓冲电路
CN109347324A (zh) * 2018-11-21 2019-02-15 晶晨半导体(上海)股份有限公司 电源电路及降低电源输出误差的方法
CN111049513B (zh) * 2019-11-29 2023-08-08 北京时代民芯科技有限公司 一种带冷备份功能的轨到轨总线保持电路
CN114421953B (zh) * 2021-12-07 2023-03-10 中国电子科技集团公司第五十八研究所 一种用于反熔丝fpga中的电平转换电路

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5467031A (en) * 1994-09-22 1995-11-14 Lsi Logic Corporation 3.3 volt CMOS tri-state driver circuit capable of driving common 5 volt line
US5719525A (en) * 1997-01-09 1998-02-17 Vlsi Technology, Inc. Enhanced voltage tracking circuit for high voltage tolerant buffers
US6369619B1 (en) * 2000-05-26 2002-04-09 Artisan Components, Inc. Voltage tolerant input/output circuit
CN1780148A (zh) * 2004-11-25 2006-05-31 冲电气工业株式会社 输入输出电路和半导体输入输出装置
CN101753129A (zh) * 2008-12-01 2010-06-23 中芯国际集成电路制造(上海)有限公司 可承受高电压的输出缓冲器

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2875950B1 (fr) * 2004-09-28 2008-04-04 Atmel Corp Structure tolerante a la tension pour des cellules d'entree/ sortie

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5467031A (en) * 1994-09-22 1995-11-14 Lsi Logic Corporation 3.3 volt CMOS tri-state driver circuit capable of driving common 5 volt line
US5719525A (en) * 1997-01-09 1998-02-17 Vlsi Technology, Inc. Enhanced voltage tracking circuit for high voltage tolerant buffers
US6369619B1 (en) * 2000-05-26 2002-04-09 Artisan Components, Inc. Voltage tolerant input/output circuit
CN1780148A (zh) * 2004-11-25 2006-05-31 冲电气工业株式会社 输入输出电路和半导体输入输出装置
CN101753129A (zh) * 2008-12-01 2010-06-23 中芯国际集成电路制造(上海)有限公司 可承受高电压的输出缓冲器

Also Published As

Publication number Publication date
CN107147388A (zh) 2017-09-08

Similar Documents

Publication Publication Date Title
CN107147388B (zh) 一种低潜通cmos三态输出电路
US20180109255A1 (en) High voltage output driver with low voltage devices
US9634662B2 (en) High-voltage-tolerant pull-up resistor circuit
KR20150071339A (ko) 게이트 구동 회로
CN106656148B (zh) 一种防止电流倒灌的双向io电路
US7477075B2 (en) CMOS output driver using floating wells to prevent leakage current
US7486127B2 (en) Transistor switch with integral body connection to prevent latchup
CN108599130B (zh) 一种具有防反接电路的esd保护电路及其实现方法
CN111313878A (zh) 一种模拟开关电路
CN108123708B (zh) 一种用于io电路的上拉电路
CN112543021B (zh) 输入输出电路和电路系统
CN116436448B (zh) 断电隔离电路及具有断电隔离电路的模拟开关
JP6512079B2 (ja) 負荷駆動回路
CN111049513B (zh) 一种带冷备份功能的轨到轨总线保持电路
JP2007525069A (ja) 電力低下及び過電圧トレランスを有するバスホールド回路
CN103268133B (zh) 一种多工作电压输入输出管脚单元电路
TW201712997A (zh) 電源啟動重置電路、電源啟動重置方法及其電子裝置
CN112234975B (zh) 耐高压的输入输出电路
US7663398B1 (en) Circuit and method for high impedance input/output termination in shut off mode and for negative signal swing
CN110798192B (zh) 一种能够实现零电位位置自动切换的切换开关
CN112332644B (zh) 一种热插拔保护电路
CN104836565A (zh) 可快速切换栅极电位的输出缓冲器及静电防护电路
CN113364448A (zh) 一种栅电压及衬底电压跟随cmos三态门电路
CN111179891A (zh) 一种基于蜂鸣器带温度检测的驱动电路
CN110737226A (zh) Mtp高压烧录脚电路结构

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant