CN1664897A - 显示装置驱动电路 - Google Patents

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Abstract

本发明涉及一种显示装置的驱动电路，在即使经过了规定时间但未输入下一个时钟信号时，计时电路(20)向显示装置的驱动电路的输出段电路(10)发送使IGBT(11、12)两者断开的控制信号，输出段电路(10)使IGBT(11、12)两者断开。由此输出端子(Do)成为高阻抗状态，防止IGBT(11、12)中流过过电流。能够防止平板显示器的显示装置驱动电路的输出端子短路时由过电流引起的元件的破坏。

Description

显示装置驱动电路
技术领域
本发明是涉及驱动平板显示器的显示装置的驱动电路，特别是涉及驱动等离子体显示器面板的显示装置驱动电路。
背景技术
近年来，使用等离子体显示器面板(以下称为“PDP”)的大画面、薄型的壁挂电视机登上了舞台。
图25是表示用于驱动PDP的PDP驱动装置的概略结构例的图。
还有，这里为了简化，示例了2电极的PDP。
PDP700的驱动装置由多个扫描驱动器IC(集成电路)800-1、800-2、800-3、……800-k，与数据(地址)驱动器IC900-1、900-2、900-3、……900-m等(这里k、m是任意的数)所构成。
扫描驱动器IC800-1～800-k分别驱动多个扫描·维持电极911，数据(地址)驱动器IC900-1～900-m分别驱动与R、G、B各色相对应的多个数据电极912。该扫描·维持电极911与数据电极912配置为相互垂直的格子状，在其交点配置放电单元(未图示)。
扫描驱动器IC800-1～800-k的数目，例如，在假定能够分别驱动64个扫描·维持电极911时，在XGA(延伸视频图形排列：eXtendedvideo Graphics Array)的情况下，由于PDP700的像素数目为1024×768个，所以k＝12而配置。
在图像显示时，由这些扫描驱动器IC800-1～800-k与数据(地址)驱动器IC900-1～900-m，将来自数据电极912的数据，对于放电单元中的每一个扫描·维持电极911进行扫描与写入(地址放电期间：addressdischarge period)，对扫描·维持电极911多次输出放电维持脉冲，维持放电(放电维持期间：discharge holding period)，进行图像的显示。
以下对现有的扫描驱动器IC(还有，以下称为显示装置驱动电路)的结构加以说明。
图26是现有的显示装置驱动电路的结构图。
现有的显示装置驱动电路800，由端子DATA输入控制图25所示的扫描·维持电极911的串行信号，具有与输入端子CLK的时钟信号同步、变换为并行信号的移位寄存器810-1、810-2、810-3、……810-n，与将从移位寄存器810-1、810-2、810-3、……810-n向每一个位传送的信号送出到输出段电路830-1、830-2、830-3、……830-n的数据选择器820-1、820-2、820-3、……820-n。n为任意的数，例如在64位的显示装置驱动电路800的情况下，n＝64，驱动64个扫描·维持电极911。还有，与数据选择器820-1、820-2、820-3、……820-n相连接的端子SH，输入使全部的扫描·维持电极911为高电平时的全输出高(H：High)电平固定信号，端子SL，输入使全部的扫描·维持电极911为低(L：Low)电平时的全输出高电平固定信号。
图27是现有的PDP的显示装置驱动电路中输出段电路的电路图。
输出段电路830具有电平移动电路831，逆变器832、833，缓冲电路834，以及单位面积上流过多的电流的元件、两个IGBT(绝缘栅极双极晶体管：Insulated Gate Bipolar Transistor)835、836。
电平移动电路831是由高耐压的p沟道型的MOSFET(金属氧化物半导体场效应晶体管：Metal Oxide Semiconductor Field EffectTransistor)(以下称为“PMOS”)831a、831b和n沟道型的MOSFET(以下称为“NMOS”)831c、831d所构成的电路。PMOS831a，将源极端子连接于供给0～100V高电压的高电压电源端子VDH，漏极端子连接于NMOS831c的漏极端子、PMOS831b的栅极端子、以及IGBT836的栅极端子。PMOS831a的栅极端子与PMOS831b的漏极端子及NMOS831d的漏极端子相连接。而且，PMOS831b也同样，其源极端子与高电压电源端子VDH相连接，漏极端子与NMOS831d的漏极端子及PMOS831a的栅极端子相连接。PMOS831b的栅极端子与PMOS831a的漏极端子相连接。而且，NMOS831c、831d的源极端子都接地。而且，NMOS831c的的栅极端子中通过逆变器832，NMOS831d的栅极端子中通过逆变器832、833，输入来自输入端子IN的信号(从上述数据选择器820-1～820-n所送出的信号)。
缓冲电路834通过逆变器832、833而输入来自输入端子IN的信号，反转信号的电平，输入到IGBT835的栅极端子。
IGBT836的集电极端子与高电压电源端子VDH相连接，发射极与输出端子Do及IGBT835的集电极相连接。而且，IGBT835的发射极接地。
输出端子Do与图25所示的扫描·维持电极911相连接，进而与放电单元(可看作容量)相连接。
使用时序图对这样的输出段电路830的动作加以说明。
还有，以下也有将100V的电压记为VDH，5V的电压记为VDL的情况。
图28是说明现有的输出段电路的动作的时序图。
在该图中，输入到输入端子的输入信号，表示NMOS831c、831d的栅极信号，IGBT835、836的栅极信号及输出端子Do的输出信号的电压波形。
现在，5V(VDL)的输入信号输入到输入端子IN(图中的t10)，输入端子IN成为高电平时，NMOS831c的栅极信号成为低电平，断开(OFF)。而且NMOS831d的栅极信号成为高电平，接通(ON)。由此，PMOS831a为接通，IGBT836的栅极信号成为100V。由此IGBT836为接通，向输出端子Do输出100V的输出信号。此时，由于IGBT835的栅极信号为低电平(图中为GND(0V)，以下同)，所以IGBT835为断开。
接着，输入信号为低电平时(图中的t11)，电平移动电路831的NMOS831c的栅极信号成为高电平并接通，NMOS831d的栅极信号成为低电平并断开。由此，PMOS831a为断开，PMOS831b为接通。这样使IGBT836的栅极信号为低电平，IGBT836为断开。而且，由于输出到IGBT835的栅极端子的栅极信号成为高电平，所以IGBT835为接通，从输出端子Do输出的输出信号下降为0V。
作为这样的输出段道路，现有有进一步进行以下改良的电路。例如在专利文献1中，为了防止输出信号的上升时间过快而发生噪音，开发了使输出段的高电压电源端子与输出端子之间连接的FET的栅-源极间的电压在开关时的一定时间维持为与一定电位，以缓和输出(供给电流)的上升的技术。而且，在专利文献2中，开发了用于缩小芯片尺寸，即使减小输出端子与基准电源端子之间连接的晶体管，也能够得到充分的电流驱动能力的技术。
图29是现有的PDP的显示装置驱动电路中的输出段电路的电路图。
输出段电路840与图27所示的输出段电路830同样，具有电平移动电路831与IGBT835、836。
而且，在与高电压电源端子VDH相连接的IGBT836的栅极发射极之间连接有稳压二极管(齐纳二极管：Zener Diode)844及电阻845。稳压二极管844是用于防止施加超过IGBT836的栅极发射极之间耐压的电压的装置，电阻845用于将栅极电位提高到VDL(5V)。由于通过连接稳压二极管844能够在IGBT836的栅极发射极之间不施加高的电压，所以可使IGBT836的栅极氧化膜形成得比图27的IGBT836更薄，与IGBT835同样的厚度。如图27所示，在不形成稳压二极管844和电阻845而IGBT836的栅极氧化膜厚的情况下，需要增加加厚IGBT836的栅极氧化膜的工序。为了减少工序，在均为高耐压元件的PMOS831a及PMOS831b的栅极氧化膜形成同样厚度的情况下，必须使PMOS831a及PMOS831b增大。但是，如图29所示，如形成稳压二极管844和电阻845时，由于IGBT836的栅极氧化膜以与IGBT835相同的厚度形成，能够不追加加厚栅极氧化膜的工序且不增大PMOS831a和PMOS831b的面积而形成输出段电路。这样的输出段电路840的例子，例如在专利文献3中有说明。
以下，输出段电路840的动作，与图27所示的输出段电路830相同。
此外，现有的显示装置驱动电路的布线图形或在基板上的安装等的详细例如公开在专利文献4等。
专利文献1：特开平11-98000号公报(段落号0019～0023，图1、图2)
专利文献2：特开2001-134230号公报(图1)
专利文献3：特开2000-164730号公报(图1)
专利文献4：特开2002-341785号公报。
发明内容
在现有的显示装置的驱动电路中，存在有在输出端子Do1～Don由金属碎片等引起短路的情况下，电源接通时或工作时流过过电流，使元件(IGBT)破坏的问题。
而且，还存在有如果为了即使长时间短路也不引起IGBT元件破坏而使元件的电流密度下降时，为了确保必要的电流，必须使元件增大的问题。
这样的问题，在驱动液晶显示器或者EL(Electro Luminescence：电致发光)显示器等PDP以外的平板显示器的情况下也存在。
本发明是针对上述问题，其目的在于提供不增大设备的尺寸，能够防止输出端子短路时IGBT元件破坏的显示装置的驱动电路。
在本发明中为了解决上述问题，提供具有以下特征的显示装置的驱动电路，在驱动平板显示器的显示装置的驱动电路中，具有输出段电路与计时电路(timer circuit)，其中输出段电路具有电气连接于输出端子与供给高电压的高电压电源端子之间的第一晶体管、以及连接于所述输出端子与基准电源端子之间的第二晶体管，对应于与时钟信号同步输入的输入信号使所述第一或第二晶体管的一方接通(ON)，从所述输出端子输出输出信号；计时电路检测所述时钟信号的输入，在经过了规定时间也不输入下一个时钟信号时，向所述输出段电路发送用于使所述第一及第二晶体管两者断开(OFF)的控制信号。所述输出段电路根据所述控制信号使所述第一及第二晶体管两者断开。
根据上述结构，计时电路即使是经过了规定时间也没有输入下一个时钟信号时，向输出段电路送出用于使第一及第二晶体管两者断开的控制信号，输出段电路使第一及第二晶体管两者断开。由此，输出端子成为高阻抗状态。
而且，还提供具有以下特征的显示装置的驱动电路，驱动平板显示器，具有输出段电路与控制信号输出电路，其中输出段电路具有电气连接于输出端子与供给高电压的高电压电源端子之间的第一晶体管，以及连接于所述输出端子与基准电源端子之间的第二晶体管，对应于与时钟信号同步输入的输入信号使所述第一或第二晶体管接通或断开，从所述输出端子输出输出信号；控制信号输出电路在所述时钟信号的输入检测后经过规定的时间后，将使所述第一晶体管的栅极为高阻抗状态的控制信号发送到所述输出段电路。
根据上述结构，输出段电路，对应于与时钟信号同步输入的输入信号使第一或第二晶体管接通或断开，从输出端子输出输出信号，控制信号输出电路，在时钟信号的输入检测后经过规定的时间后，向输出段电路送出使第一晶体管的栅极为高阻抗状态的控制信号。由此在，在时钟信号的输入检测后经过规定的时间后，第一晶体管的栅极成为高阻抗状态。
而且，还提供具有以下特征的显示装置的驱动电路，在驱动平板显示器的显示装置的驱动电路中，具有：电气连接于输出端子与供给高电压的高电压电源端子之间的第一晶体管；连接于所述输出端子与基准电源端子之间的第二晶体管；和具有根据与时钟信号同步输入的输入信号而决定所述第一晶体管的栅电位的第三及第四晶体管的电平移动电路，在进一步输入使所述栅极为高阻抗状态的控制信号时，所述电平移动电路与所述输入信号无关地使所述第三及所述第四晶体管同时断开。
根据上述结构，电平移动电路，在输入使第一晶体管的栅极为高阻抗状态的控制信号时，与所述输入信号无关地使所述第三及所述第四晶体管同时断开，使第一晶体管的栅极成为高阻抗状态。
根据本发明，在时钟信号延迟的情况下，由于连接于输出端子与供给高电压的高电压电源端子之间的第一晶体管与连接于输出端子与基准电源端子之间的第二晶体管两者都断开，输出端子成为高阻抗状态，所以能够防止过电流的流过，能够防止元件的破坏。
而且，由于根据控制信号能够使连接于输出端子与供给高电压的高电压电源端子之间的第一晶体管的栅极为高阻抗状态，所以在输出端子短路时，能够防止过电流的流过，能够防止元件的破坏。
而且，由于能够不降低电流密度而防止元件的破坏，所以能够不增大显示装置驱动电路的面积而设计。
附图说明
图1是第一实施方式的显示装置驱动电路的输出段电路和计时电路的方框电路图。
图2是第一实施方式的显示装置驱动电路的方框电路图。
图3是计时电路的电路图。
图4是说明计时电路动作的时序图。
图5是数据选择器的电路图。
图6是说明正常工作时显示装置驱动电路动作的时序图。
图7是表示输出端子Do2与输出端子Do3短路时，Do2、Do3的输出波形的图。
图8是表示输出端子Do2与输出端子Do3短路时，时钟信号延迟情况下现有的显示装置驱动电路的Do2、Do3的输出波形的图。
图9是表示输出端子Do2与输出端子Do3短路时，时钟信号延迟情况下第一实施方式的显示装置驱动电路的Do2、Do3、Do4的输出波形的图。
图10是计时电路的电路图。
图11是表示PDP的扫描·维持电极中的输出波形的图。
图12是检测全输出高电平固定信号或全输出低电平固定信号的计时电路的电路图。
图13是使用图12的计时电路的显示装置驱动电路的方框图。
图14是第二实施方式的显示装置驱动电路的输出段电路和控制信号输出电路的方框电路图。
图15是表示第二实施方式的输出段电路和控制信号输出电路的动作的时序图。
图16是第二实施方式的显示装置驱动电路的方框图。
图17是控制信号输出电路的电路图。
图18是说明控制信号输出电路的动作的时序图。
图19是表示输出端子短路时第二实施方式中显示装置驱动电路的Do2、Do3的输出波形的图。
图20是第三实施方式的显示装置驱动电路的输出段电路的方框图。
图21是表示第三实施方式的输出段电路的动作的时序图。
图22是表示第三实施方式的输出段电路的另外的动作的时序图。
图23是第四实施方式的显示装置驱动电路的输出段电路的电路图。
图24是表示第四实施方式的输出段电路的动作的时序图。
图25是表示用于驱动PDP的PDP驱动装置的概略结构例的图。
图26是现有的显示装置驱动电路的结构图。
图27是现有的PDP的显示装置驱动电路中输出段电路的电路图。
图28是说明现有的输出段电路的动作的时序图。
图29是现有的PDP的显示装置驱动电路中的输出段电路的电路图。
符号说明：10 输出段电路；11、12 IGBT；13 电平移动电路；13a、13b PMOS；13c、13d NMOS；14 缓冲电路；15、16 NAND电路；14d、14e 逆变器；20 计时电路；VDH高电压电源端子；GND基准电源端子；IN输入端子；HiZ_IN控制信号输入端子；HiZ_OUT控制信号输出端子；CLK_IN时钟信号输入端子；Do输出端子。
具体实施方式
下面参照附图详细说明本发明的实施方式。
首先说明第一实施方式的显示装置驱动电路。
图1是第一实施方式的显示装置驱动电路的概略电路图。
本发明的实施方式的显示装置驱动电路，具有：输出段电路10，其由IGBT11、12、电平移动电路13、具有缓冲电路14a、NAND电路14b、14c及逆变器14d、14e的逻辑电路部14-1所构成，与计时电路20。
在输出段电路10中，IGBT11电气连接于输出端子Do与供给高电压的高电压电源端子VDH之间，IGBT12连接于输出端子Do与基准电源端子GND之间。
电平移动电路13的输出信号输入到IGBT11的栅极端子，缓冲电路14a的输出信号输入到IGBT12的栅极端子。
电平移动电路13是由高耐压的PMOS13a、13b与NMOS13c、13d所构成的电路。PMOS13a将源极端子连接于供给0～100V高电压的高电压电源端子VDH，漏极端子连接于NMOS13c的漏极端子、PMOS13b的栅极端子、以及IGBT11的栅极端子。PMOS13a的栅极端子与PMOS13b的漏极端子及NMOS13d的漏极端子相连接。而且，PMOS13b也同样，源极端子连接于高电压电源端子VDH，漏极端子连接于NMOS13d的漏极端子、以及PMOS13a的栅极端子。PMOS13b的栅极端子与PMOS13a的漏极端子相连接。而且，NMOS13c、13d源极端子都与基准电源端子GND相连接。NAND电路14b的输出信号输入到NMOS13c的栅极端子，NAND电路14b的输出信号通过逆变器14d输入到NMOS13d的栅极端子。
缓冲电路14a输入NAND电路14c的输出信号，反转信号的电平，输入到IGBT12的栅极端子。
NAND电路14b，取输入到输入端子IN的输入信号与输入到控制信号输入端子HiZ_IN的控制信号的NAND逻辑而输出。NAND电路14c，取由逆变器14e反转输入到输入端子IN的输入信号的信号与控制信号的NAND逻辑而输出。
计时电路20由时钟信号输入端子CLK_IN检测时钟信号，在即使是经过了规定时间但也不输入下一个时钟信号时，从控制信号输出端子HiZ_OUT发出使输出段电路10的IGBT11、12两者断开的控制信号。计时电路20的具体结构后面叙述。
输出端子Do与如图25所示的扫描·维持电极911相连接，进而与放电单元相连接。
以下说明图1所示的第一实施方式的显示装置驱动电路的动作。
还有，在初期状态下控制信号为高电平。
与时钟信号同步，高电平的输入信号输入到输出段电路10的输入端子IN时，NAND电路14b的输出低电平，电平移动电路13的NMOS13c为断开，NMOS13d的栅极端子中输入高电平信号，成为接通。由此，PMOS13a为接通，输入到IGBT11的栅极端子的栅极信号为100V。由此IGBT11接通，输出端子Do中输出100V的输出信号。此时，由于NAND电路14c的输出成为高电平，IGBT12的栅极端子中输入的栅极信号由缓冲电路14a反转，成为低电平，IGBT12为断开。
接着，如图25所示，由于在由数据电极912写入时(地址放电时)需要使扫描·维持电极911为低电平，所以对输入端子IN与时钟信号同步输入低电平的输入信号。此时，由于NAND电路14b的输出为高电平，电平移动电路13的NMOS13c接通，NMOS13d的栅极端子是输入低电平信号而断开。由此，使PMOS13a为断开，PMOS13b为断开。由此输入到IGBT11的栅极端子的栅极信号变为低电平，IGBT11断开。而且，由于IGBT12的栅极端子中输入的栅极信号为高电平，所以IGBT12为接通，从输出端子Do输出的输出信号为0V。
这样，在控制信号输入端子HiZ_IN为高电平时，对应于与时钟信号同步输入的输入信号，IGBT11、12的一方为接通，另一方为断开，从输出端子Do输出100V或0V的输出信号。
接着，对某一时钟信号的输入后即使经过规定的时间，也未输入下一个时钟信号的情况(例如电源接通时等)加以说明。
计时电路20，在自时钟信号的输入经过了规定时间也未输入下一个时钟信号的情况下，向输出段电路10送出低电平的控制信号。此时与来自输入端子IN的输入信号无关，由于输出段电路10的NAND电路14b、14c的输出为高电平，所以IGBT11、12两者都断开，输出端子Do成为高阻抗状态。
进行这样的动作的输出段电路10，对于每一个PDP的扫描·维持电极而设置。在现有的显示装置驱动电路中输出端子Do与输出端子Do短路的情况下，时钟信号延迟，在超过了由短路引起IGBT11、12元件破坏的时间(短路容忍量)时，由过电流引元件破坏，但是如本发明的实施方式的显示装置驱动电路，在发生时钟信号延迟的情况下，通过使IGBT11、12两者都断开，输出端子Do为高阻抗状态，能够防止过电流的流动，防止IGBT11、12的元件破坏。
还有，IGBT11、12的短路容忍量设定为比地址放电时间长的时间。所谓在计时电路20设定的“规定时间”，是指比IGBT11、12的短路容忍量短的时间，且比地址放电时充分流过放电电流的地址放电期间长的时间(详细后述)。
以下详细说明第一实施方式。
图2是表示第一实施方式的显示装置驱动电路的详细的电路图。
第一实施方式的显示装置驱动电路100a，具有多位数量(例如64位)的输出段电路10-1、10-2、10-3、……10-n，与此相对应，具有将由端子DATA输入控制图25所示的扫描·维持电极911的串行信号，与端子CLK中输入的时钟信号同步并变换为并行信号的移位寄存器30-1、30-2、30-3、......30-n，与从移位寄存器30-1、30-2、30-3、......30-n将逐位(bit by bit)传送的信号送出到输出段电路10-1、10-2、10-3、……10-n的数据选择器40-1、40-2、40-3、……40-n。还有，连接于数据选择器40-1、40-2、40-3、……40-n的端子SH中，输入全部的扫描·维持电极911为高电平时的全输出高电平固定信号(all-the-outputsH-level-fixing signal)，端子SL中，输入全部的扫描·维持电极911为低电平时的全输出低电平固定信号(all-the-outputs L-level-fixingsignal)。计时电路20在所有位的输出段电路10-1、10-2、10-3、……10-n中共用地仅有一个。
输出段电路10-1、10-2、10-3、……10-n具有与图1所示的输出段电路10同样的结构。
图3是计时电路的电路图。
计时电路20由延迟电路21、22与NAND电路23所构成。
虽然图示的是延迟电路21由奇数个串联连接的逆变器21a、21b、21c所构成。这里表示的是3个逆变器21a、21b、21c串联连接的情况，但为了调整延迟时间，也可以适当地改变元件的段数。由延迟电路21的延迟时间，例如约为100ns左右。
延迟电路22具有连接图2中省略的供给0～5V低电压的低电压电源端子VDL与一方的输入端子的NAND电路22a、将NAND电路22a的输出通过逆变器22b与一方的输入端子相连接的NAND电路22c、将NAND电路22c的输出通过逆变器22d与一方的输入端子相连接的NAND电路22e、将NAND电路22e的输出通过逆变器22f与一方的输入端子相连接的NAND电路22g。进而，还有构成触发器(flip-flop)的NAND电路22h、22i，NAND电路22g的输出输入到触发器的一方的输入端子、即NAND电路22i的一方的输入端子。而且，延迟电路22的NAND电路22a、22c、22e、22g的另一方的输入端子及触发器的另一方的输入端子(NAND电路22h的一方的输入端子)中，输入NAND电路23的输出的复位信号。计时电路20输出的控制信号，从延迟电路22的NAND电路22h取出，从控制信号输出端子HiZ_OUT送出到上述各输出段电路10-1、10-2、10-3、……10-n。在该延迟电路22中，用于调整延迟时间，串联连接的元件的段数也可以适当地变更。延迟电路22的延迟时间，例如约为1.5～5μs左右。其理由后面叙述。
NAND电路23取时钟信号输入端子CLK_IN输入的时钟信号与将其由延迟电路21延迟的信号的NAND逻辑，作为复位信号送出到延迟电路22。
对上述计时电路20的动作加以说明。
图4是说明计时电路动作的时序图。
在该图中，表示输入到时钟信号输入端子CLK_IN的时钟信号、作为NAND电路23输出的复位信号、作为从控制信号输出端子HiZ_OUT取出的计时电路20的输出的控制信号的电压波形。
输入时钟信号时，复位信号上升，延迟电路21的延迟时间部分成为低电平(图中为GND，0V)。接受此，作为计时电路20的输出的控制信号维持为高电平(图中为VDL(5V))。但是，如图4，即使是超过了延迟电路22所设定的延迟时间td，也不输入时钟信号。就是说低电平的复位信号未输入延迟电路22的情况下，控制信号为低电平。
接着，以图2所示的数据选择器40-1～40-n中的一个作为数据选择器40，对其结构加以说明。
图5是数据选择器的电路图。
数据选择器40由逆变器41、42、43与NAND电路44、45所构成。
NAND电路44的一方的输入端子中，通过逆变器41输入从移位寄存器30-1～30-n输入到端子DA的数据，另一方的输入端子中，通过逆变器42输入端子SL中输入的全输出低电平固定信号。NAND电路45的一方的输入端子中，输入来自NAND电路44的输出，另一方的输入端子中，通过逆变器43输入端子SH中输入的全输出高电平固定信号。NAND电路45的输出成为该数据选择器40的输出，输入到上述输出段电路10-1、10-2、10-3、……10-n的输入端子IN。
在这样的数据选择器40中，端子SL、SH的电平通常为低电平。由此，端子DA中输入的电平反转的信号，转送到输出端子Dout。全输出高电平固定信号成为高电平时，与端子DA中输入的信号无关，数据选择器40将高电平的信号输出到输出段电路10-1、10-2、10-3、……10-n。而且，全输出低电平固定信号成为高电平时，与端子DA中输入的信号无关，数据选择器40将低电平的信号输出到输出段电路10-1、10-2、10-3、……10-n。它们是放电维持期间等所使用的信号。
图6是说明正常工作时显示装置驱动电路动作的时序图。
在该图中，表示地址放电时输入到时钟信号输入端子CLK_IN的时钟信号、输出段电路10-1～10-n的输出端子Do1～Don的输出波形(Do1～Don输出波形)。
地址放电中，由端子DATA所输入的信号，与时钟信号的上升同步，由移位寄存器30-1～30-n移位，通过顺次输入到输出段电路10-1～10-n，其输出波形如图所示顺次下降，至输入信号上升到高电平的期间(地址放电期间)成为输出脉冲宽度。还有，在图6中，输入信号虽然在图示中省略，但与时钟信号的上升同步，成为高电平或低电平。
这里，作为例子，对存在有使输出端子Do2与输出端子Do3短路的黏附物的情况加以说明。
图7是表示输出端子Do2与输出端子Do3短路时，Do2、Do3的输出波形的图。
输出端子Do2与输出端子Do3短路时，与时钟信号同步，输出端子Do2的输出下降，同时输出端子Do3的输出成为同样的电位(图中的t1)。此时，由于连接于输出段电路10-2的基准电源端子GND的IGBT与连接于输出段电路10-3的高电压电源端子VDH的IGBT(参照图1)短路，所以基于连接于高电压电源端子VDH的IGBT的电压下降部分、下降的电位由比GND电平(0V)仅有少许的上升。这里，下一个时钟信号输入时(图中的t2)，由于连接于输出段电路10-2的高电压电源端子VDH的IGBT与连接于输出段电路10-3的基准电源端子GND的IGBT短路，所以基于连接于高电压电源端子VDH的IGBT的电压下降部分、同样下降的电位由成为比GND电平(0V)仅有少许的上升的电位。
在图7的情况下，时钟信号正常动作，Do2、Do3的输出波形的一个时钟部分的输出脉冲宽度，在不超过输出段电路10-1～10-n使用的IGBT的短路容忍量(10μs左右)的情况下，由于动作的IGBT切换，所以IGBT的动作不会破坏元件。
接着，表示在电源上升时等时钟信号未正常输入显示装置驱动电路100a时，输出端子Do2与输出端子Do3短路情况下的输出波形。
这里，为了比较，首先表示了现有的显示装置驱动电路的输出波形。
图8是表示输出端子Do2与输出端子Do3短路时，时钟信号延迟情况下现有的显示装置驱动电路的Do2、Do3的输出波形的图。
如该图所示，在输出端子Do2与输出端子Do3短路的情况下，时钟信号延迟，超过了输出段电路10-1～10-n使用的IGBT的短路容忍量(10μs左右)时，IGBT元件发生破坏。
图9是表示输出端子Do2与输出端子Do3短路时，时钟信号延迟情况下第一实施方式的显示装置驱动电路的Do2、Do3、Do4的输出波形的图。
在第一实施方式的显示装置驱动电路100中，如经过由计时电路20的延迟电路22(参照图3)所设定的延迟时间td时，低电平的控制信号输入到全部的输出段电路10-1～10-n。由此，输出段电路10-1～10-n的IGBT11、12断开，输出端子Do1～Don的Do1～Don输出波形(图中仅表示了Do2～Do4的输出波形)成为高阻抗电平(HiZ)，例如，为中间电平(50V左右)。由此，短路的输出端子Do2与输出端子Do3，即使是在时钟信号延迟，超过IGBT11、12的短路容忍量(10μs左右)的情况下，由于在延迟时间td为高阻抗状态，所以能够防止过电流的发生，能够防止IGBT11、12的元件破坏。
而且，在控制信号输出后输入时钟信号的情况下，由于控制信号回到了高电平，所以输出段电路10-1～10-n的IGBT11、12与输入信号相对应，回到一方为接通，另一方为断开的通常动作。
延迟时间td必须是比地址放电期间充分流过放电电流的地址放电期间要长，比IGBT11、12的短路容忍量要短。例如，在地址放电期间为1.3μs，IGBT11、12的短路容忍量为10μs的情况下，希望延迟时间td为1.5～5.0μs之间。
还有，如上所述，用于调整延迟时间td，可以是调整计时电路20的延迟电路22的串联连接的元件数，也可以是使用以下的电阻及容量。
图10是计时电路的电路图。
在图10中，对于与图3所示的计时电路20同样的结构要素都用同样的符号表示。在决定延迟时间td的图10所示的计时电路50的延迟电路52中，使用电阻R及电容C。这里表示的是在前段的逆变器22b的输出端子与NAND电路22e的一方的输出端子之间连接电阻R与一方接地的电容C，取代图3的延迟电路22的NAND电路22c与逆变器22d的情况。也可以将由这样连接的电阻R与电容C形成的延迟电路进行多个的串联连接。
图11是表示PDP的扫描·维持电极中输出波形的图。
如该图所示，在与时钟信号同步的地址放电期间之后，由全输出高电平固定信号或全输出低电平固定信号，有用于维持放电的放电维持期间。
放电维持期间时，如上述图5的数据选择器40所示，由端子SL输入全输出低电平固定信号(高电平)，Do1～Don输出波形(这里仅表示了Do2～Do4的输出波形)下降。在上述中，虽然是对地址放电中输出端子Do1～Don的短路进行的说明，但考虑到与电源的短路，必须使设定的延迟时间td比该放电维持期间长，且比IGBT的短路容忍量要短。这是由于在这样的放电维持期间，在发生了与电源短路的情况下，全输出高电平固定信号或全输出低电平固定信号不在规定的时间动作时，有发生IGBT元件破坏的危险性。以下，表示检测全输出高电平固定信号或全输出低电平固定信号的计时电路。
图12是检测全输出高电平固定信号或全输出低电平固定信号的计时电路的电路图。
计时电路60具有输入时钟信号、来自端子SH、SL的全输出高电平固定信号、全输出低电平固定信号的NOR电路64a以及由反转NOR电路64a的输出电平的逆变器64b所构成的OR电路64。关于其它的构成要素，由于与图10相同且用同一符号表示，所以其说明予以省略。还有，延迟电路52在比放电维持期间长且比IGBT的短路容忍量短的范围内设定延迟时间td。
根据这样的结构，在延迟电路52设定的延迟时间td以上，在时钟信号、全输出高电平固定信号、全输出低电平固定信号即使经过了延迟时间td也不动作的情况下，通过向输出段电路10-1～10-n输出低电平的控制信号，能够使全输出端子Do1～Don成为高阻抗状态，能够阻止由于与电源VDH的短路而引起的IGBT元件破坏。
图13是表示使用图12的计时电路情况下的显示装置驱动电路的结构的图。
如该图，使用图12的计时电路60的显示装置驱动电路100b，与连接于数据选择器40-1～40-n的端子SH、SL及计时电路60相连接即可，其它的结构与图2所示的显示装置驱动电路100a相同。
如图29所示的现有的显示装置驱动电路，可以在IGBT11的栅极发射极之间连接稳压二极管与电阻。这种情况下能够使IGBT11的栅极氧化膜很薄。在这种情况下，控制信号输入端子HiZ_IN为低电平时，IGBT11、12两者都为断开，但由于IGBT11的栅极电位为低电平，所以输出端子Do为低电平。本实施方式由于对于时钟信号通常不动作的情况输入控制信号，不会对通常动作产生影响，即使是低电平也没有问题。
如以上的说明，根据第一实施方式的显示装置驱动电路，即使是在输出端子Do1～Don短路的情况下，也能够使元件的电流密度不下降，能够防止IGBT11、12元件的破坏。由此，能够不增大PDP的显示装置驱动电路的面积而设计。
接着，说明第二实施方式的显示装置驱动电路。
图14是第二实施方式的显示装置驱动电路的概略电路图。
第二实施方式的显示装置驱动电路，作为输出段电路10a，具有：GBT11、12，电平移动电路13，以及逻辑电路部14-2。而且，与第一实施方式的显示装置驱动电路不同，具有与计时电路20、50、60的控制信号输出电路70。
电平移动电路13的电路结构，由于与第一实施方式的显示装置驱动电路相同，所以都赋予同样的符号，其说明予以省略。
逻辑电路部14-2与第一实施方式的逻辑电路部14-1不同，是由缓冲电路14f、NOR电路14g、逆变器14h、14i、14j所构成。
缓冲电路14f，通过逆变器14i、14j输入输入端子IN中输入的输入信号，反转信号电平，输入到IGBT12的栅极端子。
NOR电路14g，通过逆变器14h输入输入端子IN中输入的输入信号，将与控制信号输入端子HiZ_IN中输入的控制信号的NOR的逻辑结果，输入到电平移动电路13的NMOS13d的栅极端子。而且，逆变器14h的输出，进而输入到电平移动电路13的NMOS13c的栅极端子。
还有，在图14中，在IGBT11的栅极发射极之间连接有稳压二极管15与电阻16。稳压二极管15是用于防止施加超过IGBT11的栅极发射极之间的耐压的电压的二极管，电阻16是用于使栅电位上升到VDL(5V)。
在该输出段电路10a中，由输入到电平移动电路13的NMOS13c、13d的栅极端子的信号，决定IGBT11的栅极电位。而且，特别是NMOS13c、13d中的一方的NMOS13d，由控制信号所控制。
控制信号输出电路70由时钟信号输入端子CLK_IN而输入时钟信号，使该时钟信号延迟，在经过时钟信号的输入检测后的规定时间后，生成用于使IGBT11的栅极为高阻抗状态的控制信号，从控制信号输出端子HiZ_OUT送出。该规定时间是从输出端子Do的输出信号的上升时的规定时间，例如，是至电平移动电路13的输出即IGBT11的栅极端子的栅极电位成为高电平，输出信号固定于高电平的时间。关于控制信号输出电路70的具体结构在后面叙述。
输出端子Do与图25所示的扫描·维持电极911相连接，与放电单元相连接。
以下说明图14所示的第二实施方式的显示装置驱动电路的动作。
图15是表示第二实施方式的显示装置驱动电路的动作的时序图。
输入信号与时钟同步成为高电平时(图中t3)，控制信号输出电路70输出低电平的控制信号。此时的输入信号被逆变器14h所反转，电平移动电路13的NMOS13c的栅极信号成为低电平，NMOS13c断开。而且，NOR电路14g的输出成为高电平，由于它成为NMOS13d的栅极信号，所以NMOS13d接通。这样PMOS13a接通，PMOS13b断开。由此，电平移动电路13的输出上升到VDH(100V)。由于它成为IGBT11的栅极信号，所以IGBT11接通。另一方面，输入信号为高电平时，IGBT12的栅极信号通过逆变器14i、14j与缓冲电路14f成为低电平，IGBT12断开。通过以上的动作，输出信号的电平上升为VDH。在该输出信号的上升中，第二实施方式的显示装置驱动电路中的控制信号输出电路70，在经过规定的延迟时间tda后，生成用于使IGBT11的栅极为高阻抗状态的控制信号，从控制信号输出端子HiZ_OUT送出。具体地，如图15所示，在经过IGBT11的栅极信号上升到VDH的时间，例如200ns之后，使控制信号为高电平。由此，NOR电路14g的输出成为低电平，电平移动电路13的NMOS13d的栅极信号成为低电平而断开。此时由于来自输入端子IN的输入信号是高电平，所以NMOS13c也断开。这样，IGBT11的栅极信号成为高阻抗电平(HiZ)。在高阻抗状态期间，由电平移动电路13的各自元件的容量保持该电平，使输出的IGBT11接通并持续。
接着，在来自输入端子IN的输入信号与时钟信号同步成为低电平时(图中的t4)，控制信号也成为低电平，输入信号由逆变器14h所反转。由此，电平移动电路13的NMOS13c的栅极信号成为高电平而接通。另一方面，由于NOR电路14g的输出为低电平，NMOS13d的栅极信号保持低电平，NMOS13d持续为断开。而且，PMOS13a断开、PMOS13b接通。由此，从电平移动电路13输出低电平的信号，由于成为IGBT11的栅极信号，所以IGBT11断开。而且，输入信号为低电平时，IGBT12的栅极信号通过逆变器14i、14j与缓冲电路14f成为高电平，IGBT12接通，输出信号下降到0V。还有，此时虽然控制信号也是在经过延迟时间tda后成为高电平，但输入信号为低电平，所以NOR电路14g的输出(NMOS13d的栅极信号)不发生变化，维持为低电平。
进行这样动作的输出段电路10a，如后述的图16所示，配置于每一个PDP的扫描·维持电极。根据图14所示的显示装置驱动电路，在多个输出段电路10a之间即使发生输出端子Do的短路，由于VDH输出时IGBT11的栅极信号成为高阻抗电平(HiZ level)，所以IGBT11的栅极电位会受到输出端子Do的影响，电位下降，IGBT11断开。由此，输出端子Do成为高阻抗状态，能够防止过电流的生成，防止IGBT11、12元件的破坏。
接着，对第二实施方式详细说明。
图16是第二实施方式的显示装置驱动电路的详细电路图。
显示装置驱动电路100c，具有多位数量(例如64位)的输出段电路10a-1、10a-2、10a-3、……10a-n，与此相对应，具有将由端子DATA输入控制图25所示的扫描·维持电极911的串行信号，与端子CLK中输入的时钟信号同步变换为并行信号的移位寄存器30-1、30-2、30-3、……30-n，与从移位寄存器30-1、30-2、30-3、……30-n将逐位传送的信号送出到输出段电路10a-1、10a-2、10a-3、……10a-n的数据选择器40-1、40-2、40-3、……40-n。还有，连接于数据选择器40-1、40-2、40-3、……40-n的端子SH中，输入全部的扫描·维持电极911为高电平时的全输出高电平固定信号，端子SL中，输入全部的扫描·维持电极911为低电平时的全输出低电平固定信号。控制信号输出电路70在所有位的输出段电路10a-1、10a-2、10a-3、……10a-n中共用地仅有一个。
输出段电路10a-1、10a-2、10a-3、……10a-n具有与图14所示的输出段电路10a同样的结构。
图17是控制信号输出电路的电路图。
控制信号输出电路70由延迟电路71与NAND电路72所构成。
延迟电路71由奇数个串联连接的逆变器71a、71b、71c所构成。这里表示的是3个逆变器71a、71b、71c串联连接的情况，但为了调整图15所示的延迟时间，也可以适当地改变元件的段数。由延迟电路71的延迟时间tda，是输出信号固定为高电平或低电平的时间，例如约为200ns。
NAND电路72取时钟信号输入端子CLK_IN输入的时钟信号与将其由延迟电路71延迟后的信号的NAND逻辑，作为控制信号从控制信号输出端子HiZ_OUT送出。
对上述控制信号输出电路70的动作加以说明。
图18是说明控制信号输出电路动作的时序图。
在该图中，表示输入到时钟信号输入端子CLK_IN的时钟信号、从控制信号输出端子HiZ_OUT取出的作为控制信号输出电路70的输出的控制信号的电压波形。
输入时钟信号时，控制信号上升，延迟电路71的延迟时间tda分成为低电平(图中为GND(0V))。经过了延迟时间tda后，控制信号回到高电平。
对于其它的结构，与第一实施方式的显示装置驱动电路100a具有同样的结构。
在以上的显示装置驱动电路100c中，输出端子Do1、Do2、……Don不发生短路、进行正常动作情况下的输出波形如图6所示。
例如，在输出端子Do2、Do3短路的情况下，第二实施方式的显示装置驱动电路100c的动作如下。
图19是表示输出端子短路时第二实施方式中显示装置驱动电路的Do2、Do3的输出波形的图。
在第二实施方式中显示装置驱动电路100c中，时钟信号输入后，经过了由控制信号输出电路70(参照图17)所设定的延迟时间tda时，输出段电路10a-1～10a-n中全部输入高电平控制信号。由此，输出段电路10a-1～10a-n的电平移动电路13中NMOS13d断开，IGBT11的栅极信号成为高阻抗电平。在发生短路时，由于栅极电位受到输出端子Do的电位的影响，所以电位下降，IGBT11断开。
一般地，连接于高电压电源端子VDH的IGBT11，由于其驱动能力是连接于基准电源端子GND的IGBT12的3倍以上，所以在现有的显示装置驱动电路中，输出端子间发生短路时输出电平接近0V。此时，IGBT11中持续流过驱动能力充足的大电流。由此时的发热引起IGBT11的破坏，由IGBT11的破坏使IGBT12也破坏。
另一方面，在第二实施方式中显示装置驱动电路100c中，IGBT11为接通之后，如果经过了200ns左右，由于电平移动电路13的NMOS13d为断开，所以电平移动电路13的输出成为HiZ高阻电平。此时如果发生了输出短路，则由于IGBT11的栅极电位受到输出端子Do的电位的影响，所以电位下降，IGBT11断开。由此，如图19，输出成为高阻抗电平状态，能够防止短路时的IGBT11、12元件破坏。
IGBT11，如果是在200ns左右的延迟时间tda间即使发生短路也不破坏的元件，则即使是在动作频率迟缓的情况下也不会由短路引起破坏。
如以上的说明，在输出端子Do1～Don短路的情况下，利用第二实施方式中显示装置驱动电路100c，也能够使元件的电流密度不下降，防止IGBT元件的破坏。由此，能够不增大面积地设计PDP的显示装置驱动电路。
接着，说明第三实施方式的显示装置驱动电路。
第三实施方式的显示装置驱动电路，具有由控制信号使输出端子Do成为不受输入信号影响的高阻抗状态的输出段电路。
图20是第三实施方式的显示装置驱动电路的输出段电路的电路图。
第三实施方式的显示装置驱动电路的输出段电路10b具有：IGBT11、12，电平移动电路13，以及逻辑电路部14-3。
由于电平移动电路13的电路结构与第一实施方式的显示装置驱动电路同样，所以都赋予同样的符号，其说明予以省略。
逻辑电路部14-3与第一、第二实施方式的逻辑电路部14-1、14-2不同，是由3个NOR电路14k、14l、14m所构成。
NOR电路14k是一方的输入端子连接于输入端子IN，另一方的输入端子连接于控制信号输入端子HiZ_IN。而且，输出端子与电平移动电路13的NMOS13c的栅极端子及NOR电路14l的一方的输入端子相连接。
NOR电路14l的另一方的输入端子与控制信号输入端子HiZ_IN相连接。输出端子与电平移动电路13的NMOS13d的栅极端子相连接。
NOR电路14m的一方的输入端子连接于输入端子IN，另一方的输入端子连接于控制信号输入端子HiZ_IN，输出端子连接于IGBT12的栅极端子。
对于其它的结构，由于与图14所示的第二实施方式的显示装置驱动电路10a具有同样的结构，所以其说明予以省略。
以下对图20所示的第三实施方式的显示装置驱动电路的动作加以说明。
图21是表示第三实施方式的显示装置驱动电路的动作的时序图。
在通常的动作(控制信号为低电平)中，输出端子Do的输出信号也与来自输入端子IN的信号相应而变化。在图21的例中，输入信号为高电平时，NOR电路14k的输出成为低电平，由于它成为电平移动电路13的NMOS13c的栅极信号，所以NMOS13c断开。另一方面，NOR电路14l的输出成为高电平，由于它成为电平移动电路13的NMOS13d的栅极信号，所以NMOS13d接通。由此PMOS13a接通、PMOS13b断开，IGBT11的栅极信号为VDH，IGBT11接通，IGBT11的输出信号也上升为VDH。另一方面，NOR电路14m的输出信号成为低电平，由于它成为IGBT12的栅极信号，所以IGBT12断开。由以上的动作，输出端子Do的输出信号上升为VDH。
输入信号为低电平时，NOR电路14k的输出成为高电平，由于它成为电平移动电路13的NMOS13c的栅极信号，所以NMOS13c接通。另一方面，NOR电路14l的输出成为低电平，由于它成为电平移动电路13的NMOS13d的栅极信号，所以NMOS13d断开。由此PMOS13a断开、PMOS13b接通，IGBT11的栅极信号下降为低电平(GND)，IGBT11断开，IGBT11的输出信号也下降。另一方面，NOR电路14m的输出信号成为高电平，由于它成为IGBT12的栅极信号，所以IGBT12接通。由以上的动作，输出端子Do的输出信号下降为GND。
在某一时刻t5，从控制信号输入端子HiZ_IN输入高电平的控制信号时，NOR电路14k、14l、14m的输出全部成为低电平。由此，电平移动电路13的NMOS13c、13d的栅极信号成为低电平，两者接通，由于IGBT12的栅极信号也成为低电平，所以IGBT12断开。IGBT11的栅极信号成为高阻抗(HiZ)电平，IGBT11的输出信号与输出端子Do的输出信号同时成为高阻抗状态。
然而，PDP的显示装置驱动电路的动作，虽然如图11所示可以分为地址放电期间与放电维持期间，但在地址放电期间输出端子Do之间短路时，由于有邻接的位的电位不同的情况，所以有产生IGBT元件破坏的可能性。由此，与第二实施方式同样，在经过了时钟信号上升、输出端子Do的输出信号固定为高电平或低电平的时间，例如200ns之后，通过使控制信号为高电平、使输出端子Do为高阻抗状态，能够防止端子间的短路。因此，在第三实施方式的显示装置驱动电路中，也可以利用第二实施方式的显示装置驱动电路100c中所使用的控制信号输出电路70，将控制信号输入到输出段电路10b。这种情况下的显示装置驱动电路的电路结构，除了输出段电路10b之外，与图16所示的第二实施方式的显示装置驱动电路100c具有相同的结构。
以下，对使用从图17所示的控制信号输出电路70输入的控制信号时的第三实施方式的显示装置驱动电路的动作加以说明。
图22是表示第三实施方式的显示装置驱动电路的动作的时序图。
输入信号与时钟信号同步成为高电平时(图中的t6)，控制信号成为低电平。此时NOR电路14k的输出成为低电平，电平移动电路13的NMOS13c的栅极信号成为低电平，NMOS13c断开。而且，NOR电路14l的输出成为高电平，由于它成为NMOS13d的栅极信号，所以NMOS13d接通。而且PMOS13a接通、PMOS13b断开。由此，电平移动电路13的输出上升到VDH(100V)。由于它成为IGBT11的栅极信号，所以IGBT11接通。另一方面，输入信号为高电平时，NOR电路14m的输出为低电平，由于它成为IGBT12的栅极信号，所以IGBT12断开。由以上的动作，使输出信号的电平上升到VDH。在该输出信号上升时，控制信号输出电路70，在经过了IGBT11的栅极信号上升到VDH的时间，例如200ns之后，使控制信号为高电平。由此，NOR电路14l的输出成为低电平，电平移动电路13的NMOS13d的栅极信号成为低电平并断开。此时由于NMOS13c也断开，所以IGBT11的栅极信号成为高阻抗状态(HiZ(VDH))。在高阻抗状态期间，由电平移动电路13的各自的元件的容量保持其电平，使输出的IGBT11持续为接通。
接着，来自输入端子IN的输入信号与时钟信号同步成为低电平时(图中的t7)，控制信号也成为低电平。此时由于NOR电路14k的输出成为高电平，所以电平移动电路13的NMOS13c的栅极信号成为高电平而接通。另一方面，由于NOR电路14l的输出成为低电平，所以NMOS13d的栅极信号维持为低电平，NMOS13d继续断开。而且PMOS13a断开、PMOS13b接通。由此，从电平移动电路13输出低电平的信号，由于成为IGBT11的栅极信号，所以IGBT11断开。而且，在输入信号为低电平时，NOR电路14m的输出成为高电平，由于成为IGBT12的栅极信号，所以IGBT12接通，输出信号下降到0V。控制信号在经过延迟时间tda后成为高电平时，NOR电路14k的输出成为低电平，由于它成为NMOS13c的栅极信号，所以NMOS13c断开。而且，由于NOR电路14l的输出(NMOS13d的栅极信号)维持为低电平，所以NMOS13d断开。由此，IGBT11的栅极信号成为高阻抗状态(HiZ(GND))。而且，由于NOR电路14m的输出为低电平，又由于它成为IGBT12的栅极电位，所以IGBT12断开。由以上的动作，使IGBT11、12双方断开，输出端子Do的输出信号为高阻抗状态。
这样，在经过了输出信号与时钟信号同步固定为高电平或低电平的时间(在上述中为200ns左右)以上时，由于使控制信号为高电平，输出端子Do为高阻抗状态，所以能够防止由端子间短路时(参照图19)的过电流所引起的IGBT11、12的元件的破坏。
还有，这里虽然是对地址放电期间的防止因短路造成元件破坏而进行的说明，但即使是在图11所示的放电维持期间，也能够适宜地使控制信号为高电平，输出端子Do为高阻抗状态，防止因端子间短路造成的元件破坏。
而且，与第一实施方式同样，由于IGBT12也可以由控制信号而断开，所以在输出端子Do与电源VDH短路的情况下，也能够防止IGBT11、12的元件的破坏。
如以上的说明，根据第三实施方式的显示装置驱动电路，也能够在输出端子Do1～Don短路的情况下使元件的电流密度不下降，防止IGBT元件的破坏。由此，能够不增大PDP的显示装置驱动电路的面积而设计PDP的显示装置驱动电路。
接着，对第四实施方式的显示装置驱动电路加以说明。
第四实施方式的显示装置驱动电路，具有由控制信号使IGBT11、12断开，使输出端子Do为高阻抗状态的输出段电路。
图23是第四实施方式的显示装置驱动电路的输出段电路的电路图。
输出段电路10c具有：IGBT11、12，电平移动电路13，逻辑电路部14-4，以及二极管17。
电平移动电路13的电路结构，由于与第一实施方式的显示装置驱动电路相同，所以都赋予同样的符号，其说明予以省略。
逻辑电路部14-4与第一至第三实施方式的逻辑电路部14-1、14-2、14-3不同，是由两个NOT电路14o、14q、一个NOR电路14n、以及一个NAND电路14p所构成。
NOT电路14q的输入端子与控制信号输入端子HiZ_IN相连接，输出端子与NAND电路14p的一方的输入端子相连接。
NAND电路14p的另一方的输入端子与输入端子IN相连接，输出端子与电平移动电路13的NMOS13c的栅极端子及NOT电路14o的输入端子相连接。
NOT电路14o的输出端子与电平移动电路13的NMOS13d的栅极端子相连接。
NOR电路14n的一方的输入端子与输入端子IN相连接，另一方的输入端子与控制信号输入端子HiZ_IN相连接，输出端子与IGBT12的栅极端子相连接。
二极管17连接于IGBT11的发射极与端子Do之间。
对于其它的结构，由于与图14所示的第二实施方式的输出段电路10a同样，所以其说明予以省略。
以下，对使用从图17所示的控制信号输出电路70所输入的控制信号的第四实施方式的显示装置驱动电路的动作加以说明。
图24是表示第四实施方式的显示装置驱动电路的动作的时序图。
输入信号与时钟信号同步成为低电平时(图中的t8)，控制信号成为低电平。此时由于NAND电路14p的输出成为低电平，所以电平移动电路13的NMOS13c的栅极信号成为低电平，NMOS13c断开。而且，NOT电路14o的输出成为高电平，由于它成为NMOS13d的栅极信号，所以NMOS13d接通。而且PMOS13a接通、PMOS13b断开。由此，电平移动电路13的输出上升到VDH(100V)。由于它成为IGBT11的栅极信号，所以IGBT11接通。另一方面，输入信号为高电平时，NOR电路14n的输出为低电平，由于它成为IGBT12的栅极信号，所以IGBT12断开。由以上的动作，输出信号的电平上升到VDH。在该输出信号上升时，控制信号输出电路70，在经过了IGBT11的栅极信号上升到VDH的时间，例如200ns之后，使控制信号为高电平。由此，NOT电路14o的输出成为低电平，电平移动电路13的NMOS13d的栅极信号成为低电平并断开。此时由于NAND电路14p的输出为高电平，NMOS13c接通，所以IGBT11的栅极信号成为低电平。这样，使输出的IGBT11断开。
接着，从输入端子IN中输入的输入信号与时钟信号同步成为低电平时(图中的t9)，控制信号也成为低电平。此时由于NAND电路14p的输出成为高电平，所以电平移动电路13的NMOS13c的栅极信号成为高电平而接通。另一方面，由于NOT电路14o的输出成为低电平，所以NMOS13d的栅极信号维持低电平，NMOS13d断开。而且PMOS13a断开、PMOS13b接通。由此，从电平移动电路13输出低电平的信号，由于它成为IGBT11的栅极信号，所以IGBT11断开。而且，输入信号为低电平时，NOR电路14n的输出为高电平，由于它成为IGBT12的栅极信号，所以IGBT12接通，输出信号下降至0V。在控制信号经过了延迟时间tda后成为高电平时，NAND电路14p的输出维持高电平，NMOS13c接通。而且，由于NOT电路14o的输出(NMOS13d的栅极信号)也维持低电平，所以NMOS13d断开。由此，IGBT11的栅极信号成为低电平。而且，由于NOR电路14n的输出为低电平，又由于它成为IGBT12的栅极电位，所以IGBT12断开。由以上的动作，使IGBT11、12双方断开，输出端子Do的输出信号为高阻抗状态。这里，在没有二极管17的情况下，输出端子Do的电位受到IGBT11的栅极电位的影响，成为低电平，但是通过在IGBT11与IGBT12之间连接二极管17，能够使输出端子Do为高阻抗状态。
这样，在经过了输出信号与时钟信号同步固定为高电平或低电平的时间(在上述中为200ns左右)以上时，由于使控制信号为高电平，输出端子Do为高阻抗状态，所以能够防止由端子间短路时(参照图19)的过电流所引起的IGBT11、12的元件破坏。
还有，这里虽然是对地址放电期间的短路进行的说明，但即使是在图11所示的放电维持期间，也能够适宜地使控制信号为高电平，输出端子Do为高阻抗状态，防止端子间的短路。
如以上的说明，即使利用第四实施方式的显示装置驱动电路，也能够在输出端子Do1～Don短路的情况下，不降低元件的电流密度地防止元件的破坏。但是，如不限制IGBT11、12的电流容量而形成二极管17，会使二极管17的器件尺寸增大，增大输出段电路的面积。此时，与如第一实施方式那样为了在长时间短路的情况下不发生元件破坏而降低IGBT11、12的电流密度并增大IGBT11、12的元件面积的情况相比，IGBT11、12的元件面积小、可减小输出段电路的面积，但与第二、第三实施方式相比由于有二极管17，输出段电路仍然变大。
还有，在第一至第四的实施方式的显示装置驱动电路说明中，是使用IGBT11、12作为输出段的开关，但也可以使用MOSFET等具有绝缘栅极的元件。
而且，在上述中说明的电压值等数值仅是一例，并非限定于该值。
而且，以上虽然是对PDP的驱动电路进行的说明，但也可以适用于液晶显示器面板或EL显示器等其他的平板显示器的驱动电路。
本发明可以适用于平板显示器的驱动装置。

Claims (17)

1、一种显示装置的驱动电路，驱动平板显示器，其特征在于，包括：
输出段电路，其中，该输出段电路具有电气连接于输出端子与供给高电压的高电压电源端子之间的第一晶体管、以及连接于所述输出端子与基准电源端子之间的第二晶体管，对应于与时钟信号同步输入的输入信号使所述第一或第二晶体管的一方接通，从所述输出端子输出输出信号；和
计时电路，其检测所述时钟信号的输入，在即使经过了规定时间也不输入下一个时钟信号时，向所述输出段电路发送用于使所述第一及所述第二晶体管两者断开的控制信号，
所述输出段电路根据所述控制信号使所述第一及所述第二晶体管两者断开。
2、根据权利要求1所述的显示装置的驱动电路，其特征在于：
具有多位数量的所述输出段电路，对所有位的所述输出段电路仅有一个共用的所述计时电路。
3、根据权利要求1所述的显示装置的驱动电路，其特征在于：
在所述控制信号的输出后输入所述时钟信号时，根据所述输入信号使所述第一或所述第二晶体管的一方接通。
4、根据权利要求1所述的显示装置的驱动电路，其特征在于：
所述平板显示器是等离子体显示器面板，所述规定时间比所述等离子体显示器面板的地址放电期间长，比所述第一或所述第二晶体管的短路容忍量短。
5、根据权利要求1所述的显示装置的驱动电路，其特征在于：
所述计时电路进而检测出全输出高电平固定信号或全输出低电平固定信号的输入，在所述时钟信号、所述全输出高电平固定信号或全输出低电平固定信号不在所述规定时间动作的情况下，将所述控制信号输出。
6、根据权利要求5所述的显示装置的驱动电路，其特征在于：
所述平板显示器是等离子体显示器面板，所述规定时间比所述等离子体显示器面板的放电维持期间长，比所述第一或所述第二晶体管的短路容忍量短。
7、一种显示装置的驱动电路，驱动平板显示器，其特征在于，包括：
输出段电路，其中，该输出段电路具有电气连接于输出端子与供给高电压的高电压电源端子之间的第一晶体管、以及连接于所述输出端子与基准电源端子之间的第二晶体管，对应于与时钟信号同步输入的输入信号使所述第一或第二晶体管的一方接通，从所述输出端子输出输出信号；和
控制信号输出电路，该控制信号输出电路在所述时钟信号的输入检测后经过规定的时间后，向所述输出段电路发送用于使所述第一及所述第二晶体管两者断开的控制信号，
所述输出段电路根据所述控制信号使所述第一及所述第二晶体管两者断开。
8、一种显示装置的驱动电路，驱动平板显示器，其特征在于，包括：
输出段电路，其中，该输出段电路具有电气连接于输出端子与供给高电压的高电压电源端子之间的第一晶体管、以及连接于所述输出端子与基准电源端子之间的第二晶体管，对应于与时钟信号同步输入的输入信号使所述第一或所述第二晶体管的一方接通，从所述输出端子输出输出信号；和
控制信号输出电路，该控制信号输出电路在所述时钟信号的输入检测后经过规定的时间后，将使所述第一晶体管的栅极为高阻抗状态的控制信号发送到所述输出段电路。
9、根据权利要求8所述的显示装置的驱动电路，其特征在于：
所述输出段电路配置具有决定所述栅极电位的第三及第四晶体管的电平移动电路，所述第三或所述第四晶体管的一方是根据所述控制信号而控制的。
10、根据权利要求9所述的显示装置的驱动电路，其特征在于：
通过由所述输入信号及所述控制信号使所述第三及所述第四晶体管同时断开，使所述栅极为所述高阻抗状态。
11、根据权利要求8所述的显示装置的驱动电路，其特征在于：
所述规定时间是所述栅极电位变为高电平而且来自所述输出端子的所述输出信号固定为高电平的时间。
12、根据权利要求8所述的显示装置的驱动电路，其特征在于：
具有多位数量的所述输出段电路，对所有位的所述输出段电路仅有一个共用的所述控制信号输出电路。
13、根据权利要求8所述的显示装置的驱动电路，其特征在于：
所述输出段电路根据所述控制信号使所述第二晶体管断开。
14、一种显示装置的驱动电路，驱动平板显示器，其特征在于，包括：
电气连接于输出端子与供给高电压的高电压电源端子之间的第一晶体管；
连接于所述输出端子与基准电源端子之间的第二晶体管；和
具有根据与时钟信号同步输入的输入信号而决定所述第一晶体管的栅极电位的第三及第四晶体管的电平移动电路，
在进而输入使所述栅极为高阻抗状态的控制信号时，所述电平移动电路与所述输入信号无关地使所述第三及所述第四晶体管同时断开。
15、根据权利要求14所述的显示装置的驱动电路，其特征在于：
所述控制信号输入时，使所述第二晶体管断开，使所述输入端子成为高阻抗状态。
16、根据权利要求14所述的显示装置的驱动电路，其特征在于：
所述控制信号在经过了规定时间之后输入，在该规定时间期间来自所述输出端子的输出信号固定于高电平或低电平。
17、根据权利要求1～16中任一项所述的显示装置的驱动电路，其特征在于：
所述第一或第二晶体管是IGBT。
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