KR101042088B1 - 플라즈마 디스플레이 패널의 구동 장치, 구동 방법 및 플라즈마 디스플레이 장치 - Google Patents

플라즈마 디스플레이 패널의 구동 장치, 구동 방법 및 플라즈마 디스플레이 장치 Download PDF

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Abstract

주사 IC는 스위치 회로 및 논리 회로를 구비한다. 스위치 회로는 제 1 및 제 2 트랜지스터 및 레벨 시프트 회로를 포함한다. 논리 회로의 입력 단자에는, 논리 "1" 및 논리 "0"으로 변화하는 제 1 및 제 2 제어 신호가 인가된다. 논리 회로는, 인가된 제 1 및 제 2 제어 신호에 근거하여 제 1 트랜지스터에 제 3 제어 신호를 인가하고, 제 2 트랜지스터에 제 4 제어 신호를 인가한다. 논리 회로의 입력 단자에는 검출 회로가 접속된다. 검출 회로에 의해 주사 IC의 이상이 검출된다.

Description

플라즈마 디스플레이 패널의 구동 장치, 구동 방법 및 플라즈마 디스플레이 장치{DRIVING DEVICE AND DRIVING METHOD OF PLASMA DISPLAY PANEL, AND PLASMA DISPLAY DEVICE}
본 발명은 플라즈마 디스플레이 패널의 구동 장치 및 구동 방법, 및 그것을 이용한 플라즈마 디스플레이 장치에 관한 것이다.
플라즈마 디스플레이 패널(이하, 「패널」이라고 약기함)로서 대표적인 교류 면방전형 패널은 대향 배치된 전면판과 배면판의 사이에 다수의 방전셀을 구비한다.
전면판은 전면 유리 기판, 복수의 표시 전극, 유전체층 및 보호층에 의해 구성된다. 각 표시 전극은 한 쌍의 주사 전극 및 유지 전극으로 이루어진다. 복수의 표시 전극은, 전면 유리 기판 상에 서로 평행하게 형성되고, 그들의 표시 전극을 덮도록 유전체층 및 보호층이 형성되어 있다.
배면판은 배면 유리 기판, 복수의 데이터 전극, 유전체층, 복수의 격벽 및 형광체층에 의해 구성된다. 배면 유리 기판 상에 복수의 데이터 전극이 평행하게 형성되고, 그들을 덮도록 유전체층이 형성되어 있다. 그 유전체층 상에 데이터 전극과 평행하게 복수의 격벽이 각각 형성되고, 유전체층의 표면과 격벽의 측면에 R(적), G(녹) 및 B(청)의 형광체층이 형성되어 있다.
그리고, 표시 전극과 데이터 전극이 입체 교차하도록 전면판과 배면판이 대향 배치되어 밀봉되고, 내부의 방전 공간에는 방전 가스가 봉입되어 있다. 표시 전극과 데이터 전극이 대향하는 부분에 방전셀이 형성된다.
이러한 구성을 갖는 패널에 있어서, 각 방전셀내에서 가스 방전에 의해 자외선이 발생하고, 그 자외선으로 R, G 및 B의 형광체가 여기되어 발광한다. 그것에 의해, 컬러 표시가 행해진다.
패널을 구동하는 방법으로서는 서브필드법이 사용되고 있다. 서브필드법에서는, 1 필드 기간이 복수의 서브필드로 분할되고, 각각의 서브필드에서 각 방전셀을 발광 또는 비발광시키는 것에 의해 계조 표시가 행해진다. 각 서브필드는 초기화 기간, 기입 기간 및 유지 기간을 갖는다.
초기화 기간에 있어서는, 각 방전셀에서 초기화 방전이 행해지고, 계속되는 기입 동작을 위해 필요한 벽전하가 형성된다. 부가하여, 초기화 기간은, 방전 지연을 작게 하여 기입 방전을 안정하게 발생시키기 위한 프라이밍(priming)을 발생시킨다고 하는 기능을 갖는다. 여기서, 프라이밍이란 방전을 위한 기폭제로 되는 여기 입자를 말한다.
기입 기간에서는, 주사 전극에 순차적으로 주사 펄스를 인가하고, 또한, 데이터 전극에는 표시해야 할 화상 신호에 대응한 기입 펄스를 인가한다. 그것에 의해, 주사 전극과 데이터 전극의 사이에서 선택적으로 기입 방전이 발생하고, 선택적인 벽전하 형성이 행해진다.
계속되는 유지 기간에서는, 표시시켜야 할 휘도에 따른 소정의 횟수의 유지 펄스를 주사 전극과 유지 전극의 사이에 인가한다. 그것에 의해, 기입 방전에 의한 벽전하 형성이 행해진 방전셀에서 선택적으로 방전이 일어나고, 그 방전셀이 발광한다. 이하, 기준으로 되는 표시 휘도에 대한 각 서브필드의 표시 휘도의 비율을 「휘도 가중치」라고 부른다.
복수의 주사 전극은 주사 전극 구동 회로에 의해 구동되고, 복수의 유지 전극은 유지 전극 구동 회로에 의해 구동되고, 복수의 데이터 전극은 데이터 전극 구동 회로에 의해 구동된다.
주사 전극 구동 회로는, 복수의 주사 전극에 각각 접속되는 복수의 주사 IC(집적 회로)를 포함한다. 또한, 주사 전극 구동 회로는, 낮은 전위가 인가되는 제 1 노드와, 높은 전위가 인가되는 제 2 노드를 갖는다. 각 주사 IC는, 주사 전극과 제 1 노드의 사이에 접속되는 제 1 스위치와, 주사 전극과 제 2 노드의 사이에 접속되는 제 2 스위치를 포함한다. 제 1 노드와 제 2 노드의 사이에는, 일정 전압을 보지하는 콘덴서가 접속된다. 그것에 의해, 제 2 노드의 전위는 제 1 노드의 전위보다 일정 전압분 높아진다.
제 1 노드의 전위가 전압 인가 회로에 의해 제어되고, 또한, 각 주사 IC의 제 1 및 제 2 스위치의 한쪽이 선택적으로 온(on)된다. 그것에 의해, 초기화 기간, 기입 기간 및 유지 기간에 있어서 각 주사 전극에 각각 소정의 파형을 갖는 구동 전압이 인가된다(예컨대, 특허문헌 1 및 2 참조).
[특허문헌 1] 일본 특허 공개 제2004-287003호 공보
[특허문헌 2] 일본 특허 공개 제2005-266776호 공보
[특허문헌 3] 일본 특허 공개 제2004-317609호 공보
상기한 바와 같이, 주사 전극 구동 회로에서는, 제 2 노드의 전위는 제 1 노드의 전위보다 일정 전압분 높아진다. 주사 IC의 제 1 스위치가 온(on)한 상태가 제 2 스위치가 온하는 상태로 전환되면, 주사 전극의 전위가 급격히 상승한다. 이 경우에, 제 2 노드로부터 주사 IC에 유입되는 전류를 제한하기 위해, 제 2 노드와 주사 IC의 제 2 스위치의 사이에 보호 저항이 마련된다. 이것에 의해, 주사 IC에 대전류가 유입되는 것이 방지된다.
그러나 주사 IC의 일시적인 이상 동작에 의해 원래 제 2 스위치가 오프(off)해야 할 기간에서 제 2 스위치가 온 상태로 고정될 가능성이 있다. 그 경우, 주사 전극에 예정밖의 높은 전압이 인가된다.
예컨대, 정상 동작의 유지 기간에 있어서는, 복수의 주사 IC의 제 1 스위치는 온 상태로 고정되고, 제 2 스위치는 오프 상태로 고정된다. 이 상태에서, 제 1 노드에 펄스 전압이 반복하여 인가된다. 그것에 의해, 주사 전극에 유지 펄스가 인가된다.
이 유지 기간에 있어서 주사 IC의 일시적인 이상 동작에 의해 제 1 스위치가 오프 상태로 고정되고, 제 2 스위치가 온 상태로 고정된 경우, 주사 전극에 예정밖의 높은 전압이 반복 인가된다. 그 결과, 보호 저항에 반복하여 큰 전류가 흐르고, 보호 저항이 발열하거나, 땜납이 용융할 가능성이 있다.
또한, 주사 전극 구동 회로가 복수의 회로 기판으로 분할하여 실장되고, 그들의 회로 기판이 커넥터를 통해 접속되는 경우가 있다(예컨대, 특허문헌 3 참조). 이 경우, 복수의 회로 기판 사이에서, 주사 IC를 제어하기 위한 제어 신호가 커넥터를 경유하여 전송된다.
이러한 플라즈마 디스플레이 장치에서는, 제조시 또는 유지 보수시의 작업 실수 등에 의해, 커넥터의 접속 불량이 발생하는 경우가 있다. 그 경우, 주사 IC에 제어 신호가 적절히 전송되지 않아, 주사 IC의 이상 동작이 발생한다. 그 상태로 통전하면, 주사 전극 구동 회로가 파손할 우려가 있다.
또한, 먼지에 의한 단자간의 단락, 또는 단선 등에 의해, 주사 IC에 제어 신호가 적절히 전송되지 않는 경우가 있다. 그 경우에도, 주사 전극 구동 회로가 파손할 우려가 있다.
본 발명의 목적은, 스위치 회로의 이상 동작에 의한 주사 전극 구동 회로의 파손을 방지하는 것이 가능한 플라즈마 디스플레이 패널의 구동 장치 및 구동 방법 및 그것을 이용한 플라즈마 디스플레이 장치를 제공하는 것이다.
(1) 본 발명의 일 국면에 따르는 플라즈마 디스플레이 패널의 구동 장치는, 복수의 주사 전극 및 복수의 유지 전극과 복수의 데이터 전극의 교차부에 복수의 방전셀을 갖는 플라즈마 디스플레이 패널을 구동하는 구동 장치로서, 복수의 주사 전극에 대응하여 마련되고, 복수의 주사 전극을 제 1 노드에 접속하는 제 1 상태 및 복수의 주사 전극을 제 2 노드에 접속하는 제 2 상태로 제어되는 복수의 스위치 회로와, 복수의 스위치 회로를 제어하는 제어 회로와, 제 1 노드의 전위를 변화시키는 전압 인가 회로와, 제 1 노드와 제 2 노드의 사이를 제 1 전압으로 보지(保持)하는 전압 보지 회로와, 복수의 스위치 회로의 적어도 일부가 제어 회로에 의해 제 1 및 제 2 상태 중 어느 쪽으로 소정 시간 이상 고정되는 이상 동작을 검출하는 검출 회로를 구비하는 것이다.
이 구동 장치에 있어서는, 전압 보지 회로에 의해 제 1 노드와 제 2 노드의 사이가 제 1 전압으로 보지된다. 그것에 의해, 제 2 노드의 전위는 제 1 노드의 전위보다 제 1 전압분 높다. 이 상태에서, 전압 인가 회로에 의해 제 1 노드의 전위가 변화된다. 또한, 복수의 스위치 회로가 제어 회로에 의해 제 1 상태 및 제 2 상태로 제어되고, 복수의 주사 전극이 제 1 노드 및 제 2 노드에 선택적으로 접속된다. 그것에 의해, 복수의 주사 전극에 여러가지의 구동 파형이 인가된다.
정상 동작시에는, 소정 시간내에 적어도 한 번은 복수의 스위치 회로가 제 1 상태 및 제 2 상태의 모두로 제어된다. 그에 비하여, 이상 동작시에는, 복수의 스위치 회로의 적어도 일부가 제 1 및 제 2 상태 중 어느 쪽으로 소정 시간 이상 고정된다.
그 이상 동작이 검출 회로에 의해 검출된다. 그것에 의해, 이상 동작이 발생했을 때에 신속하게 구동 장치를 정지할 수 있다. 그 결과, 이상 동작이 발생한 상태에서 전류가 계속 흐르는 것을 방지할 수 있어, 부품의 파손을 방지할 수 있다.
(2) 플라즈마 디스플레이 패널은, 1 필드가 복수의 서브필드를 포함하는 서브필드법으로 구동되고, 각 서브필드의 유지 기간에 복수의 주사 전극에 인가하는 유지 펄스를 발생하는 유지 펄스 발생부를 더 구비하고, 검출 회로에 의해 이상 동작이 검출되면, 유지 펄스 발생부의 동작이 정지되더라도 좋다.
이 경우, 이상 동작시에 유지 펄스 발생부의 동작이 정지되기 때문에, 유지 기간에 유지 펄스 발생부에 의해서 큰 유지 방전 전류가 발생하더라도, 이상 동작시에 그 큰 유지 방전 전류가 계속 흐르는 것이 방지된다. 이에 따라, 부품의 파손을 확실히 방지할 수 있다.
(3) 복수의 스위치 회로는 복수의 회로 기판으로 분할하여 실장되고, 검출 회로는, 복수의 회로 기판의 각각에 마련되고, 각 회로 기판에 실장되는 스위치 회로의 이상 동작을 각각 검출하는 복수의 이상 검출부를 포함하더라도 좋다.
이 경우, 복수의 회로 기판의 각각에 이상 검출부가 마련되기 때문에, 복수의 회로 기판의 어느 것에 있어서 스위치 회로의 이상 동작이 발생하더라도, 그 이상 동작을 확실히 검출할 수 있다.
(4) 구동 장치는, 전압 보지 회로와 제 2 노드의 사이에 마련되는 보호 저항을 더 구비하고, 검출 회로는, 제어 회로에서의 신호의 상태에 근거하여, 복수의 스위치 회로의 적어도 일부가 제 2 상태로 소정 시간 이상 보지되면 이상 동작으로서 검출할 수도 있다.
이 경우, 복수의 스위치 회로의 적어도 일부가 소정 시간 이상 제 2 상태로 보지되는 이상 동작이, 제어 회로에서의 신호의 상태에 근거하여 검출된다. 그것에 의해, 전압 보지 회로와 제 2 노드의 사이에 마련되는 보호 저항에, 장시간에 걸쳐 전류가 흐르는 것을 확실히 방지할 수 있게 된다.
(5) 소정 시간은 1 필드 기간이더라도 좋다. 정상 동작시에는, 1 필드 기간내에 적어도 한 번은 복수의 스위치 회로가 제 1 상태로 제어된다. 따라서, 복수의 스위치 회로의 적어도 일부가 1 필드 기간 이상 제 2 상태로 보지되는 것을 검출함으로써 이상 동작의 검출이 가능해진다.
(6) 구동 장치는 제 1 제어 신호를 발생하는 신호 발생 회로를 더 구비하고, 제어 회로는, 신호 발생 회로에 의해 발생되는 제 1 제어 신호에 응답하여 복수의 스위치 회로를 제어하고, 검출 회로는, 신호의 상태로서 제 1 제어 신호의 상태에 근거하여 이상 동작을 검출할 수도 있다.
복수의 스위치 회로의 적어도 일부의 이상 동작시에는, 신호 발생 회로에 의해 발생되는 제 1 제어 신호에 이상이 발생하고 있다. 그 때문에, 제 1 제어 신호의 상태에 근거하여, 스위치 회로의 이상 동작을 검출할 수 있다.
(7) 제어 회로는, 제 1 제어 신호가 제 1 논리인 경우에 복수의 스위치 회로를 제 1 상태로 제어하고, 제 1 제어 신호가 제 2 논리인 경우에 복수의 스위치 회로를 제 2 상태로 제어하고, 검출 회로는, 소정 시간 이상 제 1 제어 신호가 제 2 논리를 계속하는 경우에 이상 동작의 발생을 나타내는 이상 검출 신호를 출력할 수도 있다.
이 경우, 소정 시간 이상 제 1 제어 신호가 제 2 논리를 계속하는 경우에, 복수의 스위치 회로가 소정 시간 이상 제 2 상태로 보지된다. 그 경우에, 이상 동작의 발생을 나타내는 이상 검출 신호를 출력할 수 있다. 그 검출 신호를 이용하여 구동 장치의 전원 회로를 일시적으로 정지할 수 있다. 이에 따라, 이상 동작이 발생하더라도, 전원을 재투입함으로써 회복시킬 수 있다.
(8) 검출 회로는, 제 1 용량 소자와, 제 1 제어 신호가 제 2 논리일 때에 제 1 용량 소자를 일정 시정수로 충전하는 제 1 충전 회로와, 제 1 제어 신호가 제 2 논리가 아닐 때에 제 1 용량 소자를 방전시키는 제 1 방전 회로와, 제 1 용량 소자의 충전 전압이 소정치보다 클 때에 이상 검출 신호를 출력하는 제 1 신호 출력 회로를 포함하더라도 좋다.
이 경우, 제 1 제어 신호가 제 2 논리로 유지되면, 제 1 충전 회로에 의해서 제 1 용량 소자가 일정 시정수로 충전되고, 제 1 용량 소자의 충전 전압이 서서히 상승한다. 그래서, 제 1 제어 신호가 상기 소정 시간 이상 제 2 논리로 유지된 경우에 제 1 용량 소자의 충전 전압이 소정치보다 커지도록 시정수를 설정한다. 그것에 의해, 복수의 스위치 회로의 적어도 일부가 소정 시간 이상 제 2 상태로 보지된 경우에, 이상 동작의 발생을 나타내는 이상 검출 신호를 출력할 수 있다.
(9) 제어 회로는 복수의 스위치 회로를 제어하기 위한 제 2 제어 신호를 발생하고, 검출 회로는 신호의 상태로서 제 2 제어 신호의 상태에 근거하여 이상 동작을 검출할 수도 있다.
복수의 스위치 회로의 적어도 일부의 이상 동작시에는, 제어 회로에 의해 발생되는 제 2 제어 신호에 이상이 발생하고 있다. 그 때문에, 제 2 제어 신호의 상태에 근거하여, 스위치 회로의 이상 동작을 검출할 수 있다.
(10) 복수의 스위치 회로의 각각은, 대응하는 주사 전극과 제 1 노드의 사이에 접속되는 제 1 스위칭 소자와, 대응하는 주사 전극과 제 2 노드의 사이에 접속되는 제 2 스위칭 소자를 포함하고, 제어 회로는, 복수의 제 1 스위칭 소자의 온/오프를 제어하기 위한 제 1 스위칭 신호 및 복수의 제 2 스위칭 소자의 온/오프를 제어하기 위한 제 2 스위칭 신호를 제 2 제어 신호로서 발생하고, 검출 회로는, 제 1 스위칭 신호에 근거하여, 소정 시간내에 제 1 스위칭 소자가 온하지 않는 경우에 스위치 회로의 이상 동작의 발생을 나타내는 이상 검출 신호를 출력해도 좋다.
이 경우, 소정 시간 이상 제 1 스위칭 소자가 오프로 고정되고, 또한 제 2 스위칭 소자가 온으로 고정되는 경우에, 스위치 회로가 소정 시간 이상 제 2 상태로 보지된다. 그 경우에, 이상 동작의 발생을 나타내는 이상 검출 신호를 출력할 수 있다. 그 검출 신호를 이용하여 구동 장치의 전원 회로를 일시적으로 정지할 수 있다. 그것에 의해, 이상 동작이 발생하더라도, 전원을 재투입함으로써 회복시킬 수 있다.
(11) 검출 회로는, 제 2 용량 소자와, 제 1 스위칭 소자가 오프하는 경우에 제 2 용량 소자를 일정 시정수로 충전하는 제 2 충전 회로와, 제 1 스위칭 소자가 온하는 경우에 제 2 용량 소자를 방전시키는 제 2 방전 회로와, 제 2 용량 소자의 충전 전압이 소정치보다 클 때에 이상 검출 신호를 출력하는 제 2 신호 출력 회로를 포함하더라도 좋다.
이 경우, 제 1 스위칭 신호에 의해 제 1 스위칭 소자가 오프로 유지되면, 제 2 충전 회로에 의해 제 2 용량 소자가 일정 시정수로 충전되고, 제 2 용량 소자의 충전 전압이 서서히 상승한다. 그래서, 제 1 스위칭 소자가 상기 소정 시간 이상 오프로 유지된 경우에 제 2 용량 소자의 충전 전압이 소정치보다 커지도록 시정수를 설정한다. 그것에 의해, 복수의 스위치 회로의 적어도 일부가 소정 시간 이상 제 1 상태로 보지된 경우에, 이상 동작의 발생을 나타내는 이상 검출 신호를 출력할 수 있다.
(12) 구동 회로는, 전압 보지 회로에 의해 보지되는 전압이 허용치를 초과한 것을 검출하는 전압 검출 회로를 더 구비하고, 전압 검출 회로는, 전압 보지 회로에 의해 보지되는 전압이 허용치를 초과한 경우 또는 검출 회로에 의해 복수의 스위치 회로의 적어도 일부의 이상 동작의 발생이 검출된 경우에, 공통의 검출 신호를 출력해도 좋다.
이 경우, 전압 보지 회로에 의해 보지되는 전압이 허용치를 초과한 경우 또는 검출 회로에 의해 복수의 스위치 회로의 적어도 일부의 이상 동작의 발생이 검출된 경우에, 전압 검출 회로로부터 공통의 검출 신호가 출력된다. 따라서, 검출 회로 및 전압 보지 회로의 부품 및 검출 신호가 공용되기 때문에, 부품점수 및 조립 공정수가 저감된다. 그 결과, 구동 장치의 저비용화가 가능해진다.
(13) 본 발명의 다른 국면에 따르는 플라즈마 디스플레이 패널의 구동 방법은, 복수의 주사 전극 및 복수의 유지 전극과 복수의 데이터 전극의 교차부에 복수의 방전셀을 갖는 플라즈마 디스플레이 패널을 구동하는 방법으로서, 전압 보지 회로에 의해 제 1 노드와 제 2 노드의 사이를 제 1 전압으로 유지하는 단계와, 전압 인가 회로에 의해 제 1 노드의 전위를 변화시키는 단계와, 제어 회로에 의해 복수의 주사 전극에 대응하여 마련되는 복수의 스위치 회로를, 복수의 주사 전극을 제 1 노드에 접속하는 제 1 상태 및 복수의 주사 전극을 제 2 노드에 접속하는 제 2 상태로 제어하는 단계와, 복수의 스위치 회로의 적어도 일부가 제어 회로에 의해 제 1 및 제 2 상태 중 어느 쪽으로 소정 시간 이상 고정되는 이상 동작을 검출하는 단계를 구비하는 것이다.
이 구동 방법에 있어서는, 전압 보지 회로에 의해 제 1 노드와 제 2 노드의 사이가 제 1 전압으로 보지된다. 그것에 의해, 제 2 노드의 전위는 제 1 노드의 전위보다 제 1 전압분 높다. 이 상태에서, 전압 인가 회로에 의해 제 1 노드의 전위가 변화된다. 또한, 복수의 스위치 회로가 제어 회로에 의해 제 1 상태 및 제 2 상태로 제어되고, 복수의 주사 전극이 제 1 노드 및 제 2 노드에 선택적으로 접속된다. 그것에 의해, 복수의 주사 전극에 여러가지의 구동 파형이 인가된다.
정상 동작시에는, 소정 시간내에 적어도 한 번은 복수의 스위치 회로가 제 1 상태 및 제 2 상태의 모두로 제어된다. 그것에 비하여, 이상 동작시에는, 복수의 스위치 회로의 적어도 일부가 제 1 및 제 2 상태 중 어느 쪽으로 소정 시간 이상 고정된다.
그 이상 동작이 검출 회로에 의해서 검출된다. 그것에 의해, 이상 동작이 발생했을 때에 신속히 구동 장치를 정지할 수 있다. 그 결과, 이상 동작이 발생한 상태에서 전류가 계속 흐르는 것을 방지할 수 있어, 부품의 파손을 방지할 수 있다.
(14) 본 발명의 또 다른 국면에 따르는 플라즈마 디스플레이 장치는, 복수의 주사 전극 및 복수의 유지 전극과 복수의 데이터 전극의 교차부에 복수의 방전셀을 갖는 플라즈마 디스플레이 패널과, 플라즈마 디스플레이 패널의 복수의 주사 전극을 구동하는 구동 장치를 구비하고, 구동 장치는, 복수의 주사 전극에 대응하여 마련되고, 복수의 주사 전극을 제 1 노드에 접속하는 제 1 상태 및 복수의 주사 전극을 제 2 노드에 접속하는 제 2 상태로 제어되는 복수의 스위치 회로와, 복수의 스위치 회로를 제어하는 제어 회로와, 제 1 노드의 전위를 변화시키는 전압 인가 회로와, 제 1 노드와 제 2 노드의 사이를 제 1 전압으로 보지하는 전압 보지 회로와, 복수의 스위치 회로의 적어도 일부가 제어 회로에 의해 제 1 및 제 2 상태 중 어느 쪽으로 소정 시간 이상 고정되는 이상 동작을 검출하는 검출 회로를 포함하는 것이다.
이 플라즈마 디스플레이 장치에 있어서는, 구동 장치에 의해 플라즈마 디스플레이 패널의 복수의 주사 전극이 구동된다.
구동 장치에 있어서는, 전압 보지 회로에 의해 제 1 노드와 제 2 노드의 사이가 제 1 전압으로 보지된다. 그것에 의해, 제 2 노드의 전위는 제 1 노드의 전위보다 제 1 전압분 높다. 이 상태에서, 전압 인가 회로에 의해 제 1 노드의 전위가 변화된다. 또한, 복수의 스위치 회로가 제어 회로에 의해 제 1 상태 및 제 2 상태로 제어되고, 복수의 주사 전극이 제 1 노드 및 제 2 노드에 선택적으로 접속된다. 그것에 의해, 복수의 주사 전극에 여러가지의 구동 파형이 인가된다.
정상 동작시에는, 소정 시간내에 적어도 한 번은 복수의 스위치 회로가 제 1 상태 및 제 2 상태의 모두로 제어된다. 그것에 비하여, 이상 동작시에는, 복수의 스위치 회로의 적어도 일부가 제 1 및 제 2 상태 중 어느 쪽으로 소정 시간 이상 고정된다.
그 이상 동작이 검출 회로에 의해서 검출된다. 그것에 의해, 이상 동작이 발생했을 때에 신속히 구동 장치를 정지할 수 있다. 그 결과, 이상 동작이 발생한 상태에서 전류가 계속 흐르는 것을 방지할 수 있어, 부품의 파손을 방지할 수 있다.
본 발명에 의하면, 이상 동작이 발생했을 때에 신속히 구동 장치를 정지할 수 있다. 그 결과, 이상 동작이 발생한 상태에서 전류가 계속 흐르는 것을 방지할 수 있어, 부품의 파손을 방지할 수 있다.
도 1은 본 발명의 실시예에 따른 플라즈마 디스플레이 장치에 있어서의 플라즈마 디스플레이 패널의 일부를 나타내는 분해 사시도,
도 2는 본 발명의 실시예에 있어서의 패널의 전극 배열도,
도 3은 본 발명의 실시예에 따른 플라즈마 디스플레이 장치의 회로 블록도,
도 4는 도 3의 플라즈마 디스플레이 장치의 서브필드 구성에 있어서의 구동 전압 파형도,
도 5는 주사 전극 구동 회로의 구성을 나타내는 회로도,
도 6은 도 4의 제 2 서브필드의 초기화 기간 및 기입 기간에 있어서의 상세한 타이밍도,
도 7은 도 4의 제 2 서브필드의 유지 기간에 있어서의 상세한 타이밍도,
도 8은 이상 펄스의 발생의 메커니즘을 설명하기 위한 모식도,
도 9는 이상 펄스의 일례를 나타내는 파형도,
도 10(a)는 정상 동작시 및 이상 동작시에서의 보호 저항의 양단의 전압을 나타내는 파형도,
도 10(b)는 정상 동작시 및 이상 동작시에서의 주사 전극의 전압을 나타내는 파형도,
도 11은 주사 IC의 상세를 나타내는 도면,
도 12는 제어 신호의 논리와 트랜지스터의 제어 상태와의 대응 관계를 나타내는 도면,
도 13은 검출 회로의 구성을 나타내는 회로도,
도 14는 검출 회로의 다른 구성을 나타내는 회로도,
도 15는 검출 회로의 또 다른 구성을 나타내는 회로도,
도 16은 이상 검출 신호가 공용된 검출 회로 및 전압 이상 검출 회로의 구성을 나타내는 블록도,
도 17은 전압 이상 검출 회로의 구성을 나타내는 회로도,
도 18은 실시예 2에 따른 플라즈마 디스플레이 장치의 회로 블록도,
도 19는 본 발명의 실시예에 따른 플라즈마 디스플레이 장치의 주사 전극 구동 회로의 구성을 나타내는 회로도,
도 20은 본 발명의 실시예에 있어서의 주사 IC의 상세를 나타내는 회로 블록도,
도 21은 제어 신호와 스위칭 소자의 제어 상태와의 관계를 나타내는 도면,
도 22는 본 발명의 실시예에 있어서의 플라즈마 디스플레이 장치의 구조를 나타내는 분해 사시도,
도 23은 제 1 회로 기판 및 제 2 회로 기판의 구성을 나타내는 모식적 평면도,
도 24는 제어 신호 감시 회로의 동작을 설명하기 위한 도면,
도 25은 제어 신호 감시 회로의 동작을 설명하기 위한 도면,
도 26은 전압 이상 검출 회로의 구성을 나타내는 회로도.
이하, 본 발명의 실시예에 따른 플라즈마 디스플레이 장치에 대하여, 도면을 이용하여 구체적으로 설명한다.
(1) 실시예 1
(1-1) 패널의 구성
도 1은 본 발명의 실시예에 따른 플라즈마 디스플레이 장치에 있어서의 플라즈마 디스플레이 패널의 일부를 나타내는 분해 사시도이다.
플라즈마 디스플레이 패널(이하, 패널이라 약기함)(10)은, 서로 대향 배치된 유리제의 전면 기판(21) 및 배면 기판(31)을 구비한다. 전면 기판(21) 및 배면 기판(31)의 사이에 방전 공간이 형성된다. 전면 기판(21) 상에는 복수쌍의 주사 전극(22) 및 유지 전극(23)이 서로 평행하게 형성되어 있다. 각 쌍의 주사 전극(22) 및 유지 전극(23)이 표시 전극을 구성한다. 주사 전극(22) 및 유지 전극(23)을 덮도록 유전체층(24)이 형성되고, 유전체층(24) 상에는 보호층(25)이 형성되어 있다.
배면 기판(31) 상에는 절연체층(33)으로 덮인 복수의 데이터 전극(32)이 마련되고, 절연체층(33) 상에 井(정)자 형상의 격벽(34)이 마련되어 있다. 또한, 절연체층(33)의 표면 및 격벽(34)의 측면에 형광체층(35)이 마련되어 있다. 그리고, 복수쌍의 주사 전극(22) 및 유지 전극(23)과 복수의 데이터 전극(32)이 수직으로 교차하도록 전면 기판(21)과 배면 기판(31)이 대향 배치되고, 전면 기판(21)과 배면 기판(31)의 사이에 방전 공간이 형성되어 있다. 방전 공간에는, 방전 가스로서, 예컨대, 네온과 제논과의 혼합 가스가 봉입되어 있다. 또, 패널의 구조는 상술한 것에 한정되지 않고, 예컨대, 스트라이프 형상의 격벽을 구비한 구조를 사용할 수 있다.
도 2는 본 발명의 실시예에 있어서의 패널의 전극 배열도이다. 행 방향에 따라 n개의 주사 전극 SC1~SCn(도 1의 주사 전극(22)) 및 n개의 유지 전극 SU1~SUn(도 1의 유지 전극(23))이 배열되고, 열 방향에 따라 m개의 데이터 전극 D1~Dm(도 1의 데이터 전극(32))이 배열되어 있다. n 및 m은 각각 2 이상의 자연수이다. 그리고, 1쌍의 주사 전극 SCi(i=1~n) 및 유지 전극 SUi(i=1~n)와 하나의 데이터 전극 Dj(j=1~m)가 교차한 부분에 방전셀 DC이 형성되어 있다. 그것에 의해, 방전 공간내에 m×n 개의 방전셀이 형성되어 있다.
(1-2) 플라즈마 디스플레이 장치의 구성
도 3은 본 발명의 실시예에 따른 플라즈마 디스플레이 장치의 회로 블록도이다.
이 플라즈마 디스플레이 장치는 패널(10), 화상 신호 처리 회로(51), 데이터 전극 구동 회로(52), 주사 전극 구동 회로(53), 유지 전극 구동 회로(54), 타이밍 발생 회로(55) 및 전원 회로(도시하지 않음)를 구비한다.
화상 신호 처리 회로(51)는, 화상 신호 sig를 패널(10)의 화소수에 따른 화상 데이터로 변환하고, 각 화소의 화상 데이터를 복수의 서브필드에 대응하는 복수의 비트로 분할하고, 그들을 데이터 전극 구동 회로(52)에 출력한다.
데이터 전극 구동 회로(52)는, 서브필드마다의 화상 데이터를 각 데이터 전극 D1~Dm에 대응하는 신호로 변환하고, 그 신호에 근거하여 각 데이터 전극 D1~Dm을 구동한다.
타이밍 발생 회로(55)는, 수평 동기 신호 H 및 수직 동기 신호 V에 근거하여 타이밍 신호를 발생하고, 그들 타이밍 신호를 각각의 구동 회로 블록(화상 신호 처리 회로(51), 데이터 전극 구동 회로(52), 주사 전극 구동 회로(53) 및 유지 전극 구동 회로(54))으로 공급한다.
주사 전극 구동 회로(53)는 타이밍 신호에 근거하여 주사 전극 SC1~SCn에 구동 파형을 공급하고, 유지 전극 구동 회로(54)는 타이밍 신호에 근거하여 유지 전극 SU1~SUn에 구동 파형을 공급한다.
(1-3) 서브필드 구성
다음으로, 서브필드 구성에 대하여 설명한다. 서브필드법에서는, 1 필드가 시간축 상에서 복수의 서브필드로 분할되고, 복수의 서브필드에 휘도 가중치가 각각 설정되어 있다.
예컨대, 1 필드가 시간축 상에서 10개의 서브필드(이하, 제 1 SF, 제 2 SF, …, 및 제 10 SF라고 부름)로 분할되고, 그들의 서브필드가 각각 0.5, 1, 2, 3, 6, 9, 15, 22, 30 및 40의 휘도 가중치를 갖는다.
도 4는 도 3의 플라즈마 디스플레이 장치의 서브필드 구성에 있어서의 구동 전압 파형도이다.
도 4의 상단에는, 유지 전극 SU1~SUn, 1개의 주사 전극 SC1 및 데이터 전극 D1~Dm의 구동 파형이 도시된다. 또한, 1 필드의 제 1 SF의 소거 기간으로부터 제 3 SF의 초기화 기간까지가 도시된다. 여기서는, 주로 제 2 SF에 대하여 설명한다.
제 2 SF의 초기화 기간의 전반부에서는, 데이터 전극 D1~Dm 및 유지 전극 SU1~SUn을 OV(접지 전위)로 보지(保持)하고, 주사 전극 SC1~SCn에 램프 전압을 인가한다. 이 램프 전압은, 방전 개시 전압 이하의 정의 전위 Vscn으로부터 방전 개시 전압을초과하는 정의 전위(Vscn+Vset)를 향하여 완만하게 상승한다. 그러면, 모든 방전셀에 있어서 1회째의 미약한 초기화 방전이 일어나고, 주사 전극 SC1~SCn 상에 부(負)의 벽전하가 축적되고, 또한 유지 전극 SU1~SUn 상 및 데이터 전극 D1~Dm 상에 정(正)의 벽전하가 축적된다. 여기서, 전극을 덮는 유전체층 또는 형광체층 상 등에 축적한 벽전하에 의해 생기는 전압을 전극 상의 벽전압이라고 한다.
계속되는 초기화 기간의 후반부에서는, 유지 전극 SU1~SUn을 정의 전위 Ve1로 유지하고, 주사 전극 SC1~SCn에 정의 전위(Vscn+Vset)로부터 부의 전위(-Vad)를 향하여 완만하게 하강하는 램프 전압을 인가한다. 그러면, 모든 방전셀에 있어서 2회째의 미약한 초기화 방전이 일어나고, 주사 전극 SC1~SCn 상의 벽전압 및 유지 전극 SU1~SUn 상의 벽전압이 약하게 되고, 데이터 전극 D1~Dm 상의 벽전압도 기입 동작에 적합한 값으로 조정된다.
이상과 같이, 제 2 SF의 초기화 기간에서는, 모든 방전셀에서 초기화 방전을 발생시키는 전체 셀 초기화 동작이 행해진다.
제 2 SF의 기입 기간에서는, 유지 전극 SU1~SUn에 전위 Ve2를 인가하고, 주사 전극 SC1~SCn을 일단 전위(Vscn-Vad)로 보지한다. 다음으로, 1행째의 주사 전극 SC1에 부의 주사 펄스 Pa(=-Vad)를 인가하고, 또한, 데이터 전극 D1~Dm 중 1행째에 있어서 발광해야 할 방전셀의 데이터 전극 Dk(k은 1~m 중 하나)에 정의 기입 펄스 Pd를 인가한다. 그러면, 데이터 전극 Dk와 주사 전극 SC1과의 교차부의 전압은, 외부 인가 전압(Pd-Pa)에 데이터 전극 Dk 상의 벽전압 및 주사 전극 SC1 상의 벽전압이 가산된 값으로 되어, 방전 개시 전압을 초과한다. 이에 따라, 데이터 전극 Dk와 주사 전극 SC1의 사이 및 유지 전극 SU1과 주사 전극 SC1의 사이에서 기입 방전이 발생한다. 그 결과, 그 방전셀의 주사 전극 SC1 상에 정의 벽전하가 축적되고, 유지 전극 SU1 상에 부의 벽전하가 축적되고, 데이터 전극 Dk 상에도 부의 벽전하가 축적된다.
이렇게 하여, 1행째에서 발광해야 할 방전셀에서 기입 방전이 발생하여 각 전극상에 벽전하를 축적시키는 기입 동작이 행해진다. 한편, 기입 펄스 Pd가 인가되지 않은 데이터 전극 Dh(h≠k)와 주사 전극 SC1과의 교차부의 전압은 방전 개시 전압을 초과하지 않기 때문에, 기입 방전은 발생하지 않는다. 이상의 기입 동작을 1행째의 방전셀로부터 n 행번째의 방전셀에 이를 때까지 순차적으로 하여, 기입 기간이 종료한다.
계속되는 유지 기간에서는, 유지 전극 SU1~SUn을 OV로 되돌리고, 주사 전극 SC1~SCn에 유지 기간의 최초의 유지 펄스 Ps(=Vsus)를 인가한다. 이 때, 기입 기간에서 기입 방전이 발생한 방전셀에 있어서는, 주사 전극 SCi와 유지 전극 SUi의 사이의 전압은, 유지 펄스 Ps(=Vsus)에 주사 전극 SCi 상의 벽전압 및 유지 전극 SUi 상의 벽전압이 가산된 값으로 되어, 방전 개시 전압을 초과한다. 그것에 의해, 주사 전극 SCi와 유지 전극 SUi의 사이에서 유지 방전이 일어나, 방전셀이 발광한다. 그 결과, 주사 전극 SCi 상에 부의 벽전하가 축적되고, 유지 전극 SUi 상에 정의 벽전하가 축적되고, 데이터 전극 Dk 상에 정의 벽전하가 축적된다.
기입 기간에서 기입 방전이 발생하지 않은 방전셀에서는 유지 방전은 일어나지 않고, 초기화 기간의 종료시에서의 벽전하의 상태가 보지된다. 계속해서, 주사 전극 SC1~SCn을 OV로 되돌리고, 유지 전극 SU1~SUn에 유지 펄스 Ps를 인가한다. 그러면, 유지 방전이 일어난 방전셀에서는, 유지 전극 SUi와 주사 전극 SCi의 사이의 전압이 방전 개시 전압을 초과하기 때문에, 다시 유지 전극 SUi와 주사 전극 SCi의 사이에서 유지 방전이 일어나고, 유지 전극 SUi 상에 부의 벽전하가 축적되고, 주사 전극 SCi 상에 정의 벽전하가 축적된다.
이후 마찬가지로, 주사 전극 SC1~SCn과 유지 전극 SU1~SUn에 미리 정해진 수의 유지 펄스 Ps를 교대로 인가함으로써, 기입 기간에서 기입 방전이 발생한 방전셀에서는 유지 방전이 계속하여 행해진다. 이렇게 하여 유지 기간에 있어서의 유지 동작이 종료한다.
제 3 SF의 초기화 기간에서는, 유지 전극 SU1~SUn을 전위 Ve1에 보지하고, 데이터 전극 D1~Dm을 OV로 보지하고, 주사 전극 SC1~SCn에 정의 전위 Vsus로부터 부의 전위(-Vad)를 향하여 완만하게 하강하는 램프 전압을 인가한다. 그러면, 앞의 서브필드의 유지 기간에서 유지 방전이 일어난 방전셀에서는 미약한 초기화 방전이 발생한다. 그것에 의해, 주사 전극 SCi 상의 벽전압 및 유지 전극 SUi 상의 벽전압이 약하게 되고, 데이터 전극 Dk 상의 벽전압도 기입 동작에 적합한 값으로 조정된다.
한편, 앞의 서브필드에서 기입 방전 및 유지 방전이 일어나지 않은 방전셀에 있어서는, 방전이 발생하는 경우는 없고, 앞의 서브필드의 초기화 기간의 종료시에서의 벽전하의 상태가 그대로 유지된다.
이와 같이, 제 3 SF의 초기화 기간에서는, 직전의 서브필드에서 유지 방전이 일어난 방전셀에서 선택적으로 초기화 방전을 발생시키는 선택 초기화 동작을 행한다.
(1-4) 주사 전극 구동 회로(53)의 구성
도 5는 주사 전극 구동 회로(53)의 구성을 나타내는 회로도이다.
주사 전극 구동 회로(53)는, 주사 IC(집적 회로)(100), 직류 전원(200), 보호 저항 R1, 회수(回收) 회로(400), 다이오드 D10, n 채널 전계 효과 트랜지스터(이하, 트랜지스터라 약기함) Q3~Q5, Q7 및 NPN 바이폴라 트랜지스터(이하, 트랜지스터라 약기함) Q6, Q8을 포함한다. 도 5에는, 주사 전극 구동 회로(53)에서 1개의 주사 전극 SC1에 접속되는 하나의 주사 IC(100)가 도시된다. 다른 주사 전극 SC2~SCn에도 같은 주사 IC(100)가 각각 접속된다. 복수의 주사 전극 SC1~SCn은 공통의 노드 N1과 공통의 노드 N2의 사이에 접속된다.
주사 IC(100)는 p 채널 전계 효과 트랜지스터(이하, 트랜지스터라 약기함) Q1 및 n 채널 전계 효과 트랜지스터(이하, 트랜지스터라 약기함) Q2를 포함한다. 회수 회로(400)는 n 채널 전계 효과 트랜지스터(이하, 트랜지스터라 약기함) QA, QB, 회수 코일 LA, LB, 회수 콘덴서 CR 및 다이오드 DA, DB를 포함한다.
주사 IC(100)는 노드 N1과 노드 N2의 사이에 접속된다. 주사 IC(100)의 트랜지스터 Q1은 노드 N2와 주사 전극 SC1의 사이에 접속되고, 트랜지스터 Q2는 주사 전극 SC1과 노드 N1의 사이에 접속된다. 트랜지스터 Q1의 게이트에는 제어 신호 SH가 인가되고, 트랜지스터 Q2의 게이트에는 제어 신호 SL이 인가된다. 주사 IC(100)의 상세에 대해서는 후술한다.
보호 저항 R1은 노드 N2와 노드 N3의 사이에 접속된다. 전압 Vscn을 받는 전원 단자 V10는 다이오드 D10을 통해 노드 N3에 접속된다. 직류 전원(200)은 노드 N1과 노드 N3의 사이에 접속된다. 이 직류 전원(200)은 전해 콘덴서로 이루어지고, 전압 Vscn을 보지하는 플로팅 전원으로서 기능한다. 이하, 노드 N1의 전위를 VFGND로 하고, 노드 N3의 전위를 VscnF로 한다. 노드 N3의 전위 VscnF는, 노드 N1의 전위 VFGND에 전압 Vscn을 가산한 값을 갖는다. 즉, VscnF=VFGND+Vscn으로 된다.
트랜지스터 Q3은 전압 Vset을 받는 전원 단자 V11와 노드 N4의 사이에 접속되고, 게이트에는 제어 신호 CPH가 인가된다. 트랜지스터 Q4는 노드 N1과 노드 N4의 사이에 접속되고, 게이트에는 제어 신호 CEI가 인가된다. 트랜지스터 Q5는 노드 N1과 부의 전압(-Vad)을 받는 전원 단자 V12의 사이에 접속되고, 게이트에는 제어 신호 CEL이 인가된다. 제어 신호 CEI는 제어 신호 CEL의 반전 신호이다.
트랜지스터 Q6, Q7은 전압 Vsus를 받는 전원 단자 V13와 노드 N4의 사이에 접속된다. 트랜지스터 Q6의 베이스에는 제어 신호 CMH가 인가되고, 트랜지스터 Q7의 게이트에는 제어 신호 CPH2가 인가된다. 트랜지스터 Q8는 노드 N4와 접지 단자의 사이에 접속되고, 베이스에는 제어 신호 CML이 인가된다.
노드 N4와 노드 N5의 사이에는 회수 코일 LA, 다이오드 DA 및 트랜지스터 QA가 직렬로 접속되고, 또한, 회수 코일 LB, 다이오드 DB 및 트랜지스터 QB가 직렬로 접속된다. 회수 콘덴서 CR는 노드 N5와 접지 단자의 사이에 접속된다.
(1-5) 주사 전극 구동 회로(53)의 동작
도 6은 도 4의 제 2 서브필드의 초기화 기간 및 기입 기간에 있어서의 상세한 타이밍도이다.
도 6의 최상단에는, 일점 쇄선으로 노드 N1의 전위 VFGND의 변화가 도시되고, 점선으로 노드 N3의 전위 VscnF의 변화가 도시되고, 실선으로 주사 전극 SC1의 전위의 변화가 도시된다. 또, 도 6에는, 회수 회로(400)에 인가되는 제어 신호 SA, SB는 도시되어 있지 않다.
초기화 기간의 개시 시점 tO에서는, 제어 신호 CMH, CPH, CEL이 로우 레벨(low level)에 있고, 제어 신호 SH, SL, CML, CPH2, CEI가 하이 레벨(high level)에 있다. 그것에 의해, 트랜지스터 Q1, Q6, Q3, Q5가 오프하고, 트랜지스터 Q2, Q8, Q7, Q4가 온하고 있다. 따라서, 노드 N1은 접지 전위(OV)로 되어 있고, 노드 N3의 전위 VscnF는 Vscn으로 되어 있다. 또한, 트랜지스터 Q2가 온하고 있기 때문에, 주사 전극 SC1의 전위는 접지 전위로 되어 있다.
시점 t1에서, 제어 신호 CML, CPH2가 로우 레벨로 되고, 트랜지스터 Q8, Q7가 오프한다. 또한, 제어 신호 SH, SL이 로우 레벨로 된다. 그것에 의해, 트랜지스터 Q1이 온하고, 트랜지스터 Q2가 오프한다. 따라서, 주사 전극 SC1의 전위가 Vscn으로 상승한다.
시점 t2에서, 제어 신호 CPH가 하이 레벨로 되고, 트랜지스터 Q3이 온한다. 그것에 의해, 노드 N1의 전위 VFGND가 접지 전위로부터 Vset까지 완만하게 상승한다. 또한, 노드 N3의 전위 VscnF 및 주사 전극 SC1의 전위가 Vscn으로부터 (Vscn+Vset)까지 상승한다.
시점 t3에서, 제어 신호 CPH가 로우 레벨로 되고, 트랜지스터 Q3이 오프한다. 그것에 의해, 노드 N1의 전위 VFGND가 Vset로 유지된다. 또한, 노드 N3의 전위 VscnF 및 주사 전극 SC1의 전위가 (Vscn+Vset)로 유지된다.
시점 t4에서, 제어 신호 CMH, CPH2가 하이 레벨로 되고, 트랜지스터 Q6, Q7가 온한다. 그것에 의해, 노드 N1의 전위 VFGND가 Vsus까지 저하한다. 또한, 노드 N3의 전위 VscnF 및 주사 전극 SC1의 전위가 (Vscn+Vsus)까지 저하한다.
시점 t5에서, 제어 신호 SH, SL이 하이 레벨로 된다. 그것에 의해, 트랜지스터 Q1이 오프하고, 트랜지스터 Q2가 온한다. 따라서, 주사 전극 SC1의 전위가 Vsus까지 저하한다.
시점 t6에서, 제어 신호 CMH, CEI가 로우 레벨로 되고, 트랜지스터 Q6, Q4가 오프한다. 또한, 제어 신호 CEL이 하이 레벨로 되고, 트랜지스터 Q5가 온한다. 그것에 의해, 노드 N1의 전위 VFGND 및 주사 전극 SC1의 전위가 (-Vad)를 향하여 완만하게 저하한다. 또한, 노드 N3의 전위 VscnF가 (-Vad+Vscn)를 향하여 완만하게 저하한다.
시점 t7에서, 제어 신호 SH, SL이 로우 레벨로 된다. 그것에 의해, 트랜지스터 Q1이 온하고, 트랜지스터 Q2가 오프한다. 따라서, 주사 전극 SC1의 전위가 (-Vad+Vset2)로부터 (-Vad+Vscn)까지 상승한다. 여기서, Vset2<Vscn이다.
기입 기간의 시점 t8에서, 제어 신호 CML이 하이 레벨로 되고, 트랜지스터 Q8이 온한다. 그것에 의해, 노드 N4가 접지 전위로 된다. 이 때, 트랜지스터 Q4가 오프하고 있기 때문에, 노드 N1 및 주사 전극 SC1의 전위는 (-Vad+Vscn)으로 유지된다.
시점 t9에서, 제어 신호 SH, SL이 하이 레벨로 된다. 그것에 의해, 트랜지스터 Q1이 오프하고, 트랜지스터 Q2가 온한다. 따라서, 주사 전극 SC1의 전위가 (-Vad+Vscn)로부터 -Vad까지 저하한다.
시점 t9a에서, 제어 신호 SH, SL이 로우 레벨로 된다. 그것에 의해, 트랜지스터 Q1이 온하고, 트랜지스터 Q2가 오프한다. 따라서, 주사 전극 SC1의 전위가 -Vad로부터 (-Vad+Vscn)까지 상승한다. 그 결과, 주사 전극 SC1에 주사 펄스가 발생한다.
이와 같이, 주사 전극 SC1의 전위는, 주사 IC(100)의 트랜지스터 Q1, Q2의 온 및 오프에 의해 노드 N1의 전위 VFGND 및 노드 N3의 전위 VscnF로 전환된다.
도 7은 도 4의 제 2 서브필드의 유지 기간에서의 상세한 타이밍도이다.
도 7의 최상단에는, 일점 쇄선으로 노드 N1의 전위 VFGND의 변화가 도시되고, 점선으로 노드 N3의 전위 VscnF의 변화가 도시되고, 실선으로 주사 전극 SC1의 전위의 변화가 도시된다. 또, 도 7에는, 회수 회로(400)에 인가되는 제어 신호 SA, SB는 도시되어 있지 않다.
유지 기간의 개시 시점 t10에서, 제어 신호 CMH, CPH, CEL이 로우 레벨에 있고, 제어 신호 SH, SL, CML, CPH2, CEI가 하이 레벨에 있다. 그것에 의해, 트랜지스터 Q1, Q6, Q3, Q5가 오프하고, 트랜지스터 Q2, Q8, Q7, Q4가 온하고 있다. 따라서, 노드 N1은 접지 전위로 되어 있고, 노드 N3의 전위 VscnF는 Vscn으로 되어 있다. 또한, 트랜지스터 Q2가 온하고 있기 때문에, 주사 전극 SC1의 전위는 접지 전위로 되어 있다.
시점 t11에서, 제어 신호 CML이 로우 레벨로 되고, 트랜지스터 Q8이 오프한다. 이 때, 제어 신호 SA(도 5 참조)가 하이 레벨로 되고, 트랜지스터 QA가 온한다. 그것에 의해, 회수 콘덴서 CR로부터 노드 N1 및 주사 전극 SC1에 전류가 공급되고, 노드 N1의 전위 VFGND 및 주사 전극 SC1의 전위가 상승한다.
시점 t12에서, 제어 신호 CMH가 하이 레벨로 되고, 트랜지스터 Q6이 온한다. 이 때, 제어 신호 SA(도 5 참조)가 로우 레벨로 되고, 트랜지스터 QA는 오프한다. 그것에 의해, 노드 N1의 전위 VFGND 및 주사 전극 SC1의 전위가 Vsus로 된다. 또한, 노드 N3의 전위 VscnF가 (Vscn+Vsus)로 된다.
시점 t13에서, 제어 신호 CMH가 로우 레벨로 되고, 트랜지스터 Q6이 오프한다. 이 때, 제어 신호 SB(도 5 참조)가 하이 레벨로 되고, 트랜지스터 QB가 온한다. 그것에 의해, 노드 N1 및 주사 전극 SC1로부터 회수 콘덴서 CR에 전류가 공급되고, 노드 N1의 전위 VFGND 및 주사 전극 SC1의 전위가 저하한다.
시점 t14에서, 제어 신호 CML이 하이 레벨로 되고, 트랜지스터 Q8이 온한다. 이 때, 제어 신호 SB(도 5 참조)가 로우 레벨로 되고, 트랜지스터 QB는 오프한다. 그것에 의해, 노드 N1의 전위 VFGND 및 주사 전극 SC1의 전위가 접지 전위로 된다. 또한, 노드 N3의 전위 VscnF가 Vscn까지 저하한다.
이와 같이, 노드 N1의 전위 VFGND 및 주사 전극 SC1의 전위는 접지 전위와 Vsus로 교대로 변화된다. 또한, 노드 N3의 전위 VscnF는 Vscn과 (Vscn+Vsus)로 교대로 변화된다.
또, 도 4의 하단에는, 제 1 SF의 소거 기간으로부터 제 3 SF의 초기화 기간까지의 제어 신호 CMH, CML, CPH, CPH2, CEL의 파형 및 주사 IC(100)의 상태가 도시되어 있다. "ALL-L"는 모든 주사 IC(100)의 트랜지스터 Q1이 오프하고, 트랜지스터 Q2가 온하는 상태를 나타내고, "ALL-H"는 모든 주사 IC(100)의 트랜지스터 Q1이 온하고, 트랜지스터 Q2가 오프하는 상태를 나타낸다. "데이터"는, 기입 펄스 Pd에 동기하여 선택적으로 하나의 주사 IC(100)의 트랜지스터 Q1이 온하고, 트랜지스터 Q2가 오프하는 상태를 나타낸다.
(1-6) 이상 펄스
다음으로, 도 7에 나타낸 유지 기간에 발생하는 이상 펄스에 대하여 설명한다. 도 8은 이상 펄스의 발생의 메커니즘을 설명하기 위한 모식도이다. 도 8에는, 주사 전극 구동 회로(53), 패널 용량 CP 및 유지 전극 구동 회로(54)의 일부가 간략화되어 도시되어 있다.
도 7에 나타낸 바와 같이, 정상 동작의 유지 기간에서는, 모든 주사 IC(100)에 있어서 트랜지스터 Q1이 오프하고, 트랜지스터 Q2가 온한다. 그러나 이상 동작시에는, 패널(10)에 표시되는 화상의 패턴에 관계없이 모든 주사 IC(100)에 있어서 트랜지스터 Q1이 온하고, 트랜지스터 Q2가 오프한다. 그것에 의해, 이상시에는 유지 기간에 있어서 주사 전극 SC1~SCn과 유지 전극 SU1~SUn의 사이의 방전 전류가 보호 저항 R1에 흐른다.
도 8(a)에 도시하는 바와 같이, 주사 전극 구동 회로(53)의 트랜지스터 Q6이 오프하고, 트랜지스터 Q8이 온할 때에는, 유지 전극 구동 회로(54)의 트랜지스터 Q31이 온하고, 트랜지스터 Q32가 오프한다. 이상 동작에 의해 주사 IC(100)의 트랜지스터 Q1이 온하고, 트랜지스터 Q2가 오프하고 있는 경우, 주사 전극 SC1의 전위는 Vscn으로 된다. 전위 Vscn은, 예컨대, 약 140V이다. 또한, 유지 전극 SU1의 전위는 Vsus로 된다. 전위 Vsus는, 예컨대, 약 190V이다. 이 경우, 주사 전극 SC1과 유지 전극 SU1과의 전위차가 방전 개시 전압을 초과하지 않기 때문에, 주사 전극 SC1과 유지 전극 SU1의 사이에 접속되는 방전셀에 있어서 방전이 발생하지 않는다. 그 때문에, 보호 저항 R1에 방전 전류가 흐르지 않는다.
도 8(b)에 도시하는 바와 같이, 주사 전극 구동 회로(53)의 트랜지스터 Q6이 온하고, 트랜지스터 Q8이 오프할 때에는, 유지 전극 구동 회로(54)의 트랜지스터 Q31이 오프하고, 트랜지스터 Q32가 온한다. 이상 동작에 의해 주사 IC(100)의 트랜지스터 Q1이 온하고, 트랜지스터 Q2가 오프하고 있는 경우, 주사 전극 SC1의 전위는 (Vscn+Vsus)로 된다. 전위 (Vscn+Vsus)는 예컨대, 약 330V이다. 또한, 유지 전극 SU1의 전위는 0V로 된다. 이 경우, 주사 전극 SC1과 유지 전극 SU1의 전위차가 방전 개시 전압을 초과하기 때문에, 주사 전극 SC1과 유지 전극 SU1의 사이에 접속되는 방전셀에 있어서 방전이 발생한다. 그것에 의해, 보호 저항 R1에 방전 전류 I3이 흐른다.
이와 같이, 유지 전극 SU1의 전위는 Vsus와 0V로 교대로 변화된다. 이것에 비하여, 주사 전극 SC1의 전위는 Vscn과 (Vscn+Vsus)로 변화된다. 따라서, 보호 저항 R1에는 한 방향으로만 방전 전류 I3이 흐른다. 이 방전 전류 I3에 의해 보호 저항 R1의 양단에 펄스 전압이 발생한다. 상기한 바와 같이, 이 펄스 전압을 이상 펄스라고 부른다.
도 9는 이상 펄스의 일례를 나타내는 파형도이다. 도 9의 예에서는, 이상 펄스의 피크는 50V를 초과한다. 이러한 이상 펄스는, 1 필드(16.6ms)당 50~1000회 정도 발생한다.
도 10(a)는 정상 동작시 및 이상 동작시에서의 보호 저항 R1의 양단의 전압을 나타내는 파형도이며, 도 10(b)는 정상 동작시 및 이상 동작시에서의 주사 전극 SC1의 전압을 나타내는 파형도이다.
정상 동작시에는, 유지 기간에 있어서 보호 저항 R1에 전류는 흐르지 않는다. 따라서, 도 10(a)에 나타낸 바와 같이, 보호 저항 R1의 양단의 전압 진폭은 거의 0V로 된다.
한편, 상기한 바와 같이, 이상 동작에 의해 주사 IC(100)의 트랜지스터 Q1, Q2가 각각 온 상태 및 오프 상태로 고정되면, 유지 기간에 있어서 보호 저항 R1에 한 방향으로 방전 전류가 흐른다. 그것에 의해, 도 10(a)에 나타낸 바와 같이, 보호 저항 R1의 양단의 전압 진폭은 현저히 증가한다. 또한, 도 10(b)에 나타낸 바와 같이, 유지 기간에 있어서 주사 전극 SC1에 인가되는 유지 펄스가 전압 Vscn만큼 상승한다.
이러한 이상 동작 때문에 보호 저항 R1에 방전 전류가 흐르는 것에 의해, 보호 저항 R1이 발열한다. 그것에 의해, 보호 저항 R1이 뜨겁게 되거나, 땜납이 용융할 가능성이 있다.
그래서, 본 실시예에서는, 후술하는 검출 회로에 의해 주사 IC(100)의 이상 동작이 검출된다. 주사 IC(100)의 이상 동작이 검출된 경우에 전원 회로가 일시적으로 정지된다.
(1-7) 주사 IC의 상세
다음으로, 주사 IC(100)의 상세에 대해 설명한다. 도 11은 주사 IC(100)의 상세를 나타내는 도면이다. 도 11에 도시하는 바와 같이, 각 주사 IC(100)는 스위치 회로(101) 및 논리 회로(110)를 구비한다. 스위치 회로(101)는 트랜지스터 Q1, Q2 및 레벨 시프트 회로(111)를 포함한다.
스위치 회로(101)의 레벨 시프트 회로(111)는 노드 N2 및 노드 N1에 접속된다. 논리 회로(110)는 전압 VddL을 받는 전원 단자 V21 및 노드 N1에 접속된다. 전압 VddL은, 예컨대, 5V이다.
논리 회로(110)의 입력 단자에는, 논리 "1"(본 예에서는 하이 레벨) 및 논리 "0"(본 예에서는 로우 레벨)으로 변화되는 제어 신호 OC1, OC2가 인가된다. 제어 신호 OC1, OC2는 타이밍 발생 회로(55)에 의해 발생되는 타이밍 신호에 포함되고, 모든 논리 회로(110)에 공통으로 인가된다. 논리 회로(110)는, 인가된 제어 신호 OC1, OC2에 근거하여 트랜지스터 Q1에 레벨 시프트 회로(111)를 통해 제어 신호 SH를 인가하고, 트랜지스터 Q2에 제어 신호 SL을 인가한다. 그것에 의해, 트랜지스터 Q1, Q2의 온/오프가 제어된다.
도 12에는, 제어 신호 OC1, OC2의 논리와 트랜지스터 Q1, Q2의 제어 상태와의 대응 관계가 도시된다. 본 예에서는, 제어 신호 OC1, OC2가 모두 논리 "0"인 경우에는, 트랜지스터 Q1, Q2가 모두 오프하고, 모든 주사 IC(100)가 고 임피던스 상태로 된다. 제어 신호 OC1이 논리 "0"이며, 제어 신호 OC2가 논리 "1"인 경우에는, 기입 기간에 있어서 주사 전극 SC1~SCn에 순차적으로 주사 펄스가 인가되도록 트랜지스터 Q1, Q2가 제어된다(도 4의 "데이터"의 상태).
제어 신호 OC1이 논리 "1"이며, 제어 신호 OC2가 논리 "0"인 경우에는, 주사 전극 SC1~SCn에 대응하는 모든 트랜지스터 Q1이 오프하고, 모든 트랜지스터 Q2가 온한다(도 4의 "ALL-L"의 상태). 제어 신호 OC1, OC2가 모두 논리 "1"인 경우에는, 주사 전극 SC1~SCn에 대응하는 모든 트랜지스터 Q1이 온하고, 모든 트랜지스터 Q2가 오프한다(도 4의 "ALL-H"의 상태).
(1-7-1) 검출 회로
도 11에 도시하는 바와 같이, 논리 회로(110)의 입력 단자에는, 검출 회로(120)가 접속된다. 본 실시예에서는, 복수의 논리 회로(110)의 각각에 대응하도록 복수의 검출 회로(120)가 마련된다. 검출 회로(120)는 주사 IC(100)의 내부에 마련되더라도 좋고, 외부에 마련되더라도 좋다. 검출 회로(120)에 의해, 주사 IC(100)의 이상이 검출된다. 본 실시예에서는, 검출 회로(120)는 주사 IC의 이상을 검출한 경우에 로우 레벨의 이상 검출 신호 SS를 출력한다.
검출 회로(120)의 상세에 대해 설명한다. 도 13은 검출 회로(120)의 구성을 나타내는 회로도이다. 또, 도 13에서는, 레벨 시프트 회로(111)의 도시가 생략된다. 도 13에 도시하는 바와 같이, 검출 장치(120)는, 인버터 INa, NOR 게이트 회로(121), 저항 R11~R14, 콘덴서(122), NPN 바이폴라 트랜지스터(이하, 트랜지스터라 약기함) Q11 및 PNP 바이폴라 트랜지스터(이하, 트랜지스터라 약기함) Q12를 포함한다.
인버터 INa의 입력 단자에는 제어 신호 OC1이 인가된다. NOR 게이트 회로(121)의 한쪽 입력 단자에는 인버터 INa의 출력 신호가 인가된다. NOR 게이트 회로(121)의 다른 쪽의 입력 단자에는 제어 신호 OC2가 인가된다.
NOR 게이트 회로(121)의 출력 단자는 저항 R11을 통해 트랜지스터 Q11의 베이스에 접속된다. 트랜지스터 Q11의 콜렉터는 노드 N11에 접속되고, 에미터는 접지 단자 G11에 접속된다. 예컨대, 5V의 전압을 받는 전원 단자 V22와 노드 N11의 사이에 저항 R12가 접속되고, 노드 N11과 접지 단자 G11의 사이에 콘덴서(122)가 접속된다. 또한, 노드 N11은 저항 R13을 통해 트랜지스터 Q12의 베이스에 접속된다.
트랜지스터 Q12의 에미터는 예컨대, 5V의 전압을 받는 전원 단자 V23에 접속되고, 콜렉터는 노드 N12에 접속된다. 노드 N12와 접지 단자 G11의 사이에는 저항 R14가 접속된다. 노드 N12로부터 이상 검출 신호 SS가 출력된다.
제어 신호 OC1이 논리 "1"이며, 제어 신호 OC2가 논리 "0"인 경우에는(도 12의 "ALL-L"의 상태), NOR 게이트 회로(121)의 한쪽 입력 신호 및 다른 쪽의 입력 신호가 모두 논리 "0"으로 된다. 이 경우, NOR 게이트 회로(121)의 출력 신호는 논리 "1"로 되고, 트랜지스터 Q11이 온한다. 그것에 의해, 트랜지스터 Q11를 통해 콘덴서(122)가 방전된다. 따라서, 노드 N11이 대략 접지 전위가 된다.
이 경우, 트랜지스터 Q12의 베이스·에미터간 전압이 충분히 커진다. 그것에 의해, 트랜지스터 Q12가 온한다. 그 결과, 노드 N12의 전위가 높아지고, 노드 N12로부터 로우 레벨의 이상 검출 신호 SS가 출력되지 않는다.
제어 신호 OC1, OC2의 논리가 상기 이외의 경우, 즉, 트랜지스터 Q1, Q2의 제어 상태가 도 12의 "고 임피던스", "데이터" 또는 "ALL-H"의 상태인 경우, NOR 게이트 회로(121)의 출력 신호가 논리 "0"으로 되고, 트랜지스터 Q11이 오프한다.
그것에 의해, 전원 단자 V22로부터 저항 R12를 통해 콘덴서(122)가 충전된다. 이 경우, 저항 R12의 값 및 콘덴서(122)의 값에 의해 결정되는 시정수로 노드 N11의 전위가 서서히 상승하고, 트랜지스터 Q12의 베이스·에미터간 전압이 작아진다. 트랜지스터 Q12의 베이스·에미터간 전압이 임계값보다 작아지면, 트랜지스터 Q12가 오프한다. 그 결과, 노드 N12가 접지 전위로 되고, 노드 N12로부터 로우 레벨의 이상 검출 신호 SS가 출력된다.
본 실시예에서는, 콘덴서(122)의 충전이 시작되고 나서 트랜지스터 Q12가 오프하기까지의 시간(이하, 충전 계속 시간이라고 부름)이, 1 필드 기간(16.67ms)으로 되도록, 저항 R12의 값 및 콘덴서(122)의 값이 설정된다.
주사 IC(100)가 정상으로 동작하고 있는 경우, 도 7에 나타낸 바와 같이, 각 서브필드의 유지 기간에는, 트랜지스터 Q1이 오프하고, 트랜지스터 Q2가 온한다. 그 때문에, 1 필드 기간내에서, 적어도 서브필드의 횟수만큼, 제어 신호 OC1이 논리 "1"로 되고, 또한 제어 신호 OC2가 논리 "0"으로 된다(도 12의 "ALL-L"의 상태).
그것에 의해, 1 필드 기간내에 적어도 서브필드의 횟수만큼 트랜지스터 Q11이 온하고, 콘덴서(122)가 방전된다. 따라서, 로우 레벨의 이상 검출 신호 SS가 출력되지 않는다.
한편, 주사 IC(100)의 이상 동작에 의해 1 필드 기간에 걸쳐 논리 "1"의 제어 신호 OC1 및 논리 "1"의 제어 신호 OC2가 논리 회로(110)에 인가된 경우에는, 트랜지스터 Q1이 온으로 고정되고, 트랜지스터 Q2가 오프로 고정된다. 이 경우, 콘덴서(122)가 방전되지 않기 때문에, 노드 N11의 전위가 상승하여 트랜지스터 Q12가 오프한다. 그 결과, 로우 레벨의 이상 검출 신호 SS가 출력된다.
본 실시예에서는, 복수의 검출 회로(110) 중 어느 것으로부터 로우 레벨의 이상 검출 신호 SS가 출력되면, 그것에 응답하여 전원 회로의 동작이 일시적으로 정지된다. 그것에 의해, 보호 저항 R1(도 5)에 장시간에 걸쳐 전류가 흐르는 것이 방지되어, 보호 저항 R1의 이상 발열이 방지된다. 주사 IC(100)의 이상 동작은 일시적인 경우가 많기 때문에, 전원 회로를 일시적으로 오프하고, 또한 플라즈마 디스플레이 장치를 리셋함으로써, 주사 IC(100)를 정상 동작으로 되돌릴 수 있다.
(1-7-2) 검출 회로의 다른 구성
다음으로, 검출 회로의 다른 구성에 대하여 설명한다. 도 14는 검출 회로의 다른 구성을 나타내는 회로도이다. 또, 도 14에서는, 레벨 시프트 회로(111)의 도시가 생략된다. 도 14에 도시되는 검출 회로(130)는, AND 게이트 회로(131, 132), 인버터 INb, 저항 R15~R18, 콘덴서(133) 및 NPN 바이폴라 트랜지스터(이하, 트랜지스터라 약기함) Q13, Q14를 포함한다.
AND 게이트 회로(131)의 한쪽 입력 단자에는 제어 신호 OC1이 인가되고, 다른 쪽의 입력 단자에는 제어 신호 OC2가 인가된다. 인버터 INb의 입력 단자에는 제어 신호 OC2가 인가된다. AND 게이트 회로(132)의 한쪽 입력 단자에는 제어 신호 OC1이 인가되고, 다른 쪽의 입력 단자에는 인버터 INb의 출력 신호가 인가된다.
AND 게이트 회로(131)의 출력 단자는 저항 R15을 통해 노드 N13에 접속된다. AND 게이트 회로(132)의 출력 단자는 저항 R16을 통해 트랜지스터 Q13의 베이스에 접속된다. 트랜지스터 Q13의 콜렉터는 노드 N13에 접속되고, 에미터는 접지 단자 G12에 접속된다. 노드 N13은 저항 R17을 통해 트랜지스터 Q14의 베이스에 접속된다. 또한, 노드 N13과 접지 단자 G12의 사이에는 콘덴서(133)가 접속된다.
트랜지스터 Q14의 콜렉터는 노드 N14에 접속되고, 에미터는 접지 단자 G12에 접속된다. 예컨대, 5V의 전압을 받는 전원 단자 V24와 노드 N14의 사이에 저항 R18이 접속된다. 노드 N14로부터 로우 레벨의 이상 검출 신호 SS가 출력된다.
제어 신호 OC1이 논리 "1"이며, 제어 신호 OC2가 논리 "0"인 경우에는(도 12의 "ALL-L"의 상태), AND 게이트 회로(131)의 출력 신호는 논리 "0"으로 되고, AND 게이트 회로(132)의 출력 신호는 논리 "1"로 된다. 이 경우, 트랜지스터 Q13이 온하고, 콘덴서(133)가 트랜지스터 Q13을 통해 방전된다. 그것에 의해, 노드 N13이 대략 접지 전위로 된다.
이 경우, 트랜지스터 Q14의 베이스·에미터간 전압이 작아진다. 트랜지스터 Q14의 베이스·에미터간 전압이 임계값보다 작아지면, 트랜지스터 Q14가 오프한다. 그 결과, 노드 N14의 전위가 높아지고, 노드 N14로부터 로우 레벨의 이상 검출 신호 SS가 출력되지 않는다.
제어 신호 OC1이 논리 "1"이며, 제어 신호 OC2가 논리 "1"인 경우에는(도 12의 "ALL-H"의 상태), AND 게이트 회로(131)의 출력 신호는 논리 "1"로 되고, AND 게이트 회로(132)의 출력 신호는 논리 "0"으로 된다. 이 경우, 트랜지스터 Q13이 오프하고, 또한, AND 게이트 회로(131)의 출력 단자로부터 저항 R15을 통해 콘덴서(133)가 충전된다.
이 경우, 저항 R15의 값 및 콘덴서(133)의 값에 의해 결정되는 시정수로 노드 N13의 전위가 서서히 상승하고, 트랜지스터 Q14의 베이스·에미터간 전압이 커진다. 트랜지스터 Q14의 베이스·에미터간 전압이 임계값 이상으로 되면, 트랜지스터 Q14가 온한다. 그 결과, 노드 N14가 대략 접지 전위로 되고, 노드 N14로부터 로우 레벨의 이상 검출 신호 SS가 출력된다.
제어 신호 OC1, OC2의 논리가 상기 이외의 경우, 즉, 트랜지스터 Q1, Q2의 제어 상태가 도 12의 "고 임피던스" 또는 "데이터"의 상태인 경우, AND 게이트 회로(131, 132)의 출력 신호가 모두 논리 "0"으로 된다. 이 경우, 콘덴서(133)의 충전 및 방전이 행해지지 않는다.
본 실시예에서는, 콘덴서(133)의 충전이 시작되고 나서 트랜지스터 Q14가 오프하기까지의 시간(충전 계속 시간)이, 1 필드 기간(16.67ms)으로 되도록, 저항 R15의 값 및 콘덴서(133)의 값이 설정된다.
상기한 바와 같이, 주사 IC(100)가 정상으로 동작하고 있는 경우, 1 필드 기간내에 적어도 서브필드의 횟수만큼 제어 신호 OC1이 논리 "1"로 되고, 또한 제어 신호 OC2가 논리 "0"으로 된다. 그 때문에, 1 필드 기간내에 적어도 서브필드의 횟수만큼 트랜지스터 Q13이 온하고, 콘덴서(133)가 방전된다. 따라서, 로우 레벨의 이상 검출 신호 SS가 출력되지 않는다.
한편, 주사 IC(100)의 이상 동작에 의해 1 필드 기간에 걸쳐 논리 "1"의 제어 신호 OC1 및 논리 "1"의 제어 신호 OC2가 논리 회로(110)에 인가된 경우에는, 트랜지스터 Q1이 온으로 고정되고, 트랜지스터 Q2가 오프로 고정된다. 이 경우, 콘덴서(133)가 방전되지 않기 때문에, 노드 N13의 전위가 상승하여 트랜지스터 Q14가 온한다. 그 결과, 로우 레벨의 이상 검출 신호 SS가 출력된다.
상기의 검출 회로(120)(도 13)를 이용한 경우와 마찬가지로, 복수의 검출 회로(130)의 어느 것으로부터 로우 레벨의 이상 검출 신호 SS가 출력되면, 그것에 응답하여 전원 회로의 동작이 일시적으로 정지된다. 그것에 의해, 보호 저항 R1(도 5)에 장시간에 걸쳐 전류가 흐르는 것이 방지되어, 보호 저항 R1의 이상 발열이 방지된다.
또, 도 13 및 도 14에 나타낸 검출 회로(120, 130)는 주사 IC(100)의 내부 및 외부의 어느 쪽에 마련하는 것도 가능하다. 검출 회로(120, 130)를 주사 IC(100)의 외부에 마련하는 경우에는, 주사 IC(100)의 분해 또는 설계 변경을 행하지 않고, 검출 회로(120, 130)의 부착 또는 제거 등이 가능해진다. 따라서, 검출 회로(120, 130)의 부착 또는 제거를 위한 비용 및 작업 시간을 삭감할 수 있다.
(1-8) 검출 회로의 또 다른 구성
다음으로, 검출 회로의 또 다른 구성에 대하여 설명한다. 도 15는 검출 회로의 또 다른 구성을 나타내는 회로도이다. 또, 도 15의 검출 회로(140)는 주사 IC(100) 내에 형성되더라도 좋다.
검출 회로(140)는 NPN 바이폴라 트랜지스터(이하, 트랜지스터라 약기함) Q15, NPN 바이폴라 트랜지스터(이하, 트랜지스터라 약기함) Q16, 저항 R19~R21 및 콘덴서(141)를 포함한다.
트랜지스터 Q15의 베이스는 논리 회로(110)의 다른 쪽의 출력 단자에 저항 R19을 통해 접속된다. 트랜지스터 Q15의 콜렉터는 노드 N15에 접속되고, 에미터는 노드 N1에 접속된다. 노드 N15와 노드 N1의 사이에는 콘덴서(141)가 접속된다.
노드 N16은 전원 단자 V21에 접속된다. 노드 N15와 노드 N16의 사이에는 저항 R20이 접속된다. 노드 N15은 트랜지스터 Q16의 베이스에 접속된다. 트랜지스터 Q16의 에미터는 노드 N16에 접속되고, 콜렉터는 노드 N17에 접속된다. 노드 N17과 노드 N1의 사이에는 저항 R21이 접속된다. 노드 N17로부터 로우 레벨의 이상 검출 신호 SS가 출력된다.
트랜지스터 Q15의 베이스에는, 제어 신호 SL이 인가된다. 제어 신호 SL이 하이 레벨인 경우에는, 트랜지스터 Q15가 온한다. 그것에 의해, 트랜지스터 Q15를 통해 콘덴서(141)가 방전된다. 따라서, 노드 N15이 대략 접지 전위로 된다.
이 경우, 트랜지스터 Q16의 베이스·에미터간 전압이 충분히 커진다. 그것에 의해, 트랜지스터 Q16이 온한다. 그 결과, 노드 N17의 전위가 높아지고, 노드 N17로부터 로우 레벨의 이상 검출 신호 SS가 출력되지 않는다.
제어 신호 SL이 로우 레벨인 경우, 트랜지스터 Q15가 오프한다. 그것에 의해, 전원 단자 V21로부터 저항 R20을 통해 콘덴서(141)가 충전된다. 이 경우, 저항 R20의 값 및 콘덴서(141)의 값에 의해 결정되는 시정수로 노드 N15의 전위가 상승하고, 트랜지스터 Q16의 베이스·에미터간 전압이 작아진다. 트랜지스터 Q16의 베이스·에미터간 전압이 임계값보다 작아지면, 트랜지스터 Q16이 오프한다. 그 결과, 노드 N17이 접지 전위로 되고, 노드 N17로부터 로우 레벨의 이상 검출 신호 SS가 출력된다.
본 실시예에서는, 콘덴서(141)의 충전이 시작되고 나서 트랜지스터 Q16이 오프하기까지의 시간(충전 계속 시간)이, 1 필드 기간(16.67ms)으로 되도록, 저항 R20의 값 및 콘덴서(141)의 값이 설정된다.
상기한 바와 같이, 주사 IC(100)가 정상으로 동작하고 있는 경우, 각 서브필드의 유지 기간에 있어서, 트랜지스터 Q1이 오프하고, 트랜지스터 Q2가 온한다. 그 때문에, 1 필드 기간내에 적어도 서브필드의 횟수만큼 트랜지스터 Q15가 온하고, 콘덴서(141)가 방전된다. 따라서, 로우 레벨의 이상 검출 신호 SS가 출력되지 않는다.
한편, 주사 IC(100)의 이상 동작에 의해 1 필드 기간에 걸쳐 트랜지스터 Q1이 온으로 고정되고, 트랜지스터 Q2가 오프로 고정되는 경우에는, 콘덴서(122)가 방전되지 않기 때문에, 노드 N15의 전위가 상승하여 트랜지스터 Q16이 오프한다. 그 결과, 로우 레벨의 이상 검출 신호 SS가 출력된다.
상기의 검출 회로(120)(도 13)를 이용한 경우와 마찬가지로, 복수의 검출 회로(140)의 어느 것으로부터 로우 레벨의 이상 검출 신호 SS가 출력되면, 그것에 응답하여 전원 회로의 동작이 일시적으로 정지된다. 그것에 의해, 보호 저항 R1(도 5)에 장시간에 걸쳐 전류가 흐르는 것이 방지되어, 보호 저항 R1의 이상 발열이 방지된다.
(1-9) 전원 이상 검출 회로
상기 실시예의 검출 회로(120, 130, 140)에 의한 이상 검출 신호 SS는, 직류 전원(200)(도 5)의 전압 이상을 검출하는 전압 이상 검출 회로에 의한 이상 검출 신호와 공용할 수 있다.
도 16은 이상 검출 신호가 공용된 검출 회로 및 전압 이상 검출 회로의 구성을 나타내는 블록도이다. 또한, 도 17은 전압 이상 검출 회로의 구성을 나타내는 회로도이다. 도 16 및 도 17에서는, 검출 회로(120)(도 13 참조)를 이용한 경우의 구성이 도시된다.
도 16에 나타낸 바와 같이, 노드 N1과 노드 N3의 사이에 전압 이상 검출 회로(500)가 접속된다. 검출 회로(120)의 노드 N12로부터 출력되는 이상 검출 신호 SS는 전압 이상 검출 회로(500)에 인가된다. 전압 이상 검출 회로(500)의 노드 NE로부터 이상 검출 신호 SOSa가 출력된다. 또, 도 16에는, 복수의 주사 IC(100) 중의 하나의 주사 IC(100), 및 복수의 검출 회로(120) 중의 하나의 검출 회로(120)만이 도시된다.
도 17에 나타낸 바와 같이, 전압 이상 검출 회로(500)는, 저항 R51~R59, NAND 게이트 회로(501), 콘덴서 C51, C52, 제너다이오드 ZD51, 다이오드 D51, D52, 비교기 CP1, CP2 및 포토커플러 PH를 포함한다.
NAND 게이트 회로(501)의 입력 단자에는 복수의 검출 회로(120)의 노드 N12가 접속된다. NAND 게이트 회로(501)의 출력 단자는 노드 N31에 접속된다. 저항 R51~R53은 노드 N3과 노드 N31의 사이에 직렬로 접속되고, 저항 R54은 노드 N31과 노드 N1의 사이에 접속된다. 콘덴서 C51은 노드 N31과 노드 N1의 사이에 접속된다. 저항 R55은 노드 N32와 노드 N33의 사이에 접속되고, 저항 R56은 노드 N33과 노드 N34의 사이에 접속된다. 제너다이오드 ZD51은 노드 N34와 노드 N1의 사이에 접속된다.
비교기 CP1의 한쪽 입력 단자는 노드 N33에 접속되고, 다른 쪽의 입력 단자는 노드 N31에 접속된다. 비교기 CP2의 한쪽 입력 단자는 노드 N31에 접속되고, 다른 쪽의 입력 단자는 노드 N34에 접속된다. 비교기 CP1, CP2의 출력 단자는 노드 N35에 접속된다. 저항 R57 및 포토커플러 PH의 발광 다이오드는 노드 N32와 노드 N35의 사이에 직렬로 접속된다. 콘덴서 C52는 노드 N35와 노드 N1의 사이에 접속된다.
포토커플러 PH의 포토 트랜지스터는 전압 Vdd를 받는 전원 단자 V25와 노드 N36의 사이에 접속된다. 저항 R58은 노드 N36과 접지 단자의 사이에 접속되고, 저항 R59 및 다이오드 D52는 노드 N36과 노드 NE의 사이에 직렬로 접속된다.
상기한 바와 같이, 노드 N3의 전위 VscnF는, 노드 N1의 전위 VFGND보다 전압 Vscn만큼 높은 전위 (VFGND+Vscn)이다. 또한, 노드 N32의 전위 VzF는 (VFGND+Vz)이다. 여기서, Vz는 일정 전압이다. 노드 N33의 전위 Va는 노드 N34의 전위 Vb보다 높다.
직류 전원(200)에 의해 보지되는 전압 Vscn이 정상 범위내에 있는 경우에는, 노드 N31의 전위는 노드 N34의 전위 Vb보다 높고, 노드 N33의 전위 Va보다 낮다. 그것에 의해, 비교기 CP1, CP2의 출력 단자의 전위는 하이 레벨로 된다. 이 경우, 포토커플러 PH의 발광 다이오드에 전류가 흐르지 않고, 발광 다이오드는 발광하지 않는다. 따라서, 포토커플러 PH의 포토 트랜지스터는 온하지 않는다. 그 결과, 노드 N36의 전위는 낮고, 노드 NE의 전위는 로우 레벨로 되어 있다.
한편, 직류 전원(200)에 의해 보지되는 전압 Vscn이 정상 범위의 상한치보다 높아지면, 노드 N31의 전위는 노드 N33의 전위 Va보다 높아진다. 그것에 의해, 비교기 CP1의 출력 단자의 전위는 로우 레벨로 된다. 이 경우, 포토커플러 PH의 발광 다이오드에 전류가 흘러, 발광 다이오드가 발광한다. 따라서, 포토커플러 PH의 포토 트랜지스터가 온한다. 그 결과, 노드 N36의 전위가 높아져, 노드 NE로부터 하이 레벨의 이상 검출 신호 SOSa가 출력된다.
또한, 직류 전원(200)에 의해 발생되는 전압 Vscn이 정상 범위의 하한치보다 낮아지면, 노드 N31의 전위는 노드 N34의 전위 Vb보다 낮게 된다. 그것에 의해, 비교기 CP2의 출력 단자의 전위는 로우 레벨로 된다. 이 경우, 포토커플러 PH의 발광 다이오드에 전류가 흘러, 발광 다이오드가 발광한다. 따라서, 포토커플러 PH의 포토 트랜지스터가 온한다. 그 결과, 노드 N36의 전위가 높아지고, 노드 NE로부터 하이 레벨의 이상 검출 신호 SOSa가 출력된다.
또한, 복수의 검출 회로(120) 중 어느 것으로부터 로우 레벨의 이상 검출 신호 SS가 출력되면, NAND 게이트 회로(501)의 출력 신호가 하이 레벨로 되고, 노드 N31의 전위는 노드 N33의 전위 Va보다 높아진다. 그것에 의해, 비교기 CP1의 출력 단자의 전위는 로우 레벨로 된다. 이 경우, 포토커플러 PH의 발광 다이오드에 전류가 흐르고, 발광 다이오드가 발광한다. 따라서, 포토커플러 PH의 포토 트랜지스터가 온한다. 그 결과, 노드 N36의 전위가 높아지고, 노드 NE에서 하이 레벨의 이상 검출 신호 SOSa가 출력된다.
이렇게 하여, 검출 회로(120)의 이상 검출 신호 SS와 전압 이상 검출 회로(500)의 이상 검출 신호 SOSa를 공용할 수 있다. 그것에 의해, 부품점수 및 조립 공정수가 저감된다. 그 결과, 플라즈마 디스플레이 장치의 저비용화가 가능해진다.
또, 검출 회로(120)의 대신에 검출 회로(130, 140)를 이용한 경우에도, 상기같이 이상 검출 신호 SS와 이상 검출 신호 SOSa를 공용할 수 있다. 따라서, 플라즈마 디스플레이 장치의 저비용화가 가능해진다.
(1-10) 변형예
상기 실시예에서는, 하나의 스위치 회로(101)에 대응하여 하나의 논리 회로(110)가 마련되지만, 이것에 한정되지 않고, 복수(예컨대 60~70개)의 스위치 회로(101)에 대응하여 공통의 하나의 논리 회로(110)가 마련되더라도 좋다. 그 경우, 그 경우, 복수의 스위치 회로(101)에 각각 제어 신호 SH, SL을 출력하기 위해서, 공통의 논리 회로(120, 130)에 또 다른 제어 신호가 인가된다.
또한, 상기 실시예에서는, 복수의 논리 회로(110)의 각각에 대응하도록 복수의 검출 회로(120, 130)가 마련되지만, 이것에 한정되지 않고, 복수의 논리 회로(110)에 공통의 검출 회로(120, 130)가 마련되더라도 좋다.
단, 노이즈 또는 배선의 단락 등에 의해, 복수의 논리 회로(110) 중 일부의 논리 회로(110)에 잘못된 제어 신호 OC1, OC2가 인가되는 경우가 있다. 따라서, 복수의 논리 회로(110)의 각각에 대응하도록 복수의 검출 회로(120, 130)를 마련하더라도 좋다.
또한, 상기 실시예의 검출 회로(120, 130, 140)에 있어서는, 1 필드 기간에 걸쳐 트랜지스터 Q1, Q2의 제어 상태가 "ALL-L"로 되지 않는 경우에 이상 검출 신호 SS가 출력된다. 그러나 이상 검출 신호 SS의 출력 타이밍은 이것에 한정되지 않는다.
상기한 바와 같이, 주사 IC(100)가 정상으로 동작하고 있으면, 각 서브필드에 있어서 적어도 한 번은 트랜지스터 Q1, Q2의 제어 상태가 "ALL-L"로 된다. 따라서, 1 서브필드 기간에 걸쳐 트랜지스터 Q1, Q2의 제어 상태가 "ALL-L"로 되지 않는 경우에 이상 검출 신호 SS가 출력되더라도 좋다. 구체적으로는, 검출 회로(120, 130, 140)에 있어서 충전 계속 시간이 최장의 1 서브필드 기간으로 되도록, 저항 R12, R15, R20의 값 및 콘덴서(122, 133, 141)의 값에 의해 결정되는 시정수가 설정된다.
예컨대, 1 필드 기간이라는 짧은 시간에서는 주사 IC(100)의 이상 동작에 의한 보호 저항 R1의 발열이 문제로 되지 않는 경우에는, 예컨대, 수초~수분간에 걸쳐 트랜지스터 Q1, Q2의 제어 상태가 "ALL-L"로 되지 않는 경우에 이상 검출 신호 SS가 출력되더라도 좋다.
또한, 상기 실시예에서는, 주사 IC(100)의 이상 동작시에 로우 레벨의 이상 검출 신호 SS가 출력되도록 검출 회로(120, 130, 140)가 구성되지만, 반대로, 이상 동작시에 하이 레벨의 이상 검출 신호 SS가 출력되도록 검출 회로(120, 130, 140)가 구성되더라도 좋다.
(2) 실시예 2
다음으로, 본 발명의 실시예 2에 따른 플라즈마 디스플레이 장치에 대하여, 상기 실시예 1에 따른 플라즈마 디스플레이 장치와 다른 점을 설명한다.
(2-1) 플라즈마 디스플레이 장치의 구성
도 18은 실시예 2에 따른 플라즈마 디스플레이 장치의 회로 블록도이다. 도 18에 나타낸 바와 같이, 본 실시예에 따른 플라즈마 디스플레이 장치는, 도 3의 주사 전극 구동 회로(53)의 대신에 주사 전극 구동 회로(53a)를 구비한다. 또한, 주사 전극 구동 회로(53a)에는, 제어 신호 감시 회로(60)가 접속된다. 제어 신호 감시 회로(60)는, 타이밍 발생 회로(55)로부터 주사 전극 구동 회로(53a)에 소정의 제어 신호가 적절히 전송되어 있는지 여부를 감시하고, 그 결과에 따른 검출 신호를 타이밍 발생 회로(55)에 인가한다. 제어 신호 감시 회로(60)의 상세에 대해서는 후술한다.
(2-2) 주사 전극 구동 회로의 구성
도 19는 본 발명의 실시예에 따른 플라즈마 디스플레이 장치의 주사 전극 구동 회로(53a)의 구성을 나타내는 회로도이다. 도 19에 나타낸 바와 같이, 주사 전극 구동 회로(53a)는 초기화 전압 발생부(41), 유지 펄스 발생부(42) 및 주사 펄스 발생부(43)를 구비한다.
주사 펄스 발생부(43)는 스위치(44), 전원 E43, 스위칭 소자 QH1~QHn 및 스위칭 소자 QL1~QLn을 포함한다.
노드 N41과 부의 전압(-Va)을 받는 전원 단자 V31의 사이에 스위치(44)가 접속된다. 스위치(44)가 온하는 것에 의해 노드 N41이 전원 단자 V31에 접속된다.
전원 E43은 노드 N41과 노드 N42의 사이에 접속된다. 주사 전극 SC1~SCn과 노드 N42의 사이에 스위칭 소자 QH1~QHn이 각각 접속되고, 주사 전극 SC1~SCn과 노드 N42의 사이에 스위칭 소자 QL1~QLn이 각각 접속된다.
또, 스위칭 소자 QH1~QHn은 상기 실시예 1에 있어서의 트랜지스터 Q1에 상당하고, 스위칭 소자 QL1~QLn은 상기 실시예 1에 있어서의 트랜지스터 Q2에 상당한다.
스위칭 소자 QH1~QHn이 온함으로써 주사 전극 SC1~SCn에 전원 E43의 고압측의 전압이 인가된다. 스위칭 소자 QL1~QLn이 온함으로써 주사 전극 SC1~SCn에 전원 E43의 저압측의 전압이 인가된다.
스위칭 소자 QH1~QHn 및 스위칭 소자 QL1~QLn은 복수의 주사 IC를 구성한다. 예컨대, 스위칭 소자 QH1~QHn 중의 64개분 및 스위칭 소자 QL1~QLn 중의 64개분이 하나의 모놀리식 IC로서 집적되어, 하나의 주사 IC가 구성된다. n=768인 경우, 12개의 주사 IC가 마련되고, 그 12개의 주사 IC에 의해 주사 전극 SC1~SC768이 구동된다. 이하, 필요에 따라, n=768인 경우에 마련되는 12개의 주사 IC를 각각 주사 IC1, 주사 IC2, …, 주사 IC12로 표기한다.
이와 같이, 스위칭 소자 QH1~QHn, QL1~QLn 중의 복수개분을 하나의 주사 IC로서 집적함으로써, 주사 전극 구동 회로(53a)를 컴팩트화할 수 있다. 또한, 주사 IC의 실장 면적이 작아져, 저비용화가 가능해진다.
초기화 전압 발생부(41) 및 유지 펄스 발생부(42)는 주사 펄스 발생부(43)의 노드 N41에 접속된다.
초기화 기간에 있어서, 초기화 전압 발생부(41)는, 주사 펄스 발생부(43)의 노드 N41의 전위(이하, 기준 전위 A라고 부름)를 램프 형상으로 상승 또는 강하시키는 구동 전압 파형을 발생한다. 이 때, 주사 펄스 발생부(43)의 스위칭 소자 QH1~QHn이 오프하고, 스위칭 소자 QL1~QLn이 온함으로써, 스위칭 소자 QL1~QLn을 경유하여 구동 전압 파형이 주사 전극 SC1~SCn에 인가된다.
또한, 스위칭 소자 QH1~QHn이 온하고, 스위칭 소자 QL1~QLn이 오프함으로써,전원 E43의 전압이 중첩된 구동 전압 파형이 스위칭 소자 QH1~QHn을 경유하여 주사 전극 SC1~SCn에 인가된다.
또, 초기화 전압 발생부(41)는 도 5의 트랜지스터 Q3, Q4, Q6~Q8 및 전원 단자 V11, V13에 상당한다.
유지 기간에 있어서, 유지 펄스 발생부(42)는, 기준 전위 A를 Vsus(도 4 참조)와 접지 전위로 교대로 변화시키는 유지 펄스를 발생한다. 이 때, 주사 펄스 발생부(43)의 스위칭 소자 QH1~QHn이 오프하고, 스위칭 소자 QL1~QLn이 온함으로써, 스위칭 소자 QL1~QLn을 경유하여 각 주사 전극 SC1~SCn에 유지 펄스가 인가된다.
또, 유지 펄스 발생부(42)는 도 5의 트랜지스터 Q6~Q8, 전원 단자 V13 및 회수 회로(400)에 상당한다.
이와 같이, 주사 전극 SC1~SCn에는, 주사 IC를 경유하여 여러가지의 구동 전압 파형이 인가된다. 특히, 유지 기간에 있어서는, 휘도 가중치에 따른 수의 유지 펄스가 각 주사 IC를 통해 주사 전극 SC1~SCn에 인가된다. 이 때, 각 주사 IC에는, 대응하는 방전셀의 유지 방전에 따르는 큰 유지 방전 전류가 흐른다. 그 때문에, 유지 펄스 발생부(42)로부터 스위칭 소자 QL1~QLn을 경유하여 주사 전극 SC1~SCn에 이르는 경로의 임피던스가 최대한 작아지도록, 주사 펄스 발생부(43)의 회로가 설계된다.
(2-3) 주사 IC의 상세
도 20은 본 발명의 실시예에 있어서의 주사 IC의 상세를 나타내는 회로 블록도이다. 도 20에는, 스위칭 소자 QH1~QH64, QL1~QL64를 포함하는 주사 IC1이 도시된다.
도 20에 나타낸 바와 같이, 주사 IC1은, 스위칭 소자 QH1~QH64, QL1~QL64에 부가하여, 스위칭 소자 QH1~QH64, QL1~QL64를 제어하기 위한 스위칭 소자 제어부(57)를 포함한다. 스위칭 소자 제어부(57)는, 스위칭 소자 QH1~QH64, QL1~QL64에 각각 대응하는 출력 제어부 RG1~RG64, 및 시프트 레지스터 SR를 갖는다.
시프트 레지스터 SR는, 데이터 입력 단자 DTin, 클럭 입력 단자 CKin, 출력 단자 O1~O64 및 데이터 출력 단자 DTout를 갖는다. 데이터 입력 단자 DTin에는 제어 신호 DT가 입력되고, 클럭 입력 단자 CK에는 클럭 신호 CK가 입력된다. 또한, 출력 단자 O1~O64로부터 제어 신호 OS가 각각 출력되고, 데이터 출력 단자 DTout에서 전달 신호 DTa가 출력된다.
본 예에서, 제어 신호 DT, 클럭 신호, 제어 신호 OS 및 전달 신호 DTa는, 하이 레벨 및 로우 레벨로 변화되는 2치 데이터이다. 또, 제어 신호 DT 및 클럭 신호 CK는 도 18의 타이밍 발생 회로(55)에 의해 발생되는 타이밍 신호에 포함된다.
시프트 레지스터 SR는, 64개의 2치 데이터를 기억한다. 그들 2치 데이터가, 제어 신호 OS로서 출력 단자 O1~O64로부터 각각 출력되고, 출력 제어부 RG1~RG64에 인가된다. 또한, 클럭 입력 단자 CKIn에, 예컨대, 정의 펄스가 클럭 신호 CK로서 입력될 때마다, 시프트 레지스터 SR에 기억되는 64개의 2치 데이터가 하나씩 제어 신호 DT로서 입력된 2치 데이터로 갱신된다.
출력 제어부 RG1~RG64에는, 상기의 제어 신호 OS1~OS64가 입력되고, 또한, 제어 신호 C1, C2가 입력된다. 제어 신호 C1, C2는 하이 레벨 및 로우 레벨로 변화된다. 또, 제어 신호 C1, C2는, 상기 실시예 1에 있어서의 제어 신호 OC1, OC2에 상당하고, 도 18의 타이밍 발생 회로(55)에 의해 발생되는 타이밍 신호에 포함된다.
출력 제어부 RG1~RG64는, 제어 신호 OS1~OS64 및 제어 신호 OC1, OC2에 따라, 대응하는 스위칭 소자 QH1~QH64, QL1~QL64의 온/오프를 각각 제어한다.
주사 IC2~IC12의 구성은 주사 IC1의 구성과 마찬가지다. 즉, 주사 IC2~IC12에는, 스위칭 소자 QH65~QH768, QL65~QL768에 대응하는 출력 제어부 RG65~RG768, 및 시프트 레지스터 SR가 각각 마련된다.
기입 기간에 있어서, 주사 펄스의 기초로 되는 2치 데이터의 펄스(예컨대, 부의 펄스)가, 주사 IC1의 시프트 레지스터 SR의 데이터 입력 단자 DTin에 제어 신호 DT로서 입력된다. 그리고, 클럭 입력 단자 CK에 연속적으로 정의 펄스가 클럭 신호 CK로서 입력된다. 그것에 의해, 데이터 입력 단자 DTin에 제어 신호 DT로서 입력된 펄스가 출력 제어부 RG1~RG64에 순차적으로 제어 신호 OS로서 출력된다.
출력 제어부 RG1~RG64의 모두에 펄스가 출력되면, 마찬가지의 펄스가 데이터 출력 단자 DTout로부터 전달 신호 DTa로서 출력된다. 데이터 출력 단자 DTout로부터 출력된 전달 신호 DTa는 다음 주사 IC(예컨대, 주사 IC2)의 데이터 입력 단자 DTin에 입력된다.
이렇게 하여, 주사 ICi(i=1~11)의 데이터 출력 단자 DTout로부터 출력된 전달 신호 DTa가 다음 주사 IC(i+1)의 데이터 입력 단자 DTin에 입력된다. 그것에 의해, 출력 제어부 RG1~RG768에 순차적으로 주사 펄스의 기초로 되는 펄스가 인가된다.
도 21은 제어 신호 C1, C2와 스위칭 소자 QH1~QHn, QL1~QLn의 제어 상태의 관계를 나타내는 도면이다. 스위칭 소자 QH1~QHn, QL1~QLn의 온/오프는, 타이밍 발생 회로(55)로부터의 제어 신호 C1, C2 및 시프트 레지스터 SR로부터의 제어 신호 OS에 따라 출력 제어부 RG1~RGn에 의해 제어된다. 이하의 설명에서는, 로우 레벨을 「L」로 약기하고, 하이 레벨을 「H」로 약기한다.
도 21에 나타낸 바와 같이, 제어 신호 C1, C2가 모두 「L」인 경우, 시프트 레지스터 SR로부터의 제어 신호 OS에 관계없이, 스위칭 소자 QH1~QHn, QL1~QLn이 오프하고, 모든 주사 IC가 고 임피던스 상태로 된다.
제어 신호 C1이 「L」이며, 제어 신호 C2가 「H」인 경우, 시프트 레지스터 SR로부터의 제어 신호 OS에 따라 스위칭 소자 QH1~QHn, QL1~QLn이 제어된다(도 4의 "데이터"의 상태).
구체적으로는, 시프트 레지스터 SR의 출력 단자 Oj(j=1~n)로부터 출력되는 제어 신호 OS가 「H」이면, 대응하는 스위칭 소자 QHj가 온하고, 대응하는 스위칭 소자 QLj가 오프한다. 또한, 시프트 레지스터 SR의 출력 단자 Oj로부터 출력되는 제어 신호 OS가 「L」이면, 대응하는 스위칭 소자 QHj가 오프하고, 대응하는 스위칭 소자 QLj가 온한다.
제어 신호 C1이 「H」이며, 제어 신호 C2가 「L」인 경우, 시프트 레지스터 SR로부터의 제어 신호 OS에 관계없이, 스위칭 소자 QH1~QHn이 오프하고, 스위칭 소자 QL1~QLn이 온한다(도 4의 "ALL-L"의 상태).
또한, 제어 신호 C1, C2가 모두 「H」인 경우, 시프트 레지스터 SR로부터의 제어 신호 OS에 관계없이, 스위칭 소자 QH1~QHn이 온하고, 스위칭 소자 QL1~QLn이 오프한다(도 4의 "ALL-H"의 상태).
예컨대, 소정의 서브필드에 있어서, 초기화 기간의 전반부에는, 제어 신호 C1, C2가 모두 「H」로 된다. 그것에 의해, 스위칭 소자 QH1~QHn이 온하고, 스위칭 소자 QL1~QLn이 오프한다. 그 상태에서, 초기화 전압 발생부(41)에 의해 상승하는 램프 전압이 발생된다. 이 경우, 전원 E43의 전압이 중첩된 상승하는 램프 전압이 스위칭 소자 QH1~QHn을 경유하여 주사 전극 SC1~SCn에 인가된다.
초기화 기간의 후반부에는, 예컨대, 제어 신호 C1이 「H」로 되고, 제어 신호 C2가 「L」로 된다. 그것에 의해, 스위칭 소자 QH1~QHn이 오프하고, 스위칭 소자 QL1~QLn이 온한다. 그 상태에서, 초기화 전압 발생부(41)에 의해 하강하는 램프 전압이 발생된다. 이 경우, 하강하는 램프 전압이 스위칭 소자 QL1~QLn을 경유하여 주사 전극 SC1~SCn에 인가된다.
초기화 기간에 있어서의 스위칭 소자 QH1~QHn, QL1~QLn의 제어 방법은 상기의 예에 한정되지 않는다. 예컨대, 초기화 기간의 전반부에서도, 제어 신호 C1이 「H」로 되고, 또한 제어 신호 C2가 「L」로 되고, 초기화 전압 발생부(41)에 의해 발생된 상승하는 램프 전압이 스위칭 소자 QL1~QLn을 경유하여 주사 전극 SC1~SCn에 인가되더라도 좋다.
기입 기간에서는, 제어 신호 C1이 「L」로 되고, 제어 신호 C2가 「H」로 된다. 그 때문에, 스위칭 소자 QH1~QHn, QL1~QLn이 시프트 레지스터 SR로부터의 제어 신호 OS에 따라 제어된다.
기입 기간의 개시전에는, 각 시프트 레지스터 SR에 기억되는 모든 2치 데이터가 「H」이다. 그 상태에서, 기입 기간의 개시시에, 주사 IC1의 시프트 레지스터 SR의 데이터 입력 단자 DTin에 「L」의 펄스가 제어 신호 DT로서 입력된다. 또한, 클럭 입력 단자 CKin에 예컨대, 「H」의 펄스가 클럭 신호 CK로서 연속적으로 입력된다.
이 경우, 시프트 레지스터 SR의 출력 O1~On로부터 「L」의 펄스가 순차적으로 출력되고, 출력 제어부 RG1~RGn에 인가된다. 그것에 의해, 스위칭 소자 QH1~QHn이 순차적으로 오프하고, QL1~QLn이 순차적으로 온한다. 그 결과, 주사 전극 SC1~SCn에 부의 주사 펄스가 순차적으로 인가된다.
유지 기간에서는, 제어 신호 C1이 「H」로 되고, 제어 신호 C2가 「L」로 된다. 그것에 의해, 스위칭 소자 QH1~QHn이 오프하고, 스위칭 소자 QL1~QLn이 온한다. 그 상태에서, 유지 펄스 발생부(42)에 의해 유지 펄스가 발생된다. 이 경우, 유지 펄스가 스위칭 소자 QL1~QLn을 경유하여 주사 전극 SC1~SCn에 인가된다.
또, 상기한 바와 같이, 유지 펄스 발생부(42)로부터 스위칭 소자 QL1~QLn을 경유하여 주사 전극 SC1~SCn에 이르는 경로는, 유지 방전에 따르는 큰 유지 방전 전류를 공급할 수 있도록 설계되어 있다. 한편, 그 이외의 경로는, 큰 방전 전류를 공급할 수 있도록 설계되어 있지 않다. 그 때문에, 예컨대, 스위칭 소자 QH1~QHn을 경유하여 큰 유지 방전 전류가 계속 흐르면, 부품의 파괴 등이 발생할 우려가 있다.
본 실시예에서는, 이러한 이상 동작이 발생한 경우에, 주사 전극 구동 회로(53a) 및 유지 전극 구동 회로(54)의 동작이 정지한다. 그것에 의해, 부품의 파괴 등이 미연에 방지된다. 상세에 대해서는 후술한다.
또, 제어 신호 C1, C2를 모두 「L」로 하는 고 임피던스 상태는, 스위칭 소자 QH1~QHn, QL1~QLn의 전환시 등, 방전 전류 등의 큰 전류가 흐르지 않는 타이밍에서 적절히 사용할 수 있다.
(2-4) 플라즈마 디스플레이 장치의 구조
도 22는 본 발명의 실시예에 있어서의 플라즈마 디스플레이 장치의 구조를 나타내는 분해 사시도이다. 도 22에 나타낸 바와 같이, 플라즈마 디스플레이 장치는, 패널(10), 섀시(61), 열전도 시트(62), 회로 블록(63), 전면 프레임(65) 및 백 커버(66)를 구비한다.
패널(10)은 섀시(61)에 의해 보지된다. 패널(10)에서 발생한 열은, 열전도 시트(62)를 통해 섀시(61)에 전달된다. 또한, 열전도 시트(62)에 의해 패널(10)과 섀시(61)가 접착된다. 회로 블록(63)은 도 18에 나타낸 주사 전극 구동 회로(53a), 유지 전극 구동 회로(54), 타이밍 발생 회로(55) 및 도시하지 않는 전원 회로 등이 실장되는 회로 기판을 포함하고, 패널(10)을 구동한다. 패널(10), 섀시(61), 열전도 시트(62) 및 회로 블록(63)은 전면 프레임(65)과 백 커버(66)의 사이에 수납된다.
그런데, 데이터 전극 구동 회로(52), 주사 전극 구동 회로(53a) 및 유지 전극 구동 회로(54)는 상기한 바와 같이 회로 블록(63)의 회로 기판 상에 실장된다. 보통, 플라즈마 디스플레이 장치에 사용 가능한 회로 기판의 한 변의 길이는 크더라도 50cm 정도이다. 이 경우, 각 구동 회로를 1장의 회로 기판 상에 실장하는 것은 곤란하다. 그 때문에, 각 구동 회로는 복수개의 회로 기판 상에 실장된다.
본 실시예에서는, 주사 전극 구동 회로(53a)가, 제 1 회로 기판(71) 및 제 2 회로 기판(72, 73)의 3장으로 분할하여 실장된다. 또한, 제 2 회로 기판(72, 73)에 도 18에 나타낸 제어 신호 감시 회로(60)가 실장된다.
도 23은 제 1 회로 기판(71) 및 제 2 회로 기판(72, 73)의 구성을 나타내는 모식적 평면도이다.
도 23에서, 제 1 회로 기판(71) 상에, 주사 전극 구동 회로(53a)의 초기화 전압 발생부(41) 및 유지 펄스 발생부(42)가 실장된다. 또한, 제 2 회로 기판(72) 상에 주사 펄스 발생부(43)의 주사 IC1~IC6이 실장되고, 제 2 회로 기판(73) 상에 주사 펄스 발생부(43)의 주사 IC7~IC12가 실장된다. 주사 IC1~IC6는 주사 전극 SC1~SC384에 대응하고, 주사 IC7~IC12는 주사 전극 SC385~SC768에 대응한다.
제 1 회로 기판(71)은 입력 단자 P1, P2를 갖고, 제 2 회로 기판(72, 73)은 입력 단자 P3, P4를 각각 갖는다. 초기화 전압 발생부(41) 및 유지 펄스 발생부(42)에 의해 발생된 구동 전압 파형은, 제 1 회로 기판(71)의 출력 단자 P1로부터 제 2 회로 기판(72)의 입력 단자 P3에 전달되고, 출력 단자 P2로부터 제 2 회로 기판(73)의 입력 단자 P4에 전달된다.
제 2 회로 기판(72)의 입력 단자 P3에 전달된 구동 전압 파형은, 주사 IC1~IC6을 통해 주사 전극 SC1~SC384에 인가된다. 제 2 회로 기판(73)의 입력 단자 P4에 전달된 구동 전압 파형은, 주사 IC7~IC12를 통해 주사 전극 SC385~SC768에 인가된다.
여기서, 제 1 회로 기판(71)의 출력 단자 P1, P2에는, 잠금쇠(clasp) P1a, P2a가 각각 부착된다. 제 2 회로 기판(72, 73)의 입력 단자 P3, P4에는, 잠금쇠 P3a, P4a가 각각 부착된다. 제 1 회로 기판(71)의 출력 단자 P1에 부착된 잠금쇠 P1a와 제 2 회로 기판(72)의 입력 단자 P3에 부착된 잠금쇠 P3a는, 서로 포개진 상태에서 나사 B1에 의해 체결된다. 또한, 제 1 회로 기판(71)의 출력 단자 P2에 부착된 잠금쇠 P2a와 제 2 회로 기판(73)의 입력 단자 P4에 부착된 잠금쇠 P4a는, 서로 포개진 상태에서 나사 B2에 의해 체결된다.
이 경우, 유지 펄스 발생부(42)로부터 주사 전극 SC1~SCn에 이르는 경로의 임피던스를 저감할 수 있다. 그것에 의해, 유지 펄스 발생부(42)로부터 주사 전극 SC1~SCn에 큰 유지 방전 전류를 흘리는 것이 가능해진다.
제 1 회로 기판(71) 및 제 2 회로 기판(72)의 사이에는 신호 전송용의 커넥터(75)가 부착된다. 제 2 회로 기판(72, 73)의 사이에는 신호 전송용의 커넥터(76)가 부착된다.
타이밍 발생 회로(55)(도 18)에 의해 발생되는 제어 신호 C1, C2는 제 1 회로 기판(71)으로부터 커넥터(75)를 경유하여 제 2 회로 기판(72)에 전송되고, 주사 IC1~IC6에 입력된다. 또한, 제 2 회로 기판(72)에 전송된 제어 신호 C1, C2는 커넥터(76)를 경유하여 제 2 회로 기판(73)에 전송되고, 주사 IC7~IC12에 입력된다.
또, 도 23에서는, 타이밍 발생 회로(55)로부터 주사 전극 구동 회로(53a)의 각 주사 IC에 인가되는 제어 신호 중 제어 신호 C1, C2만이 도시되지만, 그 이외의 제어 신호인 제어 신호 DT 및 클럭 신호 CK 등도 마찬가지로 커넥터(75, 76)를 경유하여 각 주사 IC에 인가된다. 또한, 이들 제어 신호의 전송 경로에 버퍼 회로 및 레벨 시프트 회로 등을 삽입할 수도 있다.
(2-5) 제어 신호 감시 회로
제 2 회로 기판(72, 73)에는, 제어 신호 감시 회로(60)가 분할하여 실장된다. 제어 신호 감시 회로(60)는, 유지 기간에 있어서 제어 신호 C1이 「H」로 되고, 또한 제어 신호 C2가 「L」로 되는 것을 검출한다.
제어 신호 감시 회로(60)는 검출 결과에 근거하여 검출 신호 SSa를 발생한다. 검출 신호 SSa는 타이밍 발생 회로(55)(도 18)에 인가된다. 본 실시예에서는, 제어 신호 감시 회로(60)가 「L」의 검출 신호 SSa를 발생하면, 타이밍 발생 회로(55)가 주사 전극 구동 회로(53a) 및 유지 전극 구동 회로(34)의 동작을 정지시키는 제어 신호를 발생한다.
제어 신호 감시 회로(60)는, 제 2 회로 기판(72) 상에 NOT 게이트 회로 G71, G76, AND 게이트 G72, NAND 게이트 G73, 다이오드 D71, 저항 R71, R72 및 콘덴서 C71을 갖고, 제 2 회로 기판(73) 상에 NOT 게이트 회로 G74 및 AND 게이트 회로 G75를 갖는다.
제 2 회로 기판(72) 상에서, NOT 게이트 회로 G71의 출력 단자와 AND 게이트 회로 G72의 한쪽 입력 단자가 접속된다. NOT 게이트 G71 및 AND 게이트 G72는 이상 검출부(37)를 구성한다. 제 2 회로 기판(72)에 전송된 제어 신호 C1은 AND 게이트 회로 G72의 다른 쪽의 입력 단자에 인가되고, 제 2 회로 기판(72)에 전송된 제어 신호 C2는 NOT 게이트 회로 G71의 입력 단자에 인가된다.
제 2 회로 기판(73) 상에서, NOT 게이트 회로 G74의 출력 단자와 AND 게이트 회로 G75의 한쪽 입력 단자가 접속된다. NOT 게이트 G74 및 AND 게이트 G75는 이상 검출부(38)를 구성한다. 제 2 회로 기판(73)에 전송된 제어 신호 C1은 AND 게이트 회로 G75의 다른 쪽의 입력 단자에 인가되고, 제 2 회로 기판(73)에 전송된 제어 신호 C2는 NOT 게이트 회로 G74의 입력 단자에 인가된다.
이상 검출부(37)의 AND 게이트 회로 G72의 출력 단자가 NAND 게이트 회로 G73의 한쪽 입력 단자에 접속되고, 이상 검출부(38)의 AND 게이트 회로 G75의 출력 단자가 커넥터(76)를 경유하여 NAND 게이트 회로 G73의 다른 쪽의 입력 단자에 접속된다.
NAND 게이트 회로 G73의 출력 단자는 저항 R71을 통해 NOT 게이트 회로 G76의 입력 단자에 접속된다. 또한, NAND 게이트 회로 G73의 출력 단자와 NOT 게이트 회로 G76의 입력 단자의 사이에는, 저항 R71과 병렬로, 저항 R72 및 다이오드 D71이 접속된다.
저항 R71의 값은 저항 R72의 값보다 높게 설정된다. 예컨대, 저항 R71의 값이 100kΩ로 설정되고, 저항 R72의 값이 1kΩ로 설정된다. 또한, NOT 게이트 회로 G76의 입력 단자는 콘덴서 C71을 통해 접지 단자에 접속된다.
NOT 게이트 회로 G76의 출력 단자로부터 검출 신호 SSa가 출력된다. 검출 신호 SSa는 타이밍 발생 회로(55)에 전송된다.
제어 신호 C1이 「H」이며, 제어 신호 C2가 「L」인 경우, 제 2 회로 기판(72, 73)에 제어 신호 C1, C2가 올바르게 전송되어 있으면, NOT 게이트 회로 G71, G74의 출력 신호가 「H」로 되고, AND 게이트 회로 G72, G75의 출력 신호가 「H」로 된다. 즉, 이상 검출부(37, 38)의 출력 신호가 「H」로 된다. 따라서, NAND 게이트 회로 G73의 출력 신호가 「L」로 된다.
제어 신호 C1, C2가 상기 이외의 상태인 경우, 제 2 회로 기판(72, 73)에 제어 신호 C1, C2가 올바르게 전송되어 있으면, AND 게이트 회로 G72, G75의 출력 신호가 「L」로 된다. 즉, 이상 검출부(37, 38)의 출력 신호가 「L」로 된다. 따라서, NAND 게이트 회로 G73의 출력 신호가 「H」로 된다.
상기한 바와 같이, 유지 기간에서는 제어 신호 C1이 「H」로 되고, 제어 신호 C2가 「L」로 된다. 그것에 의해, 유지 기간에 있어서, 제 2 회로 기판(72, 73)에 제어 신호 C1, C2가 올바르게 전송되어 있으면, NAND 게이트 회로 G73의 출력 신호가 「L」로 된다.
다이오드 D71, 저항 R71, R72 및 콘덴서 C71은 적분 회로로서 동작한다. NAND 게이트 회로 G73의 출력 신호가 「H」이면, 콘덴서 C71이 충전된다. 이 경우, 높은 저항치를 갖는 저항 R71을 경유하여 전류가 흐르기 때문에, 콘덴서 C71의 충전 속도가 비교적 느리다.
NAND 게이트 회로 G73의 출력 신호가 「L」로 되면, 다이오드 D71을 통해서콘덴서 C71이 방전된다. 이 경우, 낮은 저항치를 갖는 저항 R72를 경유하여 전류가 흐르기 때문에, 콘덴서 C71의 방전 속도가 비교적 빠르다.
NOT 게이트 회로 G76는, 콘덴서 C71의 전압이 소정의 임계값보다 낮으면, 「H」의 검출 신호 SSa를 출력하고, 콘덴서 C71의 전압이 소정의 값 이상이면, 「L」의 검출 신호 SSa를 출력한다.
도 24 및 도 25는 제어 신호 감시 회로(60)의 동작을 설명하기 위한 도면이다. 도 24 및 도 25에는, 주사 전극 SC1의 전위의 변화, 제 2 회로 기판(72, 73)에 전송되는 제어 신호 C1, C2의 변화, NAND 게이트 회로 G73의 출력 신호의 변화, 콘덴서 C71의 전압의 변화 및 검출 신호 SSa의 변화가 각각 도시된다.
우선, 제 2 회로 기판(72, 73)에 제어 신호 C1, C2가 올바르게 전송되어 있는 경우에 대하여 설명한다. 도 24에는, 제 2 회로 기판(72, 73)에 제어 신호 C1, C2가 올바르게 전송되어 있는 경우의 제어 신호 감시 회로(60)의 동작이 도시된다.
상술한 바와 같이, 소정의 서브필드에 있어서의 초기화 기간의 전반부에는, 제어 신호 C1, C2가 모두 「H」로 된다. 또한, 기입 기간에는, 제어 신호 C1이 「L」로 되고, 제어 신호 C2가 「H」로 된다. 따라서, 이들 기간에는, NAND 게이트 회로 G73의 출력 신호가 「H」로 되고, 콘덴서 C71이 천천히 충전된다. 그것에 의해, 콘덴서 C71의 전압이 상승한다.
유지 기간에는, 제어 신호 C1이 「H」로 되고, 제어 신호 C2가 「L」로 되기 때문에, NAND 게이트 회로 G73의 출력이 「L」로 되고, 콘덴서 C71이 빠르게 방전된다. 그것에 의해, 콘덴서 C71의 전압이 거의 0으로 된다.
이와 같이, 초기화 기간, 기입 기간 및 유지 기간이 주기적으로 반복되는 것에 의해, 콘덴서 C71이 정기적으로 방전된다. 이것에 의해, 콘덴서 C71의 전압이 소정의 임계값 TH 이상으로 되는 일이 없다. 따라서, NOT 게이트 회로(76)로부터 출력되는 검출 신호 SSa가 「H」로 유지된다.
다음으로, 제 2 회로 기판(72, 73)에 제어 신호 C1, C2가 올바르게 전송되어 있지 않은 경우에 대하여 설명한다.
커넥터(75, 76)의 접속 불량 등이 있으면, 제 2 회로 기판(72, 73)에 제어 신호 C1, C2가 정확하게 전송되지 않는다. 예컨대, 제어 신호 C1, C2가, 「H」 또는 「L」 중 어느 것으로 각각 고정된 상태에서 제 2 회로 기판(72, 73)에 전송된다.
이 경우, 각 주사 IC의 스위칭 소자 QH1~QHn이 온하고, 스위칭 소자 QL1~QLn이 오프한다. 상기한 바와 같이, 유지 기간에 큰 방전 전류가 스위칭 소자 QH1~QHn을 경유하여 계속 흐르면, 부품의 파괴 등이 발생할 우려가 있다.
도 25에는, 제어 신호 C1, C2가 모두 「H」에 고정된 상태로 제 2 회로 기판(72, 73)에 전송되는 경우의 제어 신호 감시 회로(60)의 동작이 도시된다.
제어 신호 감시 회로(60)에 있어서는, 제어 신호 C1, C2가 모두 「H」에 고정되면, NAND 게이트 회로 G73의 출력 신호가 항상 「H」로 된다. 그것에 의해, 콘덴서 C71의 전압이 계속 상승한다. 그 때문에, 콘덴서 C71의 전압이 소정의 임계값 TH에 도달하고, NOT 게이트 회로 G76으로부터 출력되는 검출 신호 SSa가 「L」로 된다.
검출 신호 SSa가 「L」로 되면, 그것에 응답하여, 제어 신호 발생 회로(35)가 주사 전극 구동 회로(53a) 및 유지 전극 구동 회로(34)의 동작을 정지시키는 제어 신호를 발생한다. 이것에 의해, 주사 전극 구동 회로(53a) 및 유지 전극 구동 회로(34)의 동작이 정지한다.
따라서, 유지 기간에 있어서의 큰 방전 전류가 스위칭 소자 QH1~QHn을 경유하여 계속 흐르는 것이 방지되어, 부품의 파괴 등이 미연에 방지된다. 또한, 화상의 표시 동작을 정지시키기 위해 큰 전류가 발생하는 일도 없기 때문에, 부품의 파괴 등을 보다 확실히 방지할 수 있다.
또, 검출 신호 SSa가 「L」로 된 경우에, 전원 회로의 동작이 일시적으로 정지되더라도 좋다. 그 경우도, 유지 기간에 있어서의 큰 방전 전류가 스위칭 소자 QH1~QHn을 경유하여 계속 흐르는 것이 방지되기 때문에, 부품의 파괴 등이 미연에 방지된다.
콘덴서 C71의 전압이 상승하고 처음부터 임계값 TH에 도달하기까지의 시간, 즉, 제어 신호 C1, C2가 「H」에 고정되고 나서 검출 신호 SSa가 「L」로 되기까지의 시간은, 예컨대, 50ms~200ms로 설정된다. 이 시간은, 콘덴서 C71 및 저항 R71의 값 및 NAND 게이트 회로 G73의 설정을 조정하는 것으로 임의로 변경 가능하다. 패널(10)의 특성 또는 플라즈마 디스플레이 장치의 사양 등에 따라, 적절히 알맞은 값으로 설정하는 것이 바람직하다.
또한, 본 실시예에 있어서 이용한 구체적인 다른 수치에 관해서도 마찬가지로, 패널(10)의 특성이나 플라즈마 디스플레이 장치의 사양 등에 따라 적절히 알맞은 값으로 설정하는 것이 바람직하다.
또한, 도 25에서는, 제 2 회로 기판(72, 73)의 어느 것에도 제어 신호 C1, C2가 정확하게 전송되지 않는 경우에 대하여 설명했지만, 예컨대, 커넥터(76)에 접속 불량이 있고, 제 2 회로 기판(73)에만 제어 신호 C1, C2가 정확하게 전송되지 않는 경우, 상기와 마찬가지로, NAND 게이트 회로 G73의 출력 신호가 항상 「H」로 된다. 그것에 의해, NOT 게이트 회로 G76으로부터 출력되는 검출 신호 SSa가 「L」로 되고, 주사 전극 구동 회로(53a) 및 유지 전극 구동 회로(34)의 동작이 정지된다. 즉, 제 2 회로 기판(72, 73)의 어느 것에 있어서 이상 동작이 발생한 경우에도, 주사 전극 구동 회로(53a) 및 유지 전극 구동 회로(34)의 동작이 정지되고, 부품의 파괴 등을 미연에 방지할 수 있다.
(2-6) 전원 이상 검출 회로
제어 신호 감시 회로(60)에 의한 검출 신호 SSa는, 전원 E43(도 19)의 전압 이상을 검출하는 전압 이상 검출 회로에 의한 이상 검출 신호와 공용할 수 있다.
도 26은 전압 이상 검출 회로의 구성을 나타내는 회로도이다. 도 26의 전압 이상 검출 회로(500a)가 도 17의 전압 이상 검출 회로(500)와 다른 점을 설명한다.
도 26에 나타낸 바와 같이, 주사 전극 구동 회로(53a)의 노드 N41과 노드 N42의 사이에 전압 이상 검출 회로(500a)가 접속된다. 전압 이상 검출 회로(500a)는, 도 17의 NAND 게이트 회로(501)의 대신에, NOT 게이트 회로(501a)를 갖는다.
NOT 게이트 회로(501a)의 입력 단자에, 제어 신호 감시 회로(60)의 NOT 게이트 G76(도 25)으로부터 출력되는 검출 신호 SSa가 인가된다. NOT 게이트 회로(501a)의 출력 단자는 노드 N31에 접속된다.
이 전압 이상 검출 회로(500a)에서는, 제어 신호 감시 회로(60)로부터 「L」의 검출 신호 SSa가 출력되면, NOT 게이트 회로(501a)의 출력 신호가 「H」로 되고, 노드 N31의 전위가 노드 N33의 전위 Va보다 높아진다. 그것에 의해, 비교기 CP1의 출력 단자의 전위는「L」로 된다. 이 경우, 포토커플러 PH의 발광 다이오드에 전류가 흘러, 발광 다이오드가 발광한다. 따라서, 포토커플러 PH의 포토 트랜지스터가 온한다. 그 결과, 노드 N36의 전위가 높아져, 노드 NE로부터 「H」의 이상 검출 신호 SOSa가 출력된다.
이렇게 하여, 제어 신호 감시 회로(60)의 검출 신호 SSa와 전압 이상 검출 회로(500a)의 이상 검출 신호 SOSa를 공용할 수 있다. 그것에 의해, 부품점수 및 조립 공정수가 저감된다. 그 결과, 플라즈마 디스플레이 장치의 저비용화가 가능해진다.
(3) 청구항의 각 구성요소와 실시예의 각 요소와의 대응
이하, 청구항의 각 구성요소와 실시예의 각 요소와의 대응의 예에 대하여 설명하지만, 본 발명은 하기의 예에 한정되지 않는다.
상기 실시예에서는, 주사 전극 구동 회로(53, 53a) 및 타이밍 발생 장치(55)가 구동 장치의 예이며, 스위치 회로(101) 또는 스위칭 소자 QH1~QHn, QL1~QLn이 스위치 회로의 예이며, 노드 N1, N41이 제 1 노드의 예이며, 노드 N2, N42가 제 2 노드의 예이며, 스위칭 소자 제어부(57) 또는 논리 회로(110)가 제어 회로의 예이며, 접지 단자 및 회수 회로(400)가 전압 인가 회로의 예이며, 직류 전원(200) 또는 전원 E43이 전압 보지 회로의 예이다.
또한, 제어 신호 OC1, OC2가 제 1 제어 신호의 예이며, 타이밍 발생 회로(55)가 신호 발생 회로의 예이며, 콘덴서(122, 133)가 제 1 용량 소자의 예이며, 전원 단자 V22가 제 1 충전 회로의 일례이며, AND 게이트 회로(131)이 제 1 충전 회로의 다른 예이며, NOR 게이트 회로(121), 트랜지스터 Q11 및 접지 단자 G11이 제 1 방전 회로의 일례이며, AND 게이트 회로(132), 트랜지스터 Q13 및 접지 단자 G12가 제 1 방전 회로의 다른 예이며, 전원 단자 V23, 트랜지스터 Q12 및 접지 단자 G11이 제 1 신호 출력 회로의 일례이며, 전원 단자 V24, 트랜지스터 Q14 및 접지 단자 G12가 제 1 신호 출력 회로의 다른 예이다.
또한, 제어 신호 SH, SL이 제 2 제어 신호의 예이며, 트랜지스터 Q2가 제 1 스위칭 소자의 예이며, 트랜지스터 Q1이 제 2 스위칭 소자의 예이며, 제어 신호 SL이 제 1 스위칭 신호의 예이며, 제어 신호 SH가 제 2 스위칭 신호의 예이며, 콘덴서(141)가 제 2 용량 소자의 예이며, 전원 단자 V21이 제 2 충전 회로의 예이며, 트랜지스터 Q15가 제 2 방전 회로의 예이며, 트랜지스터 Q16이 제 2 신호 출력 회로의 예이며, 전압 이상 검출 회로(500)가 전압 검출 회로의 예이다.
청구항의 각 구성 요소로서, 청구항에 기재되어 있는 구성 또는 기능을 갖는 다른 여러가지의 요소를 이용할 수도 있다.
본 발명은 여러가지의 화상을 표시하는 표시 장치에 적용할 수 있다.
100 : 주사 IC 110 : 논리 회로
111 : 레벨 시프트 회로 120 : 검출 회로
OC1, OC2 : 제어 신호 Q1, Q2 : 트랜지스터

Claims (14)

  1. 복수의 주사 전극 및 복수의 유지 전극과 복수의 데이터 전극의 교차부에 복수의 방전셀을 갖는 플라즈마 디스플레이 패널을 구동하는 구동 장치로서,
    상기 복수의 주사 전극에 대응하여 마련되고, 상기 복수의 주사 전극을 제 1 노드에 접속하는 제 1 상태 및 상기 복수의 주사 전극을 제 2 노드에 접속하는 제 2 상태로 제어되는 복수의 스위치 회로와,
    상기 복수의 스위치 회로를 제어하는 제어 회로와,
    상기 제 1 노드의 전위를 변화시키는 전압 인가 회로와,
    상기 제 1 노드와 상기 제 2 노드의 사이를 제 1 전압으로 보지(保持)하는 전압 보지 회로와,
    상기 복수의 스위치 회로의 적어도 일부가 상기 제어 회로에 의해 상기 제 1 및 제 2 상태 중 어느 쪽으로 소정 시간 이상 고정되는 이상 동작을 검출하는 검출 회로
    를 구비하는 플라즈마 디스플레이 패널의 구동 장치.
  2. 제 1 항에 있어서,
    상기 플라즈마 디스플레이 패널은 1 필드가 복수의 서브필드를 포함하는 서브필드법으로 구동되고,
    각 서브필드의 유지 기간에 상기 복수의 주사 전극에 인가하는 유지 펄스를 발생하는 유지 펄스 발생부를 더 구비하고,
    상기 검출 회로에 의해 이상 동작이 검출되면, 상기 유지 펄스 발생부의 동작이 정지되는
    플라즈마 디스플레이 패널의 구동 장치.
  3. 제 1 항에 있어서,
    상기 복수의 스위치 회로는 복수의 회로 기판으로 분할하여 실장되고,
    상기 검출 회로는,
    상기 복수의 회로 기판의 각각에 마련되고, 각 회로 기판에 실장되는 스위치 회로의 이상 동작을 각각 검출하는 복수의 이상 검출부를 포함하는
    플라즈마 디스플레이 패널의 구동 장치.
  4. 제 1 항에 있어서,
    상기 전압 보지 회로와 상기 제 2 노드의 사이에 마련되는 보호 저항을 더 구비하고,
    상기 검출 회로는, 상기 제어 회로에서의 신호의 상태에 근거하여, 복수의 스위치 회로의 적어도 일부가 상기 제 2 상태로 소정 시간 이상 보지되면 상기 이상 동작으로서 검출하는
    플라즈마 디스플레이 패널의 구동 장치.
  5. 제 4 항에 있어서,
    상기 소정 시간은 1 필드 기간인 플라즈마 디스플레이 패널의 구동 장치.
  6. 제 1 항에 있어서,
    제 1 제어 신호를 발생하는 신호 발생 회로를 더 구비하고,
    상기 제어 회로는, 상기 신호 발생 회로에 의해 발생되는 상기 제 1 제어 신호에 응답하여 상기 복수의 스위치 회로를 제어하고,
    상기 검출 회로는, 상기 신호의 상태로서 상기 제 1 제어 신호의 상태에 근거하여 상기 이상 동작을 검출하는
    플라즈마 디스플레이 패널의 구동 장치.
  7. 제 6 항에 있어서,
    상기 제어 회로는, 상기 제 1 제어 신호가 제 1 논리인 경우에 상기 복수의 스위치 회로를 상기 제 1 상태로 제어하고, 상기 제 1 제어 신호가 제 2 논리인 경우에 상기 복수의 스위치 회로를 상기 제 2 상태로 제어하고,
    상기 검출 회로는, 상기 소정 시간 이상 상기 제 1 제어 신호가 상기 제 2 논리를 계속하는 경우에 상기 이상 동작의 발생을 나타내는 이상 검출 신호를 출력하는
    플라즈마 디스플레이 패널의 구동 장치.
  8. 제 7 항에 있어서,
    상기 검출 회로는,
    제 1 용량 소자와,
    상기 제 1 제어 신호가 상기 제 2 논리일 때에 상기 제 1 용량 소자를 일정 시정수로 충전하는 제 1 충전 회로와,
    상기 제 1 제어 신호가 상기 제 2 논리가 아닐 때에 상기 제 1 용량 소자를 방전시키는 제 1 방전 회로와,
    상기 제 1 용량 소자의 충전 전압이 소정치보다 클 때에 상기 이상 검출 신호를 출력하는 제 1 신호 출력 회로를 포함하는
    플라즈마 디스플레이 패널의 구동 장치.
  9. 제 1 항에 있어서,
    상기 제어 회로는 상기 복수의 스위치 회로를 제어하기 위한 제 2 제어 신호를 발생하고,
    상기 검출 회로는, 상기 신호의 상태로서 상기 제 2 제어 신호의 상태에 근거하여 상기 이상 동작을 검출하는
    플라즈마 디스플레이 패널의 구동 장치.
  10. 제 9 항에 있어서,
    상기 복수의 스위치 회로의 각각은, 대응하는 상기 주사 전극과 상기 제 1 노드의 사이에 접속되는 제 1 스위칭 소자와, 대응하는 상기 주사 전극과 상기 제 2 노드의 사이에 접속되는 제 2 스위칭 소자를 포함하고,
    상기 제어 회로는, 상기 복수의 제 1 스위칭 소자의 온/오프를 제어하기 위한 제 1 스위칭 신호 및 상기 복수의 제 2 스위칭 소자의 온/오프를 제어하기 위한 제 2 스위칭 신호를 제 2 제어 신호로서 발생하고,
    상기 검출 회로는, 상기 제 1 스위칭 신호에 근거하여, 상기 소정 시간내에 상기 제 1 스위칭 소자가 온하지 않는 경우에 상기 스위치 회로의 상기 이상 동작의 발생을 나타내는 이상 검출 신호를 출력하는
    플라즈마 디스플레이 패널의 구동 장치.

  11. 제 10 항에 있어서,
    상기 검출 회로는,
    제 2 용량 소자와,
    상기 제 1 스위칭 소자가 오프하는 경우에 상기 제 2 용량 소자를 일정 시정수로 충전하는 제 2 충전 회로와,
    상기 제 1 스위칭 소자가 온하는 경우에 상기 제 2 용량 소자를 방전시키는 제 2 방전 회로와,
    상기 제 2 용량 소자의 충전 전압이 소정치보다 클 때에 상기 이상 검출 신호를 출력하는 제 2 신호 출력 회로를 포함하는
    플라즈마 디스플레이 패널의 구동 장치.
  12. 제 1 항에 있어서,
    상기 전압 보지 회로에 의해 보지되는 전압이 허용치를 초과한 것을 검출하는 전압 검출 회로를 더 구비하고,
    상기 전압 검출 회로는, 상기 전압 보지 회로에 의해 보지되는 전압이 허용치를 초과한 경우 또는 상기 검출 회로에 의해 상기 복수의 스위치 회로의 적어도 일부의 이상 동작의 발생이 검출된 경우에, 공통의 검출 신호를 출력하는
    플라즈마 디스플레이 패널의 구동 장치.
  13. 복수의 주사 전극 및 복수의 유지 전극과 복수의 데이터 전극의 교차부에 복수의 방전셀을 갖는 플라즈마 디스플레이 패널을 구동하는 방법으로서,
    전압 보지 회로에 의해 제 1 노드와 제 2 노드의 사이를 제 1 전압으로 유지하는 단계와,
    전압 인가 회로에 의해 상기 제 1 노드의 전위를 변화시키는 단계와,
    제어 회로에 의해 상기 복수의 주사 전극에 대응하여 마련되는 복수의 스위치 회로를 상기 복수의 주사 전극을 제 1 노드에 접속하는 제 1 상태 및 상기 복수의 주사 전극을 제 2 노드에 접속하는 제 2 상태로 제어하는 단계와,
    상기 복수의 스위치 회로의 적어도 일부가 상기 제어 회로에 의해 상기 제 1 및 제 2 상태 중 어느 쪽으로 소정 시간 이상 고정되는 이상 동작을 검출하는 단계
    를 포함하는 플라즈마 디스플레이 패널의 구동 방법.
  14. 복수의 주사 전극 및 복수의 유지 전극과 복수의 데이터 전극의 교차부에 복수의 방전셀을 갖는 플라즈마 디스플레이 패널과,
    상기 플라즈마 디스플레이 패널의 상기 복수의 주사 전극을 구동하는 구동 장치
    를 구비하고,
    상기 구동 장치는,
    상기 복수의 주사 전극에 대응하여 마련되고, 상기 복수의 주사 전극을 제 1 노드에 접속하는 제 1 상태 및 상기 복수의 주사 전극을 제 2 노드에 접속하는 제 2 상태로 제어되는 복수의 스위치 회로와,
    상기 복수의 스위치 회로를 제어하는 제어 회로와,
    상기 제 1 노드의 전위를 변화시키는 전압 인가 회로와,
    상기 제 1 노드와 상기 제 2 노드의 사이를 제 1 전압으로 보지하는 전압 보지 회로와,
    상기 복수의 스위치 회로 중 적어도 일부가 상기 제어 회로에 의해 상기 제 1 및 제 2 상태 중 어느 쪽으로 소정 시간 이상 고정되는 이상 동작을 검출하는 검출 회로
    를 포함하는 플라즈마 디스플레이 장치.
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102738784B (zh) * 2012-06-29 2015-06-03 四川虹欧显示器件有限公司 一种pdp模组的驱动保护电路
TWI630591B (zh) 2017-05-11 2018-07-21 友達光電股份有限公司 顯示裝置及其保護電路

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005284242A (ja) 2004-03-04 2005-10-13 Fuji Electric Device Technology Co Ltd 表示装置駆動回路
JP2005338839A (ja) 2004-05-25 2005-12-08 Samsung Sdi Co Ltd プラズマ表示パネルの駆動方法及びプラズマ表示装置

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3121665B2 (ja) 1992-03-19 2001-01-09 富士通株式会社 表示装置
JP2003248456A (ja) * 2002-02-26 2003-09-05 Nec Kagoshima Ltd プラズマディスプレイパネル駆動モジュール
JP2003330409A (ja) 2002-05-17 2003-11-19 Matsushita Electric Ind Co Ltd プラズマディスプレイ装置
TWI250492B (en) 2002-10-24 2006-03-01 Pioneer Corp Driving apparatus of display panel
JP2004287003A (ja) 2003-03-20 2004-10-14 Pioneer Electronic Corp 表示パネルの駆動装置
JP3744891B2 (ja) * 2002-11-11 2006-02-15 セイコーエプソン株式会社 多出力ドライバ及び蛍光表示管モジュール
JP2004317610A (ja) 2003-04-14 2004-11-11 Pioneer Electronic Corp 表示パネル駆動装置
JP4279586B2 (ja) 2003-04-14 2009-06-17 パイオニア株式会社 表示パネル駆動装置
KR100521479B1 (ko) 2004-03-19 2005-10-12 삼성에스디아이 주식회사 플라즈마 디스플레이 패널의 구동장치와 구동방법
WO2006126314A1 (en) 2005-05-23 2006-11-30 Matsushita Electric Industrial Co., Ltd. Plasma display panel drive circuit and plasma display apparatus
JP2007133060A (ja) * 2005-11-09 2007-05-31 Seiko Epson Corp 電気光学装置、及びこれを備えた電子機器
JP2007133290A (ja) * 2005-11-14 2007-05-31 Matsushita Electric Ind Co Ltd プラズマディスプレイ装置
WO2007094227A1 (ja) 2006-02-13 2007-08-23 Matsushita Electric Industrial Co., Ltd. プラズマディスプレイパネル駆動回路およびプラズマディスプレイ装置
JP4937635B2 (ja) 2006-05-16 2012-05-23 パナソニック株式会社 プラズマディスプレイパネル駆動回路およびプラズマディスプレイ装置
WO2008066085A1 (fr) 2006-11-28 2008-06-05 Panasonic Corporation Écran à plasma et procédé de commande de celui-ci
WO2008105148A1 (ja) 2007-02-28 2008-09-04 Panasonic Corporation プラズマディスプレイパネルの駆動装置、駆動方法およびプラズマディスプレイ装置

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005284242A (ja) 2004-03-04 2005-10-13 Fuji Electric Device Technology Co Ltd 表示装置駆動回路
JP2005338839A (ja) 2004-05-25 2005-12-08 Samsung Sdi Co Ltd プラズマ表示パネルの駆動方法及びプラズマ表示装置

Also Published As

Publication number Publication date
JP5167260B2 (ja) 2013-03-21
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CN101755297A (zh) 2010-06-23
JPWO2009011136A1 (ja) 2010-09-16
US8248327B2 (en) 2012-08-21
KR20100033539A (ko) 2010-03-30

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