JP5167260B2 - プラズマディスプレイパネルの駆動装置、駆動方法およびプラズマディスプレイ装置 - Google Patents

Description

本発明は、プラズマディスプレイパネルの駆動装置および駆動方法ならびにそれを用いたプラズマディスプレイ装置に関する。

プラズマディスプレイパネル（以下、「パネル」と略記する）として代表的な交流面放電型パネルは、対向配置された前面板と背面板との間に多数の放電セルを備える。

前面板は、前面ガラス基板、複数の表示電極、誘電体層および保護層により構成される。各表示電極は、一対の走査電極および維持電極からなる。複数の表示電極は、前面ガラス基板上に互いに平行に形成され、それらの表示電極を覆うように誘電体層および保護層が形成されている。

背面板は、背面ガラス基板、複数のデータ電極、誘電体層、複数の隔壁および蛍光体層により構成される。背面ガラス基板上に複数のデータ電極が平行に形成され、それらを覆うように誘電体層が形成されている。その誘電体層上にデータ電極と平行に複数の隔壁がそれぞれ形成され、誘電体層の表面と隔壁の側面とにＲ（赤）、Ｇ（緑）およびＢ（青）の蛍光体層が形成されている。

そして、表示電極とデータ電極とが立体交差するように前面板と背面板とが対向配置されて密封され、内部の放電空間には放電ガスが封入されている。表示電極とデータ電極とが対向する部分に放電セルが形成される。

このような構成を有するパネルにおいて、各放電セル内でガス放電により紫外線が発生し、その紫外線でＲ、ＧおよびＢの蛍光体が励起されて発光する。それにより、カラー表示が行われる。

パネルを駆動する方法としてはサブフィールド法が用いられている。サブフィールド法では、１フィールド期間が複数のサブフィールドに分割され、それぞれのサブフィールドで各放電セルを発光または非発光させることにより階調表示が行われる。各サブフィールドは、初期化期間、書込み期間および維持期間を有する。

初期化期間においては、各放電セルで初期化放電が行われ、続く書込み動作のために必要な壁電荷が形成される。加えて、初期化期間は、放電遅れを小さくし書込み放電を安定して発生させるためのプライミングを発生させるという働きを有する。ここで、プライミングとは、放電のための起爆剤となる励起粒子をいう。

書込み期間では、走査電極に順次走査パルスを印加するとともに、データ電極には表示すべき画像信号に対応した書込みパルスを印加する。それにより、走査電極とデータ電極との間で選択的に書込み放電が発生し、選択的な壁電荷形成が行われる。

続く維持期間では、表示させるべき輝度に応じた所定の回数の維持パルスを走査電極と維持電極との間に印加する。それにより、書込み放電による壁電荷形成が行われた放電セルで選択的に放電が起こり、その放電セルが発光する。以下、基準となる表示輝度に対する各サブフィールドの表示輝度の比率を「輝度重み」と呼ぶ。

複数の走査電極は走査電極駆動回路により駆動され、複数の維持電極は維持電極駆動回路により駆動され、複数のデータ電極はデータ電極駆動回路により駆動される。

走査電極駆動回路は、複数の走査電極にそれぞれ接続される複数の走査ＩＣ（集積回路）を含む。また、走査電極駆動回路は、低い電位が与えられる第１のノードと、高い電位が与えられる第２のノードとを有する。各走査ＩＣは、走査電極と第１のノードとの間に接続される第１のスイッチと、走査電極と第２のノードとの間に接続される第２のスイッチとを含む。第１のノードと第２のノードとの間には、一定電圧を保持するコンデンサが接続される。それにより、第２のノードの電位は第１のノードの電位よりも一定電圧分高くなる。

第１のノードの電位が電圧印加回路により制御されるとともに、各走査ＩＣの第１および第２のスイッチの一方が選択的にオンされる。それにより、初期化期間、書込み期間および維持期間において各走査電極にそれぞれ所定の波形を有する駆動電圧が印加される（例えば、特許文献１および２参照）。

特開２００４−２８７００３号公報 特開２００５−２６６７７６号公報 特開２００４−３１７６０９号公報

上記のように、走査電極駆動回路では、第２のノードの電位は第１のノードの電位よりも一定電圧分高くなる。走査ＩＣの第１のスイッチがオンした状態が第２のスイッチがオンする状態に切り替わると、走査電極の電位が急激に上昇する。この場合に、第２のノードから走査ＩＣに流れ込む電流を制限するために、第２のノードと走査ＩＣの第２のスイッチとの間に保護抵抗が設けられる。これにより、走査ＩＣに大電流が流れ込むことが防止される。

しかしながら、走査ＩＣの一時的な異常動作により本来第２のスイッチがオフすべき期間で第２のスイッチがオン状態に固定される可能性がある。その場合、走査電極に予定外の高い電圧が印加される。

例えば、正常動作の維持期間においては、複数の走査ＩＣの第１のスイッチはオン状態に固定され、第２のスイッチはオフ状態に固定される。この状態で、第１のノードにパルス電圧が繰り返し与えられる。それにより、走査電極に維持パルスが印加される。

この維持期間において走査ＩＣの一時的な異常動作により第１のスイッチがオフ状態に固定され、第２のスイッチがオン状態に固定された場合、走査電極に予定外の高い電圧が繰り返し印加される。その結果、保護抵抗に繰り返し大きな電流が流れ、保護抵抗が発熱したり、半田が溶融する可能性がある。

また、走査電極駆動回路が複数の回路基板に分割して実装され、それらの回路基板がコネクタを介して接続される場合がある（例えば、特許文献３参照）。この場合、複数の回路基板間において、走査ＩＣを制御するための制御信号がコネクタを経由して伝送される。

このようなプラズマディスプレイ装置では、製造時またはメンテナンス時の作業ミス等により、コネクタの接続不良が発生することがある。その場合、走査ＩＣに制御信号が適切に伝送されず、走査ＩＣの異常動作が発生する。その状態で通電すると、走査電極駆動回路が破損するおそれがある。

また、ごみによる端子間の短絡、または断線等により、走査ＩＣに制御信号が適切に伝送されないことがある。その場合にも、走査電極駆動回路が破損するおそれがある。

本発明の目的は、スイッチ回路の異常動作による走査電極駆動回路の破損を防止することが可能なプラズマディスプレイパネルの駆動装置および駆動方法ならびにそれを用いたプラズマディスプレイ装置を提供することである。

（１）本発明の一局面に従うプラズマディスプレイパネルの駆動装置は、複数の走査電極および複数の維持電極と複数のデータ電極との交差部に複数の放電セルを有するプラズマディスプレイパネルを１フィールドが複数のサブフィールドを含むサブフィールド法で駆動する駆動装置であって、複数の走査電極に対応して設けられ、複数の走査電極を第１のノードに接続する第１の状態および複数の走査電極を第２のノードに接続する第２の状態に制御される複数のスイッチ回路と、サブフィールドの維持期間に維持パルスの発生のために第１のノードの電位を変化させる電圧印加回路と、第２のノードと第３のノードとの間に設けられる保護抵抗と、第１のノードと第３のノードとの間を走査パルスの発生のための第１の電圧に保持する電圧保持回路と、サブフィールドの書込み期間に電圧保持回路により保持される第１の電圧に基づく走査パルスが複数の走査電極に順次印加されるように複数のスイッチ回路を制御し、サブフィールドの維持期間に複数の走査電極に維持パルスが印加されるように複数のスイッチ回路を第１の状態に制御する制御回路と、制御回路における信号の状態に基づいて、複数のスイッチ回路の少なくとも一部が第２の状態に所定時間以上保持される異常動作を検出するとともに、電圧保持回路により保持される電圧が許容値を超える電圧異常を検出する検出回路と備え、検出回路は、異常動作または電圧異常が検出された場合に、電圧印加回路の動作を停止するための信号を出力するものである。

この駆動装置においては、電圧保持回路により第１のノードと第３のノードとの間が第１の電圧に保持される。それにより、第３のノードおよび第２のノードの電位は第１のノードの電位よりも第１の電圧分高い。この状態で、電圧印加回路によりサブフィールドの維持期間に維持パルスの発生のために第１のノードの電位が変化される。また、サブフィールドの書込み期間に電圧保持回路により保持される第１の電圧に基づく走査パルスが複数の走査電極に順次印加されるように複数のスイッチ回路が制御回路により制御され、サブフィールドの維持期間に複数の走査電極に維持パルスが印加されるように複数のスイッチ回路が第１の状態に制御される。

正常動作時には、所定時間内に少なくとも１回は複数のスイッチ回路が第１の状態および第２の状態のいずれにも制御される。それに対して、異常動作時には、複数のスイッチ回路の少なくとも一部が第１および第２の状態のいずれかに所定時間以上固定される。

制御回路における信号の状態に基づいて、複数のスイッチ回路の少なくとも一部が所定時間以上第２の状態に保持される異常動作が検出回路により検出されるとともに、電圧保持回路により保持される電圧が許容値を超える電圧異常が検出回路により検出される。異常動作または電圧異常が検出された場合に、検出回路により電圧印加回路の動作を停止するための信号が出力される。
それにより、異常動作または電圧異常が発生したときに迅速に電圧印加回路を停止することができる。その結果、異常動作が発生した状態で保護抵抗に長時間にわたって電流が流れ続けることを防止することができ、部品の破損を防止することができる。また、部品点数および組み立て工数が低減される。その結果、駆動装置の低コスト化が可能となる。

複数のスイッチ回路は複数の回路基板に分割して実装され、検出回路は、複数の回路基板の各々に設けられ、各回路基板に実装されるスイッチ回路の異常動作をそれぞれ検出する複数の異常検出部を含んでもよい。

この場合、複数の回路基板の各々に異常検出部が設けられるので、複数の回路基板のいずれにおいてスイッチ回路の異常動作が発生しても、その異常動作を確実に検出することができる。

所定時間は、１フィールド期間であってもよい。正常動作時には、１フィールド期間内に少なくとも１回は複数のスイッチ回路が第１の状態に制御される。したがって、複数のスイッチ回路の少なくとも一部が１フィールド期間以上第２の状態に保持されることを検出することにより、異常動作の検出が可能となる。

駆動装置は、第１の制御信号を発生する信号発生回路をさらに備え、制御回路は、信号発生回路により発生される第１の制御信号に応答して複数のスイッチ回路を制御し、検出回路は、信号の状態として第１の制御信号の状態に基づいて異常動作を検出してもよい。

複数のスイッチ回路の少なくとも一部の異常動作時には、信号発生回路により発生される第１の制御信号に異常が発生している。そのため、第１の制御信号の状態に基づいて、スイッチ回路の異常動作を検出することができる。

制御回路は、第１の制御信号が第１の論理にある場合に複数のスイッチ回路を第１の状態に制御し、第１の制御信号が第２の論理にある場合に複数のスイッチ回路を第２の状態に制御し、検出回路は、所定時間以上第１の制御信号が第２の論理を継続する場合に異常動作の発生を示す異常検出信号を出力してもよい。

この場合、所定時間以上第１の制御信号が第２の論理を継続する場合に、複数のスイッチ回路が所定時間以上第２の状態に保持される。その場合に、異常動作の発生を示す異常検出信号を出力することができる。その検出信号を用いて駆動装置の電源回路を一時的に停止することができる。それにより、異常動作が発生しても、電源を再投入することで回復させることができる。

検出回路は、第１の容量素子と、第１の制御信号が第２の論理にあるときに第１の容量素子を一定の時定数で充電する第１の充電回路と、第１の制御信号が第２の論理にないときに第１の容量素子を放電させる第１の放電回路と、第１の容量素子の充電電圧が所定値より大きいときに異常検出信号を出力する第１の信号出力回路とを含んでもよい。

この場合、第１の制御信号が第２の論理で維持されると、第１の充電回路によって第１の容量素子が一定の時定数で充電され、第１の容量素子の充電電圧が徐々に上昇する。そこで、第１の制御信号が上記所定時間以上第２の論理で維持された場合に第１の容量素子の充電電圧が所定値より大きくなるように時定数を設定する。それにより、複数のスイッチ回路の少なくとも一部が所定時間以上第２の状態に保持された場合に、異常動作の発生を示す異常検出信号を出力することができる。

制御回路は、複数のスイッチ回路を制御するための第２の制御信号を発生し、検出回路は、信号の状態として第２の制御信号の状態に基づいて異常動作を検出してもよい。

複数のスイッチ回路の少なくとも一部の異常動作時には、制御回路により発生される第２の制御信号に異常が発生している。そのため、第２の制御信号の状態に基づいて、スイッチ回路の異常動作を検出することができる。

複数のスイッチ回路の各々は、対応する走査電極と第１のノードとの間に接続される第１のスイッチング素子と、対応する走査電極と第２のノードとの間に接続される第２のスイッチング素子とを含み、制御回路は、複数の第１のスイッチング素子のオンオフを制御するための第１のスイッチング信号および複数の第２のスイッチング素子のオンオフを制御するための第２のスイッチング信号を第２の制御信号として発生し、検出回路は、第１のスイッチング信号に基づいて、所定時間内に第１のスイッチング素子がオンしない場合にスイッチ回路の異常動作の発生を示す異常検出信号を出力してもよい。

この場合、所定時間以上第１のスイッチング素子がオフで固定されるとともに第２のスイッチング素子がオンで固定される場合に、スイッチ回路が所定時間以上第２の状態に保持される。その場合に、異常動作の発生を示す異常検出信号を出力することができる。その検出信号を用いて駆動装置の電源回路を一時的に停止することができる。それにより、異常動作が発生しても、電源を再投入することで回復させることができる。

検出回路は、第２の容量素子と、第１のスイッチング素子がオフする場合に第２の容量素子を一定の時定数で充電する第２の充電回路と、第１のスイッチング素子がオンする場合に第２の容量素子を放電させる第２の放電回路と、第２の容量素子の充電電圧が所定値より大きいときに異常検出信号を出力する第２の信号出力回路とを含んでもよい。

この場合、第１のスイッチング信号により第１のスイッチング素子がオフで維持されると、第２の充電回路によって第２の容量素子が一定の時定数で充電され、第２の容量素子の充電電圧が徐々に上昇する。そこで、第１のスイッチング素子が上記所定時間以上オフで維持された場合に第２の容量素子の充電電圧が所定値より大きくなるように時定数を設定する。それにより、複数のスイッチ回路の少なくとも一部が所定時間以上第１の状態に保持された場合に、異常動作の発生を示す異常検出信号を出力することができる。

（２）本発明のさらに他の局面に従うプラズマディスプレイ装置は、複数の走査電極および複数の維持電極と複数のデータ電極との交差部に複数の放電セルを有するプラズマディスプレイパネルと、プラズマディスプレイパネルの複数の走査電極を駆動する駆動装置とを備え、駆動装置は、複数の走査電極に対応して設けられ、複数の走査電極を第１のノードに接続する第１の状態および複数の走査電極を第２のノードに接続する第２の状態に制御される複数のスイッチ回路と、サブフィールドの維持期間に維持パルスの発生のために第１のノードの電位を変化させる電圧印加回路と、第２のノードと第３のノードとの間に設けられる保護抵抗と、第１のノードと第３のノードとの間を走査パルスの発生のための第１の電圧に保持する電圧保持回路と、サブフィールドの書込み期間に前記電圧保持回路により保持される第１の電圧に基づく走査パルスが複数の走査電極に順次印加されるように複数のスイッチ回路を制御し、サブフィールドの維持期間に複数の走査電極に維持パルスが印加されるように複数のスイッチ回路を第１の状態に制御する制御回路と、制御回路における信号の状態に基づいて、複数のスイッチ回路の少なくとも一部が第２の状態に所定時間以上保持される異常動作を検出するとともに、電圧保持回路により保持される電圧が許容値を超える電圧異常を検出する検出回路と備え、検出回路は、異常動作または電圧異常が検出された場合に、電圧印加回路の動作を停止するための信号を出力するものである。

このプラズマディスプレイ装置においては、駆動装置によりプラズマディスプレイパネルの複数の走査電極が駆動される。

この駆動装置においては、電圧保持回路により第１のノードと第３のノードとの間が第１の電圧に保持される。それにより、第３のノードおよび第２のノードの電位は第１のノードの電位よりも第１の電圧分高い。この状態で、電圧印加回路によりサブフィールドの維持期間に維持パルスの発生のために第１のノードの電位が変化される。また、サブフィールドの書込み期間に電圧保持回路により保持される第１の電圧に基づく走査パルスが複数の走査電極に順次印加されるように複数のスイッチ回路が制御回路により制御され、サブフィールドの維持期間に複数の走査電極に維持パルスが印加されるように複数のスイッチ回路が第１の状態に制御される。

正常動作時には、所定時間内に少なくとも１回は複数のスイッチ回路が第１の状態および第２の状態のいずれにも制御される。それに対して、異常動作時には、複数のスイッチ回路の少なくとも一部が第１および第２の状態のいずれかに所定時間以上固定される。

制御回路における信号の状態に基づいて、複数のスイッチ回路の少なくとも一部が所定時間以上第２の状態に保持される異常動作が検出回路により検出されるとともに、電圧保持回路により保持される電圧が許容値を超える電圧異常が検出回路により検出される。異常動作または電圧異常が検出された場合に、検出回路により電圧印加回路の動作を停止するための信号が出力される。
それにより、異常動作または電圧異常が発生したときに迅速に電圧印加回路を停止することができる。その結果、異常動作が発生した状態で保護抵抗に長時間にわたって電流が流れ続けることを防止することができ、部品の破損を防止することができる。また、部品点数および組み立て工数が低減される。その結果、駆動装置の低コスト化が可能となる。

本発明によれば、異常動作および電圧異常が発生したときに迅速に駆動装置を停止することができる。その結果、異常動作が発生した状態で電流が流れ続けることを防止することができ、部品の破損を防止することができる。

図１は本発明の実施の形態に係るプラズマディスプレイ装置におけるプラズマディスプレイパネルの一部を示す分解斜視図 図２は本発明の実施の形態におけるパネルの電極配列図 図３は本発明の実施の形態に係るプラズマディスプレイ装置の回路ブロック図 図４は図３のプラズマディスプレイ装置のサブフィールド構成における駆動電圧波形図 図５は走査電極駆動回路の構成を示す回路図 図６は図４の第２サブフィールドの初期化期間および書込み期間における詳細なタイミング図 図７は図４の第２サブフィールドの維持期間における詳細なタイミング図 図８は異常パルスの発生のメカニズムを説明するための模式図 図９は異常パルスの一例を示す波形図 図１０（ａ）は正常動作時および異常動作時における保護抵抗の両端の電圧を示す波形図、図１０（ｂ）は正常動作時および異常動作時における走査電極の電圧を示す波形図 図１１は走査ＩＣの詳細を示す図 図１２は制御信号の論理とトランジスタの制御状態との対応関係を図 図１３は検出回路の構成を示す回路図 図１４は検出回路の他の構成を示す回路図 図１５は検出回路のさらに他の構成を示す回路図 図１６は異常検出信号が共用された検出回路および電圧異常検出回路の構成を示すブロック図 図１７は電圧異常検出回路の構成を示す回路図 図１８は第２の実施の形態に係るプラズマディスプレイ装置の回路ブロック図 図１９は本発明の実施の形態に係るプラズマディスプレイ装置の走査電極駆動回路の構成を示す回路図 図２０は本発明の実施の形態における走査ＩＣの詳細を示す回路ブロック図 図２１は制御信号とスイッチング素子の制御状態との関係を示す図 図２２は本発明の実施の形態におけるプラズマディスプレイ装置の構造を示す分解斜視図 図２３は第１回路基板および第２回路基板の構成を示す模式的平面図 図２４は制御信号監視回路の動作を説明するための図 図２５は制御信号監視回路の動作を説明するための図 図２６は電圧異常検出回路の構成を示す回路図

以下、本発明の実施の形態に係るプラズマディスプレイ装置について、図面を用いて詳細に説明する。

（１）第１の実施の形態
（１−１）パネルの構成
図１は本発明の実施の形態に係るプラズマディスプレイ装置におけるプラズマディスプレイパネルの一部を示す分解斜視図である。

プラズマディスプレイパネル（以下、パネルと略記する）１０は、互いに対向配置されたガラス製の前面基板２１および背面基板３１を備える。前面基板２１および背面基板３１の間に放電空間が形成される。前面基板２１上には複数対の走査電極２２および維持電極２３が互いに平行に形成されている。各対の走査電極２２および維持電極２３が表示電極を構成する。走査電極２２および維持電極２３を覆うように誘電体層２４が形成され、誘電体層２４上には保護層２５が形成されている。

背面基板３１上には絶縁体層３３で覆われた複数のデータ電極３２が設けられ、絶縁体層３３上に井桁状の隔壁３４が設けられている。また、絶縁体層３３の表面および隔壁３４の側面に蛍光体層３５が設けられている。そして、複数対の走査電極２２および維持電極２３と複数のデータ電極３２とが垂直に交差するように前面基板２１と背面基板３１とが対向配置され、前面基板２１と背面基板３１との間に放電空間が形成されている。放電空間には、放電ガスとして、例えばネオンとキセノンとの混合ガスが封入されている。なお、パネルの構造は上述したものに限られず、例えばストライプ状の隔壁を備えた構造を用いてもよい。

図２は本発明の実施の形態におけるパネルの電極配列図である。行方向に沿ってｎ本の走査電極ＳＣ１〜ＳＣｎ（図１の走査電極２２）およびｎ本の維持電極ＳＵ１〜ＳＵｎ（図１の維持電極２３）が配列され、列方向に沿ってｍ本のデータ電極Ｄ１〜Ｄｍ（図１のデータ電極３２）が配列されている。ｎおよびｍはそれぞれ２以上の自然数である。そして、１対の走査電極ＳＣｉ（ｉ＝１〜ｎ）および維持電極ＳＵｉ（ｉ＝１〜ｎ）と１つのデータ電極Ｄｊ（ｊ＝１〜ｍ）とが交差した部分に放電セルＤＣが形成されている。それにより、放電空間内にｍ×ｎ個の放電セルが形成されている。

（１−２）プラズマディスプレイ装置の構成
図３は本発明の実施の形態に係るプラズマディスプレイ装置の回路ブロック図である。

このプラズマディスプレイ装置は、パネル１０、画像信号処理回路５１、データ電極駆動回路５２、走査電極駆動回路５３、維持電極駆動回路５４、タイミング発生回路５５および電源回路（図示せず）を備える。

画像信号処理回路５１は、画像信号ｓｉｇをパネル１０の画素数に応じた画像データに変換し、各画素の画像データを複数のサブフィールドに対応する複数のビットに分割し、それらをデータ電極駆動回路５２に出力する。

データ電極駆動回路５２は、サブフィールド毎の画像データを各データ電極Ｄ１〜Ｄｍに対応する信号に変換し、その信号に基づいて各データ電極Ｄ１〜Ｄｍを駆動する。

タイミング発生回路５５は、水平同期信号Ｈおよび垂直同期信号Ｖに基づいてタイミング信号を発生し、それらのタイミング信号をそれぞれの駆動回路ブロック（画像信号処理回路５１、データ電極駆動回路５２、走査電極駆動回路５３および維持電極駆動回路５４）へ供給する。

走査電極駆動回路５３は、タイミング信号に基づいて走査電極ＳＣ１〜ＳＣｎに駆動波形を供給し、維持電極駆動回路５４はタイミング信号に基づいて維持電極ＳＵ１〜ＳＵｎに駆動波形を供給する。

（１−３）サブフィールド構成
次に、サブフィールド構成について説明する。サブフィールド法では、１フィールドが時間軸上で複数のサブフィールドに分割され、複数のサブフィールドに輝度重みがそれぞれ設定されている。

例えば、１フィールドが時間軸上で１０個のサブフィールド（以下、第１ＳＦ、第２ＳＦ、・・・、および第１０ＳＦと呼ぶ）に分割され、それらのサブフィールドがそれぞれ０．５、１、２、３、６、９、１５、２２、３０および４０の輝度重みを有する。

図４は図３のプラズマディスプレイ装置のサブフィールド構成における駆動電圧波形図である。

図４の上段には、維持電極ＳＵ１〜ＳＵｎ、１本の走査電極ＳＣ１およびデータ電極Ｄ１〜Ｄｍの駆動波形が示される。また、１フィールドの第１ＳＦの消去期間から第３ＳＦの初期化期間までが示される。ここでは、主として第２ＳＦについて説明する。

第２ＳＦの初期化期間の前半部では、データ電極Ｄ１〜Ｄｍおよび維持電極ＳＵｌ〜ＳＵｎを０Ｖ（接地電位）に保持し、走査電極ＳＣ１〜ＳＣｎにランプ電圧を印加する。このランプ電圧は、放電開始電圧以下の正の電位Ｖｓｃｎから放電開始電圧を超える正の電位（Ｖｓｃｎ＋Ｖｓｅｔ）に向かって緩やかに上昇する。すると、全ての放電セルにおいて１回目の微弱な初期化放電が起こり、走査電極ＳＣ１〜ＳＣｎ上に負の壁電荷が蓄えられるとともに維持電極ＳＵ１〜ＳＵｎ上およびデータ電極Ｄ１〜Ｄｍ上に正の壁電荷が蓄えられる。ここで、電極を覆う誘電体層または蛍光体層上等に蓄積した壁電荷により生じる電圧を電極上の壁電圧という。

続く初期化期間の後半部では、維持電極ＳＵ１〜ＳＵｎを正の電位Ｖｅ１に保ち、走査電極ＳＣ１〜ＳＣｎに正の電位（Ｖｓｃｎ＋Ｖｓｅｔ）から負の電位（−Ｖａｄ）に向かって緩やかに下降するランプ電圧を印加する。すると、全ての放電セルにおいて２回目の微弱な初期化放電が起こり、走査電極ＳＣ１〜ＳＣｎ上の壁電圧および維持電極ＳＵ１〜ＳＵｎ上の壁電圧が弱められ、データ電極Ｄ１〜Ｄｍ上の壁電圧も書込み動作に適した値に調整される。

以上のように、第２ＳＦの初期化期間では、全ての放電セルで初期化放電を発生させる全セル初期化動作が行われる。

第２ＳＦの書込み期間では、維持電極ＳＵ１〜ＳＵｎに電位Ｖｅ２を印加し、走査電極ＳＣ１〜ＳＣｎを一旦電位（Ｖｓｃｎ−Ｖａｄ）に保持する。次に、１行目の走査電極ＳＣ１に負の走査パルスＰａ（＝−Ｖａｄ）を印加するとともに、データ電極Ｄ１〜Ｄｍのうち１行目において発光すべき放電セルのデータ電極Ｄｋ（ｋは１〜ｍのいずれか）に正の書込みパルスＰｄを印加する。すると、データ電極Ｄｋと走査電極ＳＣ１との交差部の電圧は、外部印加電圧（Ｐｄ−Ｐａ）にデータ電極Ｄｋ上の壁電圧および走査電極ＳＣ１上の壁電圧が加算された値となり、放電開始電圧を超える。それにより、データ電極Ｄｋと走査電極ＳＣ１との間および維持電極ＳＵ１と走査電極ＳＣ１との間で書込み放電が発生する。その結果、その放電セルの走査電極ＳＣ１上に正の壁電荷が蓄積され、維持電極ＳＵ１上に負の壁電荷が蓄積され、データ電極Ｄｋ上にも負の壁電荷が蓄積される。

このようにして、１行目において発光すべき放電セルで書込み放電が発生して各電極上に壁電荷を蓄積させる書込み動作が行われる。一方、書込みパルスＰｄが印加されなかったデータ電極Ｄｈ（ｈ≠ｋ）と走査電極ＳＣ１との交差部の電圧は放電開始電圧を超えないので、書込み放電は発生しない。以上の書込み動作を１行目の放電セルからｎ行目の放電セルに至るまで順次行い、書込み期間が終了する。

続く維持期間では、維持電極ＳＵ１〜ＳＵｎを０Ｖに戻し、走査電極ＳＣ１〜ＳＣｎに維持期間の最初の維持パルスＰｓ（＝Ｖｓｕｓ）を印加する。このとき、書込み期間で書込み放電が発生した放電セルにおいては、走査電極ＳＣｉと維持電極ＳＵｉとの間の電圧は、維持パルスＰｓ（＝Ｖｓｕｓ）に走査電極ＳＣｉ上の壁電圧および維持電極ＳＵｉ上の壁電圧が加算された値となり、放電開始電圧を超える。それにより、走査電極ＳＣｉと維持電極ＳＵｉとの間で維持放電が起こり、放電セルが発光する。その結果、走査電極ＳＣｉ上に負の壁電荷が蓄積され、維持電極ＳＵｉ上に正の壁電荷が蓄積され、データ電極Ｄｋ上に正の壁電荷が蓄積される。

書込み期間で書込み放電が発生しなかった放電セルでは維持放電は起こらず、初期化期間の終了時における壁電荷の状態が保持される。続いて、走査電極ＳＣ１〜ＳＣｎを０Ｖに戻し、維持電極ＳＵ１〜ＳＵｎに維持パルスＰｓを印加する。すると、維持放電が起こった放電セルでは、維持電極ＳＵｉと走査電極ＳＣｉとの間の電圧が放電開始電圧を超えるので、再び維持電極ＳＵｉと走査電極ＳＣｉとの間で維持放電が起こり、維持電極ＳＵｉ上に負の壁電荷が蓄積され、走査電極ＳＣｉ上に正の壁電荷が蓄積される。

以降同様に、走査電極ＳＣ１〜ＳＣｎと維持電極ＳＵ１〜ＳＵｎとに予め定められた数の維持パルスＰｓを交互に印加することにより、書込み期間において書込み放電が発生した放電セルでは維持放電が継続して行われる。このようにして維持期間における維持動作が終了する。

第３ＳＦの初期化期間では、維持電極ＳＵ１〜ＳＵｎを電位Ｖｅ１に保持し、データ電極Ｄ１〜Ｄｍを０Ｖに保持し、走査電極ＳＣ１〜ＳＣｎに正の電位Ｖｓｕｓから負の電位（−Ｖａｄ）に向かって緩やかに下降するランプ電圧を印加する。すると、前のサブフィールドの維持期間で維持放電が起こった放電セルでは微弱な初期化放電が発生する。それにより、走査電極ＳＣｉ上の壁電圧および維持電極ＳＵｉ上の壁電圧が弱められ、データ電極Ｄｋ上の壁電圧も書込み動作に適した値に調整される。

一方、前のサブフィールドで書込み放電および維持放電が起こらなかった放電セルにおいては、放電が発生することはなく、前のサブフィールドの初期化期間の終了時における壁電荷の状態がそのまま保たれる。

このように、第３ＳＦの初期化期間では、直前のサブフィールドで維持放電が起こった放電セルで選択的に初期化放電を発生させる選択初期化動作を行う。

（１−４）走査電極駆動回路５３の構成
図５は走査電極駆動回路５３の構成を示す回路図である。

走査電極駆動回路５３は、走査ＩＣ（集積回路）１００、直流電源２００、保護抵抗Ｒ１、回収回路４００、ダイオードＤ１０、ｎチャネル電界効果トランジスタ（以下、トランジスタと略記する）Ｑ３〜Ｑ５，Ｑ７およびＮＰＮバイポーラトランジスタ（以下、トランジスタと略記する）Ｑ６，Ｑ８を含む。図５には、走査電極駆動回路５３において１本の走査電極ＳＣ１に接続される１つの走査ＩＣ１００が示される。他の走査電極ＳＣ２〜ＳＣｎにも同様の走査ＩＣ１００がそれぞれ接続される。複数の走査電極ＳＣ１〜ＳＣｎは、共通のノードＮ１と共通のノードＮ２との間に接続される。

走査ＩＣ１００は、ｐチャネル電界効果トランジスタ（以下、トランジスタと略記する）Ｑ１およびｎチャネル電界効果トランジスタ（以下、トランジスタと略記する）Ｑ２を含む。回収回路４００は、ｎチャネル電界効果トランジスタ（以下、トランジスタと略記する）ＱＡ，ＱＢ、回収コイルＬＡ，ＬＢ、回収コンデンサＣＲおよびダイオードＤＡ，ＤＢを含む。

走査ＩＣ１００はノードＮ１とノードＮ２との間に接続される。走査ＩＣ１００のトランジスタＱ１はノードＮ２と走査電極ＳＣ１との間に接続され、トランジスタＱ２は走査電極ＳＣ１とノードＮ１との間に接続される。トランジスタＱ１のゲートには制御信号ＳＨが与えられ、トランジスタＱ２のゲートには制御信号ＳＬが与えられる。走査ＩＣ１００の詳細については後述する。

保護抵抗Ｒ１は、ノードＮ２とノードＮ３との間に接続される。電圧Ｖｓｃｎを受ける電源端子Ｖ１０は、ダイオードＤ１０を介してノードＮ３に接続される。直流電源２００は、ノードＮ１とノードＮ３との間に接続される。この直流電源２００は、電解コンデンサからなり、電圧Ｖｓｃｎを保持するフローティング電源として働く。以下、ノードＮ１の電位をＶＦＧＮＤとし、ノードＮ３の電位をＶｓｃｎＦとする。ノードＮ３の電位ＶｓｃｎＦは、ノードＮ１の電位ＶＦＧＮＤに電圧Ｖｓｃｎを加算した値を有する。すなわち、ＶｓｃｎＦ＝ＶＦＧＮＤ＋Ｖｓｃｎとなる。

トランジスタＱ３は、電圧Ｖｓｅｔを受ける電源端子Ｖ１１とノードＮ４との間に接続され、ゲートには制御信号ＣＰＨが与えられる。トランジスタＱ４は、ノードＮ１とノードＮ４との間に接続され、ゲートには制御信号ＣＥＩが与えられる。トランジスタＱ５は、ノードＮ１と負の電圧（−Ｖａｄ）を受ける電源端子Ｖ１２との間に接続され、ゲートには制御信号ＣＥＬが与えられる。制御信号ＣＥＩは制御信号ＣＥＬの反転信号である。

トランジスタＱ６，Ｑ７は、電圧Ｖｓｕｓを受ける電源端子Ｖ１３とノードＮ４との間に接続される。トランジスタＱ６のベースには制御信号ＣＭＨが与えられ、トランジスタＱ７のゲートには制御信号ＣＰＨ２が与えられる。トランジスタＱ８は、ノードＮ４と接地端子との間に接続され、ベースには制御信号ＣＭＬが与えられる。

ノードＮ４とノードＮ５との間には、回収コイルＬＡ、ダイオードＤＡおよびトランジスタＱＡが直列に接続されるとともに、回収コイルＬＢ、ダイオードＤＢおよびトランジスタＱＢが直列に接続される。回収コンデンサＣＲはノードＮ５と接地端子との間に接続される。

（１−５）走査電極駆動回路５３の動作
図６は図４の第２サブフィールドの初期化期間および書込み期間における詳細なタイミング図である。

図６の最上段には、一点鎖線でノードＮ１の電位ＶＦＧＮＤの変化が示され、点線でノードＮ３の電位ＶｓｃｎＦの変化が示され、実線で走査電極ＳＣ１の電位の変化が示される。なお、図６には、回収回路４００に与えられる制御信号ＳＡ，ＳＢは図示されていない。

初期化期間の開始時点ｔ０では、制御信号ＣＭＨ，ＣＰＨ，ＣＥＬがローレベルにあり、制御信号ＳＨ，ＳＬ，ＣＭＬ，ＣＰＨ２，ＣＥＩがハイレベルにある。それにより、トランジスタＱ１，Ｑ６，Ｑ３，Ｑ５がオフし、トランジスタＱ２，Ｑ８，Ｑ７，Ｑ４がオンしている。したがって、ノードＮ１は接地電位（０Ｖ）となっており、ノードＮ３の電位ＶｓｃｎＦはＶｓｃｎとなっている。また、トランジスタＱ２がオンしているので、走査電極ＳＣ１の電位は接地電位となっている。

時点ｔ１で、制御信号ＣＭＬ，ＣＰＨ２がローレベルになり、トランジスタＱ８，Ｑ７がオフする。また、制御信号ＳＨ，ＳＬがローレベルとなる。それにより、トランジスタＱ１がオンし、トランジスタＱ２がオフする。したがって、走査電極ＳＣ１の電位がＶｓｃｎに立ち上がる。

時点ｔ２で、制御信号ＣＰＨがハイレベルになり、トランジスタＱ３がオンする。それにより、ノードＮ１の電位ＶＦＧＮＤが接地電位からＶｓｅｔまで緩やかに上昇する。また、ノードＮ３の電位ＶｓｃｎＦおよび走査電極ＳＣ１の電位がＶｓｃｎから（Ｖｓｃｎ＋Ｖｓｅｔ）まで上昇する。

時点ｔ３で、制御信号ＣＰＨがローレベルになり、トランジスタＱ３がオフする。それにより、ノードＮ１の電位ＶＦＧＮＤがＶｓｅｔで維持される。また、ノードＮ３の電位ＶｓｃｎＦおよび走査電極ＳＣ１の電位が（Ｖｓｃｎ＋Ｖｓｅｔ）で維持される。

時点ｔ４で、制御信号ＣＭＨ，ＣＰＨ２がハイレベルになり、トランジスタＱ６，Ｑ７がオンする。それにより、ノードＮ１の電位ＶＦＧＮＤがＶｓｕｓまで低下する。また、ノードＮ３の電位ＶｓｃｎＦおよび走査電極ＳＣ１の電位が（Ｖｓｃｎ＋Ｖｓｕｓ）まで低下する。

時点ｔ５で、制御信号ＳＨ，ＳＬがハイレベルとなる。それにより、トランジスタＱ１がオフし、トランジスタＱ２がオンする。したがって、走査電極ＳＣ１の電位がＶｓｕｓまで低下する。

時点ｔ６で、制御信号ＣＭＨ，ＣＥＩがローレベルになり、トランジスタＱ６，Ｑ４がオフする。また、制御信号ＣＥＬがハイレベルになり、トランジスタＱ５がオンする。それにより、ノードＮ１の電位ＶＦＧＮＤおよび走査電極ＳＣ１の電位が（−Ｖａｄ）に向かって緩やかに低下する。また、ノードＮ３の電位ＶｓｃｎＦが（−Ｖａｄ＋Ｖｓｃｎ）に向かって緩やかに低下する。

時点ｔ７で、制御信号ＳＨ，ＳＬがローレベルとなる。それにより、トランジスタＱ１がオンし、トランジスタＱ２がオフする。したがって、走査電極ＳＣ１の電位が（−Ｖａｄ＋Ｖｓｅｔ２）から（−Ｖａｄ＋Ｖｓｃｎ）まで上昇する。ここで、Ｖｓｅｔ２＜Ｖｓｃｎである。

書込み期間の時点ｔ８で、制御信号ＣＭＬがハイレベルになり、トランジスタＱ８がオンする。それにより、ノードＮ４が接地電位となる。このとき、トランジスタＱ４がオフしているので、ノードＮ１および走査電極ＳＣ１の電位は（−Ｖａｄ＋Ｖｓｃｎ）で維持される。

時点ｔ９で、制御信号ＳＨ，ＳＬがハイレベルになる。それにより、トランジスタＱ１がオフし、トランジスタＱ２がオンする。したがって、走査電極ＳＣ１の電位が（−Ｖａｄ＋Ｖｓｃｎ）から−Ｖａｄまで低下する。

時点ｔ９ａで、制御信号ＳＨ，ＳＬがローレベルになる。それにより、トランジスタＱ１がオンし、トランジスタＱ２がオフする。したがって、走査電極ＳＣ１の電位が−Ｖａｄから（−Ｖａｄ＋Ｖｓｃｎ）まで上昇する。その結果、走査電極ＳＣ１に走査パルスが発生する。

このように、走査電極ＳＣ１の電位は、走査ＩＣ１００のトランジスタＱ１，Ｑ２のオンおよびオフによりノードＮ１の電位ＶＦＧＮＤおよびノードＮ３の電位ＶｓｃｎＦに切り替わる。

図７は図４の第２サブフィールドの維持期間における詳細なタイミング図である。

図７の最上段には、一点鎖線でノードＮ１の電位ＶＦＧＮＤの変化が示され、点線でノードＮ３の電位ＶｓｃｎＦの変化が示され、実線で走査電極ＳＣ１の電位の変化が示される。なお、図７には、回収回路４００に与えられる制御信号ＳＡ，ＳＢは図示されていない。

維持期間の開始時点ｔ１０で、制御信号ＣＭＨ，ＣＰＨ，ＣＥＬがローレベルにあり、制御信号ＳＨ，ＳＬ，ＣＭＬ，ＣＰＨ２，ＣＥＩがハイレベルにある。それにより、トランジスタＱ１，Ｑ６，Ｑ３，Ｑ５がオフし、トランジスタＱ２，Ｑ８，Ｑ７，Ｑ４がオンしている。したがって、ノードＮ１は接地電位となっており、ノードＮ３の電位ＶｓｃｎＦはＶｓｃｎとなっている。また、トランジスタＱ２がオンしているので、走査電極ＳＣ１の電位は接地電位となっている。

時点ｔ１１で、制御信号ＣＭＬがローレベルになり、トランジスタＱ８がオフする。このとき、制御信号ＳＡ（図５参照）がハイレベルとなり、トランジスタＱＡがオンする。それにより、回収コンデンサＣＲからノードＮ１および走査電極ＳＣ１に電流が供給され、ノードＮ１の電位ＶＦＧＮＤおよび走査電極ＳＣ１の電位が上昇する。

時点ｔ１２で、制御信号ＣＭＨがハイレベルとなり、トランジスタＱ６がオンする。このとき、制御信号ＳＡ（図５参照）がローレベルとなり、トランジスタＱＡはオフする。それにより、ノードＮ１の電位ＶＦＧＮＤおよび走査電極ＳＣ１の電位がＶｓｕｓとなる。また、ノードＮ３の電位ＶｓｃｎＦが（Ｖｓｃｎ＋Ｖｓｕｓ）となる。

時点ｔ１３で、制御信号ＣＭＨがローレベルとなり、トランジスタＱ６がオフする。このとき、制御信号ＳＢ（図５参照）がハイレベルとなり、トランジスタＱＢがオンする。それにより、ノードＮ１および走査電極ＳＣ１から回収コンデンサＣＲに電流が供給され、ノードＮ１の電位ＶＦＧＮＤおよび走査電極ＳＣ１の電位が低下する。

時点ｔ１４で、制御信号ＣＭＬがハイレベルとなり、トランジスタＱ８がオンする。このとき、制御信号ＳＢ（図５参照）がローレベルとなり、トランジスタＱＢはオフする。それにより、ノードＮ１の電位ＶＦＧＮＤおよび走査電極ＳＣ１の電位が接地電位となる。また、ノードＮ３の電位ＶｓｃｎＦがＶｓｃｎまで低下する。

このように、ノードＮ１の電位ＶＦＧＮＤおよび走査電極ＳＣ１の電位は接地電位とＶｓｕｓとに交互に変化する。また、ノードＮ３の電位ＶｓｃｎＦはＶｓｃｎと（Ｖｓｃｎ＋Ｖｓｕｓ）とに交互に変化する。

なお、図４の下段には、第１ＳＦの消去期間から第３ＳＦの初期化期間までの制御信号ＣＭＨ，ＣＭＬ，ＣＰＨ，ＣＰＨ２，ＣＥＬの波形および走査ＩＣ１００の状態が示されている。“ＡＬＬ−Ｌ”は全ての走査ＩＣ１００のトランジスタＱ１がオフし、トランジスタＱ２がオンする状態を示し、“ＡＬＬ−Ｈ”は全ての走査ＩＣ１００のトランジスタＱ１がオンし、トランジスタＱ２がオフする状態を示す。“データ”は、書込みパルスＰｄに同期して選択的に１つの走査ＩＣ１００のトランジスタＱ１がオンし、トランジスタＱ２がオフする状態を示す。

（１−６）異常パルス
次に、図７に示した維持期間に発生する異常パルスについて説明する。図８は異常パルスの発生のメカニズムを説明するための模式図である。図８には、走査電極駆動回路５３、パネル容量ＣＰおよび維持電極駆動回路５４の一部が簡略化されて示されている。

図７に示したように、正常動作の維持期間では、全ての走査ＩＣ１００においてトランジスタＱ１がオフし、トランジスタＱ２がオンする。しかしながら、異常動作時には、パネル１０に表示される画像のパターンに関わらず全ての走査ＩＣ１００においてトランジスタＱ１がオンし、トランジスタＱ２がオフする。それにより、異常時には維持期間において走査電極ＳＣ１〜ＳＣｎと維持電極ＳＵ１〜ＳＵｎとの間の放電電流が保護抵抗Ｒ１に流れる。

図８（ａ）に示されるように、走査電極駆動回路５３のトランジスタＱ６がオフし、トランジスタＱ８がオンするときには、維持電極駆動回路５４のトランジスタＱ３１がオンし、トランジスタＱ３２がオフする。異常動作により走査ＩＣ１００のトランジスタＱ１がオンし、トランジスタＱ２がオフしている場合、走査電極ＳＣ１の電位はＶｓｃｎとなる。電位Ｖｓｃｎは例えば約１４０Ｖである。また、維持電極ＳＵ１の電位はＶｓｕｓとなる。電位Ｖｓｕｓは例えば約１９０Ｖである。この場合、走査電極ＳＣ１と維持電極ＳＵ１との電位差が放電開始電圧を超えないため、走査電極ＳＣ１と維持電極ＳＵ１との間に接続される放電セルにおいて放電が発生しない。そのため、保護抵抗Ｒ１に放電電流が流れない。

図８（ｂ）に示されるように、走査電極駆動回路５３のトランジスタＱ６がオンし、トランジスタＱ８がオフするときには、維持電極駆動回路５４のトランジスタＱ３１がオフし、トランジスタＱ３２がオンする。異常動作により走査ＩＣ１００のトランジスタＱ１がオンし、トランジスタＱ２がオフしている場合、走査電極ＳＣ１の電位は（Ｖｓｃｎ＋Ｖｓｕｓ）となる。電位（Ｖｓｃｎ＋Ｖｓｕｓ）は例えば約３３０Ｖである。また、維持電極ＳＵ１の電位は０Ｖとなる。この場合、走査電極ＳＣ１と維持電極ＳＵ１との電位差が放電開始電圧を超えるため、走査電極ＳＣ１と維持電極ＳＵ１との間に接続される放電セルにおいて放電が発生する。それにより、保護抵抗Ｒ１に放電電流Ｉ３が流れる。

このように、維持電極ＳＵ１の電位はＶｓｕｓと０Ｖとに交互に変化する。これに対して、走査電極ＳＣ１の電位はＶｓｃｎと（Ｖｓｃｎ＋Ｖｓｕｓ）とに変化する。したがって、保護抵抗Ｒ１には一方向にのみ放電電流Ｉ３が流れる。この放電電流Ｉ３により保護抵抗Ｒ１の両端にパルス電圧が発生する。上記のように、このパルス電圧を異常パルスと呼ぶ。

図９は異常パルスの一例を示す波形図である。図９の例では、異常パルスのピークは５０Ｖを超える。このような異常パルスは、１フィールド（１６．６ｍｓ）当たり５０〜１０００回程度発生する。

図１０（ａ）は正常動作時および異常動作時における保護抵抗Ｒ１の両端の電圧を示す波形図であり、図１０（ｂ）は正常動作時および異常動作時における走査電極ＳＣ１の電圧を示す波形図である。

正常動作時には、維持期間において保護抵抗Ｒ１に電流は流れない。したがって、図１０（ａ）に示すように、保護抵抗Ｒ１の両端の電圧振幅はほぼ０Ｖとなる。

一方、上記のように、異常動作により走査ＩＣ１００のトランジスタＱ１，Ｑ２がそれぞれオン状態およびオフ状態に固定されると、維持期間において保護抵抗Ｒ１に一方向に放電電流が流れる。それにより、図１０（ａ）に示すように、保護抵抗Ｒ１の両端の電圧振幅は著しく増加する。また、図１０（ｂ）に示すように、維持期間において走査電極ＳＣ１に与えられる維持パルスが電圧Ｖｓｃｎだけ上昇する。

このような異常動作のために保護抵抗Ｒ１に放電電流が流れることにより、保護抵抗Ｒ１が発熱する。それにより、保護抵抗Ｒ１が赤熱したり、半田が溶融する可能性がある。

そこで、本実施の形態では、後述の検出回路によって走査ＩＣ１００の異常動作が検出される。走査ＩＣ１００の異常動作が検出された場合に電源回路が一時的に停止される。

（１−７）走査ＩＣの詳細
次に、走査ＩＣ１００の詳細について説明する。図１１は、走査ＩＣ１００の詳細を示す図である。図１１に示されるように、各走査ＩＣ１００は、スイッチ回路１０１および論理回路１１０を備える。スイッチ回路１０１は、トランジスタＱ１，Ｑ２およびレベルシフト回路１１１を含む。

スイッチ回路１０１のレベルシフト回路１１１は、ノードＮ２およびノードＮ１に接続される。論理回路１１０は、電圧ＶｄｄＬを受ける電源端子Ｖ２１およびノードＮ１に接続される。電圧ＶｄｄＬは例えば５Ｖである。

論理回路１１０の入力端子には、論理“１”（本例ではハイレベル）および論理“０”（本例ではローレベル）に変化する制御信号ＯＣ１，ＯＣ２が与えられる。制御信号ＯＣ１，ＯＣ２は、タイミング発生回路５５により発生されるタイミング信号に含まれ、全ての論理回路１１０に共通に与えられる。論理回路１１０は、与えられた制御信号ＯＣ１，ＯＣ２に基づいてトランジスタＱ１にレベルシフト回路１１１を通して制御信号ＳＨを与え、トランジスタＱ２に制御信号ＳＬを与える。それにより、トランジスタＱ１，Ｑ２のオンオフが制御される。

図１２には、制御信号ＯＣ１，ＯＣ２の論理とトランジスタＱ１，Ｑ２の制御状態との対応関係が示される。本例では、制御信号ＯＣ１，ＯＣ２がともに論理“０”である場合には、トランジスタＱ１，Ｑ２がともにオフし、全ての走査ＩＣ１００が高インピーダンス状態となる。制御信号ＯＣ１が論理“０”であり、制御信号ＯＣ２が論理“１”である場合には、書込み期間において走査電極ＳＣ１〜ＳＣｎに順次走査パルスが印加されるようにトランジスタＱ１，Ｑ２が制御される（図４の“データ”の状態）。

制御信号ＯＣ１が論理“１”であり、制御信号ＯＣ２が論理“０”である場合には、走査電極ＳＣ１〜ＳＣｎに対応する全てのトランジスタＱ１がオフし、全てのトランジスタＱ２がオンする（図４の“ＡＬＬ−Ｌ”の状態）。制御信号ＯＣ１，ＯＣ２がともに論理“１”である場合には、走査電極ＳＣ１〜ＳＣｎに対応する全てのトランジスタＱ１がオンし、全てのトランジスタＱ２がオフする（図４の“ＡＬＬ−Ｈ”の状態）。

（１−７−１）検出回路
図１１に示されるように、論理回路１１０の入力端子には、検出回路１２０が接続される。本実施の形態では、複数の論理回路１１０の各々に対応するように複数の検出回路１２０が設けられる。検出回路１２０は、走査ＩＣ１００の内部に設けられてもよく、外部に設けられてもよい。検出回路１２０により、走査ＩＣ１００の異常が検出される。本実施の形態では、検出回路１２０は、走査ＩＣの異常を検出した場合にローレベルの異常検出信号ＳＳを出力する。

検出回路１２０の詳細について説明する。図１３は、検出回路１２０の構成を示す回路図である。なお、図１３においては、レベルシフト回路１１１の図示が省略される。図１３に示されるように、検出回路１２０は、インバータＩＮａ、ＮＯＲゲート回路１２１、抵抗Ｒ１１〜Ｒ１４、コンデンサ１２２、ＮＰＮバイポーラトランジスタ（以下、トランジスタと略記する）Ｑ１１およびＰＮＰバイポーラトランジスタ（以下、トランジスタと略記する）Ｑ１２を含む。

インバータＩＮａの入力端子には制御信号ＯＣ１が与えられる。ＮＯＲゲート回路１２１の一方の入力端子にはインバータＩＮａの出力信号が与えられる。ＮＯＲゲート回路１２１の他方の入力端子には制御信号ＯＣ２が与えられる。

ＮＯＲゲート回路１２１の出力端子は抵抗Ｒ１１を介してトランジスタＱ１１のベースに接続される。トランジスタＱ１１のコレクタはノードＮ１１に接続され、エミッタは接地端子Ｇ１１に接続される。例えば５Ｖの電圧を受ける電源端子Ｖ２２とノードＮ１１との間に抵抗Ｒ１２が接続され、ノードＮ１１と接地端子Ｇ１１との間にコンデンサ１２２が接続される。また、ノードＮ１１は抵抗Ｒ１３を介してトランジスタＱ１２のベースに接続される。

トランジスタＱ１２のエミッタは例えば５Ｖの電圧を受ける電源端子Ｖ２３に接続され、コレクタはノードＮ１２に接続される。ノードＮ１２と接地端子Ｇ１１との間には抵抗Ｒ１４が接続される。ノードＮ１２から異常検出信号ＳＳが出力される。

制御信号ＯＣ１が論理“１”であり、制御信号ＯＣ２が論理“０”である場合には（図１２の“ＡＬＬ−Ｌ”の状態）、ＮＯＲゲート回路１２１の一方の入力信号および他方の入力信号がともに論理“０”となる。この場合、ＮＯＲゲート回路１２１の出力信号は論理“１”になり、トランジスタＱ１１がオンする。それにより、トランジスタＱ１１を通してコンデンサ１２２が放電される。したがって、ノードＮ１１がほぼ接地電位になる。

この場合、トランジスタＱ１２のベース・エミッタ間電圧が十分に大きくなる。それにより、トランジスタＱ１２がオンする。その結果、ノードＮ１２の電位が高くなり、ノードＮ１２からローレベルの異常検出信号ＳＳが出力されない。

制御信号ＯＣ１，ＯＣ２の論理が上記以外の場合、すなわち、トランジスタＱ１，Ｑ２の制御状態が図１２の“高インピーダンス”、“データ”または“ＡＬＬ−Ｈ”の状態である場合、ＮＯＲゲート回路１２１の出力信号が論理“０”になり、トランジスタＱ１１がオフする。

それにより、電源端子Ｖ２２から抵抗Ｒ１２を通してコンデンサ１２２が充電される。この場合、抵抗Ｒ１２の値およびコンデンサ１２２の値により決まる時定数でノードＮ１１の電位が徐々に上昇し、トランジスタＱ１２のベース・エミッタ間電圧が小さくなる。トランジスタＱ１２のベース・エミッタ間電圧がしきい値よりも小さくなると、トランジスタＱ１２がオフする。その結果、ノードＮ１２が接地電位となり、ノードＮ１２からローレベルの異常検出信号ＳＳが出力される。

本実施の形態では、コンデンサ１２２の充電が開始されてからトランジスタＱ１２がオフするまでの時間（以下、充電継続時間と呼ぶ）が、１フィールド期間（１６．６７ｍｓ）となるように、抵抗Ｒ１２の値およびコンデンサ１２２の値が設定される。

走査ＩＣ１００が正常に動作している場合、図７に示したように、各サブフィールドの維持期間には、トランジスタＱ１がオフし、トランジスタＱ２がオンする。そのため、１フィールド期間内において、少なくともサブフィールドの回数は、制御信号ＯＣ１が論理“１”になるとともに制御信号ＯＣ２が論理“０”になる（図１２の“ＡＬＬ−Ｌ”の状態）。

それにより、１フィールド期間内に少なくともサブフィールドの回数はトランジスタＱ１１がオンし、コンデンサ１２２が放電される。したがって、ローレベルの異常検出信号ＳＳが出力されない。

一方、走査ＩＣ１００の異常動作により１フィールド期間にわたって論理“１”の制御信号ＯＣ１および論理“１”の制御信号ＯＣ２が論理回路１１０に与えられた場合には、トランジスタＱ１がオンで固定され、トランジスタＱ２がオフで固定される。この場合、コンデンサ１２２が放電されないため、ノードＮ１１の電位が上昇してトランジスタＱ１２がオフする。その結果、ローレベルの異常検出信号ＳＳが出力される。

本実施の形態では、複数の検出回路１１０のいずれかからローレベルの異常検出信号ＳＳが出力されると、それに応答して電源回路の動作が一時的に停止される。それにより、保護抵抗Ｒ１（図５）に長時間にわたって電流が流れることが防止され、保護抵抗Ｒ１の異常な発熱が防止される。走査ＩＣ１００の異常動作は一時的な場合が多いため、電源回路を一時的にオフするとともにプラズマディスプレイ装置をリセットすることにより、走査ＩＣ１００を正常動作に戻すことができる。

（１−７−２）検出回路の他の構成
次に、検出回路の他の構成について説明する。図１４は、検出回路の他の構成を示す回路図である。なお、図１４においては、レベルシフト回路１１１の図示が省略される。図１４に示される検出回路１３０は、ＡＮＤゲート回路１３１，１３２、インバータＩＮｂ、抵抗Ｒ１５〜Ｒ１８、コンデンサ１３３およびＮＰＮバイポーラトランジスタ（以下、トランジスタと略記する）Ｑ１３，Ｑ１４を含む。

ＡＮＤゲート回路１３１の一方の入力端子には制御信号ＯＣ１が与えられ、他方の入力端子には制御信号ＯＣ２が与えられる。インバータＩＮｂの入力端子には制御信号ＯＣ２が与えられる。ＡＮＤゲート回路１３２の一方の入力端子には制御信号ＯＣ１が与えられ、他方の入力端子にはインバータＩＮｂの出力信号が与えられる。

ＡＮＤゲート回路１３１の出力端子は抵抗Ｒ１５を介してノードＮ１３に接続される。ＡＮＤゲート回路１３２の出力端子は抵抗Ｒ１６を介してトランジスタＱ１３のベースに接続される。トランジスタＱ１３のコレクタはノードＮ１３に接続され、エミッタは接地端子Ｇ１２に接続される。ノードＮ１３は抵抗Ｒ１７を介してトランジスタＱ１４のベースに接続される。また、ノードＮ１３と接地端子Ｇ１２との間にはコンデンサ１３３が接続される。

トランジスタＱ１４のコレクタはノードＮ１４に接続され、エミッタは接地端子Ｇ１２に接続される。例えば５Ｖの電圧を受ける電源端子Ｖ２４とノードＮ１４との間に抵抗Ｒ１８が接続される。ノードＮ１４からローレベルの異常検出信号ＳＳが出力される。

制御信号ＯＣ１が論理“１”であり、制御信号ＯＣ２が論理“０”である場合には（図１２の“ＡＬＬ−Ｌ”の状態）、ＡＮＤゲート回路１３１の出力信号は論理“０”になり、ＡＮＤゲート回路１３２の出力信号は論理“１”になる。この場合、トランジスタＱ１３がオンし、コンデンサ１３３がトランジスタＱ１３を通して放電される。それにより、ノードＮ１３がほぼ接地電位となる。

この場合、トランジスタＱ１４のベース・エミッタ間電圧が小さくなる。トランジスタＱ１４のベース・エミッタ間電圧がしきい値よりも小さくなると、トランジスタＱ１４がオフする。その結果、ノードＮ１４の電位が高くなり、ノードＮ１４からローレベルの異常検出信号ＳＳが出力されない。

制御信号ＯＣ１が論理“１”であり、制御信号ＯＣ２が論理“１”である場合には（図１２の“ＡＬＬ−Ｈ”の状態）、ＡＮＤゲート回路１３１の出力信号は論理“１”になり、ＡＮＤゲート回路１３２の出力信号は論理“０”になる。この場合、トランジスタＱ１３がオフするとともに、ＡＮＤゲート回路１３１の出力端子から抵抗Ｒ１５を通してコンデンサ１３３が充電される。

この場合、抵抗Ｒ１５の値およびコンデンサ１３３の値により決まる時定数でノードＮ１３の電位が徐々に上昇し、トランジスタＱ１４のベース・エミッタ間電圧が大きくなる。トランジスタＱ１４のベース・エミッタ間電圧がしきい値以上になると、トランジスタＱ１４がオンする。その結果、ノードＮ１４がほぼ接地電位となり、ノードＮ１４からローレベルの異常検出信号ＳＳが出力される。

制御信号ＯＣ１，ＯＣ２の論理が上記以外の場合、すなわち、トランジスタＱ１，Ｑ２の制御状態が図１２の“高インピーダンス”または“データ”の状態である場合、ＡＮＤゲート回路１３１，１３２の出力信号がともに論理“０”になる。この場合、コンデンサ１３３の充電および放電が行われない。

本実施の形態では、コンデンサ１３３の充電が開始されてからトランジスタＱ１４がオフするまでの時間（充電継続時間）が、１フィールド期間（１６．６７ｍｓ）となるように、抵抗Ｒ１５の値およびコンデンサ１３３の値が設定される。

上記のように、走査ＩＣ１００が正常に動作している場合、１フィールド期間内に少なくともサブフィールドの回数は制御信号ＯＣ１が論理“１”になるとともに制御信号ＯＣ２が論理“０”になる。そのため、１フィールド期間内に少なくともサブフィールドの回数はトランジスタＱ１３がオンし、コンデンサ１３３が放電される。したがって、ローレベルの異常検出信号ＳＳが出力されない。

一方、走査ＩＣ１００の異常動作により１フィールド期間にわたって論理“１”の制御信号ＯＣ１および論理“１”の制御信号ＯＣ２が論理回路１１０に与えられた場合には、トランジスタＱ１がオンで固定され、トランジスタＱ２がオフで固定される。この場合、コンデンサ１３３が放電されないため、ノードＮ１３の電位が上昇してトランジスタＱ１４がオンする。その結果、ローレベルの異常検出信号ＳＳが出力される。

上記の検出回路１２０（図１３）を用いた場合と同様に、複数の検出回路１３０のいずれかからローレベルの異常検出信号ＳＳが出力されると、それに応答して電源回路の動作が一時的に停止される。それにより、保護抵抗Ｒ１（図５）に長時間にわたって電流が流れることが防止され、保護抵抗Ｒ１の異常な発熱が防止される。

なお、図１３および図１４に示した検出回路１２０，１３０は、走査ＩＣ１００の内部および外部のいずれに設けることも可能である。検出回路１２０，１３０を走査ＩＣ１００の外部に設ける場合には、走査ＩＣ１００の分解または設計変更を行うことなく、検出回路１２０，１３０の取り付けまたは取り外し等が可能となる。したがって、検出回路１２０，１３０の取り付けまたは取り外しのためのコストおよび作業時間を削減することができる。

（１−８）検出回路のさらに他の構成
次に、検出回路のさらに他の構成について説明する。図１５は、検出回路のさらに他の構成を示す回路図である。なお、図１５の検出回路１４０は、走査ＩＣ１００内に形成されてもよい。

検出回路１４０は、ＮＰＮバイポーラトランジスタ（以下、トランジスタと略記する）Ｑ１５、ＮＰＮバイポーラトランジスタ（以下、トランジスタと略記する）Ｑ１６、抵抗Ｒ１９〜Ｒ２１およびコンデンサ１４１を含む。

トランジスタＱ１５のベースは論理回路１１０の他方の出力端子に抵抗Ｒ１９を介して接続される。トランジスタＱ１５のコレクタはノードＮ１５に接続され、エミッタはノードＮ１に接続される。ノードＮ１５とノードＮ１との間にはコンデンサ１４１が接続される。

ノードＮ１６は電源端子Ｖ２１に接続される。ノードＮ１５とノードＮ１６との間には抵抗Ｒ２０が接続される。ノードＮ１５はトランジスタＱ１６のベースに接続される。トランジスタＱ１６のエミッタはノードＮ１６に接続され、コレクタはノードＮ１７に接続される。ノードＮ１７とノードＮ１との間には抵抗Ｒ２１が接続される。ノードＮ１７からローレベルの異常検出信号ＳＳが出力される。

トランジスタＱ１５のベースには、制御信号ＳＬが与えられる。制御信号ＳＬがハイレベルである場合には、トランジスタＱ１５がオンする。それにより、トランジスタＱ１５を通してコンデンサ１４１が放電される。したがって、ノードＮ１５がほぼ接地電位になる。

この場合、トランジスタＱ１６のベース・エミッタ間電圧が十分に大きくなる。それにより、トランジスタＱ１６がオンする。その結果、ノードＮ１７の電位が高くなり、ノードＮ１７からローレベルの異常検出信号ＳＳが出力されない。

制御信号ＳＬがローレベルである場合、トランジスタＱ１５がオフする。それにより、電源端子Ｖ２１から抵抗Ｒ２０を通してコンデンサ１４１が充電される。この場合、抵抗Ｒ２０の値およびコンデンサ１４１の値により決まる時定数でノードＮ１５の電位が上昇し、トランジスタＱ１６のベース・エミッタ間電圧が小さくなる。トランジスタＱ１６のベース・エミッタ間電圧がしきい値よりも小さくなると、トランジスタＱ１６がオフする。その結果、ノードＮ１７が接地電位となり、ノードＮ１７からローレベルの異常検出信号ＳＳが出力される。

本実施の形態では、コンデンサ１４１の充電が開始されてからトランジスタＱ１６がオフするまでの時間（充電継続時間）が、１フィールド期間（１６．６７ｍｓ）となるように、抵抗Ｒ２０の値およびコンデンサ１４１の値が設定される。

上記のように、走査ＩＣ１００が正常に動作している場合、各サブフィールドの維持期間において、トランジスタＱ１がオフし、トランジスタＱ２がオンする。そのため、１フィールド期間内に少なくともサブフィールドの回数はトランジスタＱ１５がオンし、コンデンサ１４１が放電される。したがって、ローレベルの異常検出信号ＳＳが出力されない。

一方、走査ＩＣ１００の異常動作により１フィールド期間にわたってトランジスタＱ１がオンで固定され、トランジスタＱ２がオフで固定される場合には、コンデンサ１２２が放電されないため、ノードＮ１５の電位が上昇してトランジスタＱ１６がオフする。その結果、ローレベルの異常検出信号ＳＳが出力される。

上記の検出回路１２０（図１３）を用いた場合と同様に、複数の検出回路１４０のいずれかからローレベルの異常検出信号ＳＳが出力されると、それに応答して電源回路の動作が一時的に停止される。それにより、保護抵抗Ｒ１（図５）に長時間にわたって電流が流れることが防止され、保護抵抗Ｒ１の異常な発熱が防止される。

（１−９）電源異常検出回路
上記実施の形態の検出回路１２０，１３０，１４０による異常検出信号ＳＳは、直流電源２００（図５）の電圧異常を検出する電圧異常検出回路による異常検出信号と共用することができる。

図１６は異常検出信号が共用された検出回路および電圧異常検出回路の構成を示すブロック図である。また、図１７は電圧異常検出回路の構成を示す回路図である。図１６および図１７においては、検出回路１２０（図１３参照）を用いた場合の構成が示される。

図１６に示すように、ノードＮ１とノードＮ３との間に電圧異常検出回路５００が接続される。検出回路１２０のノードＮ１２から出力される異常検出信号ＳＳは電圧異常検出回路５００に与えられる。電圧異常検出回路５００のノードＮＥから異常検出信号ＳＯＳａが出力される。なお、図１６には、複数の走査ＩＣ１００のうちの１つの走査ＩＣ１００、および複数の検出回路１２０のうちの１つの検出回路１２０のみが示される。

図１７に示すように、電圧異常検出回路５００は、抵抗Ｒ５１〜Ｒ５９、ＮＡＮＤゲート回路５０１、コンデンサＣ５１，Ｃ５２、ツェナーダイオードＺＤ５１、ダイオードＤ５１，Ｄ５２、コンパレータＣＰ１，ＣＰ２およびフォトカプラＰＨを含む。

ＮＡＮＤゲート回路５０１の入力端子には複数の検出回路１２０のノードＮ１２が接続される。ＮＡＮＤゲート回路５０１の出力端子はノードＮ３１に接続される。抵抗Ｒ５１〜Ｒ５３はノードＮ３とノードＮ３１との間に直列に接続され、抵抗Ｒ５４はノードＮ３１とノードＮ１との間に接続される。コンデンサＣ５１はノードＮ３１とノードＮ１との間に接続される。抵抗Ｒ５５はノードＮ３２とノードＮ３３との間に接続され、抵抗Ｒ５６はノードＮ３３とノードＮ３４との間に接続される。ツェナーダイオードＺＤ５１はノードＮ３４とノードＮ１との間に接続される。

コンパレータＣＰ１の一方の入力端子はノードＮ３３に接続され、他方の入力端子はノードＮ３１に接続される。コンパレータＣＰ２の一方の入力端子はノードＮ３１に接続され、他方の入力端子はノードＮ３４に接続される。コンパレータＣＰ１，ＣＰ２の出力端子はノードＮ３５に接続される。抵抗Ｒ５７およびフォトカプラＰＨの発光ダイオードはノードＮ３２とノードＮ３５との間に直列に接続される。コンデンサＣ５２はノードＮ３５とノードＮ１との間に接続される。

フォトカプラＰＨのフォトトランジスタは電圧Ｖｄｄを受ける電源端子Ｖ２５とノードＮ３６との間に接続される。抵抗Ｒ５８はノードＮ３６と接地端子との間に接続され、抵抗Ｒ５９およびダイオードＤ５２はノードＮ３６とノードＮＥとの間に直列に接続される。

上記のように、ノードＮ３の電位ＶｓｃｎＦは、ノードＮ１の電位ＶＦＧＮＤよりも電圧Ｖｓｃｎだけ高い電位（ＶＦＧＮＤ＋Ｖｓｃｎ）である。また、ノードＮ３２の電位ＶｚＦは（ＶＦＧＮＤ＋Ｖｚ）である。ここで、Ｖｚは一定電圧である。ノードＮ３３の電位ＶａはノードＮ３４の電位Ｖｂよりも高い。

直流電源２００により保持される電圧Ｖｓｃｎが正常範囲内にある場合には、ノードＮ３１の電位は、ノードＮ３４の電位Ｖｂよりも高く、ノードＮ３３の電位Ｖａよりも低い。それにより、コンパレータＣＰ１，ＣＰ２の出力端子の電位はハイレベルとなる。この場合、フォトカプラＰＨの発光ダイオードに電流が流れず、発光ダイオードは発光しない。したがって、フォトカプラＰＨのフォトトランジスタはオンしない。その結果、ノードＮ３６の電位は低く、ノードＮＥの電位はローレベルとなっている。

一方、直流電源２００により保持される電圧Ｖｓｃｎが正常範囲の上限値よりも高くなると、ノードＮ３１の電位はノードＮ３３の電位Ｖａよりも高くなる。それにより、コンパレータＣＰ１の出力端子の電位はローレベルとなる。この場合、フォトカプラＰＨの発光ダイオードに電流が流れ、発光ダイオードが発光する。したがって、フォトカプラＰＨのフォトトランジスタがオンする。その結果、ノードＮ３６の電位が高くなり、ノードＮＥからハイレベルの異常検出信号ＳＯＳａが出力される。

また、直流電源２００により発生される電圧Ｖｓｃｎが正常範囲の下限値よりも低くなると、ノードＮ３１の電位はノードＮ３４の電位Ｖｂよりも低くなる。それにより、コンパレータＣＰ２の出力端子の電位はローレベルとなる。この場合、フォトカプラＰＨの発光ダイオードに電流が流れ、発光ダイオードが発光する。したがって、フォトカプラＰＨのフォトトランジスタがオンする。その結果、ノードＮ３６の電位が高くなり、ノードＮＥからハイレベルの異常検出信号ＳＯＳａが出力される。

さらに、複数の検出回路１２０のいずれかからローレベルの異常検出信号ＳＳが出力されると、ＮＡＮＤゲート回路５０１の出力信号がハイレベルになり、ノードＮ３１の電位はノードＮ３３の電位Ｖａよりも高くなる。それにより、コンパレータＣＰ１の出力端子の電位はローレベルとなる。この場合、フォトカプラＰＨの発光ダイオードに電流が流れ、発光ダイオードが発光する。したがって、フォトカプラＰＨのフォトトランジスタがオンする。その結果、ノードＮ３６の電位が高くなり、ノードＮＥからハイレベルの異常検出信号ＳＯＳａが出力される。

このようにして、検出回路１２０の異常検出信号ＳＳと電圧異常検出回路５００の異常検出信号ＳＯＳａとを共用することができる。それにより、部品点数および組み立て工数が低減される。その結果、プラズマディスプレイ装置の低コスト化が可能となる。

なお、検出回路１２０の代わりに検出回路１３０，１４０を用いた場合にも、上記同様に異常検出信号ＳＳと異常検出信号ＳＯＳａとを共用することができる。したがって、プラズマディスプレイ装置の低コスト化が可能となる。

（１−１０）変形例
上記実施の形態では、１つのスイッチ回路１０１に対応して１つの論理回路１１０が設けられるが、これに限らず、複数（例えば６０〜７０個）のスイッチ回路１０１に対応して共通の１つの論理回路１１０が設けられてもよい。その場合、複数のスイッチ回路１０１にそれぞれ制御信号ＳＨ，ＳＬを出力するために、共通の論理回路１２０，１３０にさらに他の制御信号が与えられる。

また、上記実施の形態では、複数の論理回路１１０の各々に対応するように複数の検出回路１２０，１３０が設けられるが、これに限らず、複数の論理回路１１０に共通の検出回路１２０，１３０が設けられてもよい。

ただし、ノイズまたは配線のショート等により、複数の論理回路１１０のうち一部の論理回路１１０に誤った制御信号ＯＣ１，ＯＣ２が与えられる場合がある。したがって、複数の論理回路１１０の各々に対応するように複数の検出回路１２０，１３０を設けてもよい。

また、上記実施の形態の検出回路１２０，１３０，１４０においては、１フィールド期間にわたってトランジスタＱ１，Ｑ２の制御状態が“ＡＬＬ−Ｌ”にならない場合に異常検出信号ＳＳが出力される。しかしながら、異常検出信号ＳＳの出力タイミングは、これに限定されない。

上記のように、走査ＩＣ１００が正常に動作していれば、各サブフィールドにおいて少なくとも１回はトランジスタＱ１，Ｑ２の制御状態が“ＡＬＬ−Ｌ”になる。したがって、１サブフィールド期間にわたってトランジスタＱ１，Ｑ２の制御状態が“ＡＬＬ−Ｌ”にならない場合に異常検出信号ＳＳが出力されてもよい。具体的には、検出回路１２０，１３０，１４０において充電継続時間が最長の１サブフィールド期間になるように、抵抗Ｒ１２，Ｒ１５，Ｒ２０の値およびコンデンサ１２２，１３３，１４１の値により決まる時定数が設定される。

例えば、１フィールド期間といった短い時間では走査ＩＣ１００の異常動作による保護抵抗Ｒ１の発熱が問題とならない場合には、例えば数秒〜数分間にわたってトランジスタＱ１，Ｑ２の制御状態が“ＡＬＬ−Ｌ”にならない場合に異常検出信号ＳＳが出力されてもよい。

また、上記実施の形態では、走査ＩＣ１００の異常動作時にローレベルの異常検出信号ＳＳが出力されるように検出回路１２０，１３０，１４０が構成されるが、逆に、異常動作時にハイレベルの異常検出信号ＳＳが出力されるように検出回路１２０，１３０，１４０が構成されてもよい。

（２）第２の実施の形態
次に、本発明の第２の実施の形態に係るプラズマディスプレイ装置について、上記第１の実施の形態に係るプラズマディスプレイ装置と異なる点を説明する。

（２−１）プラズマディスプレイ装置の構成
図１８は、第２の実施の形態に係るプラズマディスプレイ装置の回路ブロック図である。図１８に示すように、本実施の形態に係るプラズマディスプレイ装置は、図３の走査電極駆動回路５３の代わりに走査電極駆動回路５３ａを備える。また、走査電極駆動回路５３ａには、制御信号監視回路６０が接続される。制御信号監視回路６０は、タイミング発生回路５５から走査電極駆動回路５３ａに所定の制御信号が適切に伝送されているか否かを監視し、その結果に応じた検出信号をタイミング発生回路５５に与える。制御信号監視回路６０の詳細については後述する。

（２−２）走査電極駆動回路の構成
図１９は、本発明の実施の形態に係るプラズマディスプレイ装置の走査電極駆動回路５３ａの構成を示す回路図である。図１９に示すように、走査電極駆動回路５３ａは、初期化電圧発生部４１、維持パルス発生部４２および走査パルス発生部４３を備える。

走査パルス発生部４３は、スイッチ４４、電源Ｅ４３、スイッチング素子ＱＨ１〜ＱＨｎおよびスイッチング素子ＱＬ１〜ＱＬｎを含む。

ノードＮ４１と負の電圧（−Ｖａ）を受ける電源端子Ｖ３１との間にスイッチ４４が接続される。スイッチ４４がオンすることによりノードＮ４１が電源端子Ｖ３１に接続される。

電源Ｅ４３は、ノードＮ４１とノードＮ４２との間に接続される。走査電極ＳＣ１〜ＳＣｎとノードＮ４２との間にスイッチング素子ＱＨ１〜ＱＨｎがそれぞれ接続され、走査電極ＳＣ１〜ＳＣｎとノードＮ４２との間にスイッチング素子ＱＬ１〜ＱＬｎがそれぞれ接続される。

なお、スイッチング素子ＱＨ１〜ＱＨｎは、上記第１の実施の形態におけるトランジスタＱ１に相当し、スイッチング素子ＱＬ１〜ＱＬｎは、上記第１の実施の形態におけるトランジスタＱ２に相当する。

スイッチング素子ＱＨ１〜ＱＨｎがオンすることにより、走査電極ＳＣ１〜ＳＣｎに電源Ｅ４３の高圧側の電圧が印加される。スイッチング素子ＱＬ１〜ＱＬｎがオンすることにより、走査電極ＳＣ１〜ＳＣｎに電源Ｅ４３の低圧側の電圧が印加される。

スイッチング素子ＱＨ１〜ＱＨｎおよびスイッチング素子ＱＬ１〜ＱＬｎは、複数の走査ＩＣを構成する。例えば、スイッチング素子ＱＨ１〜ＱＨｎのうちの６４個分およびスイッチング素子ＱＬ１〜ＱＬｎのうちの６４個分が１つのモノリシックＩＣとして集積され、１つの走査ＩＣが構成される。ｎ＝７６８である場合、１２個の走査ＩＣが設けられ、その１２個の走査ＩＣにより走査電極ＳＣ１〜ＳＣ７６８が駆動される。以下、必要に応じて、ｎ＝７６８である場合に設けられる１２個の走査ＩＣをそれぞれ走査ＩＣ１，走査ＩＣ２，・・・，走査ＩＣ１２と表記する。

このように、スイッチング素子ＱＨ１〜ＱＨｎ，ＱＬ１〜ＱＬｎのうちの複数個分を１つの走査ＩＣとして集積することにより、走査電極駆動回路５３ａをコンパクト化することができる。また、走査ＩＣの実装面積が小さくなり、低コスト化が可能となる。

初期化電圧発生部４１および維持パルス発生部４２は、走査パルス発生部４３のノードＮ４１に接続される。

初期化期間において、初期化電圧発生部４１は、走査パルス発生部４３のノードＮ４１の電位（以下、基準電位Ａと呼ぶ）をランプ状に上昇または降下させる駆動電圧波形を発生する。このとき、走査パルス発生部４３のスイッチング素子ＱＨ１〜ＱＨｎがオフし、スイッチング素子ＱＬ１〜ＱＬｎがオンすることにより、スイッチング素子ＱＬ１〜ＱＬｎを経由して駆動電圧波形が走査電極ＳＣ１〜ＳＣｎに印加される。

また、スイッチング素子ＱＨ１〜ＱＨｎがオンし、スイッチング素子ＱＬ１〜ＱＬｎがオフすることにより、電源Ｅ４３の電圧が重畳された駆動電圧波形がスイッチング素子ＱＨ１〜ＱＨｎを経由して走査電極ＳＣ１〜ＳＣｎに印加される。

なお、初期化電圧発生部４１は、図５のトランジスタＱ３，Ｑ４，Ｑ６〜Ｑ８および電源端子Ｖ１１，Ｖ１３に相当する。

維持期間において、維持パルス発生部４２は、基準電位ＡをＶｓｕｓ（図４参照）と接地電位とに交互に変化させる維持パルスを発生する。このとき、走査パルス発生部４３のスイッチング素子ＱＨ１〜ＱＨｎがオフし、スイッチング素子ＱＬ１〜ＱＬｎがオンすることにより、スイッチング素子ＱＬ１〜ＱＬｎを経由して各走査電極ＳＣ１〜ＳＣｎに維持パルスが印加される。

なお、維持パルス発生部４２は、図５のトランジスタＱ６〜Ｑ８、電源端子Ｖ１３および回収回路４００に相当する。

このように、走査電極ＳＣ１〜ＳＣｎには、走査ＩＣを経由して種々の駆動電圧波形が印加される。特に、維持期間においては、輝度重みに応じた数の維持パルスが各走査ＩＣを介して走査電極ＳＣ１〜ＳＣｎに印加される。このとき、各走査ＩＣには、対応する放電セルの維持放電に伴う大きな維持放電電流が流れる。そのため、維持パルス発生部４２からスイッチング素子ＱＬ１〜ＱＬｎを経由して走査電極ＳＣ１〜ＳＣｎに至る経路のインピーダンスが極力小さくなるように、走査パルス発生部４３の回路が設計される。

（２−３）走査ＩＣの詳細
図２０は、本発明の実施の形態における走査ＩＣの詳細を示す回路ブロック図である。図２０には、スイッチング素子ＱＨ１〜ＱＨ６４，ＱＬ１〜ＱＬ６４を含む走査ＩＣ１が示される。

図２０に示すように、走査ＩＣ１は、スイッチング素子ＱＨ１〜ＱＨ６４，ＱＬ１〜ＱＬ６４に加えて、スイッチング素子ＱＨ１〜ＱＨ６４，ＱＬ１〜ＱＬ６４を制御するためのスイッチング素子制御部５７を含む。スイッチング素子制御部５７は、スイッチング素子ＱＨ１〜ＱＨ６４，ＱＬ１〜ＱＬ６４にそれぞれ対応する出力制御部ＲＧ１〜ＲＧ６４、およびシフトレジスタＳＲを有する。

シフトレジスタＳＲは、データ入力端子ＤＴｉｎ、クロック入力端子ＣＫｉｎ、出力端子Ｏ１〜Ｏ６４およびデータ出力端子ＤＴｏｕｔを有する。データ入力端子ＤＴｉｎには制御信号ＤＴが入力され、クロック入力端子ＣＫｉｎにはクロック信号ＣＫが入力される。また、出力端子Ｏ１〜Ｏ６４から制御信号ＯＳがそれぞれ出力され、データ出力端子ＤＴｏｕｔから伝達信号ＤＴａが出力される。

本例において、制御信号ＤＴ、クロック信号、制御信号ＯＳおよび伝達信号ＤＴａは、ハイレベルおよびローレベルに変化する２値データである。なお、制御信号ＤＴおよびクロック信号ＣＫは、図１８のタイミング発生回路５５により発生されるタイミング信号に含まれる。

シフトレジスタＳＲは、６４個の２値データを記憶する。それらの２値データが、制御信号ＯＳとして出力端子Ｏ１〜Ｏ６４からそれぞれ出力され、出力制御部ＲＧ１〜ＲＧ６４に与えられる。また、クロック入力端子ＣＫｉｎに例えば正のパルスがクロック信号ＣＫとして入力される毎に、シフトレジスタＳＲに記憶される６４個の２値データが１つずつ制御信号ＤＴとして入力された２値データに更新される。

出力制御部ＲＧ１〜ＲＧ６４には、上記の制御信号ＯＳ１〜ＯＳ６４が入力されるとともに、制御信号Ｃ１，Ｃ２が入力される。制御信号Ｃ１，Ｃ２は、ハイレベルおよびローレベルに変化する。なお、制御信号Ｃ１，Ｃ２は、上記第１の実施の形態における制御信号ＯＣ１，ＯＣ２に相当し、図１８のタイミング発生回路５５により発生されるタイミング信号に含まれる。

出力制御部ＲＧ１〜ＲＧ６４は、制御信号ＯＳ１〜ＯＳ６４および制御信号Ｃ１，Ｃ２に応じて、対応するスイッチング素子ＱＨ１〜ＱＨ６４，ＱＬ１〜ＱＬ６４のオンオフをそれぞれ制御する。

走査ＩＣ２〜ＩＣ１２の構成は走査ＩＣ１の構成と同様である。すなわち、走査ＩＣ２〜ＩＣ１２には、スイッチング素子ＱＨ６５〜ＱＨ７６８，ＱＬ６５〜ＱＬ７６８に対応する出力制御部ＲＧ６５〜ＲＧ７６８、およびシフトレジスタＳＲがそれぞれ設けられる。

書込み期間において、走査パルスの基となる２値データのパルス（例えば負のパルス）が、走査ＩＣ１のシフトレジスタＳＲのデータ入力端子ＤＴｉｎに制御信号ＤＴとして入力される。そして、クロック入力端子ＣＫｉｎに連続的に正のパルスがクロック信号ＣＫとして入力される。それにより、データ入力端子ＤＴｉｎに制御信号ＤＴとして入力されたパルスが、出力制御部ＲＧ１〜ＲＧ６４に順次制御信号ＯＳとして出力される。

出力制御部ＲＧ１〜ＲＧ６４の全てにパルスが出力されると、同様のパルスがデータ出力端子ＤＴｏｕｔから伝達信号ＤＴａとして出力される。データ出力端子ＤＴｏｕｔから出力された伝達信号ＤＴａは、次の走査ＩＣ（例えば走査ＩＣ２）のデータ入力端子ＤＴｉｎに入力される。

このようにして、走査ＩＣｉ（ｉ＝１〜１１）のデータ出力端子ＤＴｏｕｔから出力された伝達信号ＤＴａが、次の走査ＩＣ（ｉ＋１）のデータ入力端子ＤＴｉｎに入力される。それにより、出力制御部ＲＧ１〜ＲＧ７６８に順次走査パルスの基となるパルスが与えられる。

図２１は、制御信号Ｃ１，Ｃ２とスイッチング素子ＱＨ１〜ＱＨｎ，ＱＬ１〜ＱＬｎの制御状態との関係を示す図である。スイッチング素子ＱＨ１〜ＱＨｎ，ＱＬ１〜ＱＬｎのオンオフは、タイミング発生回路５５からの制御信号Ｃ１，Ｃ２およびシフトレジスタＳＲからの制御信号ＯＳに応じて出力制御部ＲＧ１〜ＲＧｎにより制御される。以下の説明では、ローレベルを「Ｌ」と略記し、ハイレベルを「Ｈ」と略記する。

図２１に示すように、制御信号Ｃ１，Ｃ２がともに「Ｌ」である場合、シフトレジスタＳＲからの制御信号ＯＳにかかわらず、スイッチング素子ＱＨ１〜ＱＨｎ，ＱＬ１〜ＱＬｎがオフし、全ての走査ＩＣが高インピーダンス状態になる。

制御信号Ｃ１が「Ｌ」であり、制御信号Ｃ２が「Ｈ」である場合、シフトレジスタＳＲからの制御信号ＯＳに応じてスイッチング素子ＱＨ１〜ＱＨｎ，ＱＬ１〜ＱＬｎが制御される（図４の“データ”の状態）。

具体的には、シフトレジスタＳＲの出力端子Ｏｊ（ｊ＝１〜ｎ）から出力される制御信号ＯＳが「Ｈ」であると、対応するスイッチング素子ＱＨｊがオンし、対応するスイッチング素子ＱＬｊがオフする。また、シフトレジスタＳＲの出力端子Ｏｊから出力される制御信号ＯＳが「Ｌ」であると、対応するスイッチング素子ＱＨｊがオフし、対応するスイッチング素子ＱＬｊがオンする。

制御信号Ｃ１が「Ｈ」であり、制御信号Ｃ２が「Ｌ」である場合、シフトレジスタＳＲからの制御信号ＯＳにかかわらず、スイッチング素子ＱＨ１〜ＱＨｎがオフし、スイッチング素子ＱＬ１〜ＱＬｎがオンする（図４の“ＡＬＬ−Ｌ”の状態）。

また、制御信号Ｃ１，Ｃ２がともに「Ｈ」である場合、シフトレジスタＳＲからの制御信号ＯＳにかかわらず、スイッチング素子ＱＨ１〜ＱＨｎがオンし、スイッチング素子ＱＬ１〜ＱＬｎがオフする（図４の“ＡＬＬ−Ｈ”の状態）。

例えば、所定のサブフィールドにおいて、初期化期間の前半部には、制御信号Ｃ１，Ｃ２がともに「Ｈ」となる。それにより、スイッチング素子ＱＨ１〜ＱＨｎがオンし、スイッチング素子ＱＬ１〜ＱＬｎがオフする。その状態で、初期化電圧発生部４１により上昇するランプ電圧が発生される。この場合、電源Ｅ４３の電圧が重畳された上昇するランプ電圧が、スイッチング素子ＱＨ１〜ＱＨｎを経由して走査電極ＳＣ１〜ＳＣｎに印加される。

初期化期間の後半部には、例えば制御信号Ｃ１が「Ｈ」となり、制御信号Ｃ２が「Ｌ」となる。それにより、スイッチング素子ＱＨ１〜ＱＨｎがオフし、スイッチング素子ＱＬ１〜ＱＬｎがオンする。その状態で、初期化電圧発生部４１により下降するランプ電圧が発生される。この場合、下降するランプ電圧がスイッチング素子ＱＬ１〜ＱＬｎを経由して走査電極ＳＣ１〜ＳＣｎに印加される。

初期化期間におけるスイッチング素子ＱＨ１〜ＱＨｎ，ＱＬ１〜ＱＬｎの制御方法は、上記の例に限定されない。例えば、初期化期間の前半部においても、制御信号Ｃ１が「Ｈ」となるとともに制御信号Ｃ２が「Ｌ」となり、初期化電圧発生部４１により発生された上昇するランプ電圧がスイッチング素子ＱＬ１〜ＱＬｎを経由して走査電極ＳＣ１〜ＳＣｎに印加されてもよい。

書込み期間では、制御信号Ｃ１が「Ｌ」となり、制御信号Ｃ２が「Ｈ」となる。そのため、スイッチング素子ＱＨ１〜ＱＨｎ，ＱＬ１〜ＱＬｎがシフトレジスタＳＲからの制御信号ＯＳに応じて制御される。

書込み期間の開始前には、各シフトレジスタＳＲに記憶される全ての２値データが「Ｈ」である。その状態で、書込み期間の開始時に、走査ＩＣ１のシフトレジスタＳＲのデータ入力端子ＤＴｉｎに「Ｌ」のパルスが制御信号ＤＴとして入力される。さらに、クロック入力端子ＣＫｉｎに例えば「Ｈ」のパルスがクロック信号ＣＫとして連続的に入力される。

この場合、シフトレジスタＳＲの出力Ｏ１〜Ｏｎから「Ｌ」のパルスが順次出力され、出力制御部ＲＧ１〜ＲＧｎに与えられる。それにより、スイッチング素子ＱＨ１〜ＱＨｎが順次オフし、ＱＬ１〜ＱＬｎが順次オンする。その結果、走査電極ＳＣ１〜ＳＣｎに負の走査パルスが順次印加される。

維持期間では、制御信号Ｃ１が「Ｈ」となり、制御信号Ｃ２が「Ｌ」となる。それにより、スイッチング素子ＱＨ１〜ＱＨｎがオフし、スイッチング素子ＱＬ１〜ＱＬｎがオンする。その状態で、維持パルス発生部４２により維持パルスが発生される。この場合、維持パルスがスイッチング素子ＱＬ１〜ＱＬｎを経由して走査電極ＳＣ１〜ＳＣｎに印加される。

なお、上記のように、維持パルス発生部４２からスイッチング素子ＱＬ１〜ＱＬｎを経由して走査電極ＳＣ１〜ＳＣｎに至る経路は、維持放電に伴う大きな維持放電電流を流すことができるように設計されている。一方、それ以外の経路は、大きな放電電流を流すことができるように設計されていない。そのため、例えばスイッチング素子ＱＨ１〜ＱＨｎを経由して大きな維持放電電流が流れ続けると、部品の破壊等が発生するおそれがある。

本実施の形態では、このような異常動作が発生した場合に、走査電極駆動回路５３ａおよび維持電極駆動回路５４の動作が停止する。それにより、部品の破壊等が未然に防止される。詳細については後述する。

なお、制御信号Ｃ１，Ｃ２をともに「Ｌ」とする高インピーダンス状態は、スイッチング素子ＱＨ１〜ＱＨｎ，ＱＬ１〜ＱＬｎの切り替え時等、放電電流等の大きな電流が流れないタイミングで適宜使用することができる。

（２−４）プラズマディスプレイ装置の構造
図２２は、本発明の実施の形態におけるプラズマディスプレイ装置の構造を示す分解斜視図である。図２２に示すように、プラズマディスプレイ装置は、パネル１０、シャーシ６１、熱伝導シート６２、回路ブロック６３、前面枠６５およびバックカバー６６を備える。

パネル１０は、シャーシ６１によって保持される。パネル１０で発生した熱は、熱伝導シート６２を介してシャーシ６１に伝達される。また、熱伝導シート６２によりパネル１０とシャーシ６１とが接着される。回路ブロック６３は、図１８に示した走査電極駆動回路５３ａ、維持電極駆動回路５４、タイミング発生回路５５および図示しない電源回路等が実装される回路基板を含み、パネル１０を駆動する。パネル１０、シャーシ６１、熱伝導シート６２および回路ブロック６３は、前面枠６５とバックカバー６６との間に収納される。

ところで、データ電極駆動回路５２、走査電極駆動回路５３ａおよび維持電極駆動回路５４は、上記のように回路ブロック６３の回路基板上に実装される。通常、プラズマディスプレイ装置に使用可能な回路基板の一辺の長さは、大きくとも５０ｃｍ程度である。この場合、各駆動回路を１枚の回路基板上に実装することは困難である。そのため、各駆動回路は、複数枚の回路基板上に実装される。

本実施の形態では、走査電極駆動回路５３ａが、第１回路基板７１および第２回路基板７２，７３の３枚に分割して実装される。また、第２回路基板７２，７３に、図１８に示した制御信号監視回路６０が実装される。

図２３は、第１回路基板７１および第２回路基板７２，７３の構成を示す模式的平面図である。

図２３において、第１回路基板７１上に、走査電極駆動回路５３ａの初期化電圧発生部４１および維持パルス発生部４２が実装される。また、第２回路基板７２上に走査パルス発生部４３の走査ＩＣ１〜ＩＣ６が実装され、第２回路基板７３上に走査パルス発生部４３の走査ＩＣ７〜ＩＣ１２が実装される。走査ＩＣ１〜ＩＣ６は走査電極ＳＣ１〜ＳＣ３８４に対応し、走査ＩＣ７〜ＩＣ１２は走査電極ＳＣ３８５〜ＳＣ７６８に対応する。

第１回路基板７１は入力端子Ｐ１，Ｐ２を有し、第２回路基板７２，７３は入力端子Ｐ３，Ｐ４をそれぞれ有する。初期化電圧発生部４１および維持パルス発生部４２により発生された駆動電圧波形は、第１回路基板７１の出力端子Ｐ１から第２回路基板７２の入力端子Ｐ３に伝達され、出力端子Ｐ２から第２回路基板７３の入力端子Ｐ４に伝達される。

第２回路基板７２の入力端子Ｐ３に伝達された駆動電圧波形は、走査ＩＣ１〜ＩＣ６を介して走査電極ＳＣ１〜ＳＣ３８４に印加される。第２回路基板７３の入力端子Ｐ４に伝達された駆動電圧波形は、走査ＩＣ７〜ＩＣ１２を介して走査電極ＳＣ３８５〜ＳＣ７６８に印加される。

ここで、第１回路基板７１の出力端子Ｐ１，Ｐ２には、金具Ｐ１ａ，Ｐ２ａがそれぞれ取り付けられる。第２回路基板７２、７３の入力端子Ｐ３、Ｐ４には、金具Ｐ３ａ，Ｐ４ａがそれぞれ取り付けられる。第１回路基板７１の出力端子Ｐ１に取り付けられた金具Ｐ１ａと第２回路基板７２の入力端子Ｐ３に取り付けられた金具Ｐ３ａとは、互いに重ね合わされた状態でビスＢ１により締結される。また、第１回路基板７１の出力端子Ｐ２に取り付けられた金具ｐ２ａと第２回路基板７３の入力端子Ｐ４に取り付けられた金具ｐ４ａとは、互いに重ね合わされた状態でビスＢ２により締結される。

この場合、維持パルス発生部４２から走査電極ＳＣ１〜ＳＣｎに至る経路のインピーダンスを低減することができる。それにより、維持パルス発生部４２から走査電極ＳＣ１〜ＳＣｎに大きな維持放電電流を流すことが可能となる。

第１回路基板７１および第２回路基板７２の間には、信号伝送用のコネクタ７５が取り付けられる。第２回路基板７２，７３の間には、信号伝送用のコネクタ７６が取り付けられる。

タイミング発生回路５５（図１８）により発生される制御信号Ｃ１，Ｃ２は、第１回路基板７１からコネクタ７５を経由して第２回路基板７２に伝送され、走査ＩＣ１〜ＩＣ６に入力される。また、第２回路基板７２に伝送された制御信号Ｃ１，Ｃ２は、コネクタ７６を経由して第２回路基板７３に伝送され、走査ＩＣ７〜ＩＣ１２に入力される。

なお、図２３においては、タイミング発生回路５５から走査電極駆動回路５３ａの各走査ＩＣに与えられる制御信号のうち制御信号Ｃ１，Ｃ２のみが示されるが、それ以外の制御信号である制御信号ＤＴおよびクロック信号ＣＫ等も同様にコネクタ７５，７６を経由して各走査ＩＣに与えられる。また、これらの制御信号の伝送経路にバッファ回路およびレベルシフト回路等を挿入してもよい。

（２−５）制御信号監視回路
第２回路基板７２，７３には、制御信号監視回路６０が分割して実装される。制御信号監視回路６０は、維持期間において制御信号Ｃ１が「Ｈ」になりかつ制御信号Ｃ２が「Ｌ」となることを検出する。

制御信号監視回路６０は、検出結果に基づいて検出信号ＳＳａを発生する。検出信号ＳＳａは、タイミング発生回路５５（図１８）に与えられる。本実施の形態では、制御信号監視回路６０が「Ｌ」の検出信号ＳＳａを発生すると、タイミング発生回路５５が走査電極駆動回路５３ａおよび維持電極駆動回路５４の動作を停止させる制御信号を発生する。

制御信号監視回路６０は、第２回路基板７２上にＮＯＴゲート回路Ｇ７１，Ｇ７６、ＡＮＤゲートＧ７２、ＮＡＮＤゲートＧ７３、ダイオードＤ７１、抵抗Ｒ７１，Ｒ７２およびコンデンサＣ７１を有し、第２回路基板７３上にＮＯＴゲート回路Ｇ７４およびＡＮＤゲート回路Ｇ７５を有する。

第２回路基板７２上において、ＮＯＴゲート回路Ｇ７１の出力端子とＡＮＤゲート回路Ｇ７２の一方の入力端子とが接続される。ＮＯＴゲート回路Ｇ７１およびＡＮＤゲート回路Ｇ７２は、異常検出部３７を構成する。第２回路基板７２に伝送された制御信号Ｃ１は、ＡＮＤゲート回路Ｇ７２の他方の入力端子に与えられ、第２回路基板７２に伝送された制御信号Ｃ２は、ＮＯＴゲート回路Ｇ７１の入力端子に与えられる。

第２回路基板７３上において、ＮＯＴゲート回路Ｇ７４の出力端子とＡＮＤゲート回路Ｇ７５の一方の入力端子とが接続される。ＮＯＴゲート回路Ｇ７４およびＡＮＤゲート回路Ｇ７５は、異常検出部３８を構成する。第２回路基板７３に伝送された制御信号Ｃ１は、ＡＮＤゲート回路Ｇ７５の他方の入力端子に与えられ、第２回路基板７３に伝送された制御信号Ｃ２は、ＮＯＴゲート回路Ｇ７４の入力端子に与えられる。

異常検出部３７のＡＮＤゲート回路Ｇ７２の出力端子がＮＡＮＤゲート回路Ｇ７３の一方の入力端子に接続され、異常検出部３８のＡＮＤゲート回路Ｇ７５の出力端子がコネクタ７６を経由してＮＡＮＤゲート回路Ｇ７３の他方の入力端子に接続される。

ＮＡＮＤゲート回路Ｇ７３の出力端子は、抵抗Ｒ７１を介してＮＯＴゲート回路Ｇ７６の入力端子に接続される。また、ＮＡＮＤゲート回路Ｇ７３の出力端子とＮＯＴゲート回路Ｇ７６の入力端子との間には、抵抗Ｒ７１と並列に、抵抗Ｒ７２およびダイオードＤ７１が接続される。

抵抗Ｒ７１の値は、抵抗Ｒ７２の値より高く設定される。例えば、抵抗Ｒ７１の値が１００ｋΩに設定され、抵抗Ｒ７２の値が１ｋΩに設定される。また、ＮＯＴゲート回路Ｇ７６の入力端子は、コンデンサＣ７１を介して接地端子に接続される。

ＮＯＴゲート回路Ｇ７６の出力端子から検出信号ＳＳａが出力される。検出信号ＳＳａは、タイミング発生回路５５に伝送される。

制御信号Ｃ１が「Ｈ」であり、制御信号Ｃ２が「Ｌ」である場合、第２回路基板７２，７３に制御信号Ｃ１，Ｃ２が正しく伝送されていれば、ＮＯＴゲート回路Ｇ７１，Ｇ７４の出力信号が「Ｈ」となり、ＡＮＤゲート回路Ｇ７２，Ｇ７５の出力信号が「Ｈ」となる。すなわち、異常検出部３７，３８の出力信号が「Ｈ」となる。したがって、ＮＡＮＤゲート回路Ｇ７３の出力信号が「Ｌ」となる。

制御信号Ｃ１，Ｃ２が上記以外の状態である場合、第２回路基板７２，７３に制御信号Ｃ１，Ｃ２が正しく伝送されていれば、ＡＮＤゲート回路Ｇ７２，Ｇ７５の出力信号が「Ｌ」となる。すなわち、異常検出部３７，３８の出力信号が「Ｌ」となる。したがって、ＮＡＮＤゲート回路Ｇ７３の出力信号が「Ｈ」となる。

上記のように、維持期間では制御信号Ｃ１が「Ｈ」となり、制御信号Ｃ２が「Ｌ」となる。それにより、維持期間において、第２回路基板７２，７３に制御信号Ｃ１，Ｃ２が正しく伝送されていれば、ＮＡＮＤゲート回路Ｇ７３の出力信号が「Ｌ」となる。

ダイオードＤ７１、抵抗Ｒ７１，Ｒ７２およびコンデンサＣ７１は、積分回路として動作する。ＮＡＮＤゲート回路Ｇ７３の出力信号が「Ｈ」であれば、コンデンサＣ７１が充電される。この場合、高い抵抗値を有する抵抗Ｒ７１を経由して電流が流れるので、コンデンサＣ７１の充電速度が比較的遅い。

ＮＡＮＤゲート回路Ｇ７３の出力信号が「Ｌ」になると、ダイオードＤ７１を介してコンデンサＣ７１が放電される。この場合、低い抵抗値を有する抵抗Ｒ７２を経由して電流が流れるので、コンデンサＣ７１の放電速度が比較的速い。

ＮＯＴゲート回路Ｇ７６は、コンデンサＣ７１の電圧が所定のしきい値より低ければ、「Ｈ」の検出信号ＳＳａを出力し、コンデンサＣ７１の電圧が所定の値以上であれば、「Ｌ」の検出信号ＳＳａを出力する。

図２４および図２５は、制御信号監視回路６０の動作を説明するための図である。図２４および図２５には、走査電極ＳＣ１の電位の変化、第２回路基板７２，７３に伝送される制御信号Ｃ１，Ｃ２の変化、ＮＡＮＤゲート回路Ｇ７３の出力信号の変化、コンデンサＣ７１の電圧の変化および検出信号ＳＳａの変化がそれぞれ示される。

まず、第２回路基板７２，７３に制御信号Ｃ１，Ｃ２が正しく伝送されている場合について説明する。図２４には、第２回路基板７２，７３に制御信号Ｃ１，Ｃ２が正しく伝送されている場合の制御信号監視回路６０の動作が示される。

上述のように、所定のサブフィールドにおける初期化期間の前半部には、制御信号Ｃ１，Ｃ２がともに「Ｈ」となる。また、書込み期間には、制御信号Ｃ１が「Ｌ」となり、制御信号Ｃ２が「Ｈ」となる。したがって、これらの期間には、ＮＡＮＤゲート回路Ｇ７３の出力信号が「Ｈ」となり、コンデンサＣ７１がゆっくり充電される。それにより、コンデンサＣ７１の電圧が上昇する。

維持期間には、制御信号Ｃ１が「Ｈ」となり、制御信号Ｃ２が「Ｌ」となるため、ＮＡＮＤゲート回路Ｇ７３の出力が「Ｌ」となり、コンデンサＣ７１が速やかに放電される。それにより、コンデンサＣ７１の電圧がほぼ０となる。

このように、初期化期間、書込み期間および維持期間が周期的に繰り返されることにより、コンデンサＣ７１が定期的に放電される。これにより、コンデンサＣ７１の電圧が所定のしきい値ＴＨ以上となることがない。したがって、ＮＯＴゲート回路７６から出力される検出信号ＳＳａが「Ｈ」で維持される。

次に、第２回路基板７２，７３に制御信号Ｃ１，Ｃ２が正しく伝送されていない場合について説明する。

コネクタ７５，７６の接続不良等があると、第２回路基板７２，７３に制御信号Ｃ１，Ｃ２が正しく伝送されない。例えば、制御信号Ｃ１，Ｃ２が、「Ｈ」または「Ｌ」のいずれかにそれぞれ固定された状態で第２回路基板７２，７３に伝送される。

この場合、各走査ＩＣのスイッチング素子ＱＨ１〜ＱＨｎがオンし、スイッチング素子ＱＬ１〜ＱＬｎがオフする。上記のように、維持期間に大きな放電電流がスイッチング素子ＱＨ１〜ＱＨｎを経由して流れ続けると、部品の破壊等が発生するおそれがある。

図２５には、制御信号Ｃ１，Ｃ２がともに「Ｈ」に固定された状態で第２回路基板７２，７３に伝送される場合の制御信号監視回路６０の動作が示される。

制御信号監視回路６０においては、制御信号Ｃ１，Ｃ２がともに「Ｈ」に固定されると、ＮＡＮＤゲート回路Ｇ７３の出力信号が常に「Ｈ」となる。それにより、コンデンサＣ７１の電圧が上昇し続ける。そのため、コンデンサＣ７１の電圧が所定のしきい値ＴＨに達し、ＮＯＴゲート回路Ｇ７６から出力される検出信号ＳＳａが「Ｌ」となる。

検出信号ＳＳａが「Ｌ」になると、それに応答して、タイミング発生回路５５が走査電極駆動回路５３ａおよび維持電極駆動回路５４の動作を停止させる制御信号を発生する。これにより、走査電極駆動回路５３ａおよび維持電極駆動回路５４の動作が停止する。

したがって、維持期間における大きな放電電流がスイッチング素子ＱＨ１〜ＱＨｎを経由して流れ続けることが防止され、部品の破壊等が未然に防止される。また、画像の表示動作を停止させるために大きな電流が発生することもないので、部品の破壊等をより確実に防止することができる。

なお、検出信号ＳＳａ「Ｌ」になった場合に、電源回路の動作が一時的に停止されてもよい。その場合も、維持期間における大きな放電電流がスイッチング素子ＱＨ１〜ＱＨｎを経由して流れ続けることが防止されるので、部品の破壊等が未然に防止される。

コンデンサＣ７１の電圧が上昇し始めてからしきい値ＴＨに達するまでの時間、すなわち、制御信号Ｃ１，Ｃ２が「Ｈ」に固定されてから検出信号ＳＳａが「Ｌ」になるまでの時間は、例えば５０ｍｓ〜２００ｍｓに設定される。この時間は、コンデンサＣ７１および抵抗Ｒ７１の値ならびにＮＡＮＤゲート回路Ｇ７３の設定を調整することで任意に変更可能である。パネル１０の特性またはプラズマディスプレイ装置の仕様等に応じて、適宜最適な値に設定することが望ましい。

また、本実施の形態において用いた具体的な他の数値についても同様に、パネル１０の特性やプラズマディスプレイ装置の仕様等に応じて適宜最適な値に設定することが望ましい。

また、図２５では、第２回路基板７２，７３のいずれにも制御信号Ｃ１，Ｃ２が正しく伝送されない場合について説明したが、例えばコネクタ７６に接続不良があり、第２回路基板７３のみに制御信号Ｃ１，Ｃ２が正しく伝送されない場合、上記同様に、ＮＡＮＤゲート回路Ｇ７３の出力信号が常に「Ｈ」となる。それにより、ＮＯＴゲート回路Ｇ７６から出力される検出信号ＳＳａが「Ｌ」となり、走査電極駆動回路５３ａおよび維持電極駆動回路５４の動作が停止される。すなわち、第２回路基板７２，７３のいずれにおいて異常動作が発生した場合でも、走査電極駆動回路５３ａおよび維持電極駆動回路５４の動作が停止され、部品の破壊等を未然に防止することができる。

（２−６）電源異常検出回路
制御信号監視回路６０による検出信号ＳＳａは、電源Ｅ４３（図１９）の電圧異常を検出する電圧異常検出回路による異常検出信号と共用することができる。

図２６は電圧異常検出回路の構成を示す回路図である。図２６の電圧異常検出回路５００ａが図１７の電圧異常検出回路５００と異なる点を説明する。

図２６に示すように、走査電極駆動回路５３ａのノードＮ４１とノードＮ４２との間に電圧異常検出回路５００ａが接続される。電圧異常検出回路５００ａは、図１７のＮＡＮＤゲート回路５０１の代わりに、ＮＯＴゲート回路５０１ａを有する。

ＮＯＴゲート回路５０１ａの入力端子に、制御信号監視回路６０のＮＯＴゲートＧ７６（図２５）から出力される検出信号ＳＳａが与えられる。ＮＯＴゲート回路５０１ａの出力端子はノードＮ３１に接続される。

この電圧異常検出回路５００ａにおいては、制御信号監視回路６０から「Ｌ」の検出信号ＳＳａが出力されると、ＮＯＴゲート回路５０１ａの出力信号が「Ｈ」になり、ノードＮ３１の電位がノードＮ３３の電位Ｖａよりも高くなる。それにより、コンパレータＣＰ１の出力端子の電位は「Ｌ」となる。この場合、フォトカプラＰＨの発光ダイオードに電流が流れ、発光ダイオードが発光する。したがって、フォトカプラＰＨのフォトトランジスタがオンする。その結果、ノードＮ３６の電位が高くなり、ノードＮＥから「Ｈ」の異常検出信号ＳＯＳａが出力される。

このようにして、制御信号監視回路６０の検出信号ＳＳａと電圧異常検出回路５００ａの異常検出信号ＳＯＳａとを共用することができる。それにより、部品点数および組み立て工数が低減される。その結果、プラズマディスプレイ装置の低コスト化が可能となる。

（３）請求項の各構成要素と実施の形態の各要素との対応
以下、請求項の各構成要素と実施の形態の各要素との対応の例について説明するが、本発明は下記の例に限定されない。

上記実施の形態では、走査電極駆動回路５３，５３ａおよびタイミング発生装置５５が駆動装置の例であり、スイッチ回路１０１またはスイッチング素子ＱＨ１〜ＱＨｎ，ＱＬ１〜ＱＬｎがスイッチ回路の例であり、ノードＮ１，Ｎ４１が第１のノードの例であり、ノードＮ２，Ｎ４２が第２のノードの例であり、スイッチング素子制御部５７または論理回路１１０が制御回路の例であり、接地端子および回収回路４００が電圧印加回路の例であり、直流電源２００または電源Ｅ４３が電圧保持回路の例である。

また、制御信号ＯＣ１，ＯＣ２が第１の制御信号の例であり、タイミング発生回路５５が信号発生回路の例であり、コンデンサ１２２，１３３が第１の容量素子の例であり、電源端子Ｖ２２が第１の充電回路の一例であり、ＡＮＤゲート回路１３１が第１の充電回路の他の例であり、ＮＯＲゲート回路１２１、トランジスタＱ１１および接地端子Ｇ１１が第１の放電回路の一例であり、ＡＮＤゲート回路１３２、トランジスタＱ１３および接地端子Ｇ１２が第１の放電回路の他の例であり、電源端子Ｖ２３、トランジスタＱ１２および接地端子Ｇ１１が第１の信号出力回路の一例であり、電源端子Ｖ２４、トランジスタＱ１４および接地端子Ｇ１２が第１の信号出力回路の他の例である。

また、制御信号ＳＨ，ＳＬが第２の制御信号の例であり、トランジスタＱ２が第１のスイッチング素子の例であり、トランジスタＱ１が第２のスイッチング素子の例であり、制御信号ＳＬが第１のスイッチング信号の例であり、制御信号ＳＨが第２のスイッチング信号の例であり、コンデンサ１４１が第２の容量素子の例であり、電源端子Ｖ２１が第２の充電回路の例であり、トランジスタＱ１５が第２の放電回路の例であり、トランジスタＱ１６が第２の信号出力回路の例であり、電圧異常検出回路５００が電圧検出回路の例である。

請求項の各構成要素として、請求項に記載されている構成または機能を有する他の種々の要素を用いることもできる。

本発明は、種々の画像を表示する表示装置に適用することができる。

Claims (2)

1. 複数の走査電極および複数の維持電極と複数のデータ電極との交差部に複数の放電セルを有するプラズマディスプレイパネルを１フィールドが複数のサブフィールドを含むサブフィールド法で駆動する駆動装置であって、
   前記複数の走査電極に対応して設けられ、前記複数の走査電極を第１のノードに接続する第１の状態および前記複数の走査電極を第２のノードに接続する第２の状態に制御される複数のスイッチ回路と、
   前記サブフィールドの維持期間に維持パルスの発生のために前記第１のノードの電位を変化させる電圧印加回路と、
   前記第２のノードと第３のノードとの間に設けられる保護抵抗と、
   前記第１のノードと前記第３のノードとの間を走査パルスの発生のための第１の電圧に保持する電圧保持回路と、
   前記サブフィールドの書込み期間に前記電圧保持回路により保持される第１の電圧に基づく走査パルスが前記複数の走査電極に順次印加されるように前記複数のスイッチ回路を制御し、前記サブフィールドの維持期間に前記複数の走査電極に維持パルスが印加されるように前記複数のスイッチ回路を前記第１の状態に制御する制御回路と、
   前記制御回路における信号の状態に基づいて、前記複数のスイッチ回路の少なくとも一部が前記第２の状態に所定時間以上保持される異常動作を検出するとともに、前記電圧保持回路により保持される電圧が許容値を超える電圧異常を検出する検出回路と備え、
   前記検出回路は、前記異常動作または前記電圧異常が検出された場合に、前記電圧印加回路の動作を停止するための信号を出力する、駆動装置。
2. 複数の走査電極および複数の維持電極と複数のデータ電極との交差部に複数の放電セルを有するプラズマディスプレイパネルと、
   前記プラズマディスプレイパネルの前記複数の走査電極を駆動する駆動装置とを備え、
   前記駆動装置は、
   前記複数の走査電極に対応して設けられ、前記複数の走査電極を第１のノードに接続する第１の状態および前記複数の走査電極を第２のノードに接続する第２の状態に制御される複数のスイッチ回路と、
   前記サブフィールドの維持期間に維持パルスの発生のために前記第１のノードの電位を変化させる電圧印加回路と、
   前記第２のノードと第３のノードとの間に設けられる保護抵抗と、
   前記第１のノードと前記第３のノードとの間を走査パルスの発生のための第１の電圧に保持する電圧保持回路と、
   前記サブフィールドの書込み期間に前記電圧保持回路により保持される第１の電圧に基づく走査パルスが前記複数の走査電極に順次印加されるように前記複数のスイッチ回路を制御し、前記サブフィールドの維持期間に前記複数の走査電極に維持パルスが印加されるように前記複数のスイッチ回路を前記第１の状態に制御する制御回路と、
   前記制御回路における信号の状態に基づいて、前記複数のスイッチ回路の少なくとも一部が前記第２の状態に所定時間以上保持される異常動作を検出するとともに、前記電圧保持回路により保持される電圧が許容値を超える電圧異常を検出する検出回路と備え、
   前記検出回路は、前記異常動作または前記電圧異常が検出された場合に、前記電圧印加回路の動作を停止するための信号を出力する、プラズマディスプレイ装置。

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