KR100872923B1 - 표시장치 구동회로 - Google Patents

Abstract

본 발명은 플랫 패널 디스플레이의 표시장치 구동회로의 출력단자가 단락되었을 때의 과전류(overcurrent)로 인한 IGBT의 파괴를 방지한다.

타이머회로(20)는, 소정 시간이 경과하여도 다음의 클럭신호가 입력되지 않을 때에 IGBT(11, 12)의 양자를 오프시키기 위한 제어신호를 표시장치 구동회로의 출력단회로(10)로 송출하고, 출력단회로(10)는 IGBT(11, 12)의 양자를 오프시킨다. 이에 따라 출력단자(Do)는 하이 임피던스 상태가 되어 IGBT(11, 12)에 과전류가 흐르는 것을 방지한다.

Description

표시장치 구동회로{DISPLAY DEVICE DRIVER CIRCUIT}

도 1은 제 1 실시형태에 관한 표시장치 구동회로의 출력단회로 및 타이머회로의 블록 회로도.

도 2는 제 1 실시형태에 관한 표시장치 구동회로의 블록도.

도 3은 타이머회로의 회로도.

도 4는 타이머회로의 동작을 설명하는 타이밍도.

도 5는 데이터 셀렉터의 회로도.

도 6은 정상동작시의 표시장치 구동회로의 동작을 설명하는 타이밍도.

도 7은 출력단자(Do2)와 출력단자(Do3)가 단락되었을 때의 Do2, Do3 출력파형을 나타낸 도면.

도 8은 출력단자(Do2)와 출력단자(Do3)의 단락시, 클럭신호가 지연된 경우의 종래 표시장치 구동회로의 Do2, Do3 출력파형을 나타낸 도면.

도 9는 출력단자(Do2)와 출력단자(Do3)의 단락시, 클럭신호가 지연된 경우의 제 1 실시형태에 따른 표시장치 구동회로의 Do2, Do3, Do4 출력파형을 나타낸 도면.

도 10은 타이머회로의 회로도.

도 11은 PDP의 주사·유지전극에서의 출력파형을 나타낸 도면.

도 12는 전체 출력 H 레벨 고정신호 또는 전체 출력 L 레벨 고정신호를 검출하는 타이머회로의 회로도.

도 13은 도 12에 나타낸 바와 같은 타이머회로를 이용한 표시장치 구동회로의 블록도.

도 14는 제 2 실시형태에 관한 표시장치 구동회로의 출력단회로 및 제어신호 출력회로의 블록 회로도.

도 15는 제 2 실시형태에 따른 출력단회로 및 제어신호 출력회로의 동작을 나타낸 타이밍도.

도 16은 제 2 실시형태에 관한 표시장치 구동회로의 블록도.

도 17은 제어신호 출력회로의 회로도.

도 18은 제어신호 출력회로의 동작을 설명하는 타이밍도.

도 19는 출력단자의 단락시에 제 2 실시형태에 따른 표시장치 구동회로의 Do2, Do3 출력파형을 나타낸 도면.

도 20은 제 3 실시형태에 관한 표시장치 구동회로에서의 출력단회로의 블록 회로도.

도 21은 제 3 실시형태에 관한 출력단회로의 동작을 나타낸 타이밍도.

도 22는 제 3 실시형태에 따른 출력단회로의 다른 동작 양태를 나타낸 타이밍도.

도 23은 제 4 실시형태에 따른 표시장치 구동회로의 출력단회로의 회로도.

도 24는 제 4 실시형태에 따른 출력단회로의 동작을 나타낸 타이밍도.

도 25는 PDP를 구동하기 위한 PDP 구동장치의 개략적인 구성예를 나타낸 도면.

도 26은 종래의 표시장치 구동회로의 구성도.

도 27은 종래의 PDP의 표시장치 구동회로에서의 출력단회로의 회로도.

도 28은 종래의 출력단회로의 동작을 설명하는 타이밍도.

도 29는 종래의 PDP 표시장치 구동회로에서의 출력단회로의 회로도.

* 도면의 주요 부분에 대한 부호의 설명 *

10 : 출력단회로 11, 12 : IGBT

13 : 레벨시프터회로 13a, 13b : PMOS

13c, 13d : NMOS 14 : 버퍼회로

15, 16 : NAND 회로 14d, 14e : 인버터

20 : 타이머회로 VDH : 고전압 전원단자

GND : 기준전원단자 IN : 입력단자

HiZ_IN : 제어신호 입력단자 HiZ_OUT : 제어신호 출력단자

CLK_IN : 클럭신호 입력단자 Do : 출력단자

본 발명은 플랫 패널 디스플레이를 구동하는 표시장치 구동회로에 관한 것으로, 특히 플라즈마 디스플레이 패널을 구동하는 표시장치 구동회로에 관한 것이다.

최근, 플라즈마 디스플레이 패널(이하, PDP라고 칭함)을 이용한 대화면, 슬림의 벽걸이형 텔레비젼이 각광을 받고 있다.

도 25는, PDP를 구동하기 위한 PDP 구동장치의 개략적인 구성예를 나타낸 도면이다.

또, 여기서는 간단히 하기 위해, 2전극의 PDP의 예를 도시하고 있다.

PDP(700)의 구동장치는 복수의 스캔 드라이버 IC(Integrated Circuit)(800-1, 800-2, 800-3, …, 800-k)와, 데이터(어드레스) 드라이버 IC(900-1, 900-2, 900-3, …, 900-m) 등(여기서 k, m은 임의의 수이다)으로 구성된다.

스캔 드라이버 IC(800-1 ~ 800-k)는, 각각 복수개의 주사·유지전극(911)을 구동하고, 데이터(어드레스) 드라이버 IC(900-1 ~ 900-m)는, 각각 R, G, B의 각 색에 대응되는 복수개의 데이터 전극(912)을 구동한다. 상기 주사·유지전극(911)과, 데이터 전극(912)은 서로 수직이 되도록 격자형상으로 배치되고, 그 교점에 방전셀(도시생략)이 배치된다.

스캔 드라이버 IC(800-1 ~ 800-k)의 수는, 가령 각각 64개의 주사·유지전극(911)을 구동할 수 있다면, XGA(eXtended video Graphics Array)의 경우, PDP(700)의 화소수는 1024×768이기 때문에, k=12개 배치되게 된다.

화상을 표시할 때에는, 이들 스캔 드라이버 IC(800-1 ~ 800-k), 데이터(어드레스) 드라이버 IC(900-1 ~ 900-m)에 의해, 데이터전극(912)으로부터의 데이터를 방전셀에 주사·유지전극(911)마다 스캔하여 기록(어드레스 방전기간)하고, 주사·유지전극(911)에 방전유지 펄스를 여러 차례 출력하여 방전을 유지(방전유지기간) 하며, 화상을 표시한다.

이하, 종래의 스캔 드라이버 IC(또, 이하에서는 ‘표시장치 구동회로’라 부르기로 함)의 구성에 대해 설명한다.

도 26은 종래의 표시장치 구동회로의 구성도이다.

종래의 표시장치 구동회로(800)는, 도 25에서 나타낸 주사·유지전극(911)을 제어하는 직렬신호를 단자(DATA)로부터 입력하고, 단자(CLK)에 입력되는 클럭신호에 동기시켜 병렬신호로 변환하는 시프트 레지스터(810-1, 810-2, 810-3, …, 810-n)와, 시프트 레지스터(810-1, 810-2, 810-3, …, 810-n)로부터 비트마다 전송된 신호를, 출력단회로(830-1, 830-2, 830-3, …, 830-n)로 송출하는 데이터 셀렉터(820-1, 820-2, 820-3, …, 820-n)를 갖는다. n은 임의의 수이며, 가령 64비트의 표시장치 구동회로(800)인 경우에는, n=64가 되어 64개의 주사·유지전극(911)을 구동한다. 또, 데이터 셀렉터(820-1, 820-2, 820-3, …, 820-n)에 접속되는 단자(SH)는, 모든 주사·유지전극(911)을 H(High) 레벨로 할 때의 전체 출력 H 레벨 고정신호가 입력되고, 단자(SL)는, 모든 주사·유지전극(911)을 L(Low) 레벨로 할 때의 전체 출력 L 레벨 고정신호가 입력된다.

도 27은, 종래의 PDP의 표시장치 구동회로에서의 출력단회로의 회로도이다.

출력단회로(830)는, 레벨시프터회로(831)와, 인버터(832, 833)와, 버퍼회로(834)와, 단위면적에서 많은 전류를 흘리는 소자인 2개의 IGBT(Insulated Gate Bipolar Transistor; 835, 836)를 가지고 있다.

레벨시프터회로(831)는, 고내압(高耐壓)의 p채널형 MOSFET(Metal Oxide Semiconductor Field Effect Transistor, 이하에서는‘PMOS’라고 칭함; 831a, 831b)과, n 채널형 MOSFET(이하,‘NMOS ’라고 칭함; 831c, 831d)으로 구성되는 회로이다. PMOS(831a)의 소스단자는 0~100V의 고전압을 공급하는 고전압 전원단자(VDH)에 접속되어 있고, PMOS(831a)의 드레인단자는 NMOS(831c)의 드레인단자, PMOS(831b)의 게이트단자 및 IGBT(836)의 게이트단자에 접속되어 있다. PMOS(831a)의 게이트단자는, PMOS(831b)의 드레인단자 및 NMOS(831d)의 드레인단자와 접속되어 있다. 또한 PMOS(831b)도 마찬가지로, 소스단자는 고전압 전원단자(VDH)에 접속되어 있으며, 드레인단자는 NMOS(831d)의 드레인단자 및 PMOS(831a)의 게이트단자에 접속되어 있다. PMOS(831b)의 게이트단자는, PMOS(831a)의 드레인단자와 접속되어 있다. 또한, NMOS(831c, 831d)의 소스단자는 모두 접지된다. 또한, NMOS(831c)의 게이트단자에는 인버터(832)를 통해, NMOS(831d)의 게이트단자에는 인버터(832, 833)를 통해, 입력단자(IN)로부터의 신호(전술한 데이터 셀렉터(820-1 ~ 820-n)로부터 송출된 신호)가 입력된다.

버퍼회로(834)는, 인버터(832, 833)를 통해 입력단자(IN)로부터의 신호를 입력하고, 신호의 레벨을 반전시켜 IGBT(835)의 게이트단자에 입력한다.

IGBT(836)의 컬렉터단자는, 고전압 전원단자(VDH)와 접속되어 있고, 이미터는 출력단자(Do) 및 IGBT(835)의 컬렉터와 접속되어 있다. 또한, IGBT(835)의 이미터는 접지되어 있다.

출력단자(Do)는, 도 25에서 나타낸 바와 같은 주사·유지전극(911)과 접속되어 있고, 나아가서는 방전셀(용량이라고 볼 수 있다)과 접속되어 있다.

이러한 출력단회로(830)의 동작을 타이밍도를 이용하여 설명한다.

또, 이하에서는 100V의 전압을 VDH, 5V의 전압을 VDL로 표기하는 경우도 있다.

도 28은 종래의 출력단회로의 동작을 설명하는 타이밍도이다.

이 도면에서는, 입력단자(IN)에 입력되는 입력신호, NMOS(831c, 831d)의 게이트신호, IGBT(835, 836)의 게이트신호 및 출력단자(Do)의 출력신호의 전압파형을 나타내고 있다.

현재, 5V(VDL)의 입력신호가 입력단자(IN)에 입력되어(도면중의 t10), 입력단자(IN)가 H 레벨이 되면, NMOS(831c)의 게이트신호는 L 레벨이 되어 오프된다. 또한 NMOS(831d)의 게이트신호는 H 레벨이 되어 온이 된다. 이로써, PMOS(831a)가 온이 되고, IGBT(836)의 게이트신호는 100V가 된다. 이에 따라, IGBT(836)는 온이 되어, 출력단자(Do)에 100V의 출력신호를 출력한다. 이 때, IGBT(835)의 게이트신호는 L 레벨(도면에서는 GND(0V)로 되어 있음(이하 동일))이기 때문에, IGBT(835)는 오프로 된다.

다음으로, 입력신호가 L 레벨이 되면(도면중의 t11), 레벨시프터회로(831)의 NMOS(831c)의 게이트신호는 H 레벨이 되어 온이 되고, NMOS(831d)의 게이트신호는 L 레벨이 되어 오프된다. 이로써, PMOS(831a)는 오프되고, PMOS(831b)는 온이 된다. 이에 따라, IGBT(836)의 게이트신호는, L 레벨이 되어 IGBT(836)는 오프된다. 또한, IGBT(835)의 게이트단자에 입력되는 게이트신호는 H 레벨이 되기 때문에, IGBT(835)는 온이 되고, 출력단자(Do)로부터 출력되는 출력신호는 0V로 떨어진다.

이러한 출력단회로로서, 종래에는 더욱이 다음과 같은 개량이 이루어진 것도 있다. 예를 들어, 특허문헌 1에는 출력신호의 상승시간이 너무 빨라져서 노이즈가 발생되는 것을 방지하기 위해, 출력단의 고전압 전원단자와 출력단자 사이에 접속된 FET의 게이트 소스간 전압을, 스위칭시의 일정 시간, 일정 전위로 클램프하여, 출력(공급전류)의 상승을 완화하는 기술이 개시되어 있다. 또한, 특허문헌 2에는 칩 크기를 축소화시키기 위해, 출력단자와, 기준전원단자 사이에 접속된 트랜지스터를 작게 하여도 충분한 전류구동능력을 얻을 수 있는 기술이 개시되어 있다.

도 29는 종래의 PDP의 표시장치 구동회로에서의 출력단회로의 회로도이다.

출력단회로(840)는, 도 27에서 나타낸 출력단회로(830)와 마찬가지로, 레벨시프터회로(831)와, IGBT(835, 836)를 갖는다.

또한, 고전압 전원단자(VDH)와 접속된 IGBT(836)의 게이트 이미터간에는 제너다이오드(844) 및 저항(845)이 접속되어 있다. 제너다이오드(844)는, IGBT(836)의 게이트 이미터간의 내압을 초과하는 전압이 인가되는 것을 방지하는 것이며, 저항(845)은 게이트 전위를 VDL(5V)로 끌어올리는 것이다. 제너다이오드(844)를 접속함으로써 IGBT(836)의 게이트 이미터간에 고전압은 인가되지 않기 때문에, IGBT(836)의 게이트 산화막을 도 27의 IGBT(836)에 비해 얇게 형성할 수 있어, IGBT(835)의 두께와 동일하게 할 수 있다. 도 27과 같이, 제너다이오드(844) 및 저항(845)을 형성하지 않고, IGBT(836)의 게이트 산화막이 두꺼울 경우, IGBT(836)의 게이트 산화막을 두껍게 하는 공정을 추가할 필요가 있다. 공정을 삭감하기 위해, 같은 고내압 소자인 PMOS(831a)와 PMOS(831b)의 게이트 산화막과 동일한 두께 로 형성할 경우, PMOS(831a) 및 PMOS(831b)를 크게 할 필요가 있다. 그러나, 도 29와 같이 제너다이오드(844) 및 저항(845)을 형성하면, IGBT(836)의 게이트 산화막은 IGBT(835)와 동일한 두께로 형성할 수 있기 때문에, 게이트 산화막을 두껍게 하는 공정을 늘리지 않고, 또한 PMOS(831a)와 PMOS(831b)의 면적을 크게 하지 않고도 출력단회로를 형성할 수 있다. 이와 같은 출력단회로(840)의 예는, 예컨대, 특허문헌 3에 개시되어 있다.

이하, 출력단회로(840)의 동작은 도 27에서 나타낸 출력단회로(830)와 동일하다.

또, 종래의 표시장치 구동회로에서의 배선패턴이나 기판에 대한 실장(實裝) 등의 상세는, 예컨대 특허문헌 4 등에 개시되어 있다.

[특허문헌 1] 일본특허공개공보 평11(1999)-98000호(단락번호[0019]~[0023], 도 1, 도 2)

[특허문헌 2] 일본특허공개공보 제2001-134230호(도 1)

[특허문헌 3] 일본특허공개공보 제2000-164730호(도 1)

[특허문헌 4] 일본특허공개공보 제2002-341785호

종래의 표시장치 구동회로에서는, 출력단자(Do1 ~ Don)가 금속 찌꺼기 등으로 인해 단락되어 있을 경우, 전원투입시나 동작시에 과전류가 흘러 소자(IGBT)를 파괴시킨다는 문제점이 있었다.

또한, 장시간 단락되어도 IGBT 파괴를 일으키지 않도록 하기 위해 소자의 전류밀도를 낮추면, 필요한 전류를 확보하기 위해 소자를 크게 할 필요가 있다는 문 제점이 있었다.

이와 같은 문제점은 액정 디스플레이나 EL(Electro Luminescence) 디스플레이 등 PDP 이외의 플랫 패널 디스플레이를 구동하는 경우에도 마찬가지로 발생되는 문제점이다.

본 발명은 이러한 점을 감안하여 이루어진 것으로서, 디바이스 크기를 크게 하지 않고, 출력단자가 단락되었을 때 IGBT의 파괴를 방지할 수 있는 표시장치 구동회로를 제공하는 것을 목적으로 한다.

본 발명에서는 상기 문제점을 해결하기 위해, 플랫 패널 디스플레이를 구동하는 표시장치 구동회로에 있어서, 출력단자와 고전압을 공급하는 고전압 전원단자의 사이에 전기적으로 접속된 제 1 트랜지스터와, 상기 출력단자와 기준전원단자의 사이에 접속된 제 2 트랜지스터를 가지고, 클럭신호에 동기하여 입력되는 입력신호에 따라 상기 제 1 또는 상기 제 2 트랜지스터 중 하나를 온(on)하여 상기 출력단자로부터 출력신호를 출력하는 출력단회로와, 상기 클럭신호의 입력을 검출하며, 소정 시간이 경과하여도 다음의 클럭신호가 입력되지 않을 때에 상기 제 1 및 상기 제 2 트랜지스터의 양자를 오프시키기 위한 제어신호를 상기 출력단회로로 송출하는 타이머회로를 가지며, 상기 출력단회로는, 상기 제어신호에 따라 상기 제 1 및 상기 제 2 트랜지스터의 양자를 오프시키는 것을 특징으로 하는 표시장치 구동회로가 제공된다.

상기의 구성에 따르면, 타이머회로는, 소정 시간이 경과하여도 다음의 클럭신호가 입력되지 않을 때에 제 1 및 제 2 트랜지스터의 양자를 오프시키기 위한 제어신호를 출력단회로로 송출하고, 출력단회로는, 제 1 및 제 2 트랜지스터의 양자를 오프시킨다. 이에 따라 출력단자는 하이 임피던스 상태가 된다.

또한, 플랫 패널 디스플레이를 구동하는 표시장치 구동회로에 있어서, 출력단자와 고전압을 공급하는 고전압 전원단자의 사이에 전기적으로 접속된 제 1 트랜지스터와, 상기 출력단자와 기준전원단자의 사이에 접속된 제 2 트랜지스터를 가지고, 클럭신호에 동기하여 입력되는 입력신호에 따라 상기 제 1 또는 상기 제 2 트랜지스터를 온 또는 오프하여 상기 출력단자로부터 출력신호를 출력하는 출력단회로와, 상기 클럭신호의 입력검출후 소정 시간이 경과한 후에, 상기 제 1 트랜지스터의 게이트를 하이 임피던스 상태로 하는 제어신호를 상기 출력단회로로 송출하는 제어신호 출력회로를 갖는 것을 특징으로 하는 표시장치 구동회로가 제공된다.

상기 구성에 따르면, 출력단회로는, 클럭신호에 동기하여 입력되는 입력신호에 따라 제 1 또는 제 2 트랜지스터를 온 또는 오프하여 출력단자로부터 출력신호를 출력하고, 제어신호 출력회로는, 클럭신호의 입력검출후 소정 시간이 경과한 후에, 제 1 트랜지스터의 게이트를 하이 임피던스 상태로 하는 제어신호를 출력단회로로 송출한다. 이로써, 클럭신호의 입력검출후 소정 시간이 경과한 후에, 제 1 트랜지스터의 게이트는 하이 임피던스 상태가 된다.

또한, 플랫 패널 디스플레이를 구동하는 표시장치 구동회로에 있어서, 출력단자와 고전압을 공급하는 고전압 전원단자의 사이에 전기적으로 접속된 제 1 트랜 지스터와, 상기 출력단자와 기준전원단자의 사이에 접속된 제 2 트랜지스터와, 클럭신호에 동기하여 입력되는 입력신호에 따라 상기 제 1 트랜지스터의 게이트 전위를 결정하는 제 3 및 제 4 트랜지스터를 갖는 레벨시프터회로를 가지며, 상기 레벨시프터회로는, 더욱이 상기 게이트를 하이 임피던스 상태로 하는 제어신호가 입력되면, 상기 입력신호에 관계없이 상기 제 3 및 상기 제 4 트랜지스터를 동시에 오프시키는 것을 특징으로 하는 표시장치 구동회로가 제공된다.

상기 구성에 따르면, 레벨시프터회로는, 제 1 트랜지스터의 게이트를 하이 임피던스 상태로 하는 제어신호가 입력되면, 입력신호에 관계없이 제 3 및 제 4 트랜지스터를 동시에 오프하여, 제 1 트랜지스터의 게이트를 하이 임피던스 상태로 한다.

(실시형태)

이하, 본 발명의 실시형태를 도면을 참조하여 상세히 설명한다.

먼저, 제 1 실시형태에 따른 표시장치 구동회로를 설명한다.

도 1은, 제 1 실시형태의 표시장치 구동회로를 개략적으로 나타낸 회로도이다.

본 발명의 실시형태에 따른 표시장치 구동회로는, IGBT(11, 12)와, 레벨시프터회로(13)와, 버퍼회로(14a), NAND 회로(14b, 14c) 및 인버터(14d, 14e)를 구비한 논리회로부(14-1)로 구성되는 출력단회로(10)와, 타이머회로(20)를 갖는다.

출력단회로(10)에 있어서, IGBT(11)는 출력단자(Do)와 고전압을 공급하는 고전압 전원단자(VDH)의 사이에 전기적으로 접속되어 있고, IGBT(12)는 출력단자(Do) 와 기준전원단자(GND)의 사이에 접속되어 있다.

IGBT(11)의 게이트단자에는, 레벨시프터회로(13)의 출력신호가 입력되고, IGBT(12)의 게이트단자에는 버퍼회로(14a)의 출력신호가 입력된다.

레벨시프터회로(13)는, 고내압의 PMOS(13a, 13b)와, NMOS(13c, 13d)로 구성되는 회로이다. PMOS(13a)의 소스단자는 0~100V의 고전압을 공급하는 고전압 전원단자(VDH)에 접속되어 있고, 드레인단자는 NMOS(13c)의 드레인단자, PMOS(13b)의 게이트단자 및 IGBT(11)의 게이트단자에 접속되어 있다. PMOS(13a)의 게이트단자는 PMOS(13b)의 드레인단자 및 NMOS(13d)의 드레인단자와 접속되어 있다. 또한, PMOS(13b)도 마찬가지로, 소스단자는 고전압 전원단자(VDH)에 접속되어 있고, 드레인단자는 NMOS(13d)의 드레인단자 및 PMOS(13a)의 게이트단자에 접속되어 있다. PMOS(13b)의 게이트단자는 PMOS(13a)의 드레인단자와 접속되어 있다. 또한, NMOS(13c, 13d)의 소스단자는 모두 기준전원단자(GND)에 접속된다. NMOS(13c)의 게이트단자에는 NAND 회로(14b)의 출력신호가 입력되고, NMOS(13d)의 게이트단자에는 NAND 회로(14b)의 출력신호가 인버터(14d)를 통해 입력된다.

버퍼회로(14a)는, NAND 회로(14c)의 출력신호를 입력하고, 신호의 레벨을 반전시켜 IGBT(12)의 게이트단자에 입력한다.

NAND 회로(14b)는, 입력단자(IN)에 입력되는 입력신호와 제어신호 입력단자(HiZ_IN)에 입력되는 제어신호의 NAND 논리를 취해 출력한다. NAND 회로(14c)는 입력단자(IN)에 입력되는 입력신호를 인버터(14e)에 의해 반전시킨 신호와 제어신호의 NAND 논리를 취해 출력한다.

타이머회로(20)는, 클럭신호 입력단자(CLK_IN)에 의해 클럭신호를 검출하며, 소정 시간이 경과하여도 다음의 클럭신호가 입력되지 않을 때, 출력단회로(10)의 IGBT(11, 12)의 양자를 오프시키기 위한 제어신호를 제어신호 출력단자(HiZ_OUT)로부터 송출한다. 타이머회로(20)의 구체적인 구성에 대해서는 후술한다.

출력단자(Do)는 도 25에서 나타낸 바와 같은 주사·유지전극(911)과 접속되어 있고, 나아가서는 방전셀과 접속되어 있다.

이하, 도 1에서 나타낸 제 1 실시형태에 따른 표시장치 구동회로의 동작을 설명한다.

또, 초기상태에서 제어신호는 H 레벨인 것으로 한다.

클럭신호에 동기하여, 출력단회로(10)의 입력단자(IN)에 H 레벨의 입력신호가 입력되면, NAND 회로(14b)의 출력은 L 레벨이 되고, 레벨시프터회로(13)의 NMOS(13c)는 오프되며, NMOS(13d)의 게이트단자에는 H 레벨의 신호가 입력되어 온이 된다. 이로써, PMOS(13a)가 온이 되고, IGBT(11)의 게이트단자에 입력되는 게이트신호는 100V가 된다. 이에 따라 IGBT(11)는 온이 되어, 출력단자(Do)에 100V의 출력신호를 출력한다. 이때, IGBT(12)의 게이트단자에 입력되는 게이트신호는, NAND 회로(14c)의 출력이 H 레벨이 되기 때문에 버퍼회로(14a)에서 반전되어 L 레벨이 되고, IGBT(12)는 오프된다.

다음으로, 도 25에서 나타낸 바와 같이 데이터전극(912)에 의한 기록시(어드레스 방전시)에는, 주사·유지전극(911)을 L 레벨로 할 필요가 있기 때문에, 클럭신호에 동기하여 L 레벨의 입력신호가 입력단자(IN)에 입력된다. 이 때, NAND 회 로(14b)의 출력은 H 레벨이 되기 때문에, 레벨시프터회로(13)의 NMOS(13c)는 온이 되고, NMOS(13d)의 게이트단자는 L 레벨의 신호가 입력되어 오프된다. 이로써, PMOS(13a)는 오프되고, PMOS(13b)는 온이 된다. 이에 따라, IGBT(11)의 게이트단자에 입력되는 게이트신호는 L 레벨이 되어, IGBT(11)는 오프된다. 또한, IGBT(12)의 게이트단자에 입력되는 게이트신호는 H 레벨이 되기 때문에, IGBT(12)는 온이 되고, 출력단자(Do)로부터 출력되는 출력신호는 OV가 된다.

이와 같이, 제어신호 입력단자(HiZ_IN)가 H 레벨일 때에는, 클럭신호에 동기하여 입력되는 입력신호에 따라 IGBT(11, 12)의 한쪽은 온이 되고, 다른 쪽은 오프되며, 출력단자(Do)로부터는 100V 또는 0V의 출력신호가 출력된다.

다음으로, 어떤 클럭신호의 입력 후에 소정 시간이 경과하여도, 다음의 클럭신호가 입력되지 않았을 경우(예컨대, 전원투입시 등)에 대해서 설명한다.

타이머회로(20)는, 클럭신호가 입력되고 나서 소정 시간이 경과하여도 다음의 클럭신호가 입력되지 않을 경우, 출력단회로(10)로 L 레벨의 제어신호를 송출한다. 이 때 입력단자(IN)로부터의 입력신호에 관계없이, 출력단회로(10)의 NAND 회로(14b, 14c)의 출력은 H 레벨이 되기 때문에, IGBT(11, 12)의 양자 모두 오프되고, 출력단자(Do)는 하이 임피던스 상태가 된다.

이러한 동작을 하는 출력단회로(10)는, PDP의 주사·유지전극마다 설치되어 있다. 종래의 표시장치 구동회로에서는 출력단자(Do)끼리 단락된 경우, 클럭신호가 지연되어 단락에 의해 IGBT(11, 12)가 소자파괴되는 시간(단락내량(short-circuit withstanding capability))을 초과하면 과전류로 인해 소자파괴를 일으키 는데, 본 발명의 실시형태의 표시장치 구동회로와 같이, 클럭신호가 지연된 경우에 IGBT(11, 12)의 양자 모두 오프되어 출력단자(Do)를 하이 임피던스 상태로 함으로써, 과전류가 흐르는 것을 방지하여, IGBT(11, 12)의 소자파괴를 방지할 수 있다.

또, IGBT(11, 12)는 단락내량이 어드레스 방전기간보다 장시간이 되도록 설계된다. 타이머회로(20)에 의해 설정되는 “소정 시간”이란, IGBT(11, 12)의 단락내량보다 짧은 시간이고, 또한 어드레스 방전시에 방전전류를 충분히 흘릴 수 있도록 어드레스 방전기간보다 긴 시간을 말한다(상세한 설명은 후술한다).

이하, 제 1 실시형태의 상세를 설명한다.

도 2는, 제 1 실시형태에 따른 표시장치 구동회로의 상세한 회로도이다.

제 1 실시형태의 표시장치 구동회로(100a)는, 복수 비트분(예컨대, 64 비트분)의 출력단회로(10-1, 10-2, 10-3, …, 10-n)를 가지며, 그것에 대응하여, 도 25에서 나타낸 주사·유지전극(911)을 제어하는 직렬신호를 단자(DATA)로부터 입력하고, 단자(CLK)에 입력되는 클럭신호에 동기시켜 병렬신호로 변환하는 시프트 레지스터(30-1, 30-2, 30-3, …, 30-n)와, 시프트 레지스터(30-1, 30-2, 30-3, …, 30-n)로부터 비트마다 전송된 신호를, 출력단회로(10-1, 10-2, 10-3, …, 10-n )로 송출하는 데이터 셀렉터(40-1, 40-2, 40-3, …, 40-n)를 갖는다. 또, 데이터 셀렉터(40-1, 40-2, 40-3, …, 40-n)에 접속되는 단자(SH)에는, 모든 주사·유지전극(911)을 H 레벨로 할 때의 전체 출력 H 레벨 고정신호가 입력되고, 단자(SL)에는, 모든 주사·유지전극(911)을 L 레벨로 할 때의 전체 출력 L 레벨 고정신호가 입력된다. 타이머회로(20)는 전체 비트의 출력단회로(10-1, 10-2, 10-3, …, 10-n)에 대하여 공통적으로 하나만 구비된다.

출력단회로(10-1, 10-2, 10-3, …, 10-n)는, 도 1에서 나타낸 출력단회로(10)와 동일한 구성이다.

도 3은, 타이머회로의 회로도이다.

타이머회로(20)는, 지연회로(21, 22)와 NAND 회로(23)로 구성되어 있다.

지연회로(21)는 직렬로 기수(奇數)개 접속된 인버터(21a, 21b, 21c)로 이루어진다. 여기서는, 3개의 인버터(21a, 21b, 21c)를 직렬로 접속한 경우에 대해 도시되어 있으나, 지연시간을 조정하기 위해서, 소자의 단수(段數)는 적절히 변경해도 된다. 지연회로(21)에서의 지연시간은 예컨대 100ns 정도로 한다.

지연회로(22)는, 0~5V의 저전압을 공급하는 저전압 전원단자(VDL;도 2에서는 도시생략)와 한쪽의 입력단자가 접속된 NAND 회로(22a)와, NAND 회로(22a)의 출력이 인버터(22b)를 통해 한쪽의 입력단자에 접속된 NAND 회로(22c)와, NAND 회로(22 c)의 출력이 인버터(22d)를 통해 한쪽의 입력단자에 접속된 NAND 회로(22e)와, NAND 회로(22e)의 출력이 인버터(22f)를 통해 한쪽의 입력단자에 접속된 NAND 회로(22g)를 가지고 있다. 더욱이, 플립플롭을 구성하고 있는 NAND 회로(22h, 22i)를 가지고 있으며, NAND 회로(22g)의 출력이 플립플롭의 한쪽의 입력단자인 NAND 회로(22i)의 한쪽 입력단자에 입력된다. 또한, 지연회로(22)의 NAND 회로(22a, 22c, 22e, 22g)의 다른 쪽 입력단자 및 플립플롭의 다른 쪽 입력단자(NAND 회로(22h)의 한쪽의 입력단자)에는, NAND 회로(23)의 출력인 리셋신호가 입력된다. 타이머회로(20)로부터의 출력인 제어신호는, 지연회로(22)의 NAND 회로(22h)로부터 인출되어, 제어신호 출력단자(HiZ_OUT)로부터 상술한 각 출력단회로(10-1, 10-2, 10-3, …, 10-n)로 송출된다. 상기 지연회로(22)에서도, 지연시간을 조정하기 위해, 직렬로 접속되는 소자의 단수는 적절히 변경할 수 있다. 지연회로(22)에서의 지연시간은, 예컨대 1.5㎲~5㎲ 정도가 되도록 한다. 그 이유에 대해서는 후술한다.

NAND 회로(23)는 클럭신호 입력단자(CLK_IN)로부터 입력되는 클럭신호와, 그것을 지연회로(21)에서 지연시킨 신호와의 NAND 논리를 취하여, 리셋신호로서 지연회로(22)에 송출한다.

상기한 바와 같은 타이머회로(20)의 동작을 설명한다.

도 4는, 타이머회로의 동작을 설명하는 타이밍도이다.

이 도면에서는, 클럭신호 입력단자(CLK_IN)에 입력되는 클럭신호, NAND 회로(23)의 출력인 리셋신호, 제어신호 출력단자(HiZ_OUT)로부터 인출되는 타이머회로(20)의 출력인 제어신호의 전압파형이 도시되어 있다.

클럭신호가 입력되면, 리셋신호는 그 상승에서, 지연회로(21)의 지연시간만큼 L 레벨(도면에서는 GND(OV))이 된다. 이것을 받아서 타이머회로(20)의 출력인 제어신호는 H 레벨(도면에서는 VDL(5V))을 유지한다. 그러나, 도 4와 같이 지연회로(22)에 의해 설정되어 있는 지연시간(td)을 초과하여도 클럭신호가 입력되지 않는, 즉 L 레벨의 리셋신호가 지연회로(22)에 입력되지 않을 경우에는 제어신호는 L 레벨이 된다.

다음으로, 도 2에서 나타낸 데이터 셀렉터(40-1 ~ 40-n) 중 하나를 데이터 셀렉터(40)로 하여, 그 구성에 대해 설명한다.

도 5는, 데이터 셀렉터의 회로도이다.

데이터 셀렉터(40)는, 인버터(41, 42, 43)와, NAND 회로(44, 45)로 구성되어 있다.

NAND 회로(44)의 한쪽의 입력단자에는, 시프트 레지스터(30-1 ~ 30-n)로부터 단자(DA)에 입력된 데이터가 인버터(41)를 통해 입력되고, 다른쪽의 입력단자에는, 단자(SL)에 입력되는 전체 출력 L 레벨 고정신호가 인버터(42)를 통해 입력된다. NAND 회로(45)의 한쪽의 입력단자에는, NAND 회로(44)로부터의 출력이 입력되고, 다른 쪽의 입력단자에는, 단자(SH)에 입력되는 전체 출력 H 레벨 고정신호가 인버터(43)를 통해 입력된다. NAND 회로(45)의 출력이 상기 데이터 셀렉터(40)의 출력이 되어, 전술한 출력단회로(10-1, 10-2, 10-3, …, 10-n)의 입력단자(IN)에 입력된다.

이와 같은 데이터 셀렉터(40)에서는, 통상적으로 단자(SL, SH)의 레벨은 L 레벨이다. 이에 따라, 단자(DA)에 입력된 레벨을 반전시킨 신호가 출력단자(Dout)에 전송된다. 전체 출력 H 레벨 고정신호가 H 레벨이 되면, 단자(DA)에 입력된 신호에 관계없이 데이터 셀렉터(40)는, H 레벨의 신호를 출력단회로(10-1, 10-2, 10-3, …, 10-n)에 출력한다. 또한, 전체 출력 L 레벨 고정신호가 H 레벨이 되면, 단자(DA)에 입력된 신호에 관계없이, 데이터 셀렉터(40)는 L 레벨의 신호를 출력단회로(10-1, 10-2, 10-3, …, 10-n)에 출력한다. 이들은 방전유지기간 등에서 이용되는 신호이다.

도 6은, 정상 동작시의 표시장치 구동회로의 동작을 설명하는 타이밍도이다.

이 도면에서는, 어드레스 방전시에서 클럭신호 입력단자(CLK_IN)에 입력되는 클럭신호와, 출력단회로(10-1 ~ 10-n)의 출력단자(Do1 ~ Don)의 출력파형(Do1 ~ Don 출력파형)을 나타낸다.

어드레스 방전시에는, 단자(DATA)에 의해 입력된 신호가 클럭신호의 상승에 동기하여, 시프트 레지스터(30-1 ~ 30-n)에 의해 시프트되고, 차례대로 출력단회로(10-1 ~ 10-n)에 입력됨으로써, 그 출력파형은 도시한 바와 같이, 차례대로 하강하여, 입력신호가 H 레벨로 상승할 때까지의 기간(어드레스 방전기간)이 출력펄스폭이 된다. 또, 도 6에서는 입력신호는 도시되어 있지 않으나, 클럭신호의 상승에 동기하여 H 레벨 또는 L 레벨이 된다.

여기서, 예로서 출력단자(Do2)와 출력단자(Do3)를 단락하는 부착물이 존재할 경우에 대해 설명한다.

도 7은 출력단자(Do2)와 출력단자(Do3)가 단락되었을 때의 Do2, Do3 출력파형을 나타낸 도면이다.

출력단자(Do2)와 출력단자(Do3)의 단락시에, 클럭신호에 동기하여 출력단자(Do2)의 출력이 하강하면, 동시에 출력단자(Do3)의 출력도 동일 전위가 된다(도면중 t1). 이때, 출력단회로(10-2)의 기준전원단자(GND)에 접속된 IGBT와, 출력단회로(10-3)의 고전압 전원단자(VDH)에 접속된 IGBT(도 1 참조)가 단락되기 때문에, 고전압 전원단자(VDH)에 접속된 IGBT에 의한 전압강하만큼, 하강의 전위는 GND 레벨(0V)보다 약간 상승된다. 여기서, 다음의 클럭신호가 입력되면(도면중의 t2), 출력단회로(10-2)의 고전압 전원단자(VDH)에 접속된 IGBT와, 출력단회로(10-3)의 기준전원단자(GND)에 접속된 IGBT가 단락되기 때문에, 고전압 전원단자(VDH)에 접속된 IGBT에 의한 전압강하만큼, 마찬가지로 하강의 전위는 GND 레벨(OV)보다 약간 상승된 전위가 된다.

도 7의 경우, 클럭신호가 정상적으로 동작하고 있으며, Do2, Do3 출력파형의 1 클럭만큼의 출력펄스폭이 출력단회로(10-1 ~ 10-n)에서 이용되는 IGBT의 단락내량(10㎲ 정도)을 초과하지 않는 경우, 동작하는 IGBT가 전환되기 때문에 IGBT는 소자파괴 없이 동작한다.

다음으로, 전원상승시 등에서 클럭신호가 정상적으로 표시장치 구동회로(100a)에 입력되지 않았을 때에, 출력단자(Do2, Do3)가 단락되어 있던 경우의 출력파형을 나타낸다.

여기서는 비교를 위해, 우선 종래의 표시장치 구동회로의 출력파형에 대해 나타낸다.

도 8은 출력단자(Do2)와 출력단자(Do3)의 단락시, 클럭신호가 지연된 경우의 종래의 표시장치 구동회로의 Do2, Do3 출력파형을 나타낸 도면이다.

이 도면과 같이, 출력단자(Do2)와 출력단자(Do3)가 단락되어 있는 경우, 클럭신호가 지연되어, 출력단회로(10-1 ~ 10-n)에서 이용되는 IGBT의 단락내량(10㎲ 정도)을 초과하면 소자파괴가 발생된다.

도 9는 출력단자(Do2)와 출력단자(Do3)의 단락시, 클럭신호가 지연된 경우의 제 1 실시형태에 따른 표시장치 구동회로의 Do2, Do3, Do4 출력파형을 나타낸 도면이다.

제 1 실시형태의 표시장치 구동회로(100a)에서는, 타이머회로(20)에서의 지연회로(22)(도 3 참조)에 의해 설정된 지연시간(td)이 경과하면, 출력단회로(10-1 ~ 10-n) 전체에 L 레벨의 제어신호가 입력된다. 이로써, 출력단회로(10-1 ~ 10-n)의 IGBT(11, 12)가 오프되고, 출력단자(Do1 ~ Don)의 Do1 ~ Don 출력파형(도면에서는 Do2 ~ Do4 출력파형만 나타내고 있다)은 하이 임피던스 상태(HiZ)가 되어, 예컨대 중간레벨(50V 정도)이 된다. 이에 따라, 단락된 출력단자(Do2)와 출력단자(Do3)는, 클럭신호가 지연되어 IGBT(11, 12)의 단락내량(10㎲ 정도)을 초과한 경우에도, 지연시간(td)에서 하이 임피던스 상태가 되기 때문에, 과전류가 흐르는 것을 방지하여, IGBT(11, 12)의 소자파괴를 방지할 수 있다.

또한, 제어신호의 출력후에 클럭신호가 입력된 경우에는, 제어신호는 H 레벨로 되돌아 오기 때문에, 출력단회로(10-1 ~ 10-n)의 IGBT(11, 12)는, 입력신호에 따라 한쪽이 온되고 다른 쪽이 오프되는 통상의 동작으로 되돌아온다.

지연시간(td)은, 어드레스 방전기간에서 충분히 방전전류를 흘릴 수 있도록 어드레스 방전기간보다 길게 하고, IGBT(11, 12)의 단락내량보다 짧게 할 필요가 있다. 예컨대, 어드레스 방전기간이 1.3㎲이고, IGBT(11, 12)의 단락내량이 10 ㎲인 경우, 1.5 ~ 5.0㎲ 정도로 하는 것이 바람직하다.

또, 상기한 바와 같이 지연시간(td)을 조정하기 위해, 전술한 타이머회로(20)의 지연회로(22)의 직렬로 접속되는 소자 수를 조정하면 되는데, 다음과 같이 저항이나 용량을 사용할 수도 있다.

도 10은, 타이머회로의 회로도이다.

도 10에서는, 도 3에서 나타낸 타이머회로(20)와 동일한 구성요소에 대해서는 동일부호를 부여하고 있다. 지연시간(td)을 결정하는 도 10에 도시된 타이머회로(50)의 지연회로(52)에, 저항(R), 용량(C)을 이용하고 있다. 여기서는, 도 3의 지연회로(22)의 NAND 회로(22c)와 인버터(22d) 대신에, 전단(前段)의 인버터(22b)의 출력단자와 NAND 회로(22e)의 한쪽의 입력단자 사이에, 저항(R)과 한쪽이 접지된 용량(C)을 접속시킨 경우에 대해 나타내고 있다. 이와 같이 접속된 저항(R), 용량(C)에 의한 지연회로를 복수 직렬 접속하도록 할 수도 있다.

도 11은, PDP의 주사·유지전극에서의 출력파형을 나타낸 도면이다.

이 도면과 같이, 클럭신호에 동기한 어드레스 방전기간후에, 전체 출력 H 레벨 고정신호 또는 전체 출력 L 레벨 고정신호에 의해, 방전을 유지하기 위한 방전유지기간을 갖는다.

방전 유지기간일 때에는, 전술한 도 5의 데이터 셀렉터(40)에서 나타낸 바와 같이, 단자(SL)에 의해, 전체 출력 L 레벨 고정신호를 입력(H 레벨)하여, Do1 ~ Don 출력파형(여기서는, Do2 ~ Do4 만 도시함)을 하강시킨다. 상기에서는, 어드레스 방전시의 출력단자(Do1 ~ Don)의 단락에 대해 설명하였는데, 전원과의 단락을 고려할 때, 설정되는 지연시간(td)을 상기 방전유지기간보다 길고, IGBT의 단락내량보다 짧은 시간으로 설정할 필요가 있다. 왜냐하면, 이러한 방전유지기간에도 전원과의 단락이 발생하고 있는 경우, 전체 출력 H 레벨 고정신호 또는 전체 출력 L 레벨 고정신호가 소정 시간동안 동작하지 않으면 IGBT 파괴를 발생시킬 우려가 있기 때문이다. 이하에, 전체 출력 H 레벨 고정신호 또는 전체 출력 L 레벨 고정 신호를 검출하는 타이머회로를 나타낸다.

도 12는, 전체 출력 H 레벨 고정신호 또는 전체 출력 L 레벨 고정신호를 검출하는 타이머회로의 회로도이다.

타이머회로(60)는, 클럭신호와, 단자(SH, SL)로부터 전체 출력 H 레벨 고정신호, 전체 출력 L 레벨 고정신호를 입력하는 NOR 회로(64a)와, NOR 회로(64a)의 출력레벨을 반전시키는 인버터(64b)로 이루어진 OR 회로(64)를 갖는다. 기타 구성요소에 대해서는, 도 10과 동일하므로, 동일 부호를 부여하여 그에 대한 설명을 생략한다. 또, 지연회로(52)는 방전유지기간보다 길고, IGBT의 단락내량보다 짧은 시간으로 지연시간(td)을 설정한다.

이러한 구성에 따르면, 지연회로(52)에 의해 설정되는 지연시간(td) 이상, 클럭신호나, 전체 출력 H 레벨 고정신호, 전체 출력 L 레벨 고정신호가 지연시간(td)을 경과하여도 동작되지 않을 경우에, L 레벨의 제어신호를 출력단회로(10-1 ~ 10-n)에 출력함으로써, 전체 출력단자(Do1 ~ Don)의 전위를 하이 임피던스 상태로 할 수 있어, 전원(VDH)과의 단락으로 인한 IGBT 파괴를 방지할 수 있다.

도 13은, 도 12와 같은 타이머회로를 이용한 경우의 표시장치 구동회로의 구성을 나타낸 도면이다.

이 도면과 같이, 도 12의 타이머회로(60)를 이용한 표시장치 구동회로(100b)는, 데이터 셀렉터(40-1 ~ 40-n)에 접속되는 단자(SH, SL)와 타이머회로(60)에도 접속되도록 할 수 있다. 다른 구성은 도 2의 표시장치 구동회로(100a)와 동일하다.

도 29에서 나타낸 종래의 표시장치 구동회로와 같이, IGBT(11)의 게이트 이미터 사이에, 제너다이오드 및 저항을 접속해도 된다. 이러한 경우 IGBT(11)의 게이트 산화막을 얇게 할 수 있다. 이 경우에는, 제어신호 입력단자(HiZ_IN)가 L 레벨일 때 IGBT(11, 12) 모두 오프되는데, IGBT(11)의 게이트 전위가 L 레벨이기 때문에, 출력단자(Do)는 L 레벨이 된다. 본 실시형태는, 클럭신호가 통상적으로 동작하지 않는 경우에 대하여 제어신호를 입력하기 때문에, 통상적인 동작에 영향을 미치지 않아 L 레벨이 되어도 문제는 없다.

이상 설명한 바와 같이, 제 1 실시형태의 표시장치 구동회로에 따르면, 출력단자(Do1 ~ Don)가 단락된 경우라도 소자의 전류밀도를 낮추지 않고 IGBT 파괴를 방지할 수 있다. 따라서, PDP의 표시장치 구동회로를 그 면적을 크게 하지 않고 설계할 수 있다.

다음으로, 제 2 실시형태의 표시장치 구동회로를 설명한다.

도 14는, 제 2 실시형태의 표시장치 구동회로를 개략적으로 나타낸 회로도이다.

제 2 실시형태의 표시장치 구동회로는, 출력단회로(10a)로서, IGBT(11, 12)와, 레벨시프터회로(13)와, 논리회로부(14-2)를 갖는다. 또한, 제 1 실시형태의 표시장치 구동회로와 달리, 타이머회로(20, 50, 60)와는 다른 제어신호 출력회로(70)를 갖는다.

레벨시프터회로(13)의 회로구성은, 제 1 실시형태의 표시장치 구동회로와 동일하므로, 동일 부호를 부여하여 그에 대한 설명을 생략한다.

논리회로부(14-2)는, 제 1 실시형태의 논리회로부(14-1)와 달리, 버퍼회로(14f), NOR 회로(14g)와, 인버터(14h, 14i, 14j)로 구성된다.

버퍼회로(14f)는, 입력단자(IN)에 입력되는 입력신호를 인버터(14i, 14j)를 통해 입력하고, 신호의 레벨을 반전시켜 IGBT(12)의 게이트단자에 입력한다.

NOR 회로(14g)는, 입력단자(IN)에 입력되는 입력신호를 인버터(14h)를 통해 입력하고, 제어신호 입력단자(HiZ_IN)에 입력되는 제어신호와의 NOR 논리의 결과를, 레벨시프터회로(13)의 NMOS(13d)의 게이트단자에 입력한다. 또한, 인버터(14h)의 출력은, 더욱이 레벨시프터회로(13)의 NMOS(13c)의 게이트단자에 입력된다.

또, 도 14에서 IGBT(11)의 게이트 이미터간에, 제너 다이오드(15) 및 저항(16)이 접속되어 있다. 제너 다이오드(15)는 IGBT(11)의 게이트 이미터간의 내압을 초과하는 전압이 인가되는 것을 방지하는 것이고, 저항(16)은 게이트 전위를 VDL(5V)로 끌어올리는 것이다.

상기 출력단회로(10a)에서는, 레벨시프터회로(13)의 NMOS(13c, 13d)의 게이트단자에 입력되는 신호에 의해, IGBT(11)의 게이트 전위가 결정된다. 그리고, 특히 NMOS(13c, 13d) 중 하나인 NMOS(13d)가 제어신호에 의해 제어된다.

제어신호 출력회로(70)는, 클럭신호 입력단자(CLK_IN)에 의해 클럭신호를 입력하고, 그 클럭신호를 지연시켜 클럭신호의 입력검출후 소정 시간이 경과한 후에, IGBT(11)의 게이트를 하이 임피던스 상태로 하기 위한 제어신호를 생성하여, 제어신호 출력단자(HiZ_OUT)로부터 송출한다. 이 소정 시간은 출력단자(Do)로부터의 출력신호 상승시의 소정 시간이며, 예를 들어 레벨시프터회로(13)의 출력인 IGBT(11)의 게이트단자의 게이트 전위가 H 레벨이 되어, 출력신호가 H 레벨로 고정될 때까지의 시간이다. 제어신호 출력회로(70)의 구체적인 구성에 대해서는 후술한다.

출력단자(Do)는, 도 25에서 나타낸 바와 같은 주사·유지전극(911)과 접속되고, 나아가서는 방전셀과 접속되어 있다.

이하, 도 14에서 나타낸 제 2 실시형태의 표시장치 구동회로의 동작을 설명한다.

도 15는, 제 2 실시형태의 표시장치 구동회로의 동작을 나타낸 타이밍도이다.

클럭에 동기하여 입력신호가 H 레벨이 되면(도면중 t3), 제어신호 출력회로(70)는 L 레벨의 제어신호를 출력한다. 이때 입력신호는 인버터(14h)에 의해 반전되어, 레벨시프터회로(13)의 NMOS(13c)의 게이트신호는 L 레벨이 되고, NMOS(13c)는 오프된다. 또한, NOR 회로(14g)의 출력은 H 레벨이 되고, 이것은 NMOS(13d)의 게이트신호가 되기 때문에 NMOS(13d)는 온이 된다. 그리고 PMOS(13a)는 온이 되고, PMOS(13b)는 오프된다. 이에 따라, 레벨시프터회로(13)의 출력은, VDH(100V)로 상승해 간다. 이것은 IGBT(11)의 게이트신호가 되기 때문에, IGBT(11)는 온이 된다. 한편, 입력신호가 H 레벨일 때, IGBT(12)의 게이트신호는 인버터(14i, 14j), 버퍼회로(14f)를 통해 L 레벨이 되어, IGBT(12)는 오프된다. 이상의 동작에 의해, 출력신호의 레벨은 VDH로 상승한다. 상기 출력신호의 상승시에 있어서, 제 2 실시형태에 따른 표시장치 구동회로의 제어신호 출력회로(70)는, 소정의 지연시간(tda)이 경과된 후에, IGBT(11)의 게이트를 하이 임피던스 상태로 하기 위한 제어신호를 생성하여, 제어신호 출력단자(HiZ_OUT)로부터 송출한다. 구체적으로는, 도 15와 같이, IGBT(11)의 게이트신호가 VDH로 상승되기까지의 시간, 가령 200ns 경과한 후에, 제어신호를 H 레벨로 한다. 이에 따라, NOR 회로(14g)의 출력은 L 레벨이 되고, 레벨시프터회로(13)의 NMOS(13d)의 게이트신호는 L 레벨이 되어 오프된다. 이때 입력단자(IN)로부터의 입력신호가 H 레벨이기 때문에 NMOS(13c)도 오프이다. 따라서, IGBT(11)의 게이트신호는 하이 임피던스 상태(HiZ)가 된다. 하이 임피던스 상태인 기간에서는, 레벨시프터회로(13) 각각의 소자의 용량으로 그 레벨을 유지하여, 출력의 IGBT(11)를 계속해서 온으로 한다.

다음으로, 클럭신호에 동기하여, 입력단자(IN)로부터의 입력신호가 L 레벨이 되면(도면중 t4), 제어신호도 L 레벨이 되고, 입력신호는 인버터(14h)에 의해 반전된다. 이에 따라 레벨시프터회로(13)의 NMOS(13c)의 게이트신호는, H 레벨이 되어 온이 된다. 한편, NOR 회로(14g)의 출력은 L 레벨이 되기 때문에, NMOS(13d)의 게이트신호는 그대로 L 레벨인 상태이며, NMOS(13d)는 계속해서 오프된다. 그리고, PMOS(13a)는 오프되고, PMOS(13b)가 온이 된다. 이에 따라, 레벨시프터회로(13)로부터는 L 레벨의 신호가 출력되어, IGBT(11)의 게이트신호가 되기 때문에 IGBT(11)는 오프된다. 또한, 입력신호가 L 레벨일 때, IGBT(12)의 게이트신호는 인버터(14i, 14j), 버퍼회로(14f)를 통해 H 레벨이 되어, IGBT(12)는 온이 되고, 출력신호는 OV로 하강되어 간다. 또, 이때에도 제어신호는 지연시간(tda) 경과후에 H 레 벨이 되는데, 입력신호가 L 레벨이기 때문에, NOR 회로(14g)의 출력(NMOS(13d)의 게이트신호)은 변함없이 L 레벨 상태이다.

이와 같은 동작을 하는 출력단회로(10a)는, 후술하는 도 16에서 나타낸 바와 같이 PDP의 주사·유지전극마다 설치되어 있다. 도 14와 같은 표시장치 구동회로에 따르면, 복수의 출력단회로(10a)의 사이에서, 출력단자(Do)간의 단락이 발생하더라도, VDH 출력시에는 IGBT(11)의 게이트신호가 하이 임피던스 상태가 되기 때문에, IGBT(11)의 게이트전위가 출력단자(Do)의 전위의 영향을 받아, 전위가 저하되어 IGBT(11)가 오프된다. 이에 따라, 출력단자(Do)가 하이 임피던스 상태가 되기 때문에, 과전류가 흐르는 것을 방지하여 IGBT 파괴를 방지할 수 있다.

다음으로, 제 2 실시형태의 상세를 설명한다.

도 16은, 제 2 실시형태에 따른 표시장치 구동회로의 상세한 회로도이다.

표시장치 구동회로(100c)는, 복수 비트분(예컨대, 64비트분)의 출력단회로(10a-1, 10a-2, 10a-3, …, 10a-n)를 가지며, 그것에 대응하여 도 25에서 나타낸 주사·유지전극(911)을 제어하는 직렬신호를 단자(DATA)로부터 입력하고, 단자(CLK)에 입력되는 클럭신호에 동기시켜 병렬신호로 변환하는 시프트 레지스터(30-1, 30-2, 30-3, …, 30-n)와, 시프트 레지스터(30-1, 30-2, 30-3, …, 30-n)로부터 비트마다 전송된 신호를, 출력단회로(10a-1, 10a-2, 10a-3, …, 10a-n)로 송출하는 데이터 셀렉터(40-1, 40-2, 40-3, …, 40-n)를 갖는다. 또, 데이터 셀렉터(40-1, 40-2, 40-3, …, 40-n)에 접속된 단자(SH)에는, 모든 주사·유지전극(911)을 H 레벨로 할 때의 전체 출력 H 레벨 고정신호가 입력되고, 단자(SL)에는 모든 주사·유 지전극(911)을 L 레벨로 할 때의 전체 출력 L 레벨 고정신호가 입력된다. 제어신호 출력회로(70)는 전체 비트의 출력단회로(10a-1, 10a-2, 10a-3, …, 10a-n)에 대하여 공통적으로 하나만 구비된다.

출력단회로(10a-1, 10a-2, 10a-3, …, 10a-n)는, 도 14에서 나타낸 출력단회로(10a)와 동일한 회로구성이다.

도 17은, 제어신호 출력회로의 회로도이다.

제어신호 출력회로(70)는, 지연회로(71)와, NAND 회로(72)로 구성되어 있다.

지연회로(71)는, 직렬로 기수개 접속된 인버터(71a, 71b, 71c)로 이루어진다. 여기서는, 3개의 인버터(71a, 71b, 71c)를 직렬로 접속한 경우에 대해 도시하고 있으나, 도 15에서 나타낸 바와 같은 지연시간(tda)을 조정하기 위해, 소자의 단수는 적절히 변경해도 된다. 지연회로(71)에서의 지연시간(tda)은, 출력신호가 H 또는 L 레벨로 고정되는 시간, 예컨대 200ns 정도로 한다.

NAND 회로(72)는, 클럭신호 입력단자(CLK_IN)로부터 입력되는 클럭신호와, 그것을 지연회로(71)에서 지연시킨 신호와의 NAND 논리를 취하여, 제어신호로서 제어신호 출력단자(HiZ_OUT)로부터 송출한다.

상기한 바와 같은 제어신호 출력회로(70)의 동작을 설명한다.

도 18은, 제어신호 출력회로의 동작을 설명하는 타이밍도이다.

이 도면에서는, 클럭신호 입력단자(CLK_IN)에 입력되는 클럭신호, 제어신호 출력단자(HiZ_OUT)로부터 인출되는 제어신호 출력회로(70)의 출력인 제어신호의 전압파형을 나타내고 있다.

클럭신호가 입력되면, 제어신호는 그 상승에서, 지연회로(71)의 지연시간(tda)만큼 L 레벨(도면에서는 GND(0V))이 된다. 지연시간(tda)이 경과하면, 제어신호는 H 레벨로 되돌아온다.

다른 구성에 대해서는 제 1 실시형태의 표시장치 구동회로(100a)와 동일한 구성이다.

상기한 바와 같은 표시장치 구동회로(100c)에서, 출력단자(Do1, Do2, …, Don)가 단락되지 않고 정상적으로 동작한 경우의 출력파형은, 도 6에서 나타낸 바와 같다.

가령, 출력단자(Do2, Do3)가 단락된 경우, 제 2 실시형태의 표시장치 구동회로(100c)의 동작은 다음과 같다.

도 19는, 출력단자의 단락시에서 제 2 실시형태에 따른 표시장치 구동회로의 Do2, Do3 출력파형을 나타낸 도면이다.

제 2 실시형태의 표시장치 구동회로(100c)에서는, 클럭신호의 입력후에 제어신호 출력회로(70, 도 17 참조)에서 설정한 지연시간(tda)이 경과하면, 출력단회로(10a-1 ~ 10a-n)의 전체에 H 레벨의 제어신호가 입력된다. 이에 따라, 출력단회로(10-1~10-n)의, 레벨시프터회로(13)에서의 NMOS(13d)가 오프되어, IGBT(11)의 게이트신호를 하이 임피던스 상태로 한다. 단락이 발생되어 있으면, 게이트 전위가 출력단자(Do)의 전위의 영향을 받기 때문에, 전위가 저하되어 IGBT(11)가 오프된다.

일반적으로 고전압 전원단자(VDH)에 접속된 IGBT(11)가 기준전원단자(GND)에 접속된 IGBT(12)보다 구동능력이 3배 이상이기 때문에, 종래의 표시장치 구동회로 에서는 출력단자간에서 단락이 발생되면 출력레벨은 0V에 가까워진다. 이때, IGBT(11)에는 구동능력이 높은 많은 전류가 계속해서 흐른다. 이때 발열에 의해 출력의 IGBT(11)가 파괴를 일으킨다. IGBT(11)가 파괴됨으로써, IGBT(12)도 파괴된다.

한편, 제 2 실시형태의 표시장치 구동회로(100c)에서는, IGBT(11)가 온이 되고 나서 200ns 정도 경과한 후, 레벨시프터회로(13)의 NMOS(13d)가 오프되기 때문에, 레벨시프터회로(13)의 출력이 하이 임피던스가 된다. 이때 출력이 단락되어 있으면 IGBT(11)의 게이트 전위가 출력단자(Do)의 전위의 영향을 받기 때문에, 전위가 저하되어 IGBT(11)가 오프된다. 이에 따라, 도 19와 같이, 출력은 하이 임피던스 상태가 되어, 단락시에 IGBT 파괴를 방지할 수 있다.

IGBT(11)는, 200ns 정도의 지연시간(tda) 동안에는, 단락을 일으키더라도 파괴되지 않는 소자라면, 동작 주파수가 느릴 경우에도 단락으로 인한 파괴는 일으키지 않게 된다.

이상 설명한 바와 같이, 제 2 실시형태의 표시장치 구동회로(100c)에 의해서도, 출력단자(Do1 ~ Don)가 단락된 경우에, 소자의 전류밀도를 낮추지 않고 IGBT 파괴를 방지할 수 있다. 따라서, PDP의 표시장치 구동회로를 그 면적을 크게 하지 않고 설계할 수 있다.

다음으로, 제 3 실시형태의 표시장치 구동회로를 설명한다.

제 3 실시형태의 표시장치 구동회로는, 제어신호에 의해 출력단자(Do)를 입력신호에 관계없이 하이 임피던스 상태로 하는 출력단회로를 갖는다.

도 20은, 제 3 실시형태에 따른 표시장치 구동회로의 출력단회로의 회로도이다.

제 3 실시형태의 표시장치 구동회로의 출력단회로(10b)는 IGBT(11, 12)와, 레벨시프터회로(13)와, 논리회로부(14-3)를 갖는다,

레벨시프터회로(13)의 회로구성은, 제 1 실시형태의 표시장치 구동회로와 마찬가지이므로, 동일 부호를 부여하여 그에 대한 설명을 생략한다.

논리회로부(14-3)는, 제 1 및 제 2 실시형태의 논리회로부(14-1, 14-2)와 달리, 3개의 NOR 회로(14k, 14l, 14m)로 구성된다.

NOR 회로(14k)는, 한쪽의 입력단자가 입력단자(IN)에 접속되어 있고, 다른 쪽의 입력단자가 제어신호 입력단자(HiZ_IN)에 접속되어 있다. 또한, 출력단자는 레벨시프터회로(13)의 NMOS(13c)의 게이트단자 및 NOR 회로(14l)의 한쪽의 입력단자와 접속되어 있다.

NOR 회로(14l)의 다른 쪽의 입력단자는, 제어신호 입력단자(HiZ_IN)와 접속되어 있고, 출력단자는 레벨시프터회로(13)의 NMOS(13d)의 게이트단자에 접속되어 있다.

NOR 회로(14m)는, 한쪽의 입력단자가 입력단자(IN)와, 다른 쪽의 입력단자는 제어신호 입력단자(HiZ_IN)와 접속되어 있고, 출력단자는 IGBT(12)의 게이트단자에 접속되어 있다.

기타 구성에 대해서는, 도 14에서 나타낸 제 2 실시형태의 표시장치 구동회로의 출력단회로(10a)와 동일하므로, 그에 대한 설명을 생략한다.

이하, 도 20에서 나타낸 제 3 실시형태의 표시장치 구동회로의 동작을 설명한다.

도 21은, 제 3 실시형태의 표시장치 구동회로의 동작을 나타낸 타이밍도이다.

통상적인 동작(제어신호가 L 레벨)에서는, 입력단자(IN)로부터의 입력신호에 맞추어 출력단자(Do)의 출력신호도 변화된다. 도 21의 예에서는, 입력신호가 H 레벨이 되면, NOR 회로(14k)의 출력은 L 레벨이 되고, 이것이 레벨시프터회로(13)의 NMOS(13c)의 게이트신호가 되기 때문에, NMOS(13c)는 오프된다. 한편, NOR 회로(14l)의 출력은 H 레벨이 되고, 이것이 레벨시프터회로(13)의 NMOS(13d)의 게이트신호가 되기 때문에, NMOS(13d)는 온된다. 이에 따라, PMOS(13a)는 온이 되고, PMOS(13b)는 오프되어, IGBT(11)의 게이트신호는 VDH가 되며, IGBT(11)는 온이 되어 IGBT(11)의 출력신호도 VDH로 상승한다. 한편, NOR 회로(14m)의 출력신호는 L 레벨이 되고, 이것이 IGBT(12)의 게이트신호가 되기 때문에, IGBT(12)는 오프된다. 이상의 동작에 의해, 출력단자(Do)의 출력신호는 VDH로 상승한다.

입력신호가 L 레벨이 되면, NOR 회로(14k)의 출력은 H 레벨이 되고, 이것이 레벨시프터회로(13)의 NMOS(13c)의 게이트신호가 되기 때문에, NMOS(13c)는 온이 된다. 한편, NOR 회로(14l)의 출력은 L 레벨이 되고, 이것이 레벨시프터회로(13)의 NMOS(13d)의 게이트신호가 되기 때문에, NMOS(13d)는 오프된다. 이에 따라, PMOS(13a)는 오프되고, PMOS(13b)는 온이 되어, IGBT(11)의 게이트신호는 L 레벨(GND)로 내려가고, IGBT(11)는 오프되어 IGBT(11)의 출력신호도 저하된다. 한편, NOR 회로(14m)의 출력신호는 H 레벨이 되고, 이것이 IGBT(12)의 게이트신호가 되기 때문에, IGBT(12)는 온이 된다. 이상의 동작에 의해, 출력단자(Do)의 출력신호는 GND로 하강한다.

어느 시점(t5)에서, 제어신호 입력단자(HiZ_IN)로부터, H 레벨의 제어신호가 입력되면, NOR 회로(14k, 14l, 14m)의 출력이 전부 L 레벨이 된다. 이에 따라, 레벨시프터회로(13)의 NMOS(13c, 13d)의 게이트신호는 L 레벨이 되어, 양자가 오프되며, IGBT(12)의 게이트신호도 L 레벨이 되기 때문에, IGBT(12)는 오프된다. IGBT(11)의 게이트신호는, 하이 임피던스(HiZ) 레벨이 되어, IGBT(11)의 출력신호, 출력단자(Do)의 출력신호 모두 하이 임피던스 상태가 된다.

그런데, PDP의 표시장치 구동회로의 동작은, 도 11에서 나타낸 바와 같이, 어드레스 방전기간과 방전유지기간으로 나뉘는데, 어드레스 방전기간에는 출력단자(Do) 사이가 단락되어 있으면, 인접하는 비트의 전위가 다를 경우가 있기 때문에, IGBT 파괴가 일어날 가능성이 있다. 따라서, 제 2 실시형태와 마찬가지로, 클럭신호가 상승하여 출력단자(Do)의 출력신호가 H 레벨 또는 L 레벨로 고정되는 시간, 가령 200ns 이상 경과하고 나서, 제어신호를 H 레벨로 하여, 출력단자(Do)의 전위를 하이 임피던스 상태로 함으로써, 단자간 단락을 방지할 수 있다. 이를 위해서는, 제 3 실시형태의 표시장치 구동회로에서도, 제 2 실시형태의 표시장치 구동회로(100c)에서 이용한 제어신호 출력회로(70)를 이용하여 제어신호를 출력단회로(10b)에 입력하면 된다. 이 경우, 표시장치 구동회로의 회로구성은, 출력단회로(10b) 이외에는 도 16에서 나타낸 제 2 실시형태의 표시장치 구동회로(100c)와 동 일한 구성이 된다.

이하, 도 17에서 나타낸 바와 같은 제어신호 출력회로(70)로부터 입력된 제어신호를 이용하였을 때, 제 3 실시형태의 표시장치 구동회로의 동작을 설명한다.

도 22는, 제 3 실시형태의 표시장치 구동회로의 동작을 나타낸 타이밍도이다.

클럭에 동기하여 입력신호가 H 레벨이 되면(도면중 t6), 제어신호는 L 레벨이 된다. 이때 NOR 회로(14k)의 출력은 L 레벨이 되고, 레벨시프터회로(13)의 NMOS(13c)의 게이트신호는 L 레벨이 되어, NMOS(13c)는 오프된다. 또한, NOR 회로(14l)의 출력은 H 레벨이 되고, 이것은 NMOS(13d)의 게이트신호가 되기 때문에 NMOS(13d)는 온이 된다. 그리고 PMOS(13a)가 온이 되고, PMOS(13b)는 오프된다. 이에 따라, 레벨시프터회로(13)의 출력은, VDH(100V)로 상승해 간다. 이것이 IGBT(11)의 게이트신호가 되기 때문에, IGBT(11)는 온이 된다. 한편, 입력신호가 H 레벨일 때, NOR 회로(14m)의 출력은 L 레벨이며, 이것이 IGBT(12)의 게이트신호가 되기 때문에, IGBT(12)는 오프되어 있다. 이상의 동작에 의해, 출력신호의 레벨은 VDH로 상승된다. 이러한 출력신호의 상승시에 있어서, 제어신호 출력회로(70)는, IGBT(11)의 게이트신호가 VDH로 상승될 때까지의 시간, 가령 200ns 경과후에, 제어신호를 H 레벨로 한다. 이에 따라, NOR 회로(14l)의 출력은 L 레벨이 되고, 레벨시프터회로(13)의 NMOS(13d)의 게이트신호는 L 레벨이 되어 오프된다. 이때 NMOS(13c)도 오프이기 때문에, IGBT(11)의 게이트신호는 하이 임피던스 상태(HiZ(VDH))가 된다. 하이 임피던스 상태의 기간에서는, 레벨시프터회로(13) 각각 의 소자의 용량으로, 그 레벨을 유지하여, 출력의 IGBT(11)를 계속해서 온으로 한다.

다음으로, 클럭신호에 동기하여 입력단자(IN)로부터의 입력신호가 L 레벨이 되면(도면중 t7), 제어신호도 L 레벨이 된다. 이때 NOR 회로(14k)의 출력은 H 레벨이 되기 때문에, 레벨시프터회로(13)의 NMOS(13c)의 게이트신호는, H 레벨이 되어 온이 된다. 한편, NOR 회로(14l)의 출력은 L 레벨이 되기 때문에, NMOS(13d)의 게이트신호는 그대로 L 레벨 상태이며, NMOS(13d)는 계속해서 오프된다. 그리고, PMOS(13a)는 오프되고, PMOS(13b)는 온이 된다. 이에 따라, 레벨시프터회로(13)로부터는, L 레벨의 신호가 출력되어, IGBT(11)의 게이트신호가 되기 때문에, IGBT(11)는 오프된다. 또한, 입력신호가 L 레벨일 때, NOR 회로(14m)의 출력은 H 레벨이 되고, IGBT(12)의 게이트신호가 되기 때문에, IGBT(12)는 온이 되어, 출력신호는 OV로 하강되어 간다. 제어신호가 지연시간(tda) 경과후에 H 레벨이 되면, NOR 회로(14k)의 출력이 L 레벨이 되고, 이것이 NMOS(13c)의 게이트신호가 되기 때문에, NMOS(13c)는 오프된다. 또한, NOR 회로(14l)의 출력(NMOS(13d)의 게이트신호)은 그대로 L 레벨 상태이므로, NMOS(13d)는 오프이다. 이에 따라, IGBT(11)의 게이트신호는 하이 임피던스 상태(HiZ(GND))가 된다. 또한, NOR 회로(14m)의 출력은 L 레벨이 되므로, 이것이 IGBT(12)의 게이트전위가 되기 때문에, IGBT(12)는 오프된다. 이상의 동작에 의해, IGBT(11, 12)의 양자가 오프되어, 출력단자(Do)의 출력신호는 하이 임피던스 상태가 된다.

이와 같이, 클럭에 동기하여 출력신호가 H 레벨 또는 L 레벨로 고정되는 시 간(상기에서는 200ns 정도로 하였다) 이상 경과된 후, 제어신호를 H 레벨로 하여, 출력단자(Do)를 하이 임피던스 상태로 하기 때문에, 단자간 단락시(도 19 참조)의 과전류로 인한 IGBT 파괴를 방지할 수 있다.

또, 여기에서는 어드레스 방전기간의 단락으로 인한 IGBT 파괴의 방지에 대해 설명하였지만, 도 11에 나타낸 바와 같은 방전유지기간에서도 적절히 제어신호를 H 레벨로 하고, 출력단자(Do)를 하이 임피던스 상태로 하여 단자간 단락으로 인한 IGBT의 파괴를 방지할 수도 있다.

또한, 제 1 실시형태와 마찬가지로, IGBT(12)도 제어신호에 의해 오프되기 때문에, 출력단자(Do)가 전원(VDH)과 단락되어 있는 경우라도 IGBT 파괴를 방지할 수 있다.

이상 설명한 바와 같이, 제 3 실시형태의 표시장치 구동회로에 의해서도, 출력단자(Do1 ~ Don)가 단락되었을 경우에, 소자의 전류밀도를 낮추지 않고 IGBT 파괴를 방지할 수 있다. 따라서, PDP의 표시장치 구동회로를 그 면적을 크게 하지 않고 설계할 수 있다.

다음으로, 제 4 실시형태의 표시장치 구동회로를 설명한다.

제 4 실시형태의 표시장치 구동회로는, 제어신호에 의해 IGBT(11, 12)를 오프하고, 출력단자(Do)를 하이 임피던스 상태로 하는 출력단회로를 갖는다.

도 23은, 제 4 실시형태에 따른 표시장치 구동회로의 출력단회로의 회로도이다.

출력단회로(10c)는, IGBT(11, 12)와, 레벨시프터회로(13)와, 논리회로부(14- 4)와, 다이오드(17)를 갖는다.

레벨시프터회로(13)의 회로구성은, 제 1 실시형태의 표시장치 구동회로와 동일하므로, 동일 부호를 부여하여 그에 대한 설명을 생략한다.

논리회로부(14-4)는, 제 1 내지 제 3 실시형태의 논리회로부(14-1, 14-2 및 14-3)와 달리, 2개의 NOT 회로(14o, 14q), 1개의 NOR 회로(14n) 및 1개의 NAND 회로(14p)로 구성된다.

NOT 회로(14q)는, 입력단자가 제어신호 입력단자(HiZ_IN)에 접속되어 있고, 출력단자가 NAND 회로(14p)의 한쪽의 입력단자에 접속되어 있다.

NAND 회로(14p)의 다른 쪽의 입력단자는 입력단자(IN)에 접속되어 있고, 출력단자는 레벨시프터회로(13)의 NMOS(13c)의 게이트단자 및 NOT 회로(14o)의 입력단자와 접속되어 있다.

NOT 회로(14o)의 출력단자는 레벨시프터회로(13)의 NMOS(13d)의 게이트단자에 접속되어 있다.

NOR 회로(14n)는, 한쪽의 입력단자가 입력단자(IN)와, 다른 쪽의 입력단자는 제어신호 입력단자(HiZ_IN)와 접속되어 있고, 출력단자는 IGBT(12)의 게이트단자에 접속되어 있다.

다이오드(17)는, IGBT(11)의 이미터와 단자(Do)의 사이에 접속되어 있다.

기타의 구성에 대해서는, 도 14에서 나타낸 제 2 실시형태의 표시장치 구동회로의 출력단회로(10a)와 동일하므로 설명을 생략한다.

이하에, 도 17에서 나타낸 바와 같은 제어신호 출력회로(70)로부터 입력된 제어신호를 이용했을 때의 제 4 실시형태의 표시장치 구동회로의 동작을 설명한다.

도 24는, 제 4 실시형태의 표시장치 구동회로의 동작을 나타낸 타이밍도이다.

클럭신호에 동기하여 입력신호가 H 레벨이 되면(도면중 t8), 제어신호는 L 레벨이 된다. 이때 NAND 회로(14p)의 출력은 L 레벨이 되고, 레벨시프터회로(13)의 NMOS(13c)의 게이트신호는 L 레벨이 되어, NMOS(13c)는 오프된다. 또한, NOT 회로(14o)의 출력은 H 레벨이 되고, 이것은 NMOS(13d)의 게이트신호가 되기 때문에 NMOS(13d)는 온이 된다. 그리고 PMOS(13a)는 온이 되고, PMOS(13b)는 오프된다. 이에 따라, 레벨시프터회로(13)의 출력은, VDH(100V)로 상승되어 간다. 이것이 IGBT(11)의 게이트신호가 되기 때문에, IGBT(11)는 온이 된다. 한편, 입력신호가 H 레벨일 때, NOR 회로(14n)의 출력은 L 레벨이며, 이것이 IGBT(12)의 게이트신호가 되기 때문에, IGBT(12)는 오프되어 있다. 이상의 동작에 의해, 출력신호의 레벨은 VDH로 상승된다. 이러한 출력신호의 상승시에 있어서, 제어신호 출력회로(70)는, IGBT(11)의 게이트신호가 VDH로 상승될 때까지의 시간, 가령, 200ns 경과후에, 제어신호를 H 레벨로 한다. 이로써, NOT 회로(14o)의 출력은 L 레벨이 되고, 레벨시프터회로(13)의 NMOS(13d)의 게이트신호는 L 레벨이 되어 오프된다. 이때 NAND 회로(14p)의 출력은 H 레벨이 되고, NMOS(13c)는 온이 되기 때문에, IGBT(11)의 게이트신호는 L 레벨이 된다. 따라서, 출력의 IGBT(11)는 오프된다.

다음으로, 클럭신호에 동기하여, 입력단자(IN)로부터의 입력신호가 L 레벨이 되면(도면중 t9), 제어신호도 L 레벨이 된다. 이때 NAND 회로(14p)의 출력은 H 레 벨이 되기 때문에, 레벨시프터회로(13)의 NMOS(13c)의 게이트신호는, H 레벨이 되어 온이 된다. 한편, NOT 회로(14o)의 출력은 L 레벨이 되기 때문에, NMOS(13d)의 게이트신호는 그대로 L 레벨 상태이며, NMOS(13d)는 계속해서 오프된다. 그리고, PMOS(13a)는 오프되고, PMOS(13b)는 온이 된다. 이에 따라, 레벨시프터회로(13)로부터는 L 레벨의 신호가 출력되어, IGBT(11)의 게이트신호가 되기 때문에 IGBT(11)는 오프된다. 또한, 입력신호가 L 레벨일 때, NOR 회로(14n)의 출력은 H 레벨이 되어, IGBT(12)의 게이트신호가 되기 때문에, IGBT(12)는 온이 되고, 출력신호는 OV로 하강해 간다. 제어신호가 지연시간(tda) 경과후에 H 레벨이 되면, NAND 회로(14p)의 출력은 그대로 H 레벨 상태이며, NMOS(13c)는 온상태이다. 또한, NOT 회로(14o)의 출력(NMOS(13d)의 게이트신호)도 그대로 L 레벨 상태이므로, NMOS(13d)는 오프상태이다. 이에 따라, IGBT(11)의 게이트신호는 L 레벨이 된다. 또한, NOR 회로(14n)의 출력은 L 레벨이 되기 때문에, 이것이 IGBT(12)의 게이트 전위가 되어, IGBT(12)는 오프된다. 이상의 동작에 의해, IGBT(11, 12)의 양자가 오프되어, 출력단자(Do)의 출력신호는 하이 임피던스 상태가 된다. 여기서, 다이오드(17)가 없을 경우에는, 출력단자(Do)의 전위가 IGBT(11)의 게이트 전위에 의해 이끌리어 L 레벨이 되지만, 다이오드(17)를 IGBT(11)와 IGBT(12)의 사이에 접속함으로써 출력단자(Do)가 하이 임피던스 상태가 된다,

이와 같이, 클럭에 동기하여 출력신호가 H 레벨 또는 L 레벨로 고정되는 시간(상기에서는 200ns 정도로 하였다) 이상이 경과된 후, 제어신호를 H 레벨로 하여, 출력단자(Do)를 하이 임피던스 상태로 하기 때문에, 단자간 단락시(도 19 참 조)의 과전류로 인한 IGBT 파괴를 방지할 수 있다.

또, 여기서는 어드레스 방전기간의 단락의 방지에 대해 설명하였는데, 도 11에서 나타낸 바와 같은 방전유지기간에서도 적절히 제어신호를 H 레벨로 하고, 출력단자(Do)를 하이 임피던스 상태로 하여 단자간 단락을 방지할 수도 있다.

이상 설명한 바와 같이, 제 4 실시형태에 관한 표시장치 구동회로에 의해서도, 출력단자(Do1 ~ Don)가 단락된 경우에, 소자의 전류밀도를 낮추지 않고 IGBT 파괴를 방지할 수 있다. 그러나, IGBT(11)의 전류용량을 제한하지 않도록 다이오드(17)를 형성하면 다이오드(17)의 디바이스 크기가 커져, 출력단회로의 면적이 증대된다. 이 경우, 제 1 실시형태와 같이, 장시간 단락되어도 IGBT 파괴를 일으키지 않도록 하기 위해 IGBT(11, 12)의 전류밀도를 낮추어 IGBT(11, 12)의 소자면적을 크게 하는 경우보다는, IGBT(11, 12)의 소자면적이 작은 만큼, 출력단회로의 면적을 작게 할 수 있다. 그러나, 제 2, 제 3 실시형태에 비하면 다이오드(17)가 있기 때문에 출력단회로가 커져 버린다.

또, 이상의 제 1 내지 제 4 실시형태에 따른 표시장치 구동회로의 설명에서는 출력단의 스위치로서 IGBT(11, 12)를 이용하였는데, MOSFET 등, 절연게이트를 갖는 소자를 이용해도 된다.

또한, 상기에서 설명한 전압값 등의 수치는 어디까지나 일례이며, 그 값으로 한정되는 것은 아니다.

또한, 이상에서는 PDP의 구동회로에 대해 설명하였으나, 액정 디스플레이 패널이나 EL 디스플레이 등의, 다른 플랫 패널 디스플레이의 구동회로에도 적용이 가 능하다.

본 발명은 플랫 패널 디스플레이의 구동장치에 적용된다.

본 발명에 따르면, 클럭신호가 지연된 경우에, 출력단자와 고전압을 공급하는 고전압 전원단자의 사이에 접속된 제 1 트랜지스터와, 출력단자와 기준전원단자의 사이에 접속된 제 2 트랜지스터의 양자를 모두 오프시켜, 출력단자를 하이 임피던스 상태로 하기 때문에, 과전류가 흐르는 것을 방지하여 IGBT 파괴를 방지할 수 있다.

또한, 제어신호에 의해, 출력단자와 고전압을 공급하는 고전압 전원단자의 사이에 접속된 제 1 트랜지스터의 게이트를 하이 임피던스 상태로 할 수 있기 때문에, 출력단자의 단락시에 과전류가 흐르는 것을 방지하여 IGBT 파괴를 방지할 수 있다.

또한, 전류밀도를 낮추지 않고 IGBT 파괴를 방지할 수 있기 때문에, 표시장치 구동회로의 면적을 크게 하지 않고 설계할 수 있다.

Claims (17)

1. 플랫 패널 디스플레이를 구동하는 표시장치 구동회로로서,

   출력단자와 고전압을 공급하는 고전압 전원단자의 사이에 전기적으로 접속된 제 1 트랜지스터와, 상기 출력단자와 기준전원단자의 사이에 접속된 제 2 트랜지스터를 가지고, 클럭신호에 동기하여 입력되는 입력신호에 따라 상기 제 1 또는 상기 제 2 트랜지스터 중 한쪽을 온하여 상기 출력단자로부터 출력신호를 출력하는 출력단회로와,

   상기 클럭신호의 입력을 검출하며, 소정 시간이 경과하여도 다음의 클럭신호가 입력되지 않을 때에 상기 제 1 및 상기 제 2 트랜지스터의 양자를 오프시키기 위한 제어신호를 상기 출력단회로로 송출하는 타이머회로를 가지며,

   상기 출력단회로는, 상기 제어신호에 따라 상기 제 1 및 상기 제 2 트랜지스터의 양자를 오프시키는 것을 특징으로 하는 표시장치 구동회로.
2. 제 1항에 있어서,

   상기 출력단회로를 복수 비트분 가지며, 상기 타이머회로를 전체 비트의 상기 출력단회로에 대하여 공통적으로 하나만 구비한 것을 특징으로 하는 표시장치 구동회로.
3. 제 1항에 있어서,

   상기 제어신호의 송출후에 상기 클럭신호가 입력되면, 상기 입력신호에 따라, 상기 제 1 또는 상기 제 2 트랜지스터 중 한쪽이 온이 되는 것을 특징으로 하는 표시장치 구동회로.
4. 제 1항에 있어서,

   상기 플랫 패널 디스플레이는 플라즈마 디스플레이 패널이며, 상기 소정 시간은 상기 플라즈마 디스플레이 패널의 어드레스 방전기간보다 길고, 상기 제 1 또는 상기 제 2 트랜지스터의 단락내량(短絡耐量)보다 짧은 것을 특징으로 하는 표시장치 구동회로.
5. 제 1항에 있어서,

   상기 타이머회로는, 전체 출력 하이레벨 고정신호 또는 전체 출력 로우레벨 고정신호의 입력을 또한 검출하며, 상기 클럭신호, 상기 전체 출력 하이레벨 고정신호 또는 상기 전체 출력 로우레벨 고정신호가 상기 소정 시간 동작하지 않을 경우에는 상기 제어신호를 송출하는 것을 특징으로 하는 표시장치 구동회로.
6. 제 5항에 있어서,

   상기 플랫 패널 디스플레이는 플라즈마 디스플레이 패널이며, 상기 소정 시간은 상기 플라즈마 디스플레이 패널의 방전유지기간보다 길고, 상기 제 1 또는 상기 제 2 트랜지스터의 단락내량보다 짧은 것을 특징으로 하는 표시장치 구동회로.
7. 플랫 패널 디스플레이를 구동하는 표시장치 구동회로로서,

   출력단자와 고전압을 공급하는 고전압 전원단자의 사이에 전기적으로 접속된 제 1 트랜지스터와, 상기 출력단자와 기준전원단자의 사이에 접속된 제 2 트랜지스터를 가지고, 클럭신호에 동기하여 입력되는 입력신호에 따라 상기 제 1 또는 상기 제 2 트랜지스터 중 한쪽을 온하여 상기 출력단자로부터 출력신호를 출력하는 출력단회로와,

   상기 클럭신호의 입력검출후 소정 시간이 경과한 후에, 상기 제 1 및 상기 제 2 트랜지스터의 양자를 오프시키기 위한 제어신호를 상기 출력단회로로 송출하는 제어신호 출력회로를 가지며,

   상기 출력단회로는, 상기 제어신호에 따라 상기 제 1 및 상기 제 2 트랜지스터의 양자를 오프시키는 것을 특징으로 하는 표시장치 구동회로.
8. 플랫 패널 디스플레이를 구동하는 표시장치 구동회로로서,

   출력단자와 고전압을 공급하는 고전압 전원단자의 사이에 전기적으로 접속된 제 1 트랜지스터와, 상기 출력단자와 기준전원단자의 사이에 접속된 제 2 트랜지스터를 가지고, 클럭신호에 동기하여 입력되는 입력신호에 따라 상기 제 1 또는 상기 제 2 트랜지스터를 온 또는 오프하여 상기 출력단자로부터 출력신호를 출력하는 출력단회로와,

   상기 클럭신호의 입력검출후 소정 시간이 경과한 후에, 상기 제 1 트랜지스터의 게이트를 하이 임피던스 상태로 하는 제어신호를 상기 출력단회로로 송출하는 제어신호 출력회로를 갖는 것을 특징으로 하는 표시장치 구동회로.
9. 제 8항에 있어서,

   상기 출력단회로는, 상기 제 1 트랜지스터의 게이트 전위를 결정하는 제 3 및 제 4 트랜지스터를 구비한 레벨시프터회로를 가지며, 상기 제 3 또는 상기 제 4 트랜지스터 중 한쪽은 상기 제어신호에 따라 제어되는 것을 특징으로 하는 표시장치 구동회로.
10. 제 9항에 있어서,

    상기 입력신호 및 상기 제어신호에 의해, 상기 제 3 및 상기 제 4 트랜지스터를 동시에 오프시킴으로써, 상기 게이트를 상기 하이 임피던스 상태로 하는 것을 특징으로 하는 표시장치 구동회로.
11. 제 8항에 있어서,

    상기 소정 시간은, 상기 제 1 트랜지스터의 게이트 전위가 하이레벨이 되어, 상기 출력단자로부터의 상기 출력신호가 하이레벨로 고정될 때까지의 시간인 것을 특징으로 하는 표시장치 구동회로.
12. 제 8항에 있어서,

    상기 출력단회로를 복수 비트분 가지며, 상기 제어신호 출력회로를 전체 비 트의 상기 출력단회로에 대하여 공통적으로 하나만 구비한 것을 특징으로 하는 표시장치 구동회로.
13. 제 8항에 있어서,

    상기 출력단회로는, 상기 제어신호에 따라 상기 제 2 트랜지스터를 오프하는 것을 특징으로 하는 표시장치 구동회로.
14. 플랫 패널 디스플레이를 구동하는 표시장치 구동회로로서,

    출력단자와 고전압을 공급하는 고전압 전원단자의 사이에 전기적으로 접속된 제 1 트랜지스터와,

    상기 출력단자와 기준전원단자의 사이에 접속된 제 2 트랜지스터와,

    클럭신호에 동기하여 입력되는 입력신호에 따라 상기 제 1 트랜지스터의 게이트 전위를 결정하는 제 3 및 제 4 트랜지스터를 구비한 레벨시프터회로를 가지며,

    상기 레벨시프터회로는, 또한 상기 제 1 트랜지스터의 게이트를 하이 임피던스 상태로 하는 제어신호가 입력되면, 상기 입력신호에 관계없이 상기 제 3 및 상기 제 4 트랜지스터를 동시에 오프시키는 것을 특징으로 하는 표시장치 구동회로.
15. 제 14항에 있어서,

    상기 제어신호가 입력되면, 상기 제 2 트랜지스터를 오프하고, 상기 출력단 자의 전위를 하이 임피던스 상태로 하는 것을 특징으로 하는 표시장치 구동회로.
16. 제 14항에 있어서,

    상기 제어신호는, 상기 출력단자로부터의 출력신호가 하이레벨 또는 로우레벨로 고정될 때까지의 소정 시간이 경과한 후에 입력되는 것을 특징으로 하는 표시장치 구동회로.
17. 제 1항 내지 제 16항 중 어느 한 항에 있어서,

    상기 제 1 또는 상기 제 2 트랜지스터는, IGBT인 것을 특징으로 하는 표시장치 구동회로.

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