KR20040092467A - 반도체집적회로장치 - Google Patents

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하야시후미히토
타가야이시오
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가부시끼가이샤 르네사스 테크놀로지
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Abstract

플라즈마 디스플레이 등의 표시장치에 있어서, 드라이버빌리티를 향상시키고 소비전력을 저감시킨다.
플라즈마 디스플레이패널 표시장치에 설치된 어드레스전극 구동회로(4a)는, 구동펄스 발생회로(9), 및 복수개의 어드레스전극 구동부(10a1∼10an)로부터 구성되어 있다. 어드레스전극 구동부(10a1∼ 10an)에 있어서, 래치(16)에 의해, 래치(12)로부터 출력된 이전의 펄스를 래치하고, 래치(12)로부터 출력된 새로운 펄스를 배타적 논리화회로(18)에 입력하여, 이들 펄스가 다를 경우에만, 부정논리적회로(19)로부터 구동펄스(/ACL)를 출력한다. 이에 의해, 시프트 레지스터(11)의 출력이, 하이 신호로부터 하이 신호, 또는 로우 신호로부터 로우 신호로 변화가 없을 경우에 구동펄스(/ACL)가 출력되지 않고, 쓸데없는 구동전류소비를 방지할 수 있다.

Description

반도체집적회로장치{SEMICONDUCTOR INTEGRATED CIRCUIT DEVICE}
본 발명은 표시장치에 있어서의 구동기술에 관한 것이며, 특히, 플라즈마 디스플레이 등에 있어서의 저소비전력화, 및 소형화에 적용한 유효한 기술에 관한 것이다.
예를 들어 플라즈마 디스플레이패널 등의 표시장치에는 어드레스전극 구동부가 설치되어 있으며,상기 어드레스전극 구동부는 예를 들어, 한 칩의 어드레스구동용 반도체집적회로장치를 여러 개 사용하여 구성되어 있다.
이 어드레스전극 구동부는 프레임 메모리로부터 출력되는 표시데이터에 기초하여, 플라즈마 디스플레이패널의 어드레스전극을 구동한다. 어드레스전극 구동용 반도체집적회로장치는 시프트 레지스터, 래치회로, 및 출력회로 등으로 구성되어 있다. 출력회로는 레벨시프터, 버퍼 및 출력 드라이버 등으로 구성되어 있다.
프레임 메모리로부터 출력된 표시데이터는 시프트 레지스터에 순차적으로 공급되어, 상기 시프트 레지스터에 의해 병렬데이터로 변환되어서 래치회로에 출력된다.
래치회로는 래치신호에 기초하여, 시프트 레지스터로부터의 출력데이터를 래치하고, 래치 데이터로서 출력회로에 출력한다. 래치 데이터는 대응하는 레벨시프터 및 버퍼에 각각 공급되어, 이들을 사이에 두고, P채널 MOS트랜지스터와 N채널 MOS트랜지스터에 의해 구성된 출력 드라이버에 출력되어 상기 출력 드라이버의 온/오프를 제어한다.
그리고, 출력 드라이버의 출력전압이 플라즈마 디스플레이패널의 어드레스전극을 구동하는 어드레스 펄스로서 인가된다.
또, 플라즈마 디스플레이패널에 있어서는 상기 플라즈마 디스플레이패널 전력소비를 저감하는 기술로서 예를 들어, 어드레스전극 구동부에 지연회로를 설치하고, 어드레싱에 있어서 행선택주기로 온/오프를 반복하여, 전원의 단락을 방지하는 제어신호를 지연시킴으로써, 플라즈마 디스플레이패널에 매트릭스 형태로 배열된 열선택을 위한 데이터전극 사이의 정전용량에 따른 불필요한 전력소비를 저감시키는 것이 있다(예를 들어, 특허문헌1참조).
《특허문헌 1》
특개2000-172215호 공보
그러나, 상기와 같은 반도체집적회로장치에 있어서의 회로구성에서는 다음과 같은 문제점이 있는 것이 본 발명자에 의해 발견되었다.
즉, 출력 드라이버의 전압진폭은 고압전원전압-기준전위(VSS)가 되기 때문에, 상기 출력 드라이버의 P채널 M0S트랜지스터의 게이트-소스간 전압(Vgs)은 인가되는 고압전원전압보다도 높은 내압이 필요로된다.
이 게이트-소스간 전압(Vgs)의 내압을 높이기 위해서는 트랜지스터의 게이트 산화막의 막두께를 크게 할 필요가 있고, 이에 의해, 출력 드라이버의 온 저항이 높아진다.
그 결과, P채널 M0S트랜지스터의 레이아웃 면적을 크게 해야 하기에 반도체 칩의 면적증대 등에 의해 비용이 높아질 우려가 있다.
또, 출력 드라이버의 P채널 M0S트랜지스터에서만, 게이트 산화막의 막두께를 크게 해야 하므로, 제조 프로세스의 가격증대가 문제시 된다. 이 프로세스 기술에 있어서도, P채널 M0S트랜지스터의 드레인-소스간 전압(Vds)의 내압을 높이는 것보다도 게이트 소스간 전압(Vgs)의 내압을 높이는 것이 어렵다.
또한, 출력 드라이버의 P채널 M0S트랜지스터는, 전술한 바와 같이, 전압구동이므로, 고압전원전압의 변동에 의한 상기 P채널 M0S트랜지스터의 온 저항의 변동도 커져서, 부하에 의한 상승 스피드의 변화도 커지는 문제가 있다.
본 발명의 목적은 플라즈마 디스플레이 등의 표시장치에 있어서, 드라이버빌리티를 향상시키고 관통전류를 대폭적으로 저감시킴으로써, 저소비전력 및 소형화를 실현할 수 있는 반도체집적회로장치를 제공하는 데 있다.
본 발명의 상기 및 그 외의 목적과 신규 특징은 본 명세서의 기술 및 첨부도면에 의해 명백해질 것이다.
도 1은 본 발명의 일 실시형태에 의한 플라즈마 디스플레이패널 표시장치의 요부 블록도이다.
도 2는 도 1의 플라즈마 디스플레이패널 표시장치에 설치된 어드레스전극 구동회로의 블록도이다.
도 3은 도 2의 어드레스전극 구동회로에 설치된 출력회로의 회로도이다.
도 4는 도 2의 어드레스전극 구동회로에 있어서의 각부 신호의 타이밍차트이다.
도 5는 도 2의 어드레스전극 구동회로에 있어서의 일례의 구성을 표시하는 블록도이다.
도 6은 도 5의 어드레스전극 구동회로에 있어서의 신호의 타이밍차트이다.
도 7은 도 2의 어드레스전극 구동회로에 있어서의 다른 예를 도시하는 블록도이다.
도 8은 도 7의 어드레스전극 구동회로에 있어서의 각부 신호의 타이밍차트이다.
도 9는 도 7의 어드레스전극 구동회로에 있어서의 다른 예를 표시하는 블록도이다.
도 10은 도 9의 어드레스전극 구동회로에 있어서의 각부 신호의 타이밍차트이다.
도 11은 본 발명의 다른 실시형태에 의한 플라즈마 디스플레이패널 표시장치에 설치된 어드레스전극 구동회로에 있어서의 다른 예를 표시하는 블록도이다.
도 12는 도 11의 어드레스전극 구동회로에 있어서의 각부 신호의 타이밍차트이다.
이하, 본원에서 개시되는 발명 중, 대표적인 것의 개요를 간단히 설명한다.
즉, 본 발명의 반도체집적회로장치는, 제1 교체신호, 제2 교체신호, 및 구동펄스에 기초하여 표시장치의 어드레스전극을 구동하는 전극구동펄스를 출력하는 출력부와 표시데이터에 기초하여, 출력부를 구동하는 출력구동부로 이루어지는 구동제어부를 구비하고 출력 구동부는 표시데이터 중, 먼저 입력된 제1 데이터와 상기 제1 데이터 뒤에 입력되는 제2 데이터가 변화했을 때, 출력부를 동작시키는 구동펄스를 출력하는 것이다.
또, 본원의 그 외의 발명의 개요를 간단히 나타낸다.
본 발명의 반도체집적회로장치는, 표시장치의 어드레스 전극을 구동하는 전극구동펄스를 출력하는 출력부와, 표시데이터에 기초하여, 출력부를 구동하는 출력 구동부로 이루어지는 구동제어부를 구비하고, 출력구동부는 하이임피던스 제어신호에 기초하여 출력부의 출력이 교체될 때, 출력부의 출력을 하이임피던스상태로 하는 하이임피던스펄스를 출력하는 하이임피던스 구동펄스발생부를 구비한 것이다.
《실시예》
이하, 본 발명의 실시형태를 도면에 기초하여 상세히 설명한다.
도 1은, 본 발명의 일 실시형태에 의한 플라즈마 디스플레이패널 표시장치의 요부 블록도이고, 도 2는 도 1의 플라즈마 디스플레이패널 표시장치에 설치된 어드레스전극 구동회로의 블록도이고, 도 3은 도 2의 어드레스전극 구동회로에 설치된 출력회로의 회로도이고, 도 4는 도 2의 어드레스전극 구동회로에 있어서의 각부 신호의 타이밍차트이고, 도 5는 도 2의 어드레스전극 구동회로에 있어서의 일례의 구성을 나타내는 블록도이고, 도 6은 도 5의 어드레스전극 구동회로에 있어서의 신호의 타이밍차트이고, 도 7은 도 2의 어드레스전극 구동회로에 있어서의 다른 예를 나타내는 블록도이고, 도 8은 도 7의 어드레스전극 구동회로에 있어서의 각부 신호의 타이밍차트이고, 도 9은 도 7의 어드레스전극 구동회로에 있어서의 다른 예를 나타내는 블록도이고, 도 10은 도 9의 어드레스전극 구동회로에 있어서의 각부 신호의 타이밍차트이다.
본 실시형태에 있어서, 플라즈마 디스플레이패널 표시장치는, 도 1에 도시한 바와 같이 플라즈마 디스플레이패널(1), X전극 구동회로(2), Y전극 구동회로(3) 및 어드레스전극 구동회로(반도체집적회로장치)(4) 등으로 구성되어 있다.
플라즈마 디스플레이패널(1)에는 X전극(5), Y전극(6), 및 어드레스전극(7)이 설치되어 있다. X 전극구동회로(2)는 구동펄스에 기초하여 X전극(5)에 인가하는 X펄스를 출력한다. Y 전극 구동회로(3)는 구동펄스에 기초하여 Y전극(6)에 인가하는 Y펄스를 출력한다.
어드레스전극 구동회로(4)는 표시데이터에 기초하여 어드레스전극(7)에 인가하는 어드레스펄스를 출력한다. 표시데이터는 예를 들어, 화상비트 데이터 및 래치신호 등으로 이루어진다.
이 플라즈마 디스플레이패널 표시장치에 있어서는 예를 들어, 256계조(8비트)를 얻기 위해서 어떤 시간의 한 필드를 휘도의 상대비가 다른 8개의 서브필드로 분할하여 화상비트 정보의 최하위 비트로부터 최상위 비트까지 순서대로 서브필드를 구성하고 있다.
한 서브필드는 리셋기간, 어드레스기간, 유지방전기간의 3종류의 기간으로 구성되어 있다.
리셋기간에 있어서는, 전화면 일괄소거, 전화면 일괄기입, 전화면 일괄소거의 3개의 동작이 순서대로 행해진다. 어드레스 기간에 있어서는, 각 서브필드에 배당된 표시데이터 중 하나인 화상비트 정보를 각 라인마다 순서대로 기입하는 동작을 행한다. 어드레스 전극(7)에서는 표시라인 수에 해당하는 n행분의 화상비트 정보를 1행에서 순서대로 직렬 데이터로서 출력한다. 이 때, 각 어드레스 전극에서는, 표시시키는 방전 셀에만 어드레스 펄스를 선택적으로 인가한다.
또, Y전극(6)에는, 어드레스 전극(7)에 인가되는 직렬 데이터에 대응하여, Y전극(6)에 있어서의 최초의 전극에서 1행씩 순서대로, 어드레스 펄스와 동위상이며, 0V의 전압으로 하는 스캔 펄스가 인가된다. 이에 의해, 어드레스 전극(7)에 어드레스 펄스가 인가됨과 동시에, Y전극(6)에 스캔 펄스가 인가될 경우에만 화상비트 정보가 기입된다.
그리고, 유지방전기간에서는, Y전극(6)과 X전극(5)에 방전을 유지시키기 위한 서스테인 펄스를 교대로 인가한다. 이 때, 어드레스 전극(7)은 0V에 고정되어 있으나, 어드레스 기간에서 화상비트 정보가 기입된 방전 셀에 잔류하고 있는 벽전하와 서스테인 펄스만으로 재방전한다.
또한, 어드레스전극 구동회로(4)의 회로 구성에 대해, 도2을 이용해서 설명한다.
어드레스전극 구동회로(4)는, 예를 들어, 한 칩의 반도체집적회로장치 등으로 구성되어 있다. 어드레스전극 구동회로(4)는 구동펄스 발생회로(9) 및 여러 개의 어드레스전극 구동부(구동제어부)(101∼10n)로 구성되어 있다.
어드레스전극 구동부(101∼10n)는 플라즈마 디스플레이패널(1)에 설치된 각 X전극(5)에 대응하여 설치되어 있다. 따라서, 어드레스전극 구동부(101∼10n)는, X전극(5)의 수와 동일하게 설치되어 있다.
어드레스전극 구동부(101)는, 시프트 레지스터(11), 래치(12), 인버터(13, 14), 및 출력회로(출력부)(15)등으로 구성되어 있다.
시프트 레지스터(11)의 데이터 단자(D)에는 표시데이터 중, 화상비트 데이터(제1 데이터, 제2 데이터)(DATA)가 입력되도록 접속되어 있으며, 상기 시프트 레지스터(11)의 클록 단자에는, 클록 신호(CLK)가 입력되도록 접속되어 있다.
또, 시프트 레지스터(11)의 출력 단자(Q)에는, 래치(제1 래치)(12)의 한쪽의 데이터 단자(D)가 접속되어 있다. 이 래치(12)의 다른 쪽의 데이터(래치 입력)단자(LAT)에는 래치 신호가 입력되도록 접속되어 있으며, 상기 래치(12)의 출력 단자(Q)로부터 출력된 신호는, 교체 신호(제2 교체 신호)(INN)로서 출력 회로(15)에 입력됨과 동시에, 인버터(13)의 입력부에 입력되도록 접속되어 있다.
인버터(13)의 출력부에서 출력된 신호는, 반전교체신호(제1 교체 신호)/INP로서 출력 회로(15)에 입력된다. 래치신호는 구동펄스 발생회로(9)에도 입력되도록 접속되어 있으며, 상기 구동펄스 발생회로(9)는 이 래치 신호에 기초하여 펄스를발생한다.
구동펄스 발생회로(9)로부터 출력된 펄스는 인버터(14)의 입력부에 입력되도록 접속되어 있으며, 상기 인버터(14)의 출력부에서 출력된 신호가 구동펄스신호(구동펄스)/ACL로서 출력 회로(15)에 입력된다. 그리고, 출력 회로(15)로부터는, 어드레스 펄스(D1)가 출력된다.
여기서는 어드레스전극 구동부(101)의 구성에 대해 설명했으나, 어드레스전극 구동부(102∼ 10n)에 있어서도 상기 어드레스전극 구동부(101)와 동일한 구성으로 이루어지므로 설명은 생략한다.
또, 출력 회로(15)의 회로 구성에 대해서, 도3의 회로도를 이용해서 설명한다.
출력 회로(15)는 트랜지스터(T1 ∼ T11) 및 제너다이오드(Z1)로 구성되어 있다. 트랜지스터(Tl, T3, T5, T7, T8, Tl0)는 P채널MOS로 이루어지고, 트랜지스터(T2, T9, T11)는 N채널MOS로 이루어진다. 나아가, 트랜지스터(T4, T6)는 NPN형 바이폴러 트랜지스터로 이루어진다.
트랜지스터(Tl, T2) 및 트랜지스터(T8, T9)는 로직전원전압(제2 전원전압)(Vl)과 그랜드전위(기준전위)(GND)와의 사이에 각각 직렬로 접속된 인버터 구성으로 이루어진다.
트랜지스터(Tl, T2)의 입력부에는, 반전교체신호/INP(도2)가 입력되어 있으며, 상기 트랜지스터(Tl, T2)의 출력부에는 트랜지스터(T6)의 베이스가 접속되어 있다.
트랜지스터(T8, T9)의 입력부에는 교체신호(INN)(도2)가 입력되어 있으며, 상기 트랜지스터(T8, T9)의 출력부에는 트랜지스터(풀다운 소자, 구동부)(T11)의 게이트가 접속되어 있다.
트랜지스터(T3, T5)의 한 쪽의 접속부 및 제너다이오드(Z1)의 캐소드에는, 고전원전압(제1 전원전압)(V2)이 각각 접속되어 있다. 트랜지스터(T3)의 다른 쪽의 접속부에는 상기 트랜지스터(T3), 트랜지스터(T5)의 게이트, 및 트랜지스터(4)의 컬렉터가 각각 접속되어 있다.
트랜지스터(T5)의 다른 쪽의 접속부에는, 제너다이오드(Z1)의 애노드 트랜지스터(T6)의 컬렉터 및 트랜지스터(풀업 소자, 구동부)(T10)의 게이트가 각각 접속되어 있다.
트랜지스터(T4)의 베이스에는 반전교체신호/INP가 입력되어 있으며, 상기 트랜지스터(T4)의 에미터에는 트랜지스터(T6)의 에미터 및 트랜지스터(T7)의 한 쪽의 접속부가 각각 접속되어 있다.
트랜지스터(T7)의 게이트에는 구동펄스신호/ACL(도2)가 입력되어 있으며, 트랜지스터(T7)의 다른 쪽의 접속부에는 전류원회로(I1)를 통해 그랜드전위(GND)가 접속되어 있다.
그리고, 이들 T3∼T7 및 제너다이오드(Z1)에 의해, 레벨시프트회로가 구성되어 있다.
트랜지스터(T10, T11)는 고전원전압(V2)과 그랜드전위(GND) 사이에 직렬로 접속된 푸시풀 회로의 출력 드라이버이며, 상기 트랜지스터(T10, T11)의 출력부에서 어드레스 펄스(D1)가 출력된다.
다음에 본 실시형태에 있어서의 어드레스전극 구동회로(4)의 작용에 대해 설명한다.
처음에 출력 회로(15)의 회로 동작에 대해 설명한다.
우선, 출력 드라이버에 있어서의 트랜지스터(T10)를 온으로 하여, 어드레스 펄스(D1)를 하이(Hi)신호로 하기 위해서는 트랜지스터(T11)를 오프로 하고, 반전교체신호/INP가 로우(Lo) 신호에서 트랜지스터(T4)를 오프, 트랜지스터(T6)를 온으로 하고, 구동펄스신호/ACL를 하이신호로 하여 트랜지스터(T7)를 온으로 함으로써, 트랜지스터(T6)를 통해 트랜지스터(T10)의 기생 용량(Cp1)을 충전하여, 기생 용량(Cp2)을 방전한다.
트랜지스터(T9)의 임계치 전압이 제너다이오드(Z1)의 제너 전압보다 낮으면, 기생 용량(Cp1, Cp2)의 충방전이 끝날 때까지, 상기 제너다이오드(Z1)에는 전류가 흐르지 않는다.
그리고, 기생 용량(Cp1, Cp2)의 충방전이 종료된 시점에서 어드레스 펄스(D1)는 트랜지스터(T10)에 의해, 고전원전압(V2)과 동일한 전위, 즉, 하이 신호가 된다.
기생 용량(Cp1, Cp2)의 충방전이 종료된 후에 전류를 계속해서 흐르게 하면, 제너다이오드(Z1)에 무효전류가 흐를 뿐이므로, 트랜지스터(T7)를 오프로 하여 전류를 차단한다.
이 때, 어드레스 펄스(D1)의 상승 스피드는, 트랜지스터(T7)를 통해 흐르는 전류원회로(I1)에 의한 기생 용량(Cp2)의 방전 시간에 의해 결정된다. 또한, 부하가 트랜지스터(T10)의 드라이버빌리티 이내이면, 어드레스 펄스(D1)의 상승 스피드는 부하의 영향을 받지 않는다.
또, 출력 드라이버에 있어서의 트랜지스터(T10)를 오프로 하여, 어드레스 펄스(D1)를 로우 신호로 하는 경우에는 반전교체신호/INP가 하이 신호에서 트랜지스터(T4)를 온, 트랜지스터(T6)를 오프로 하고, 구동펄스신호/ACL를 로우 신호로 하여 트랜지스터(T7)를 오프로 함으로써, 트랜지스터(T10)의 기생 용량(Cp1)을 방전하여 트랜지스터(10)를 오프시킨다.
그리고, 트랜지스터(T11)를 온으로 하고, 어드레스 펄스(D1)를 로우 신호로 한다.
이 경우, 기생 용량(Cp2)이 트랜지스터(T5)를 통해 충전되기 때문에, 어드레스 펄스(D1)가 그랜드전위(GND)와 동전위가 될 때까지 상기 트랜지스터(T5)를 계속해서 온으로 할 필요가 있다. 기생 용량(Cp2)의 충전이 종료되기 전에 트랜지스터(T5)가 오프되면 기생 용량(Cp2)은 기생 용량(Cp1)으로부터 전하를 끌어들여 트랜지스터(T10)가 온으로 된다.
이와 같이, 전류구동형 레벨시프트회로를 사용함으로써 트랜지스터(T10)의 게이트-소스간 전압(Vgs)의 내압을 대폭적으로 줄일 수 있다.
다음에, 어드레스전극 구동회로(4)의 동작에 대해, 도 2 및 도 4의 타이밍차트를 사용하여 설명한다.
도 4에 있어서는, 위에서 아래를 향해서, 시프트 레지스터(11)의 출력, 어드레스전극 구동회로(4)에 입력되는 래치신호, 래치(12)로부터 출력되는 교체 신호(INN), 인버터(14)로부터 출력되는 구동 펄스(/ACL) 및 출력 회로(15)로부터 출력되는 어드레스 펄스(D1)의 신호 타이밍을 각각 나타내고 있다.
우선, 시프트 레지스터(11)에 입력된 화상비트 데이터(DATA)는 클록 신호(시프트 펄스)(CLK)에 기초하여, 상기 시프트 레지스터(11)에 의해 시프트 되어 래치(12)에 출력된다.
래치(12)는 시프트 레지스터(11)로부터 출력된 데이터를, 래치 신호에 기초하여 래치하고, 교체 신호(INN)로서 출력 회로(15)에 입력한다. 또한, 교체 신호(INN)는 인버터(13)에 의해 반전되어, 반전교체신호/INP로서 출력 회로(15)에 입력된다.
마찬가지로, 래치 신호에 기초하여 구동펄스 발생회로(9)가 생성한 펄스는, 인버터(14)에 의해 반전되어, 구동 펄스(/ACL)로서 출력 회로(15)에 입력된다.
이들 출력 회로(15)에 입력되는 교체 신호(INN), 반전교체신호/INP, 및 구동펄스신호/ACL에 기초하여 전술한 바와 같이 상기 출력 회로(15)는 어드레스 펄스(D1)를 출력한다.
여기서, 어드레스전극 구동회로(4)에 있어서는 상기 시프트 레지스터(11)의 출력이, 하이 신호에서 하이 신호 혹은 로우 신호에서 로우 신호로 신호의 변화가 없는 경우에도 구동 펄스(/ACL)가 출력된다(도 4, 구동 펄스(/ACL)에서 그늘지게 표시된 펄스). 이 신호 변화가 없는 기간의 구동 펄스(/ACL)는 불필요한 펄스이며,쓸데 없는 구동 전류를 소비하게 된다.
그렇기 때문에, 불필요한 펄스를 없애고, 쓸데 없는 구동 전류를 억제하는 어드레스전극 구동회로(반도체집적회로장치)(4a)에 대해, 도 5을 이용하여 설명한다.
어드레스전극 구동회로(4a)는, 도 2의 어드레스전극 구동회로(4)와 동일하게, 구동펄스 발생회로(9) 및 여러 개의 어드레스전극 구동부(구동 제어부)(10a1∼ 1Oan)로 구성되어 있다.
어드레스전극 구동부(10al∼ 10an)는 도 2의 어드레스전극 구동부(10l∼ 10n)와 동일한 회로 구성으로 이루어지는 시프트 레지스터(11), 래치(12), 인버터(13), 및 출력 회로(15)에, 새롭게 래치(제2 래치)(16), 인버터(구동펄스 출력부)(17), 배타적 논리화회로(구동펄스출력부)(18) 및 부정 논리적회로(구동펄스 출력부)(19)를 설치한 구성으로 이루어진다.
래치(12)의 출력 단자(Q)에는 래치(16)의 데이터 단자(D) 및 배타적 논리화회로(18)의 한 쪽의 입력부가 접속되어 있다. 또한, 구동펄스 발생회로(9)의 출력부에는 인버터(17)의 입력부 및 부정논리적회로(19)의 한 쪽의 입력부가 접속되어 있다.
인버터(17)의 출력부에는 래치(16)의 래치입력단자(LAT)가 접속되어 있으며, 부정논리적회로(19)의 다른 쪽의 입력부에는 배타적 논리화회로(18)의 출력부가 접속되어 있다. 그리고, 부정논리적회로(19)의 출력부에서 출력되는 신호가 구동 펄스(/ACL)로서 출력 회로(15)에 입력된다.
그 외의 회로 접속에 대해서는 도 2의 어드레스전극 구동부(101( ∼ 10n)와 같으므로, 여기서는 설명을 생략한다.
도 6은, 어드레스전극 구동회로(4a)에 있어서의 각부 신호의 타이밍차트이다.
도 6에 있어서는, 위에서 아래를 향해, 시프트 레지스터(11)의 출력, 어드레스전극 구동회로(4a)에 입력되는 래치신호, 래치(12)로부터 출력되는 교체 신호(INN), 부정논리적회로(19)로부터 출력되는 구동 펄스(/ACL), 및 출력 회로(15)로부터 출력되는 어드레스 펄스(D1)의 신호 타이밍을 각각 나타내고 있다.
어드레스전극 구동부(10a1)(∼10an)에서는, 새롭게 설치한 래치(16)에 의해, 래치(12)로부터 출력된 이전의 펄스를 래치하고, 래치(12)로부터 출력된 새로운 펄스를 배타적 논리화회로(18)에 입력하여, 이들 펄스가 다를 경우에만 부정 논리적회로(19)로부터 구동 펄스(/ACL)가 출력되게 된다.
따라서, 도시한 바와 같이, 시프트 레지스터(11)의 출력이 하이 신호로부터 하이 신호 또는 로우 신호로부터 로우 신호로 변화가 없는 경우에 구동 펄스(/ACL)가 출력되지 않게 되므로, 쓸데 없는 구동 전류의 소비를 방지할 수 있다.
또, 소비 전류에 대한 부하 전류의 비율이 작아지면 효과는 보다 현저해진다. 나아가, 교체 회수가 적을수록 효과도 커진다.
어드레스전극 구동회로(4a)에서는 색의 계조 표현을 위해서 점등 시간이 다른 화면을 몇 장 겹쳐서 행하고 있기 때문에, 한 화면에서의 출력의 교체 회수는 줄어서 이 방식은 유리하게 된다.
또, 화면이 작아질수록 부하 전류가 감소하고, 소비 전류 내의 구동 전류의 비율이 증가하기 때문에 효과가 커진다.
다음에, 플라즈마 디스플레이패널(1)에 있어서는 인접 배선간의 용량이 주요한 부하가 되기 때문에 그 부하전류 대책으로서 인접 전극에서의 신호의 상승과 하강과의 타이밍을 교차시키지 않아야 한다. 또한, 출력이 바뀔 때 출력 회로(15)(도3)의 트랜지스터(T10, T11) 사이의 관통 전류에 대한 대책이 필요하다.
도 7은, 이들의 대책으로서의 어드레스전극 구동회로(반도체집적회로장치)(4b)의 구성을 나타내는 블록도이다.
어드레스전극 구동회로(4b)는 딜레이신호발생부(20) 및 여러 개의 어드레스전극 구동부(구동제어부)(10bl∼ 10bn)로 구성되어 있다.
딜레이신호 발생부(20)는, 딜레이회로(21), 하강 딜레이회로(22), 인버터(23), 및 부정논리적회로(24)로 구성되어 있다. 또한, 어드레스전극 구동부(10b1∼ 10bn)는, 시프트 레지스터(11), 및 래치(12)로 이루어지는 도2와 동일한 구성에 셀렉터(25), 인버터(26), 부정 논리적회로(27, 28) 및 출력 회로(출력부)(15a)가 새롭게 설치된 구성으로 되어 있다.
여기서, 출력 회로(15a)에 있어서는 레벨시프트 회로가 전류구동형이 아니며, 전압구동형 레벨시프트회로가 구성되어 있으므로, 구동 펄스(/ACL)가 불필요하다.
딜레이 회로(21)의 입력부 및 부정 논리적회로(24)의 다른 쪽의 입력부에는, 래치 신호가 각각 입력되도록 접속되어 있다. 딜레이 회로(21)의 출력부에는 인버터(23)의 입력부가 접속되어 있으며, 상기 인버터(23)의 출력부에는, 부정 논리적회로(24)의 한 쪽의 입력부가 접속되어 있다.
부정 논리적회로(24)의 출력부에는 하강 딜레이회로(22)의 입력부 및 셀렉터(25)의 한 쪽의 입력부가 접속되어 있다. 하강 딜레이회로(22)의 출력부에는 셀렉터(25)의 다른 쪽의 입력부가 접속되어 있다.
딜레이 신호발생부(20)는, 래치 신호로부터, 어느 기간에 하이임피던스상태(Hi-Z)가 된 딜레이 신호(DLl, DL2)를 생성하여 출력한다. 여기서, 딜레이 신호(제1 딜레이 신호)(DL1)는, 딜레이 신호(제2 딜레이 신호)(DL2)보다 하이임피던스상태(Hi-Z)의 기간이 짧다.
또, 어드레스전극 구동부(10b1∼ 10bn)에 있어서는, 래치(12)의 출력 단자(Q)에는, 셀렉터(25)의 제어 단자, 인버터(26)의 입력부, 부정 논리적회로(27)의 다른 쪽의 입력부가 각각 접속되어 있다.
셀렉터(25)의 출력부에는, 부정 논리적회로(27, 28)의 한 쪽의 입력부가 각각 접속되어 있으며, 부정 논리적회로(28)의 다른 쪽의 입력부에는 인버터(26)의 출력부가 접속되어 있다.
셀렉터(25)는 제어 단자에 입력된 제어 신호에 기초하여, 상기 셀렉터(25)의 한 쪽의 입력부 및 다른 쪽의 입력부에 입력된 딜레이 신호(DLl, DL2) 중 어느 하나를 선택하여 출력한다. 이 경우, 래치(12)로부터 하이 신호가 출력되면 딜레이 신호(DL2)가 선택되고, 래치(12)로부터 로우 신호가 출력되면, 딜레이 신호(DL1)가선택된다.
부정 논리적회로(27)의 출력부에서 출력되는 신호가 반전교체신호/INP가 되고, 부정 논리적회로(28)의 출력부에서 출력되는 신호가 교체 신호(INN)가 되어 출력 회로(15a)에 각각 출력된다.
도 8은 어드레스전극 구동회로(4b)에서의 신호의 타이밍차트이다.
도 8에 있어서는 위에서 아래를 향해, 래치 신호, 딜레이 신호(DL1), 딜레이 신호(DL2) 및 출력 회로(15a)인 어드레스 펄스(D1)의 신호타이밍을 각각 나타내고 있다.
이 경우, 도시하는 바와 같이, 딜레이신호발생부(20)는 래치 신호가 입력되었을 때 하강의 타이밍이 동일하고, 상승의 타이밍이 다른 딜레이 신호(DLl, DL2)를 각각 생성한다.
딜레이 신호(DL1) 및 딜레이 신호(DL2)가 하강된 시점에서, 출력 회로(l5a)의 최종단계의 출력 드라이버(예를 들면, P채널MOS트랜지스터와 N채널MOS트랜지스터로 이루어진다)는 오프가 되고, 하이임피던스상태가 된다.
이어서, 셀렉터(25)에 의해 하이임피던스상태 해제의 타이밍을 선택한다. 래치(12)의 상태가 하이 신호이면 딜레이 신호(DL2), 로우 신호이면 딜레이 신호(DL1)가 각각 선택된다.
선택한 딜레이 신호(DLl, DL2) 중 어느 하나가 상승하는 타이밍에서 하이임피던스상태가 해제되므로 인접 전극간에서의 신호의 상승/하강의 타이밍을 늦출 수 있다. 또한, 하이임피던스상태에서 출력이 천이되기 때문에 관통 전류를 방지할 수있다.
이와 같이, 출력되는 데이터 종류에 따라, 하이임피던스상태 해제의 타이밍을 선택함으로써, 출력의 교체타이밍을 선택하고 인접 전극간에서의 신호의 하강/상승의 타이밍을 교차시키지 않게 할 수 있다.
도 8에 있어서는 하이임피던스상태 해제의 타이밍을 선택함으로써, 신호의 상승/하강을 교차시키지 않도록 했으나, 예를 들어, 셀렉터(25)의 출력부의 접속을 반대로 함으로써, 신호의 상승/하강의 타이밍을 교차시키지 않도록 해도 좋다.
도 9는 도 3의 전류구동형 레벨시프트회로를 구비한 출력 회로(15)를 사용하여 구성하고 하이임피던스상태 해제의 타이밍을 선택함으로써 출력의 교체 타이밍을 선택하는 어드레스전극 구동회로(반도체집적회로장치)(4c)의 구성을 나타내는 블록도이다.
어드레스전극 구동회로(4c)는 딜레이 신호발생부(29), Hi-Z용구동펄스 발생회로(하이임피던스 구동펄스발생부)(30), 하강 딜레이회로(3l), 구동펄스 발생회로(32, 33) 및 여러 개의 어드레스전극 구동부(구동제어부)(1001∼ 100n)로 구성되어 있다.
딜레이 신호발생부(29)는 논리적회로(34), 딜레이 회로(35), 인버터(36) 및 부정 논리적회로(37)로 이루어진다. Hi-Z 용 구동펄스 발생회로(30)는 인버터(38, 39), 딜레이 회로(40) 및 논리적회로(41)로 구성되어 있다.
어드레스전극 구동부(1001∼ 100n)는 시프트 레지스터(11) 및 래치(12) 및 도3의 출력 회로(15)로 이루어지는 도2와 동일한 구성에 셀렉터(42, 43), 인버터(44) 부정 논리적회로(45, 46) 및 부정 논리화회로(47)가 새롭게 설치된 구성으로 되어 있다.
인버터(38)의 입력부 및 논리적회로(34)의 한 쪽의 입력부에는 하이임피던스 제어신호(/Hi-Z)가 입력되도록 접속되어 있다. 인버터(38)의 출력부에는 딜레이 회로(40)의 입력부 및 논리적회로(41)의 다른 쪽의 입력부가 접속되어 있다.
딜레이 회로(40)의 출력부에는 인버터(39)의 입력부가 접속되어 있으며, 상기 인버터(39)의 출력부에는 논리적회로(41)의 한 쪽의 입력부가 접속되어 있다. 그리고, 이 논리적회로(41)로부터 출력된 신호가 구동펄스신호(A3)로서, 부정 논리화회로(47)의 한 쪽의 입력부가 입력되도록 접속되어 있다.
논리적회로(34)의 다른 쪽의 입력부에는 래치 신호가 입력되어 있으며, 상기 논리적회로(34)의 출력부에는 딜레이 회로(35)의 입력부 및 부정 논리적회로(37)의 다른 쪽의 입력부가 접속되어 있다.
또, 딜레이 회로(35)의 출력부에는 인버터(36)의 입력부가 접속되어 있으며, 상기 인버터(36)의 출력부에는 부정 논리적회로(37)의 한 쪽의 입력부가 접속되어 있다.
부정 논리적회로(37)의 출력부에는 하강 딜레이회로(31)의 입력부, 논리적회로(48)의 한 쪽의 입력부가 접속되어 있다. 논리적회로(48)의 출력부에는 구동펄스 발생회로(제1 구동펄스발생부)(32)의 입력부 및 셀렉터(제1 셀렉터)(42)의 한 쪽의 입력부가 각각 접속되어 있다. 이 부정 논리적회로(37)로부터 출력되는 신호가 딜레이 신호(DL1)가 된다.
하강 딜레이 회로(31)의 출력부에는 논리적회로(49)의 한 쪽의 입력부가 접속되어 있다. 논리적회로(49)의 출력부에는 구동펄스 발생회로(제2 구동펄스발생부)(33)의 입력부 및 셀렉터(42)의 다른 쪽의 입력부가 각각 접속되어 있다. 이 하강 딜레이 회로(31)로부터 출력되는 신호가 딜레이 신호(DL2)로 된다. 논리적회로(48, 49)의 다른 한 쪽의 입력부는 하이임피던스 제어신호(/Hi-Z)에 접속되어 있다.
구동펄스 발생회로(32)의 출력부에는, 셀렉터(제2 셀렉터)(43)의 한 쪽의 입력부가 접속되어 있으며, 구동펄스 발생회로(33)의 출력부에는, 셀렉터(43)의 다른 쪽의 입력부가 접속되어 있다. 이들 구동펄스 발생회로(32, 33)로부터 출력되는 신호가, 각각 구동펄스신호(Al, A2)가 된다.
래치(12)의 출력 단자(Q)에는 셀렉터(42, 43)의 제어 단자, 인버터(44)의 입력부 및 부정 논리적회로(45)의 다른 쪽의 입력부가 각각 접속되어 있다.
셀렉터(42)의 출력부에는 부정 논리적회로(45, 46)의 한 쪽의 입력부가 각각 접속되어 있으며, 인버터(44)의 출력부에는 부정 논리적회로(46)의 다른 쪽의 접속부가 접속되어 있다.
그리고, 이들 부정 논리적회로(45, 46)로부터 출력되는 신호가, 반전교체신호/INP 및 교체 신호(INN)로서 출력 회로(15)에 각각 출력된다.
또한, 셀렉터(43)의 출력부에는 부정 논리화회로(47)의 다른 쪽의 입력부가 접속되어 있으며, 상기 부정 논리화회로(47)로부터 출력되는 신호가구동펄스신호/ACL로서 출력 회로(15)에 출력되어 있다.
도 10은 어드레스전극 구동회로(4c)에서의 신호의 타이밍차트이다.
도 10에 있어서는 위에서 아래를 향해, 래치 신호, 하이임피던스 제어신호(/Hi-Z), 딜레이 신호(DL1), 구동펄스신호(A1), 딜레이 신호(DL2), 구동펄스신호(A2), 구동펄스신호(A3), 및 출력 회로(15)의 출력 신호의 각 신호 타이밍을 각각 나타내고 있다.
도시하는 바와 같이, Hi-Z용 구동펄스 발생회로(30)는, 하이임피던스 제어신호(/Hi-Z)가 로우 신호일 때, 출력 회로(15)의 출력이 하이임피던스상태가 된다.
이 때, Hi-Z용 구동펄스 발생회로(30)로부터 출력회로(15)(도3)의 출력 드라이버를 구성하는 P채널MOS의 트랜지스터(T10)를 오프하는 구동 펄스가 인가된다.
이 펄스는, 트랜지스터(T10)의 기생 용량(Cp1)만을 방전하므로, 출력이 교체될 정도의 긴 펄스는 필요하지 않다.
또, 출력을 교체할 때는 교체하는 타이밍이 되는 딜레이 신호(DLl, DL2)에 대응한 구동펄스신호(Al, A2)가 셀렉터(43)에 의해 선택된다.
하이임피던스 제어신호(/Hi-Z)에 의해 하이임피던스상태가 되어 있을 때 래치(12)의 상태를 다시 쓰는 경우에도 하이임피던스상태 해제시에 상기 래치(12)의 출력 상태에 의해 출력 타이밍을 선택한다.
또, 어드레스전극 구동회로(4c)에 있어서는 도 5에 도시한 바와 같이 시프트 레지스터(11)의 출력이 하이 신호로부터 하이 신호 혹은 로우 신호로부터 로우 신호로 신호의 변화가 없을 경우에 구동 펄스(/ACL)의 출력을 정지하고 쓸데 없는 구동 전류의 소비를 억제하도록 해도 좋다.
그 경우, 도 11에 도시한 바와 같이, 도 9의 어드레스전극 구동부(10c1)(∼10cn)와 동일한 회로 구성으로 이루어지는 시프트 레지스터(11), 래치(12), 출력 회로(15), 셀렉터(42, 43), 인버터(44), 부정 논리적회로(45, 46) 및 부정 논리화회로(47)에, 래치(제2 래치)(53), 인버터(구동펄스출력부)(51), 배타적 논리화회로(구동펄스출력부)(50) 및 논리적회로(구동펄스출력부)(52)에 추가 회로로서 논리적회로(49)의 출력을 입력으로 한 Hi-Z복귀용 구동펄스 발생회로(55)와 Hi-Z복귀용 구동펄스 발생회로(55)의 출력을 한 쪽의 입력에 접속하고 다른 쪽의 입력에 논리적회로(49)의 출력을 접속하고, 출력을 Hi-Z컨트롤 라인(A3)으로 한 논리화회로(54)를 설치한 구성으로 이루어진다. Hi-Z 복귀용 구동펄스 발생회로(55)는, 인버터(57), 딜레이 회로(58) 및 논리적회로(56)로 구성되어 있다.
이 경우에도 도5과 마찬가지로, 래치 신호에 의한 출력의 변화에 있어서 시프트 레지스터(11)의 출력이 하이 신호로부터 하이 신호 또는 로우 신호로부터 로우 신호로 변화가 없을 경우에 구동 펄스(/ACL)가 출력되지 않으므로 쓸데 없는 구동 전류의 소비를 방지할 수 있다.
또, /HI-Z가 로우일 때 하이임피던스 상태로 변이하거나 하이임피던스일 때 내부 래치(12)가 변경되어도 도 9과 같이 하이임피던스상태 해제시에 상기 래치(12)의 출력 상태에 의해 출력 타이밍을 선택한다.
하이임피던스상태 해제시에 내부 래치(12)가 변경되지 않고, 출력이 하이일경우, 출력 회로(15)(도3)의 출력 드라이버를 구성하는 P채널MOS의 트랜지스터(T10)를 온으로 하는 구동펄스가 인가될 필요가 있다.
이 펄스는, 트랜지스터(T10)의 기생 용량(Cp1)만을 충전하므로, 출력이 교체될 정도의 긴 펄스는 필요하지 않다. 도 12은 도 11에서의 신호의 타이밍차트이다.
이 경우, 출력의 변경이 없기 때문에 구동펄스신호(A2)로부터의 구동펄스는 배타적 논리화회로(50)에 의해 마스크 된다. 따라서, 딜레이 신호(DL2)의 하강시에 Hi-Z복귀용 구동펄스 발생회로(55)로부터의 구동펄스에 의해 출력을 하이임피던스 상태로부터 하이 상태로 복귀시키고 있다.
이와 같이 필요최소한의 구동 전류로 동작시킬 수 있다.
그렇기 때문에, 본 실시형태에 있어서는 출력 회로(15)의 출력 드라이버에, 게이트 소스간 전압(Vgs)의 내압이 작은 트랜지스터를 사용할 수 있으므로, 상기 출력 드라이버의 소형화 및 고 드라이버빌리티화를 실현할 수 있다.
또, 출력 드라이버의 관통 전류를 방지할 수 있으므로, 어드레스전극 구동회로(4)의 소비 전력을 저감할 수 있다.
이상, 본 발명자에 의해 이루어진 발명을 발명의 실시형태에 기초하여 구체적으로 설명했으나, 본 발명은 상기 실시형태에 한정되지 않으며, 그 요지를 일탈하지 않는 범위에서 다양하게 변경가능한 것은 말할 것도 없다.
이하, 본원에 의해 개시된 발명 중, 대표적인 것에 의해 얻어지는 효과를 간단히 설명한다.
(1) 출력부를 구성하는 출력 드라이버를 소형화할 수 있으므로 드라이버빌리티의 향상 및 반도체집적회로장치의 소형화를 실현할 수 있다.
(2) 또, 출력 드라이버의 관통 전류를 방지할 수 있으므로, 반도체집적회로장치의 소비 전력을 줄일 수 있다.
(3) 나아가, 상기(1), (2)에 의해, 표시장치의 소형화, 및 저소비 전력화를 실현할 수 있다.

Claims (7)

  1. 표시데이터에 기초하여, 표시장치의 어드레스전극을 구동하는 반도체집적회로장치이며,
    제1 교체신호, 제2 교체 신호 및 구동펄스에 기초하여, 상기 표시장치의 어드레스전극을 구동하는 전극구동펄스를 출력하는 출력부와,
    상기 표시데이터에 기초하여, 상기 출력부를 구동하는 출력구동부로 이루어지는 구동제어부를 구비하고,
    상기 출력 구동부는,
    표시데이터 중 먼저 입력된 제1 데이터와 상기 제1 데이터 뒤에 입력되는 제2 데이터가 변화했을 때, 상기 출력부를 동작시키는 구동펄스를 출력하는 것을 특징으로 하는 반도체집적회로장치.
  2. 청구항 1에 있어서,
    상기 출력 구동부는,
    래치 신호로부터 구동펄스를 생성하는 구동펄스 발생부와,
    시프트 펄스에 기초하여, 입력된 표시데이터를 시프트하여 출력하는 시프트 레지스터와,
    상기 시프트 레지스터로부터 출력된 표시데이터를 래치신호에 기초하여 래치하는 제1 래치와,
    구동펄스에 기초하여, 상기 제1 래치로부터 출력된 표시데이터를 래치하는 제2 래치와,
    상기 제1 래치로부터 출력되는 제1 데이터와 상기 제2 래치로부터 출력되는 제2 데이터를 각각 비교하여, 일치하지 않을 경우 구동펄스를 상기 출력부에 출력하는 구동펄스출력부를 구비한 것을 특징으로 하는 반도체집적회로장치.
  3. 청구항 1 또는 2에 있어서,
    상기 출력부는,
    제1 전원전압과 기준전위와의 사이에 제1 및 제2 트랜지스터가 직렬로 접속된 푸시풀회로로 이루어지는 출력회로와,
    상기 제l 전원전압에 의해 동작하는 차동앰프회로로 이루어져, 제1 교체신호 및 구동펄스에 기초하여, 상기 출력회로의 풀업 소자인 상기 제1 트랜지스터를 구동하는 레벨시프트회로와,
    상기 제1 전원전압보다 낮은 전압치로 이루어지는 제2 전원전압에 의해 동작하고, 제2 교체신호에 기초하여, 상기 출력회로의 풀다운 소자인 상기 제2 트랜지스터를 구동하는 구동부를 구비한 것을 특징으로 하는 반도체집적회로장치.
  4. 표시데이터에 기초하여, 표시장치의 어드레스전극을 구동하는 반도체집적회로장치이며,
    상기 표시장치의 어드레스전극을 구동하는 전극구동펄스를 출력하는 출력부와,
    상기 표시데이터에 기초하여, 상기 출력부를 구동하는 출력구동부로 이루어지는 구동제어부를 구비하고,
    상기 출력 구동부는,
    하이임피던스 제어신호에 기초하여, 상기 출력부의 출력이 바뀔 때, 상기 출력부의 출력을 하이임피던스상태로 하는 것을 특징으로 하는 반도체집적회로장치.
  5. 청구항 4에 있어서,
    상기 출력 구동부는,
    시프트 펄스에 기초하여, 입력된 표시데이터를 시프트하여 출력하는 시프트 레지스터와,
    상기 시프트 레지스터로부터 출력된 표시데이터를 래치신호에 기초하여 래치하는 제1 래치를 구비하고,
    상기 구동 제어부는,
    래치신호에 기초하여, 타이밍이 다른 제1 및 제2 딜레이 신호를 생성하는 신호생성부와,
    상기 신호생성부로부터 출력된 제1 딜레이 신호에 기초하여, 제1 구동펄스를 생성하는 제1 구동펄스발생부와,
    상기 신호생성부로부터 출력된 제2 딜레이 신호에 기초하여, 제2 구동펄스를 생성하는 제2 구동펄스발생부와,
    상기 제1 래치의 출력신호에 기초하여, 상기 신호생성부로부터 출력된 제1 및 제2 딜레이신호 중 어느 한쪽의 딜레이 신호를 선택하여, 제1 및 제2 교체신호로서 출력하는 제1 셀렉터와,
    상기 제1 래치의 출력신호에 기초하여, 상기 제l 및 제2 구동펄스발생부로부터 출력된 제1 및 제2 구동펄스 중 어느 한쪽의 펄스를 선택하여, 구동펄스로서 출력하는 제2 셀렉터를 구비한 것을 특징으로 하는 반도체집적회로장치.
  6. 청구항 4 또는 5에 있어서,
    상기 출력 구동부는, 표시데이터 중, 먼저 입력된 제1 데이터와 상기 제1 데이터 뒤에 입력되는 제2 데이터가 변화했을 때, 상기 출력부를 동작시키는 구동펄스를 출력하는 것을 특징으로 하는 반도체집적회로장치.
  7. 청구항 4 내지 6 중 어느 한 항에 있어서,
    상기 출력부는 제1 전원전압과 기준전위 사이에 제1 및 제2 트랜지스터가 직렬로 접속된 푸시풀 회로로 이루어지는 출력회로와,
    상기 제1 전원전압에 의해 동작하는 차동앰프회로로 이루어져, 제1 교체신호 및 상기 제2 셀렉터에 의해 선택된 제1 또는 제2 구동펄스에 기초하여, 상기 출력회로의 풀업 소자인 상기 제1 트랜지스터를 구동하는 레벨시프트회로와,
    상기 제l 전원전압보다 낮은 전압치로 이루어지는 제2 전원전압에 의해 동작하고, 제2 교체신호에 기초하여, 상기 출력회로의 풀다운 소자인 상기 제2 트랜지스터를 구동하는 구동부를 구비한 것을 특징으로 하는 반도체집적회로장치.
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