JP3736453B2

JP3736453B2 - 負荷駆動回路

Info

Publication number: JP3736453B2
Application number: JP2001390431A
Authority: JP
Inventors: 豊福田; 敬志中野; 展正植田; 昭二三浦
Original assignee: Denso Corp
Current assignee: Denso Corp
Priority date: 2001-12-21
Filing date: 2001-12-21
Publication date: 2006-01-18
Anticipated expiration: 2021-12-21
Also published as: JP2003198350A

Description

【０００１】
【発明の属する技術分野】
本発明は、負荷駆動回路に係り、特に、過電流制限機能を有する負荷駆動回路に関するものである。
【０００２】
【従来の技術】
この種の従来技術として、米国特許第４５５３０８４号公報がある。これは、図８に示すように、電源に対し負荷１００とフォーストランジスタ１０１を直列接続するとともに、フォーストランジスタ１０１に対しセンストランジスタ１０２と検出抵抗１０３との直列回路を並列に接続する。フォーストランジスタ１０１のゲート端子とセンストランジスタ１０２のゲート端子はゲート駆動回路１０４と接続され、両トランジスタ１０１，１０２はカレントミラー接続されている。そして、フォーストランジスタ１０１に流れる電流に比例する電流をセンストランジスタ１０２に流して検出抵抗１０３で電圧に変換してアンプ１０５で過電流を判断する。
【０００３】
この時、ドレイン・ソース間電圧Ｖｄｓが大きい時にはトランジスタ１０１と１０２のカレントミラー比は安定している。しかし、ドレイン・ソース間電圧Ｖｄｓが小さくなってきた時（トランジスタ１０１，１０２のオン時）には、抵抗１０３の電圧ドロップの寄与率が大きくなり、カレントミラー比が崩れる。
【０００４】
特に、ＰＷＭ制御しており、スイッチング状態と定常状態が繰り返され、かつ電流制限する場合（例えば、特開平９−６４７０７号公報）にはカレントミラー比の安定化が課題である。
【０００５】
【発明が解決しようとする課題】
本発明はこのような背景の下になされたものであり、その目的は、過電流制限機能を有する負荷駆動回路において、ＭＯＳトランジスタのオン／オフの切り替え時（スイッチング時）と安定状態（定常状態）での両トランジスタの電流波形の相似性を確保することができるようにすることにある。
【０００６】
【課題を解決するための手段】
請求項１に記載の発明によれば、ゲート駆動回路によりパワーＭＯＳトランジスタとセンス用ＭＯＳトランジスタがオン・オフ動作されるとともに検出抵抗に発生する電圧が所定値を越えると負荷に流れる電流が制限される。また、両トランジスタのオフからオン及びオンからオフへの切り替え時、または、オン時に、パワーＭＯＳトランジスタ及びセンス用ＭＯＳトランジスタのいずれか一方のトランジスタにおける基板電位が調整されてパワーＭＯＳトランジスタ及びセンス用ＭＯＳトランジスタのオン／オフの切り替え時と安定状態での両トランジスタの電流波形の相似性を確保するように前記いずれか一方のトランジスタに流れる電流の波形が整形される。
【０００７】
請求項２に記載の発明によれば、ゲート駆動回路により、パワーＭＯＳトランジスタのゲート端子およびセンス用ＭＯＳトランジスタのゲート端子の電圧が調整されて両トランジスタがオン・オフ動作されてオン時に負荷が通電される。また、電流制限手段により、検出抵抗に発生する電圧が所定値を越えると負荷に流れる電流が制限される。さらに、基板電位調整手段により、ゲート駆動回路による両トランジスタのオフからオン及びオンからオフへの切り替え時、または、オン時に、パワーＭＯＳトランジスタ及びセンス用ＭＯＳトランジスタのいずれか一方のトランジスタにおける基板電位が調整されてパワーＭＯＳトランジスタ及びセンス用ＭＯＳトランジスタのオン／オフの切り替え時と安定状態での両トランジスタの電流波形の相似性を確保するように前記いずれか一方のトランジスタに流れる電流の波形が整形される。
【０００８】
【発明の実施の形態】
以下、この発明を具体化した一実施の形態を図面に従って説明する。
図１には、本実施形態における負荷駆動回路の電気的構成を示す。
【０００９】
図１において、メインパワーＭＯＳＦＥＴ（以下、フォーストランジスタという）Ｑｆのソース端子は接地されるとともに、ドレイン端子は負荷１を介して電源＋Ｂと接続されている。このようにして、電源＋Ｂと負荷１とフォーストランジスタＱｆとの直列回路が形成されている。また、フォーストランジスタＱｆに対し、センス用ＭＯＳＦＥＴ（以下、センストランジスタという）Ｑｓと検出抵抗Ｒｓとの直列回路が、並列に接続されている。さらに、フォーストランジスタＱｆのゲート端子およびセンストランジスタＱｓのゲート端子にはゲート駆動回路２が接続されている。このゲート駆動回路２により、フォーストランジスタＱｆのゲート端子およびセンストランジスタＱｓのゲート端子の電圧を調整して両トランジスタＱｆ，Ｑｓをオン・オフ動作させオン時に負荷１を通電することができる。このトランジスタＱｆ，Ｑｓのオン時には、フォーストランジスタＱｆに流れる電流に比例する電流がセンストランジスタＱｓに流れるとともに、検出抵抗ＲｓにおいてセンストランジスタＱｓに流れる電流に比例する電圧が発生する。
【００１０】
また、フォーストランジスタＱｆおよびセンストランジスタＱｓのゲート端子とグランド間において電流制限用トランジスタ３が接続されている。同トランジスタ３のベース端子はセンストランジスタＱｓと検出抵抗Ｒｓとの間の点αと接続されている。そして、電流制限手段としての電流制限用トランジスタ３は、検出抵抗Ｒｓに発生する電圧が所定値を越えると、フォーストランジスタＱｆおよびセンストランジスタＱｓのゲート端子の電圧を強制的に調整して（下げて）負荷１に流れる電流を制限する。
【００１１】
さらに、センストランジスタＱｓの基板電位を調整するための基板電位調整回路４が設けられている。基板電位調整回路４においては、電源Ｖｃｃ（＝１４ボルト）とグランド間において抵抗１０とツェナーダイオード１１が直列に接続されている。ツェナーダイオード１１でのツェナー電圧は６ボルトであり、これにより基準電圧Ｖｇｈが生成される。ツェナーダイオード１１に対しダイオード１２ａ，１２ｂ，１２ｃと抵抗１３の直列回路が並列に接続されている。各ダイオード１２ａ，１２ｂ，１２ｃは順方向電圧が０．６ボルトであり（計１．８ボルトが生成され）、ダイオード１２ａ，１２ｂ，１２ｃでのＶｃｃ側端子βが６ボルトであるので、ダイオード１２ａ，１２ｂ，１２ｃでのグランド側端子γには４．２ボルトの基準電圧Ｖｇｌが作られる。
【００１２】
また、ダイオード１２ａ，１２ｂ，１２ｃでのＶｃｃ側端子βは、コンパレータ１４の＋入力端子と接続されている。また、ダイオード１２ａ，１２ｂ，１２ｃでのグランド側端子γは、コンパレータ１５の−入力端子と接続されている。コンパレータ１４の−入力端子及びコンパレータ１５の＋入力端子は、ゲート駆動回路２からトランジスタＱｆ，Ｑｓのゲート端子へのゲート入力ラインと接続されている。よって、コンパレータ１５においてゲート入力電圧Ｖｇとγ点電位（＝４．２ボルト）が比較され、ゲート入力電圧Ｖｇが４．２ボルトよりも高いと出力がＨレベルとなる。また、コンパレータ１４においてゲート入力電圧Ｖｇとβ点電位（＝６ボルト）が比較され、ゲート入力電圧Ｖｇが６ボルトよりも低いと出力がＨレベルとなる。
【００１３】
さらに、両コンパレータ１４，１５の出力端子はＡＮＤゲート１６の入力端子に接続されている。よって、ゲート入力電圧Ｖｇがγ点電位（＝４．２ボルト）よりも高く、かつ、β点電位（＝６ボルト）よりも低いと、ＡＮＤゲート１６の出力がＨレベルとなる。また、ＡＮＤゲート１６の出力端子はＮＡＮＤゲート１７の一方の入力端子と接続されている。
【００１４】
一方、トランジスタＱｆ，Ｑｓのドレイン端子はコンパレータ１８の＋入力端子と接続され、このコンパレータ１８の−入力端子には定電圧電源１９が接続されている。定電圧電源１９には、図４のＩｄ−Ｖｄｓ特性での検出抵抗Ｒｓによる負荷線上のドレイン電流Ｉｄ＝０の時のドレイン・ソース間電圧Ｖｄｓ＝Ｖｄｔが発生する。図１のコンパレータ１８において、フォーストランジスタＱｆのドレイン・ソース間電圧Ｖｄｓと基準電圧Ｖｄｔとが比較され、ドレイン・ソース間電圧Ｖｄｓが基準電圧Ｖｄｔよりも高いと、出力がＨレベルとなる。コンパレータ１８の出力端子は前述のＮＡＮＤゲート１７の入力端子と接続されている。よって、ＮＡＮＤゲート１７においてゲート入力電圧Ｖｇがγ点電位（＝４．２ボルト）〜β点電位（＝６ボルト）の範囲内にあり、かつ、ドレイン・ソース間電圧Ｖｄｓが基準電圧Ｖｄｔよりも高い時には、出力がＬレベルとなる。それ以外の時には、ＮＡＮＤゲート１７の出力はＨレベルとなる。
【００１５】
また、電源Ｖｃｃとグランド間において抵抗２０とトランジスタ２１が直列に接続されている。このトランジスタ２１のゲート端子は前述のＮＡＮＤゲート１７の出力端子と接続されている。よって、ＮＡＮＤゲート１７の出力がＨレベルの時にはトランジスタ２１がオンし、ＮＡＮＤゲート１７の出力がＬレベルの時にはトランジスタ２１がオフする。また、トランジスタ２１のドレイン電圧がセンストランジスタＱｓの基板電位となる。これにより、トランジスタ２１がオン状態ではセンストランジスタＱｓの基板電位がグランド電位（０ボルト）となる。さらに、トランジスタ２１に対し並列にダイオード２２が接続され、ダイオード２２は順方向電圧が０．８ボルトである。これにより、トランジスタ２１がオフ状態ではセンストランジスタＱｓの基板電位として０．８ボルトが印加されることになる。一方、フォーストランジスタＱｆの基板電位はソース電位（＝０ボルト）に固定されている。
【００１６】
次に、このように構成した負荷駆動回路の作用を説明する。
図２には、動作説明のためのタイムチャートを示す。この図２は、図１でのトランジスタＱｆ，Ｑｓのゲート電圧Ｖｇ、フォーストランジスタＱｆのドレイン・ソース間電圧Ｖｄｓ、フォーストランジスタＱｆに流れるドレイン電流Ｉｄｆ、センストランジスタＱｓに流れるドレイン電流Ｉｄｓ、センストランジスタＱｓの基板電位Ｖｂを示すものである。
【００１７】
図２において、ｔ１のタイミングでゲート電圧Ｖｇが上昇を開始し、ｔ２のタイミングで所定値に達し、また、ｔ３のタイミングでゲート電圧Ｖｇが下降を開始し、ｔ４のタイミングで所定値（＝０ボルト）に達する。
【００１８】
ここで、従来方式について説明を加える。
図１のトランジスタＱｆ，Ｑｓについてのドレイン電流Ｉｄと、ドレイン・ソース間電圧Ｖｄｓの関係は、図３のようになる（あるゲートバイアス状態でオン時）。図３の飽和領域で図２のｔ１〜ｔ２の期間およびｔ３〜ｔ４の期間におけるスイッチング時の動作が行われ、また、図３の直線領域（非飽和領域）で図２のｔ２〜ｔ３の期間における定常時の動作が行われる。ドレイン・ソース間電圧Ｖｄｓの大きい飽和領域では、フォーストランジスタＱｆのドレイン電流Ｉｄｆも、センストランジスタＱｓのドレイン電流Ｉｄｓも検出抵抗Ｒｓの電圧ドロップの影響はほぼ無くて等しい。これに対し、ドレイン・ソース間電圧Ｖｄｓの小さい直線領域では、フォーストランジスタＱｆのＩｄｆとセンストランジスタＱｓのＩｄｓは抵抗Ｒｓの影響でズレてしまう。図３において、ドレイン電流ＩｄｆとＩｄｓの電流比は、スイッチング時では、電流比が「１」であるのに対し、定常時では電流比が約「１／２」となってしまう。
【００１９】
よって、定常状態で電流制限値を設定すると、スイッチング時に制限がかかってしまう。また、スイッチング時で設定すると、定常状態でマージンがありすぎる。
【００２０】
この不具合の対策を講じたのが図１であり、図２のｔ１〜ｔ２，ｔ３〜ｔ４のスイッチング時におけるｔ１０〜ｔ１１，ｔ２１〜ｔ２２の期間においてセンストランジスタＱｓの基板電位Ｖｂを「０」から「０．８ボルト」にし正のバイアスをかけて閾値電圧Ｖｔを上げ、その差分を検出抵抗Ｒｓの電圧ドロップと等しくして、センストランジスタＱｓの電流波形とフォーストランジスタＱｆの電流波形の相似性を確保している。つまり、図２でのセンストランジスタＱｓのドレイン電流Ｉｄｓのスイッチング時（ｔ１〜ｔ２、ｔ３〜ｔ４）におけるピーク波形（図中、従来で表す）を無くして、ＩｄｆとＩｄｓの波形をほぼ等しくしている。
【００２１】
今、検出抵抗Ｒｓの電圧降下が０．３ボルト程度（定常時）であると想定すると、スイッチング時の閾値電圧Ｖｔの持ち上げも０．３ボルト程度とすべく、０．８ボルト程度基板バイアス電圧Ｖｂを上げる。この基板電位Ｖｂの設定は、トランジスタのデバイス構成（不純物濃度等）で異なるため、図１のダイオード２２の段数や供給電流の設定により行う。
【００２２】
図１のトランジスタ２１がオフする条件は、図４に示しており、ゲート電圧Ｖｇがある電圧範囲（Ｖｇｌ〜Ｖｇｈ）の時で、ドレイン・ソース間電圧ＶｄｓがＶｄｔ以上の時である。Ｖｄｔは、例えばＶｇｌが飽和領域から直線領域に入る点Ｐから検出抵抗Ｒｓの傾きで負荷線を引いた時のＶｄｓ軸との交点としている。
【００２３】
図２において、ｔ１のタイミングでＶｇが上昇を開始してｔ１０のタイミングで閾値電圧Ｖｔに達するとトランジスタＱｆ，ＱｓがオンしてＩｄｆ，Ｉｄｓが上昇するとともにＶｄｓが低下し始める。同時に、図１のコンパレータ１５においてＶｇがＶｇｌ（＝４．２ボルト）に達し、出力がＨレベルとなり、ＡＮＤゲート１６の出力がＨレベルとなる。またこの時、コンパレータ１８においてはＶｄｓがＶｄｔよりも高いので出力はＨレベルとなる。よって、ＮＡＮＤゲート１７の出力がＬレベルとなり、トランジスタ２１がオフする。その結果、センストランジスタＱｓの基板電位Ｖｂはそれまでのグランドレベル（＝０ボルト）からダイオード２２による０．８ボルトにされる。
【００２４】
その後、図２のｔ１１のタイミングにおいてＶｄｓがＶｄｔになると、図１のコンパレータ１８の出力がＬレベルになる。これにより、ＮＡＮＤゲート１７の出力がＨレベルとなり、トランジスタ２１がオンし、センストランジスタＱｓの基板電位Ｖｂがグランドレベル（＝０ボルト）に戻される。
【００２５】
この図２のｔ１０〜ｔ１１の期間でのセンストランジスタＱｓの基板電位Ｖｂの上昇により、基板電位を変えなかった場合（従来方式）に比べ、同期間でのセンストランジスタＱｓに流れる電流Ｉｄｓを低減してフォーストランジスタＱｆに流れる電流Ｉｄｆでの波形に相似したものにすることができる。
【００２６】
図２において、ｔ３のタイミングでＶｇが下降を開始してｔ２０のタイミングでＩｄｆ，Ｉｄｓが低下し始めるとともにＶｄｓが上昇し始める。その後のｔ２１のタイミングで図１のコンパレータ１８においてＶｄｓがＶｄｔに達すると、出力はＨレベルとなる。またこの時、ＶｇはＶｇｌ〜Ｖｇｈの範囲内にあり、ＡＮＤゲート１６の出力はＨレベルとなっている。よって、ＮＡＮＤゲート１７の出力がＬレベルとなり、トランジスタ２１がオフする。その結果、センストランジスタＱｓの基板電位Ｖｂはそれまでのグランドレベル（＝０ボルト）からダイオード２２による０．８ボルトにされる。
【００２７】
その後、図２のｔ２２のタイミングにおいてＶｇがＶｇｌになると、図１のコンパレータ１５の出力がＬレベルになる。これにより、ＮＡＮＤゲート１７の出力がＨレベルとなり、トランジスタ２１がオンし、センストランジスタＱｓの基板電位Ｖｂがグランドレベル（＝０ボルト）に戻される。
【００２８】
この図２のｔ２１〜ｔ２２の期間でのセンストランジスタＱｓの基板電位Ｖｂの上昇により、基板電位を変えなかった場合（従来方式）に比べ、同期間でのセンストランジスタＱｓに流れる電流Ｉｄｓを低減してフォーストランジスタＱｆに流れる電流Ｉｄｆでの波形に相似したものにすることができる。
【００２９】
つまり、図４のＶｄｓ−Ｉｄ特性におけるハッチングを付した部分で、所定の基板バイアスをセンストランジスタＱｓにかけ、センストランジスタＱｓでの電流を流れにくくすることにより、図２のスイッチング状態のＩｄｓを下げ、定常とスイッチング状態でのＩｄｆとＩｄｓの比を同等とすることができる。
【００３０】
これにより図１のトランジスタ３による電流制限値を例えば、Ｉｄｓより２〜５割程度高い値で設定でき、精度の高い電流制限動作を行わせることができる。
なお、基板バイアス電圧Ｖｂを作るための手法としてダイオード２２の順方向電圧を利用することは、一つの例示であり、これに限ることはない。
【００３１】
また、図１ではフォーストランジスタおよびセンストランジスタをＭＯＳＦＥＴとした事例で説明したが、ＩＧＢＴにおいても全く同様の効果が得られる。
次に、ＩＧＢＴを用いた場合を例に挙げて効果について言及する。
【００３２】
図５のＩＧＢＴによる回路構成とした場合におけるゲート電圧Ｖｇとドレイン電流Ｉｄｆ，Ｉｄｓの測定結果を図６に示す。図６からオフからオン、オンからオフの切り替えの際に、つまり、Ｖｇがある電圧の範囲の時（図中のＢで示す箇所）にＩｄｓが跳ね上がっていることが分かる。図７の特性図には、図６において符号Ａ，Ｂ，Ｃにて表した箇所に対応するものを示す。
【００３３】
この図６のＢ部で示すＩｄｓの跳ね上がりに対し、本実施形態のように、センストランジスタＱｓの基板電位Ｖｂをスイッチング状態の時のみ図１のトランジスタ２１をオフして、ダイオード２２の電圧分だけ持ち上げる。これにより、見かけ上、センストランジスタＱｓの閾値電圧Ｖｔが上がり、図３での定常時の電流比（Ｉｄｓ／Ｉｄｆ）である１／２の関係を補正してスイッチング時と定常時との局所的な比のズレをなくすことができる。
【００３４】
以上のごとく本実施形態は下記の特徴を有する。
（イ）図１の負荷１に対しフォーストランジスタＱｆと電源＋Ｂを直列に接続するとともに、フォーストランジスタＱｆに対し並列に、センストランジスタＱｓと検出抵抗Ｒｓとの直列回路を接続し、ゲート駆動回路２によりフォーストランジスタＱｆとセンストランジスタＱｓをオン・オフ動作させるとともに検出抵抗Ｒｓに発生する電圧が所定値を越えると負荷１に流れる電流を制限するようにした負荷駆動回路において、基板電位調整回路４を設けることにより、図２のごとく、両トランジスタＱｆ，Ｑｓのオフからオンへの切り替え時とオンからオフへの切り替え時に、センストランジスタＱｓにおける基板電位Ｖｂを調整してセンストランジスタＱｓに流れる電流の波形を整形するようにした。よって、トランジスタＱｆ，Ｑｓのオン／オフの切り替え時（スイッチング時）と安定状態（定常状態）でのフォースとセンスの両トランジスタＱｆ，Ｑｓの電流波形の相似性を確保することが可能となる。
【００３５】
つまり、スイッチング時にはセンストランジスタＱｓの基板電圧Ｖｂを引き上げ、Ｖｔ電圧を上げて、センストランジスタＱｓの閾値電圧Ｖｔの寄与率と検出抵抗Ｒｓの電圧ドロップの寄与率を同等として、見かけ上、スイッチング状態と定常状態の電流比（カレントミラー比）をほぼ等しくすることができる。
（ロ）より具体的な回路構成として、図１において基板電位調整手段としての基板電位調整回路４は、トランジスタ２１、ダイオード２２、コンパレータ１４，１５，１８等を備え、両トランジスタＱｆ，Ｑｓへのゲート入力電圧ＶｇとフォーストランジスタＱｆのドレイン・ソース間電圧Ｖｄｓをモニタして、ゲート入力電圧Ｖｇとドレイン・ソース間電圧Ｖｄｓに基づいてセンス用ＭＯＳトランジスタＱｓの基板電位を変更するものとした。
（ハ）さらに、基板電位調整回路４は、ゲート駆動回路２による両トランジスタＱｆ，Ｑｓのオフからオンへの切り替え時、および、オンからオフへの切り替え時に、トランジスタ２１とダイオード２２により、センストランジスタＱｓにおける基板電位Ｖｂを変更して同トランジスタＱｓに流れる電流の波形を整形するものとした。
【００３６】
これまでの説明においては、オフからオンへの切り替え時とオンからオフへの切り替え時に、センストランジスタＱｓの基板電位を調整するようにしたが、要は、両トランジスタＱｆ，Ｑｓのオフからオンへの切り替え時、または、オンからオフへの切り替え時、または、オン時に、フォーストランジスタＱｆとセンストランジスタＱｓの少なくともいずれかのトランジスタにおける基板電位を調整して少なくともいずれかのトランジスタＱｆ，Ｑｓに流れる電流の波形を相似化して常に両者に流れる電流比を一定に保てばよい。
【００３７】
詳しくは、例えば、表１でのＮｏ２のように、センストランジスタＱｓの基板電位としてトランジスタオン時（例えば、図２のｔ１１〜ｔ２１の期間）に負のバイアスを印加して同トランジスタＱｓに流れる電流Ｉｄｓを上げる（閾値電圧を下げる）。あるいは、表１でのＮｏ３のように、フォーストランジスタＱｆの基板電位としてオフからオンへの切り替え時（例えば、図２のｔ１０〜ｔ１１の期間）とオンからオフへの切り替え時（例えば、図２のｔ２１〜ｔ２２の期間）に、負のバイアスを印加して同トランジスタＱｆに流れる電流Ｉｄｆを上げる（閾値電圧を下げる）。あるいは、表１でのＮｏ４のように、フォーストランジスタＱｆの基板電位としてトランジスタオン時（例えば、図２のｔ１１〜ｔ２１の期間）に、正のバイアスを印加して同トランジスタＱｆに流れる電流Ｉｄｆを下げる（閾値電圧を上げる）。
【００３８】
なお、基板バイアスの方向としては、回路構成から正にするのが容易であり、また、基板バイアスのとり方としては、センストランジスタＱｓの方が相対的にセル数が少ないので容易である。
【００３９】
【表１】

【図面の簡単な説明】
【図１】実施の形態における負荷駆動回路の電気的構成図。
【図２】作用を説明するためのタイムチャート。
【図３】不具合点を説明するためのＶｄｓ−Ｉｄ特性図。
【図４】作用を説明するためのＶｄｓ−Ｉｄ特性図。
【図５】測定に用いた回路を示す図。
【図６】測定結果を示す図。
【図７】ＶCE−Ｉｄ特性図。
【図８】従来技術を説明するための回路図。
【符号の説明】
１…負荷、２…ゲート駆動回路、３…電流制限用トランジスタ、４…基板電位調整回路、Ｒｓ…検出抵抗、Ｑｆ…フォーストランジスタ、Ｑｓ…センストランジスタ。

Claims

負荷（１）に対しパワーＭＯＳトランジスタ（Ｑｆ）と電源（＋Ｂ）を直列に接続するとともに、パワーＭＯＳトランジスタ（Ｑｆ）に対し並列に、センス用ＭＯＳトランジスタ（Ｑｓ）と検出抵抗（Ｒｓ）との直列回路を接続し、ゲート駆動回路（２）により前記パワーＭＯＳトランジスタ（Ｑｆ）とセンス用ＭＯＳトランジスタ（Ｑｓ）をオン・オフ動作させるとともに前記検出抵抗（Ｒｓ）に発生する電圧が所定値を越えると前記負荷（１）に流れる電流を制限するようにした負荷駆動回路において、
前記両トランジスタ（Ｑｆ，Ｑｓ）のオフからオン及びオンからオフへの切り替え時、または、オン時に、前記パワーＭＯＳトランジスタ（Ｑｆ）及びセンス用ＭＯＳトランジスタ（Ｑｓ）のいずれか一方のトランジスタにおける基板電位を調整してパワーＭＯＳトランジスタ（Ｑｆ）及びセンス用ＭＯＳトランジスタ（Ｑｓ）のオン／オフの切り替え時と安定状態での両トランジスタ（Ｑｆ，Ｑｓ）の電流波形の相似性を確保するように前記いずれか一方のトランジスタに流れる電流の波形を整形するようにしたことを特徴とする負荷駆動回路。
電源（＋Ｂ）と負荷（１）とパワーＭＯＳトランジスタ（Ｑｆ）との直列回路と、
前記パワーＭＯＳトランジスタ（Ｑｆ）に対し並列接続され、センス用ＭＯＳトランジスタ（Ｑｓ）と検出抵抗（Ｒｓ）との直列回路と、
前記パワーＭＯＳトランジスタ（Ｑｆ）のゲート端子およびセンス用ＭＯＳトランジスタ（Ｑｓ）のゲート端子の電圧を調整して両トランジスタ（Ｑｆ，Ｑｓ）をオン・オフ動作させオン時に負荷（１）を通電するゲート駆動回路（２）と、
前記検出抵抗（Ｒｓ）に発生する電圧が所定値を越えると前記負荷（１）に流れる電流を制限する電流制限手段（３）と、
前記ゲート駆動回路（２）による前記両トランジスタ（Ｑｆ，Ｑｓ）のオフからオン及びオンからオフへの切り替え時、または、オン時に、前記パワーＭＯＳトランジスタ（Ｑｆ）及びセンス用ＭＯＳトランジスタ（Ｑｓ）のいずれか一方のトランジスタにおける基板電位を調整してパワーＭＯＳトランジスタ（Ｑｆ）及びセンス用ＭＯＳトランジスタ（Ｑｓ）のオン／オフの切り替え時と安定状態での両トランジスタ（Ｑｆ，Ｑｓ）の電流波形の相似性を確保するように前記いずれか一方のトランジスタに流れる電流の波形を整形する基板電位調整手段（４）と、
を備えたことを特徴とする負荷駆動回路。
前記基板電位調整手段（４）は、前記両トランジスタ（Ｑｆ，Ｑｓ）へのゲート入力電圧と前記パワーＭＯＳトランジスタ（Ｑｆ）のドレイン・ソース間電圧をモニタして、パワーＭＯＳトランジスタ（Ｑｆ）及びセンス用ＭＯＳトランジスタ（Ｑｓ）のいずれか一方のトランジスタにおける基板電位を変更するものであることを特徴とする請求項２に記載の負荷駆動回路。
前記基板電位調整手段（４）は、トランジスタ（Ｑｆ，Ｑｓ）のオフからオン及びオンからオフへの切り替え時において、センス用ＭＯＳトランジスタ（Ｑｓ）における基板電位を変更して同センス用ＭＯＳトランジスタ（Ｑｓ）に流れる電流の波形を整形するものであることを特徴とする請求項２に記載の負荷駆動回路。
前記パワーＭＯＳトランジスタ（Ｑｆ）とセンス用ＭＯＳトランジスタ（Ｑｓ）は、ＭＯＳＦＥＴであることを特徴とする請求項１〜４のいずれか１項に記載の負荷駆動回路。