JPH0670540A - 電流制限出力を有するシステム及び電源回路 - Google Patents
電流制限出力を有するシステム及び電源回路Info
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- JPH0670540A JPH0670540A JP5018970A JP1897093A JPH0670540A JP H0670540 A JPH0670540 A JP H0670540A JP 5018970 A JP5018970 A JP 5018970A JP 1897093 A JP1897093 A JP 1897093A JP H0670540 A JPH0670540 A JP H0670540A
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- H02M3/00—Conversion of dc power input into dc power output
- H02M3/02—Conversion of dc power input into dc power output without intermediate conversion into ac
- H02M3/04—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters
- H02M3/10—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode
- H02M3/145—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal
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Abstract
(57)【要約】
【目的】 改良された電流制限特性をもったスイッチン
グ電源回路を提供すること。 【構成】 本発明のスイッチング電源回路は、正入力Ｖ
ccと、負入力と、システム接地と、前記負入力とシステ
ム接地の間に接続されたセンス抵抗５４と、前記正入力
に接続された第１負荷出力と、第２負荷出力と、第１、
第２の比較入力及び比較出力を有し、前記第２比較入力
の接地された比較器６０と、前記第１の比較入力に接続
された定電流源５６と、及びスイッチングトランジスタ
５２とを備える。前記スイッチングトランジスタ５２の
ドレイン、ソースはそれぞれ前記第２負荷出力、前記シ
ステム接地に接続され、ゲートは前記比較器出力によっ
て制御される。制御抵抗５８が前記負入力と前記第１比
較入力の間に接続され、前記第１、第２の負荷出力を通
して流れる電流が所定レベルに達すると、前記センス抵
抗の両端の電圧と前記制御抵抗の両端の電圧が等しくな
り比較器６０が前記スイッチングトランジスタをターン
オフして電流の増大を防止する。
グ電源回路を提供すること。 【構成】 本発明のスイッチング電源回路は、正入力Ｖ
ccと、負入力と、システム接地と、前記負入力とシステ
ム接地の間に接続されたセンス抵抗５４と、前記正入力
に接続された第１負荷出力と、第２負荷出力と、第１、
第２の比較入力及び比較出力を有し、前記第２比較入力
の接地された比較器６０と、前記第１の比較入力に接続
された定電流源５６と、及びスイッチングトランジスタ
５２とを備える。前記スイッチングトランジスタ５２の
ドレイン、ソースはそれぞれ前記第２負荷出力、前記シ
ステム接地に接続され、ゲートは前記比較器出力によっ
て制御される。制御抵抗５８が前記負入力と前記第１比
較入力の間に接続され、前記第１、第２の負荷出力を通
して流れる電流が所定レベルに達すると、前記センス抵
抗の両端の電圧と前記制御抵抗の両端の電圧が等しくな
り比較器６０が前記スイッチングトランジスタをターン
オフして電流の増大を防止する。
Description
【０００１】
【産業上の利用分野】本発明は、電子電源回路、特に負
荷へ送出する電流を測定し及び制限する電源回路に関す
る。
荷へ送出する電流を測定し及び制限する電源回路に関す
る。
【０００２】
【従来の技術】入力電源を負荷機器に有用なレベルの電
圧に変換する２つの型式の電源回路が広く使用されてい
る。線形電源回路は最も簡単なものである。すなわち、
直列トランジスタが、典型的には、その両端間の電圧を
充分に降下させて一定の出力電圧を維持する。線形電源
回路に伴う問題は、その調整トランジスタがその出力負
荷と直列であるので、この出力負荷が重くなればなる
程、ますます大きい電流がこの調整トランジスタを通過
しなくてはならないと云うことである。この増大される
電流は、ますます多量の電力がそのトランジスタによっ
て消散されなければならないことを意味し、かつこの電
力は熱として放出される。スイッチング電源回路は、同
じ電力レベルにおいて線形電源回路よりも効率的であり
かつ低い温度で運転する。しかし、スイッチング電源回
路はより複雑であり、これはスイッチとして動作させら
れるトランジスタが変圧器の入力電流をチョッピングす
るために使用され、この変圧器の二次巻線は、通常、整
流器とフィルタを通して負荷に接続されるからである。
その出力電圧を監視するために、及びより高い出力電圧
が必要なときこのチョッピングトランジスタをオンする
持続時間を増長し、かつより低い出力電圧が必要なとき
にその持続時間を短縮するために、帰還回路が必要であ
る。帰還回路は、しばしば、その変圧器の第３巻線を利
用する。このスイッチング電源回路の利点は、その変圧
器の一次巻線及び二次巻線内の直列導体の数を調節する
ことによって昇圧又は降圧電源回路のいずれとしても動
作することができ、かつそのトランジスタがその線形領
域で決して動作しないので、少しの熱しかこのトランジ
スタによって消散されない、と云うことである。このト
ランジスタは、充分にオフされもし又は充分にオンされ
るもする。
圧に変換する２つの型式の電源回路が広く使用されてい
る。線形電源回路は最も簡単なものである。すなわち、
直列トランジスタが、典型的には、その両端間の電圧を
充分に降下させて一定の出力電圧を維持する。線形電源
回路に伴う問題は、その調整トランジスタがその出力負
荷と直列であるので、この出力負荷が重くなればなる
程、ますます大きい電流がこの調整トランジスタを通過
しなくてはならないと云うことである。この増大される
電流は、ますます多量の電力がそのトランジスタによっ
て消散されなければならないことを意味し、かつこの電
力は熱として放出される。スイッチング電源回路は、同
じ電力レベルにおいて線形電源回路よりも効率的であり
かつ低い温度で運転する。しかし、スイッチング電源回
路はより複雑であり、これはスイッチとして動作させら
れるトランジスタが変圧器の入力電流をチョッピングす
るために使用され、この変圧器の二次巻線は、通常、整
流器とフィルタを通して負荷に接続されるからである。
その出力電圧を監視するために、及びより高い出力電圧
が必要なときこのチョッピングトランジスタをオンする
持続時間を増長し、かつより低い出力電圧が必要なとき
にその持続時間を短縮するために、帰還回路が必要であ
る。帰還回路は、しばしば、その変圧器の第３巻線を利
用する。このスイッチング電源回路の利点は、その変圧
器の一次巻線及び二次巻線内の直列導体の数を調節する
ことによって昇圧又は降圧電源回路のいずれとしても動
作することができ、かつそのトランジスタがその線形領
域で決して動作しないので、少しの熱しかこのトランジ
スタによって消散されない、と云うことである。このト
ランジスタは、充分にオフされもし又は充分にオンされ
るもする。
【０００３】
【発明が解決しようとする課題】電流制限を使用する電
源回路には以下の問題がある。パルス幅変調（以下、Ｐ
ＷＭ）式スイッチング電源回路における電流制限の従来
の方法を図１に示す。電源回路１０は、電力用スイッチ
ングトランジスタ１６と負荷１８とに直列に接続された
センス抵抗器（Ｒs)１２を有する。抵抗器１２の両端間
に発生するセンス電圧（Ｖs ）はその電流と抵抗の積で
表わされる（オームの法則）。このセンス電圧は、比較
器２０の入力に与えられ基準電圧（Ｖref ）と比較され
る。論理ブロック２２は、比較器２０からの比較結果を
受けかつトランジスタ１６のゲートを制御する。センス
電圧が基準電圧を超えると、トランジスタ１６はターン
オフする。センス電圧が基準電圧より低下すると、トラ
ンジスタ１６はターンオンする。その結果、トランジス
タ１６を通る電流、またしたがって、負荷１８を通る電
流をある値に制限し、その制限値は基準電圧によって調
整される。このように抵抗器１２を挿入することの欠点
は、大きい電流でのゲート駆動の場合、高いセンス電圧
が発生するに従いトランジスタ１６の電圧（Ｖt ）が高
くなりそのソースの電位が接地から上昇するので、ゲー
ト駆動が低下することである。これを克服するために、
抵抗器１２の値は約０. １Ωと云う非常に低い値に維持
される。しかし、このような低抵抗値においては、プリ
ント回路板上の微量抵抗が影響して、精確性を損なうお
それがある。また正確な基準源が、基準電圧を生成する
ために必要である。かつまた、典型的に２００ｍＶにな
ることがある低い値のセンス電圧は、雑音に対して充分
に対抗することができない。したがって、種々の制御入
力に基づいて電流制限の動的調整を必要とする電流モー
ド制御を実現することは困難である。
源回路には以下の問題がある。パルス幅変調（以下、Ｐ
ＷＭ）式スイッチング電源回路における電流制限の従来
の方法を図１に示す。電源回路１０は、電力用スイッチ
ングトランジスタ１６と負荷１８とに直列に接続された
センス抵抗器（Ｒs)１２を有する。抵抗器１２の両端間
に発生するセンス電圧（Ｖs ）はその電流と抵抗の積で
表わされる（オームの法則）。このセンス電圧は、比較
器２０の入力に与えられ基準電圧（Ｖref ）と比較され
る。論理ブロック２２は、比較器２０からの比較結果を
受けかつトランジスタ１６のゲートを制御する。センス
電圧が基準電圧を超えると、トランジスタ１６はターン
オフする。センス電圧が基準電圧より低下すると、トラ
ンジスタ１６はターンオンする。その結果、トランジス
タ１６を通る電流、またしたがって、負荷１８を通る電
流をある値に制限し、その制限値は基準電圧によって調
整される。このように抵抗器１２を挿入することの欠点
は、大きい電流でのゲート駆動の場合、高いセンス電圧
が発生するに従いトランジスタ１６の電圧（Ｖt ）が高
くなりそのソースの電位が接地から上昇するので、ゲー
ト駆動が低下することである。これを克服するために、
抵抗器１２の値は約０. １Ωと云う非常に低い値に維持
される。しかし、このような低抵抗値においては、プリ
ント回路板上の微量抵抗が影響して、精確性を損なうお
それがある。また正確な基準源が、基準電圧を生成する
ために必要である。かつまた、典型的に２００ｍＶにな
ることがある低い値のセンス電圧は、雑音に対して充分
に対抗することができない。したがって、種々の制御入
力に基づいて電流制限の動的調整を必要とする電流モー
ド制御を実現することは困難である。
【０００４】図２のスイッチング電源回路３０では、セ
ンス抵抗器３２を“接地より下側”に挿入する。センス
抵抗器３２を通る電流（Ｉs ）はスイッチングトランジ
スタ３４及び負荷３６をも通過する。回路又はチップ接
地は抵抗器３２とトランジスタ３４との接続点にあるの
で、抵抗器３２の電流（Ｉs ）の結果として抵抗器３２
の両端間に負のセンス電圧（−Ｖs ）を生じる。比較器
３８は、負のセンス電圧（−Ｖs ）と比較ができるよう
に負の基準電圧（−Ｖref ）を持たなければならない。
トランジスタのソース端子の接地からの電位上昇は回避
されたが、負の基準電圧の導出は厄介である。もし電源
回路３０がほとんどチップ上に実現されるのであるなら
ば低いしきい値（例えば、１５０〜２００ｍＶ）しか使
用できず、より高いしきい値電圧がこのチップの基板を
順バイアスすることになる。
ンス抵抗器３２を“接地より下側”に挿入する。センス
抵抗器３２を通る電流（Ｉs ）はスイッチングトランジ
スタ３４及び負荷３６をも通過する。回路又はチップ接
地は抵抗器３２とトランジスタ３４との接続点にあるの
で、抵抗器３２の電流（Ｉs ）の結果として抵抗器３２
の両端間に負のセンス電圧（−Ｖs ）を生じる。比較器
３８は、負のセンス電圧（−Ｖs ）と比較ができるよう
に負の基準電圧（−Ｖref ）を持たなければならない。
トランジスタのソース端子の接地からの電位上昇は回避
されたが、負の基準電圧の導出は厄介である。もし電源
回路３０がほとんどチップ上に実現されるのであるなら
ば低いしきい値（例えば、１５０〜２００ｍＶ）しか使
用できず、より高いしきい値電圧がこのチップの基板を
順バイアスすることになる。
【０００５】このため先行技術に固有のこのような問題
を伴はない正確な電流制限をもった装置が望まれる。
を伴はない正確な電流制限をもった装置が望まれる。
【０００６】
【問題を解決するための手段】本発明の目的は、改善さ
れた電流制限特性を備えるスイッチング電源回路を提供
することである。
れた電流制限特性を備えるスイッチング電源回路を提供
することである。
【０００７】要約すると、本発明の実施例によるスイッ
チング電源回路は次の如く構成される、すなわち、高電
圧正入力と負入力、システム接地、この負入力とシステ
ム接地との間に配置されたセンス抵抗器、この正入力に
接続された第１負荷出力、第２負荷出力、第１比較入力
と第２比較入力と比較出力とを有し、前記第２比較入力
が前記システム接地に接続された比較器を備え、定電流
源が前記比較器の第１比較入力に接続される。電力用Ｍ
ＯＳＦＥＴスイッチングトランジスタは、前記第２負荷
出力に接続されたドレインと、前記システム接地に接続
されたソースと、前記比較器の比較出力によって制御さ
れるゲートを有する。また、制御抵抗器は、前記負入力
と前記比較器の第１比較入力との間に接続される。前記
第１負荷出力と前記第２負荷出力とを通して流れる電流
が所定レベル（電流制限レベル）に到達すると、前記セ
ンス抵抗器の両端間に発生する電圧が制御抵抗器の両端
間の電圧降下と等しくなり、前記比較器が前記トランジ
スタをターンオフしてさらに電流が増大するのを防止す
るように、定電流源、制御抵抗器、及びセンス抵抗器が
構成配置されている。
チング電源回路は次の如く構成される、すなわち、高電
圧正入力と負入力、システム接地、この負入力とシステ
ム接地との間に配置されたセンス抵抗器、この正入力に
接続された第１負荷出力、第２負荷出力、第１比較入力
と第２比較入力と比較出力とを有し、前記第２比較入力
が前記システム接地に接続された比較器を備え、定電流
源が前記比較器の第１比較入力に接続される。電力用Ｍ
ＯＳＦＥＴスイッチングトランジスタは、前記第２負荷
出力に接続されたドレインと、前記システム接地に接続
されたソースと、前記比較器の比較出力によって制御さ
れるゲートを有する。また、制御抵抗器は、前記負入力
と前記比較器の第１比較入力との間に接続される。前記
第１負荷出力と前記第２負荷出力とを通して流れる電流
が所定レベル（電流制限レベル）に到達すると、前記セ
ンス抵抗器の両端間に発生する電圧が制御抵抗器の両端
間の電圧降下と等しくなり、前記比較器が前記トランジ
スタをターンオフしてさらに電流が増大するのを防止す
るように、定電流源、制御抵抗器、及びセンス抵抗器が
構成配置されている。
【０００８】本発明の利点は、ゲート駆動が一定でかつ
出力電流に無関係であると云うことである。
出力電流に無関係であると云うことである。
【０００９】本発明の他の利点は、センス電圧が出力ト
ランジスタゲート駆動からもはや減算されないので、大
きいセンス抵抗器値を使用することができると云うこと
である。
ランジスタゲート駆動からもはや減算されないので、大
きいセンス抵抗器値を使用することができると云うこと
である。
【００１０】本発明の他の利点は、電圧基準が不要であ
ると云うことである。
ると云うことである。
【００１１】本発明の他の利点は、電流制限を制御抵抗
器（ＲCL）によって容易にプログラムすることができ、
この制御抵抗器の抵抗値は先行技術において見れるより
も遥かに大きいと云うことである。
器（ＲCL）によって容易にプログラムすることができ、
この制御抵抗器の抵抗値は先行技術において見れるより
も遥かに大きいと云うことである。
【００１２】本発明のこれら及び他の目的及び利点は、
添付図面を参照した本発明の好適実施例の以下の詳細な
説明から当業者には容易に理解されるであろう。
添付図面を参照した本発明の好適実施例の以下の詳細な
説明から当業者には容易に理解されるであろう。
【００１３】本発明の第１好適実施例によるスイッチン
グ電源回路５０を図３に示す。図示の如く、スイッチン
グトランジスタ５２、センス抵抗器（Ｒｓ）５４、定電
流源５６、電流制限制御抵抗器（ＲCL）５８、比較器６
０、及び論理ブロック６２が接続される。トランジスタ
５２は、典型的には、電力用ＭＯＳＦＥＴである。トラ
ンジスタ５２とセンス抵抗器５４は直列であるから、ト
ランジスタ５２を通過する出力電流（Ｉo ）はまたセン
ス抵抗器５４を通過し、かつセンス抵抗器（Ｒs ）５４
の両端間にセンス電圧（Ｖs ）を発生する。定電流源５
６を通過する電流（ＩCL）は、また電流制限制御抵抗器
（ＲCL）５８を通過する。電流（ＩCL）×制御抵抗器の
抵抗値（ＲCL）＝センス電圧（Ｖs ）のとき、比較器６
０の非接地入力端子はゼロボルトになる。もし出力電流
（Ｉo ）が増大してセンス電圧（Ｖs ）が上昇すると、
比較器６０の出力は論理ブロック６２を介してトランジ
スタ５２をターンオフする。もし出力電流が減少してセ
ンス電圧が低下すると、比較器６０は論理ブロック６２
を介してトランジスタ５２をターンオンする。それによ
り、出力電流が制限される。制御抵抗器５８の抵抗値を
変化することによって又は定電流源５６によって発生さ
れる電流を変化することによって、出力電流の制限値を
容易に調節することができる。典型的定電流値は、１５
０〜５００μＡである。制御抵抗器５８の抵抗値ＲＣＬ
は、多くの場合、２〜１０ｋΩの範囲をとる。電流制限
電圧が変化するときセンス電流波形の交流値は影響され
ないが、これは電流源が制御抵抗器５８の両端間に発生
する電圧がセンス電圧をレベルシフトするためである。
先行技術においては、そのセンス電圧を減少又は拡大す
るように動作し、その交流波形もまた縮小又は拡大され
る。重要な利点は、電流制限しきい値を制御するための
電流入力が、帰還、傾斜補償、正方向送り、ソフトスタ
ート安全電流制限、等々のような多数の制御入力を組み
合わせる簡単な電流加算接続回路を使用する電流モード
制御器を容易に実現させると云うことである。
グ電源回路５０を図３に示す。図示の如く、スイッチン
グトランジスタ５２、センス抵抗器（Ｒｓ）５４、定電
流源５６、電流制限制御抵抗器（ＲCL）５８、比較器６
０、及び論理ブロック６２が接続される。トランジスタ
５２は、典型的には、電力用ＭＯＳＦＥＴである。トラ
ンジスタ５２とセンス抵抗器５４は直列であるから、ト
ランジスタ５２を通過する出力電流（Ｉo ）はまたセン
ス抵抗器５４を通過し、かつセンス抵抗器（Ｒs ）５４
の両端間にセンス電圧（Ｖs ）を発生する。定電流源５
６を通過する電流（ＩCL）は、また電流制限制御抵抗器
（ＲCL）５８を通過する。電流（ＩCL）×制御抵抗器の
抵抗値（ＲCL）＝センス電圧（Ｖs ）のとき、比較器６
０の非接地入力端子はゼロボルトになる。もし出力電流
（Ｉo ）が増大してセンス電圧（Ｖs ）が上昇すると、
比較器６０の出力は論理ブロック６２を介してトランジ
スタ５２をターンオフする。もし出力電流が減少してセ
ンス電圧が低下すると、比較器６０は論理ブロック６２
を介してトランジスタ５２をターンオンする。それによ
り、出力電流が制限される。制御抵抗器５８の抵抗値を
変化することによって又は定電流源５６によって発生さ
れる電流を変化することによって、出力電流の制限値を
容易に調節することができる。典型的定電流値は、１５
０〜５００μＡである。制御抵抗器５８の抵抗値ＲＣＬ
は、多くの場合、２〜１０ｋΩの範囲をとる。電流制限
電圧が変化するときセンス電流波形の交流値は影響され
ないが、これは電流源が制御抵抗器５８の両端間に発生
する電圧がセンス電圧をレベルシフトするためである。
先行技術においては、そのセンス電圧を減少又は拡大す
るように動作し、その交流波形もまた縮小又は拡大され
る。重要な利点は、電流制限しきい値を制御するための
電流入力が、帰還、傾斜補償、正方向送り、ソフトスタ
ート安全電流制限、等々のような多数の制御入力を組み
合わせる簡単な電流加算接続回路を使用する電流モード
制御器を容易に実現させると云うことである。
【００１４】図４に示す本発明の第２実施例による電圧
モードＰＷＭ制御器式電源回路７０は次のように構成さ
れる。すなわち、変圧器の一次巻線７４とセンス抵抗器
（Ｒs ）７６とに直列な高電圧スイッチングトランジス
タ７２、電流制限制御抵抗器（抵抗値ＲＣＬ）８０と直
列な定電流源７８、比較器８２、２−入力ＡＮＤゲート
８４、ＳＲフリップフロップ８６、発振器９０を有する
ＰＷＭ制御器８８が図示の如く接続される。ＰＷＭ制御
器８８は、フリップフロップ８６をセットすることによ
って発振器９０の各サイクルごとに高電圧スイッチング
トランジスタ７２をターンオンする。
モードＰＷＭ制御器式電源回路７０は次のように構成さ
れる。すなわち、変圧器の一次巻線７４とセンス抵抗器
（Ｒs ）７６とに直列な高電圧スイッチングトランジス
タ７２、電流制限制御抵抗器（抵抗値ＲＣＬ）８０と直
列な定電流源７８、比較器８２、２−入力ＡＮＤゲート
８４、ＳＲフリップフロップ８６、発振器９０を有する
ＰＷＭ制御器８８が図示の如く接続される。ＰＷＭ制御
器８８は、フリップフロップ８６をセットすることによ
って発振器９０の各サイクルごとに高電圧スイッチング
トランジスタ７２をターンオンする。
【００１５】図５において、比較器９０は、例えば、比
較器６０、８２の代わりに使用されることのできるもの
であって、比較器入力９１を含み、この入力はトランジ
スタ９２のエミッタ（ここでは、接地されている）上の
電圧と比較される。１対のトランジスタ９４及び９６
は、エミッタホロワとして動作して、したがって、トラ
ンジスタ９２の入力電圧Ｖbeを補償する。トランジスタ
９８及び１００は定電流源であり、トランジスタ９８は
約１００μＡを送出し、トランジスタ１００は５０μＡ
を送出する。トランジスタ９２、９４、及び９６は、同
一寸法のトランジスタであって、したがって、いかなる
偏差も生じない。１対のトランジスタ１０２及び１０４
は、比較器入力９１が高レベルへ移行するときトランジ
スタ９２が飽和しないことを保証する。トランジスタ１
０６は、比較的弱クランプであって、トランジスタ９２
のコレクタを強制的に短い時間だけ電圧Ｖddまで完全に
立ち上がらないようにクランプし、したがって、応答速
度を高める。３つ１組のインバータ１０７〜１０９は、
追加利得及び適正な出力極性を提供する。
較器６０、８２の代わりに使用されることのできるもの
であって、比較器入力９１を含み、この入力はトランジ
スタ９２のエミッタ（ここでは、接地されている）上の
電圧と比較される。１対のトランジスタ９４及び９６
は、エミッタホロワとして動作して、したがって、トラ
ンジスタ９２の入力電圧Ｖbeを補償する。トランジスタ
９８及び１００は定電流源であり、トランジスタ９８は
約１００μＡを送出し、トランジスタ１００は５０μＡ
を送出する。トランジスタ９２、９４、及び９６は、同
一寸法のトランジスタであって、したがって、いかなる
偏差も生じない。１対のトランジスタ１０２及び１０４
は、比較器入力９１が高レベルへ移行するときトランジ
スタ９２が飽和しないことを保証する。トランジスタ１
０６は、比較的弱クランプであって、トランジスタ９２
のコレクタを強制的に短い時間だけ電圧Ｖddまで完全に
立ち上がらないようにクランプし、したがって、応答速
度を高める。３つ１組のインバータ１０７〜１０９は、
追加利得及び適正な出力極性を提供する。
【００１６】図６に示される本発明の第４実施例による
電流モード制御器１１０は、スイッチングトランジスタ
１１２、変圧器１１４、センス抵抗器（Ｒs ）１１６、
電流制限制御抵抗器１１８、制御電流１２２と定電流源
１２４からの定電流（Ｉref、典型的に５００μＡ）と
を受ける電流加算点１２０、比較器１２６、発振器１２
８、及びＳＲフリップフロップ１３０を備える。制御電
流１２２は、傾斜補償（Ｉsc）、ソフトスタート（Iss
）、正方向送り（Iff ）、及び帰還（Ifb 、典型的に
０〜５００μＡ）の各電流を含む。抵抗器１１８を通り
流れる電流制限電流（ＩCL）は、定電流（Iref）から制
御電流１２２を減算した、すなわち、Ｉref −Ｉfb−Ｉ
ff−Ｉsc−Ｉssである。
電流モード制御器１１０は、スイッチングトランジスタ
１１２、変圧器１１４、センス抵抗器（Ｒs ）１１６、
電流制限制御抵抗器１１８、制御電流１２２と定電流源
１２４からの定電流（Ｉref、典型的に５００μＡ）と
を受ける電流加算点１２０、比較器１２６、発振器１２
８、及びＳＲフリップフロップ１３０を備える。制御電
流１２２は、傾斜補償（Ｉsc）、ソフトスタート（Iss
）、正方向送り（Iff ）、及び帰還（Ifb 、典型的に
０〜５００μＡ）の各電流を含む。抵抗器１１８を通り
流れる電流制限電流（ＩCL）は、定電流（Iref）から制
御電流１２２を減算した、すなわち、Ｉref −Ｉfb−Ｉ
ff−Ｉsc−Ｉssである。
【００１７】図７は、傾斜補償回路１５０を示し、この
補償回路は、発振器（ＯＳＣ）ランプ電圧と外部抵抗入
力（ＲＳＬＯＰＥ）１５１とからその傾斜補償を導出
し、これで以て加算接続回路において減算される傾斜補
償電流（Ｉsc）を固定する。傾斜補償回路１５０は、ト
ランジスタ１５２のベースに発振器ランプ電圧（典型的
に、０〜１. ７５Ｖののこぎり波）を受けかつこれを緩
衝後にトランジスタ１５４のベースに与える。外部抵抗
入力１５１は、トランジスタ１５４のエミッタに接続す
る。外部抵抗器１５５は、この傾斜補償電流をセットす
る。抵抗器１５６は、トランジスタ１５２及び１５４に
必要なバイアスを施す。１対のトランジスタ１５８及び
１６０は、トランジスタ１５４の飽和を防止する。外部
高電圧スイッチングトランジスタ（例えば、トランジス
タ１１２）がターンオフする（信号ＭＡＴＣＨが高レベ
ルへ移行）とき、トランジスタ１６２は傾斜補償ランプ
をターンオフする。抵抗器１７０及びトランジスタ１７
２は外部抵抗器入力１５１を約２. ７５Ｖにソフトクン
プする。このソフトクランプは、例えば、外部抵抗入力
１５１が開放されているときに必要である。もし外部抵
抗入力１５１が余り高レベルへ移行するならば、トラン
ジスタ１７３はターンオフし、傾斜補償回路１５０の出
力１７４は高レベルへ移行する。トランジスタ１７６及
び抵抗器１７８は、トランジスタ１７２のベースに対す
るバイアス発生器を形成して、トランジスタ１７３のゲ
ートが２. ７５Ｖかつトランジスタ１７３が導通する
（出力１７４が低レベル）ようにする。１対のトランジ
スタ１８０及び１８２は、電流基準をＶＳから接地へ変
換する。この比較器内で、トランジスタ１８４は約２０
μＡの固定電流をシンクし、かつトランジスタ１７３が
ターンオンするとき、この電流は無効化されてかつトラ
ンジスタ１８４のドレインが高レべルへ強制される。１
群のトランジスタ１８６、１８７、１８８、１９０、及
びインバータ１９２はパワーダウン回路内に使用され
る。抵抗器１９４及びコンデンサ１９６は低域通過フィ
ルタを形成し、したがって、外部抵抗器入力１５１上の
雑音が、この入力が開放されているとき、この比較器を
低レベル（５０％モード）へトリガするのを防止する。
１対のトランジスタ１９７及び１９８は、出力１７４に
対するインバータを形成する。
補償回路は、発振器（ＯＳＣ）ランプ電圧と外部抵抗入
力（ＲＳＬＯＰＥ）１５１とからその傾斜補償を導出
し、これで以て加算接続回路において減算される傾斜補
償電流（Ｉsc）を固定する。傾斜補償回路１５０は、ト
ランジスタ１５２のベースに発振器ランプ電圧（典型的
に、０〜１. ７５Ｖののこぎり波）を受けかつこれを緩
衝後にトランジスタ１５４のベースに与える。外部抵抗
入力１５１は、トランジスタ１５４のエミッタに接続す
る。外部抵抗器１５５は、この傾斜補償電流をセットす
る。抵抗器１５６は、トランジスタ１５２及び１５４に
必要なバイアスを施す。１対のトランジスタ１５８及び
１６０は、トランジスタ１５４の飽和を防止する。外部
高電圧スイッチングトランジスタ（例えば、トランジス
タ１１２）がターンオフする（信号ＭＡＴＣＨが高レベ
ルへ移行）とき、トランジスタ１６２は傾斜補償ランプ
をターンオフする。抵抗器１７０及びトランジスタ１７
２は外部抵抗器入力１５１を約２. ７５Ｖにソフトクン
プする。このソフトクランプは、例えば、外部抵抗入力
１５１が開放されているときに必要である。もし外部抵
抗入力１５１が余り高レベルへ移行するならば、トラン
ジスタ１７３はターンオフし、傾斜補償回路１５０の出
力１７４は高レベルへ移行する。トランジスタ１７６及
び抵抗器１７８は、トランジスタ１７２のベースに対す
るバイアス発生器を形成して、トランジスタ１７３のゲ
ートが２. ７５Ｖかつトランジスタ１７３が導通する
（出力１７４が低レベル）ようにする。１対のトランジ
スタ１８０及び１８２は、電流基準をＶＳから接地へ変
換する。この比較器内で、トランジスタ１８４は約２０
μＡの固定電流をシンクし、かつトランジスタ１７３が
ターンオンするとき、この電流は無効化されてかつトラ
ンジスタ１８４のドレインが高レべルへ強制される。１
群のトランジスタ１８６、１８７、１８８、１９０、及
びインバータ１９２はパワーダウン回路内に使用され
る。抵抗器１９４及びコンデンサ１９６は低域通過フィ
ルタを形成し、したがって、外部抵抗器入力１５１上の
雑音が、この入力が開放されているとき、この比較器を
低レベル（５０％モード）へトリガするのを防止する。
１対のトランジスタ１９７及び１９８は、出力１７４に
対するインバータを形成する。
【００１８】図８は、図７に関連して上に説明されたよ
うな、典型的加算接続回路２００の概略回路図である。
加算接続回路２００は、トランジスタ２０２を含み、こ
のトランジスタは、トランジスタ２０４を通過する過剰
電流を伴う帰還電流（ＦＢ）入力から４８０μＡをシン
クする。トランジスタ２０６内の６０μＡがトランジス
タ２０８を経由してミラーされかつトランジスタ２０２
内で８倍される。トランジスタ２１４内の３０μＡの電
流は、１対のトランジスタ２１６及び２１８を経由して
ミラーされかつ８倍される。トランジスタ２２０は、ト
ランジスタ２１４内のチャネル長さ変調の影響を減少す
る。トランジスタ２０４は、ダイオードとして動作し、
トランジスタ２２２のエミッタからトランジスタ２０２
のドレインへ電流が流れるのを禁止する。トランジスタ
２２２、２２４、及び抵抗器２２６は、トランジスタ２
２２のエミッタの低インピーダンスに対して比較的高イ
ンピーダンス接続点“Ｖ”を緩衝する。トランジスタ２
２８は、トランジスタ２１８内の２４０μＡから帰還電
流（ＦＢ）、電流（ＦＦ）、電流（ＳＵＭＪ）を減算し
た結果の電流をトランジスタ２３０へミラーする。スイ
ッチング雑音は、電流ミラートランジスタ２４０（約１
５μＡで運転する）及びトランジスタ２４２（約６０μ
Ａで運転する）を含む緩衝回路によって、電流基準
“Ａ”に達するのを禁止される。トランジスタ２４４
は、並列枝路に挿入されたトランジスタ２３０のゲート
−ソース間電圧Ｖgsに整合する。トランジスタ２４８
は、カスコードトランジスタを構成するトランジスタ２
５０及び２３２に対するバイアス電圧を発生する。複数
のトランジスタ２５１、２５２、及び２５４は、入力ク
ランパであって、加算接続の機能には関連しない。加算
接続比較器（ＣＯＭＰＳＪ）２５６は、以下に詳細に説
明される。
うな、典型的加算接続回路２００の概略回路図である。
加算接続回路２００は、トランジスタ２０２を含み、こ
のトランジスタは、トランジスタ２０４を通過する過剰
電流を伴う帰還電流（ＦＢ）入力から４８０μＡをシン
クする。トランジスタ２０６内の６０μＡがトランジス
タ２０８を経由してミラーされかつトランジスタ２０２
内で８倍される。トランジスタ２１４内の３０μＡの電
流は、１対のトランジスタ２１６及び２１８を経由して
ミラーされかつ８倍される。トランジスタ２２０は、ト
ランジスタ２１４内のチャネル長さ変調の影響を減少す
る。トランジスタ２０４は、ダイオードとして動作し、
トランジスタ２２２のエミッタからトランジスタ２０２
のドレインへ電流が流れるのを禁止する。トランジスタ
２２２、２２４、及び抵抗器２２６は、トランジスタ２
２２のエミッタの低インピーダンスに対して比較的高イ
ンピーダンス接続点“Ｖ”を緩衝する。トランジスタ２
２８は、トランジスタ２１８内の２４０μＡから帰還電
流（ＦＢ）、電流（ＦＦ）、電流（ＳＵＭＪ）を減算し
た結果の電流をトランジスタ２３０へミラーする。スイ
ッチング雑音は、電流ミラートランジスタ２４０（約１
５μＡで運転する）及びトランジスタ２４２（約６０μ
Ａで運転する）を含む緩衝回路によって、電流基準
“Ａ”に達するのを禁止される。トランジスタ２４４
は、並列枝路に挿入されたトランジスタ２３０のゲート
−ソース間電圧Ｖgsに整合する。トランジスタ２４８
は、カスコードトランジスタを構成するトランジスタ２
５０及び２３２に対するバイアス電圧を発生する。複数
のトランジスタ２５１、２５２、及び２５４は、入力ク
ランパであって、加算接続の機能には関連しない。加算
接続比較器（ＣＯＭＰＳＪ）２５６は、以下に詳細に説
明される。
【００１９】図９は、加算接続比較器２５６（図８）の
ような、典型的加算接続比較器３００の概略回路図であ
る。加算接続比較器３００は、電流基準信号（ＡＰＤ）
を受け、この信号はトランジスタ３０２に約３０μＡの
電流を導通させる。この電流は、トランジスタ３０４か
らトランジスタ３０６内の６０μＡの電流へミラーされ
る。１対のトランジスタ３０８及び３１０は、複数のト
ランジスタ３１２、３１４、３１６、３１８、３２０、
及び３２１に対するカスコード電流基準を形成する。ト
ランジスタ３１４及び３１８は、トランジスタ３１２及
び３１６よりも５０％高い電流を発生し、したがって、
ＩＬＩＭＩＴＣ入力上に正偏差を生成することができ
る。この偏差は、約２１ｍＶ（２×１０. ５ｍＶ）であ
る。１対のコンデンサ３２２及び３２４は、それぞれの
バイアス線路上のいかなる雑音も抑制する。ブートスト
ラップ回路は、トランジスタ３２１、コンデンサ３２
６、抵抗器３２８、コンデンサ３３０、及び１対のトラ
ンジスタ３３２、３２４を含む。トランジスタ３２６
は、抵抗器３２８を経由してトランジスタ３３２へ３０
μＡの電流をミラーする。コンデンサ３３０は、トラン
ジスタ３３５のコレクタが高レベルへ移行するとき、ト
ランジスタ３３２を強制的に強くターンオンする。した
がって、より大きい電流がトランジスタ３３６を通り強
制的に流され、この比較器３００の低レベルから高レベ
ルへの遷移を速度上昇する。１対のトランジスタ３３８
及び３４０は、トランジスタ３３５の飽和を防止する。
１対のトランジスタ３４２及び３４４は、トランジスタ
３４６の飽和を防止する。比較器３００の入力段は、１
対のトランジスタ３４８、３５０及び１対のトランジス
タ３５２、３５４を備える基準電圧段を含む。これらの
対の各々は、その固有の電流源を有する。第２比較段
は、電流源トランジスタ３３６、３２０、及びトランジ
スタ３３５を１対のトランジスタ３６０、３６２と共に
有し、この１対のトランジスタはその形状、トランジス
タ寸法、及び電流において入力段のそれと整合する。比
較器３００は、さらに、出力段を含み、この出力段はト
ランジスタ３６４、３６６、３６８、及びインバータ３
７０を含む。
ような、典型的加算接続比較器３００の概略回路図であ
る。加算接続比較器３００は、電流基準信号（ＡＰＤ）
を受け、この信号はトランジスタ３０２に約３０μＡの
電流を導通させる。この電流は、トランジスタ３０４か
らトランジスタ３０６内の６０μＡの電流へミラーされ
る。１対のトランジスタ３０８及び３１０は、複数のト
ランジスタ３１２、３１４、３１６、３１８、３２０、
及び３２１に対するカスコード電流基準を形成する。ト
ランジスタ３１４及び３１８は、トランジスタ３１２及
び３１６よりも５０％高い電流を発生し、したがって、
ＩＬＩＭＩＴＣ入力上に正偏差を生成することができ
る。この偏差は、約２１ｍＶ（２×１０. ５ｍＶ）であ
る。１対のコンデンサ３２２及び３２４は、それぞれの
バイアス線路上のいかなる雑音も抑制する。ブートスト
ラップ回路は、トランジスタ３２１、コンデンサ３２
６、抵抗器３２８、コンデンサ３３０、及び１対のトラ
ンジスタ３３２、３２４を含む。トランジスタ３２６
は、抵抗器３２８を経由してトランジスタ３３２へ３０
μＡの電流をミラーする。コンデンサ３３０は、トラン
ジスタ３３５のコレクタが高レベルへ移行するとき、ト
ランジスタ３３２を強制的に強くターンオンする。した
がって、より大きい電流がトランジスタ３３６を通り強
制的に流され、この比較器３００の低レベルから高レベ
ルへの遷移を速度上昇する。１対のトランジスタ３３８
及び３４０は、トランジスタ３３５の飽和を防止する。
１対のトランジスタ３４２及び３４４は、トランジスタ
３４６の飽和を防止する。比較器３００の入力段は、１
対のトランジスタ３４８、３５０及び１対のトランジス
タ３５２、３５４を備える基準電圧段を含む。これらの
対の各々は、その固有の電流源を有する。第２比較段
は、電流源トランジスタ３３６、３２０、及びトランジ
スタ３３５を１対のトランジスタ３６０、３６２と共に
有し、この１対のトランジスタはその形状、トランジス
タ寸法、及び電流において入力段のそれと整合する。比
較器３００は、さらに、出力段を含み、この出力段はト
ランジスタ３６４、３６６、３６８、及びインバータ３
７０を含む。
【００２０】比較器３００は、低レベル電力消費で高速
送出する。３６０μＡにおける典型的立上がり及び立下
がり時間は、約２５ｎｓである。比較器３００は、２つ
の基準電流ミラー段、１つの基準電圧段、入力段、及び
出力段を含む。これらの電流ミラーの１つは、この基準
電圧段及び入力段を通る固定電流をセットアップするの
に使用される。他の電流ミラーは、ブートストラッピン
グを可能とし、それゆえ、低レベルから高レベルへの遷
移の速度を上げることができるように、なっている。こ
の入力段は、この基準電圧段からその基準電圧を得、こ
の基準電圧段はこの入力段と（電流比及び構成要素寸法
のおいて）整合している。２０ｍＶの正偏差は、この基
準電圧段を通して５０％大きい電流を強制的に流される
ことを必要とする。この出力段は、それ自体３つの補助
段回路を有し、ここでその第１補助段電流及び構成要素
寸法は入力段のそれと整合している。第２補助段及び第
３補助段は、各々１つのインバータを含む。
送出する。３６０μＡにおける典型的立上がり及び立下
がり時間は、約２５ｎｓである。比較器３００は、２つ
の基準電流ミラー段、１つの基準電圧段、入力段、及び
出力段を含む。これらの電流ミラーの１つは、この基準
電圧段及び入力段を通る固定電流をセットアップするの
に使用される。他の電流ミラーは、ブートストラッピン
グを可能とし、それゆえ、低レベルから高レベルへの遷
移の速度を上げることができるように、なっている。こ
の入力段は、この基準電圧段からその基準電圧を得、こ
の基準電圧段はこの入力段と（電流比及び構成要素寸法
のおいて）整合している。２０ｍＶの正偏差は、この基
準電圧段を通して５０％大きい電流を強制的に流される
ことを必要とする。この出力段は、それ自体３つの補助
段回路を有し、ここでその第１補助段電流及び構成要素
寸法は入力段のそれと整合している。第２補助段及び第
３補助段は、各々１つのインバータを含む。
【００２１】本発明は、現行実施例によって説明した
が、本開示を限定的に解釈すべきではないことは、云う
までもない。上述の開示に基き、種々の代替及び変更
が、当業者には容易に考えられるであろう。したがっ
て、添付の特許請求の範囲は本発明の真の精神と範囲内
の全ての代替及び変更を包含すると解釈されるべきであ
る。
が、本開示を限定的に解釈すべきではないことは、云う
までもない。上述の開示に基き、種々の代替及び変更
が、当業者には容易に考えられるであろう。したがっ
て、添付の特許請求の範囲は本発明の真の精神と範囲内
の全ての代替及び変更を包含すると解釈されるべきであ
る。
【図１】スイッチングトランジスタと接地との間にセン
ス抵抗器を備える先行技術のスイッチング電源回路のブ
ロック線図。
ス抵抗器を備える先行技術のスイッチング電源回路のブ
ロック線図。
【図２】接地電圧より低い電位のセンス抵抗器を備える
先行技術のスイッチング電源回路のブロック線図。
先行技術のスイッチング電源回路のブロック線図。
【図３】本発明の実施例によるスイッチング電源回路の
ブロック線図。
ブロック線図。
【図４】本発明の実施例による電圧モードＰＷＭ制御器
式電源回路のブロック線図。
式電源回路のブロック線図。
【図５】図３及び図４の電源回路内に使用されるのに適
合した比較器の概略回路図。
合した比較器の概略回路図。
【図６】本発明の実施例による電流モード制御器のブロ
ック線図。
ック線図。
【図７】図６の制御器内に使用される傾斜補償回路の概
略回路図。
略回路図。
【図８】図２の電源回路内に使用されるような、例示的
加算接続回路の概略回路図。
加算接続回路の概略回路図。
【図９】図８の加算接続回路内に使用される例示的加算
接続比較器の概略回路図。
接続比較器の概略回路図。
５０ スイッチング電源回路 ５２ スイッチングトランジスタ ５４ センス抵抗器 ５６ 定電流源 ５８ 電流制限制御抵抗器 ６０ 比較器 ６２ 論理ブロック ７０ 電圧モードＰＷＭ制御器式電源回路 ７２ 高電圧スイッチングトランジスタ ７６ センス抵抗器 ７８ 定電流源 ８０ 電流制限制御抵抗器 ８２ 比較器 ８６ ＳＲフリップフロップ ８８ ＰＷＭ制御器 ９０ 発振器 ９０ 比較器 １１０ 電流モード制御器 １１２ スイッチングトランジスタ １１６ センス抵抗器 １１８ 電流制限制御抵抗器 １２０ 電流加算点 １２２ 制御電流 １２４ 定電流源 １２６ 比較器 １２８ 発振器 １３０ ＳＲフリップフロップ １５０ 傾斜補償回路 １５１ 外部抵抗器入力（ＲＳＬＯＰＥ） １５５ 外部抵抗器 ２００ 加算接続回路 ２５６ 加算接続比較器（ＣＯＭＰＳＪ） ３００ 加算接続比較器
フロントページの続き (72)発明者 レイフ オー．ルンド アメリカ合衆国カリフォルニア州サン ジ ョセ，クィーンズブルック ドライブ 1074 (72)発明者 リチャード エイ．ケラー アメリカ合衆国カリフォルニア州パロ ア ルト，ジョージア アベニュー 642
Claims (6)
- 【請求項１】 第１入力と、第２入力と、 システム接地と、 前記第２入力と前記システム接地との間のセンス抵抗器
と、 前記第１入力に接続された第１負荷出力、および第２負
荷出力と、 第１比較入力第２比較入力および比較出力とを有し、前
記第２比較入力が前記システム接地に接続されている比
較器と、 前記比較器の前記第１比較入力に接続された定電流源
と、 前記第２負荷出力に接続されたドレインと、前記システ
ム接地に接続されたソースと、前記比較器の前記比較出
力によって制御されるゲートとを有するトランジスタ
と、 前記第２入力と前記比較器の前記第１比較入力との間に
接続された制御抵抗器と、 を含む電流制限出力をもったシステム。 - 【請求項２】 前記第１負荷出力と前記第２負荷出力と
を通して流れる電流が所定レベルに到達したとき、前記
センス抵抗器の両端間に発生する電圧が前記制御抵抗器
の両端間の電圧降下と等しくなるように、前記定電流源
と、前記制御抵抗器と、前記センス抵抗器とが構成され
ている請求項１記載のシステム。 - 【請求項３】 前記比較器から入力を受けかつ前記トラ
ンジスタの前記ゲートを制御する出力を有する論理ブロ
ックを、さらに含む請求項１記載のシステム。 - 【請求項４】 前記論理ブロックが発振器と、フリップ
フロップとゲートとを有し、前記発振器が前記フリップ
フロップをセットし、前記フリップフロップが前記トラ
ンジスタをターンオンし、かつ前記ゲートが前記比較器
とパルス幅変調制御信号とに応答して前記フリップフロ
ップをリセットし、また前記トランジスタをターンオフ
するようになっている請求項３記載のシステム。 - 【請求項５】 正及び負の入力と、 システム接地と、 前記負入力と前記システム接地との間のセンス抵抗器
と、 前記正入力に接続された第１負荷出力および第２負荷出
力と、 第１比較入力と、第２比較入力と、比較出力とを有し、
前記第２比較入力が前記システム接地に接続されている
比較器と、 前記比較器の前記第１比較入力に接続された定電流源
と、 前記第２負荷出力に接続されたドレインと、システム接
地に接続されたソースと、前記比較器の前記比較出力に
よって制御されるゲートとを有する電力用ＭＯＳ電界効
果トランジスタと、 前記負入力と前記比較器の前記第１比較入力との間に接
続された制御抵抗器と、 を含む電源回路。 - 【請求項６】 前記第１負荷出力と前記第２負荷出力と
に接続された一次巻線を備える変圧器をさらに含む請求
項５に記載の電源回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US832227 | 1992-02-07 | ||
| US07/832,227 US5245526A (en) | 1992-02-07 | 1992-02-07 | Below ground current sensing with current input to control threshold |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0670540A true JPH0670540A (ja) | 1994-03-11 |
| JP3266679B2 JP3266679B2 (ja) | 2002-03-18 |
Family
ID=25261046
Family Applications (1)
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